JPH07235490A - Formation of polycrystalline silicon thin film and mos transistor channel - Google Patents
Formation of polycrystalline silicon thin film and mos transistor channelInfo
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、多結晶シリコン薄膜の
形成方法およびその多結晶シリコン薄膜形成方法を用い
たＭＯＳトランジスタのチャネル形成方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a polycrystalline silicon thin film and a method for forming a channel of a MOS transistor using the polycrystalline silicon thin film forming method.
【０００２】[0002]
【従来の技術】液晶表示装置の画素駆動用のトランジス
タ、その周辺素子のトランジスタ、負荷素子型のスタテ
ィックＲＡＭ（以下ＳＲＡＭと記す) 等には、非晶質(
アモルファス) 状シリコンあるいは多結晶シリコン( ポ
リシリコン) の薄膜を用いた薄膜トランジスタ[ 以下Ｔ
ＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）と
記す] が使われている。2. Description of the Related Art A pixel driving transistor of a liquid crystal display device, a peripheral element transistor thereof, a load element type static RAM (hereinafter referred to as SRAM), etc.
A thin film transistor using a thin film of amorphous silicon or polycrystalline silicon (polysilicon) [hereinafter T
FT (Thin Film Transistor)] is used.
【０００３】しかし、多結晶シリコンは単結晶シリコン
に比べ、シリコン原子の未結合手が高密度に存在してい
るので、それら未結合手がスイッチングオフ時において
リーク電流の発生原因になっている。その結果、スイッ
チオン時の動作速度を低下させる原因になっている。し
たがって、ＴＦＴの特性を向上させるには、結晶欠陥が
少ない均一性に優れた多結晶シリコン薄膜を形成するこ
とが要求される。そのような多結晶シリコン薄膜の形成
方法としては、化学的気相成長法や固相成長法等が提案
されている。またリーク電流などの原因になる未結合手
を減少させる手段としては、多結晶シリコン薄膜中に水
素をドーピングすることによって、未結合手に水素を結
合させるという、水素化技術が行われている。However, since polycrystalline silicon has a high density of dangling bonds of silicon atoms as compared with single crystalline silicon, these dangling bonds cause a leak current at the time of switching off. As a result, it is a cause of lowering the operation speed when the switch is turned on. Therefore, in order to improve the characteristics of the TFT, it is required to form a polycrystalline silicon thin film having few crystal defects and excellent uniformity. As a method for forming such a polycrystalline silicon thin film, a chemical vapor deposition method, a solid phase growth method, etc. have been proposed. Further, as a means for reducing dangling bonds that cause leak current and the like, a hydrogenation technique has been performed in which hydrogen is doped in a polycrystalline silicon thin film to bond hydrogen to dangling bonds.
【０００４】しかしながら、化学的気相成長法によっ
て、大きな粒径の結晶を成長させて多結晶シリコン薄膜
を形成すると、その膜厚は不均一になる。また、化学的
気相成長法では、均一な膜厚の多結晶シリコン薄膜を得
ることは難しい。このため、多結晶シリコン薄膜を用い
て素子特性の均一なトランジスタを形成することが難し
くなる。However, when a polycrystalline silicon thin film is formed by growing crystals having a large grain size by the chemical vapor deposition method, the film thickness becomes non-uniform. Further, it is difficult to obtain a polycrystalline silicon thin film having a uniform film thickness by the chemical vapor deposition method. Therefore, it becomes difficult to form a transistor having uniform device characteristics using a polycrystalline silicon thin film.
【０００５】また、固相成長法では結晶が樹枝状に成長
し、結晶の粒径を１μｍ以上の大きさに形成することが
できるが、その樹枝状結晶粒内に、転位、双晶などの微
小な欠陥を含み、これがトラップとして働き、特性向上
を妨げ、不安定にする。In the solid phase growth method, crystals grow in a dendrite shape and can be formed to have a grain size of 1 μm or more. However, dislocations, twins, etc. can be formed in the dendrite grains. It contains minute defects that act as traps, hinder the improvement of properties, and make them unstable.
【０００６】[0006]
【発明が解決しようとする課題】このような、未結合手
による粒界トラップ密度を低減するために、エキシマレ
ーザー光を用いたアニール処理を行う方法も提案されて
いる。エキシマレーザ光はＵＶ光のためシリコンの吸収
係数が大きく、シリコン表面付近のみ加熱できると言う
利点を有する。よって、下地( ガラス基板、下層ＬＳＩ
の接合部等) に影響を与えない。エキシマレーザーアニ
ールの方法としては、第一にアモルファスシリコン膜へ
の直接アニール、第二に固相成長後の多結晶シリコン膜
に対して、膜全体が溶融しないエネルギー密度でエキシ
マレーザ光によりアニールする方法がある。In order to reduce the grain boundary trap density due to such dangling bonds, a method of performing an annealing process using excimer laser light has also been proposed. Since excimer laser light is UV light, it has a large absorption coefficient of silicon and has an advantage that it can heat only near the silicon surface. Therefore, the base (glass substrate, lower layer LSI
It does not affect the joints, etc.). The excimer laser annealing method is as follows: first, direct annealing to the amorphous silicon film, and second, to the polycrystalline silicon film after solid phase growth, by annealing with an excimer laser light at an energy density that does not melt the entire film. There is.
【０００７】前者のアモルファスシリコンへの直接アニ
ール法は、後者の方法と比較してプロセスが簡単で、将
来のＬＳＩの量産化に有利である。また、１回のエキシ
マレーザー照射で大面積をアニール処理できれば、さら
に、量産化に有利である。しかしながら、アモルファス
シリコン膜への直接アニールに従来のエキシマレーアー
装置を用いた場合、粒界トラップ密度の少ない、結晶性
の良い多結晶シリコン薄膜を得るのに十分な、シングル
ショットで大面積、面均一なエキシマレーザービームを
得ることは難しかった。その点を補うために、近年シン
グルショットで大面積をアニール処理することが可能
な、大出力エネルギーを持ったエキシマレーザーが開発
されている。また、エキシマレーザーアニールの効果を
高めるために、基板を数百度に加熱してアモルファスシ
リコンへの直接アニールを施す手法が考案されたが、粒
界トラップ密度の少ない、結晶性の良い多結晶シリコン
薄膜を得るためのプロセス条件が特定されていない。The former direct annealing method for amorphous silicon has a simpler process than the latter method, and is advantageous for mass production of future LSIs. Further, if a large area can be annealed by one-time excimer laser irradiation, it is further advantageous for mass production. However, when a conventional excimer layer apparatus is used for direct annealing to an amorphous silicon film, a single shot has a large area and surface area sufficient to obtain a polycrystalline silicon thin film with a low grain boundary trap density and good crystallinity. It was difficult to obtain a uniform excimer laser beam. In order to make up for this point, an excimer laser having a large output energy capable of annealing a large area with a single shot has been developed in recent years. In order to enhance the effect of excimer laser annealing, a method has been devised in which the substrate is heated to several hundreds of degrees and directly annealed to amorphous silicon, but a polycrystalline silicon thin film with low grain boundary trap density and good crystallinity. The process conditions for obtaining are not specified.
【０００８】しかも、従来のアモルファスシリコンへの
直接アニール法では、多結晶シリコンの結晶粒径は平均
５０ｎｍ以下であった。本発明は、結晶性を従来以上に
向上させた多結晶シリコン薄膜の形成方法、およびその
多結晶シリコン薄膜を用いることで、電気的特性に優れ
たトランジスタのチャネル形成方法を提供することを目
的とする。Moreover, in the conventional direct annealing method for amorphous silicon, the crystal grain size of polycrystalline silicon was 50 nm or less on average. It is an object of the present invention to provide a method for forming a polycrystalline silicon thin film having improved crystallinity as compared with a conventional one, and a method for forming a channel of a transistor having excellent electrical characteristics by using the polycrystalline silicon thin film. To do.
【０００９】[0009]
【課題を解決するための手段】本発明は、上記目的を達
成するためになされた多結晶シリコン薄膜の形成方法お
よびその多結晶シリコン薄膜形成方法を用いたトランジ
スタのチャネル形成方法である。SUMMARY OF THE INVENTION The present invention is a method for forming a polycrystalline silicon thin film and a method for forming a channel of a transistor using the method for forming a polycrystalline silicon thin film, which have been made to achieve the above object.
【００１０】すなわち、本発明に係る多結晶シリコン薄
膜形成方法では、第１の工程で、基板上に好ましくは３
０ｎｍ〜５０ｎｍの膜厚の非晶質シリコン層を形成す
る。次いで第２の工程で、基板加熱を行って非晶質シリ
コン層を、好ましくは３５０〜５００℃、さらに好まし
くは３５０℃〜４５０℃に設定する。That is, in the method for forming a polycrystalline silicon thin film according to the present invention, in the first step, preferably 3 layers are formed on the substrate.
An amorphous silicon layer having a film thickness of 0 nm to 50 nm is formed. Then, in a second step, the substrate is heated to set the amorphous silicon layer to preferably 350 to 500 ° C, more preferably 350 to 450 ° C.
【００１１】その後、第３の工程で、少なくとも非晶質
シリコン層に、エキシマレーザーエネルギー密度１００
ｍＪ／ｃｍ2 〜５００ｍＪ／ｃｍ2 、好ましくは２８０
ｍＪ／ｃｍ2 〜３３０ｍＪ／ｃｍ2 、パルス幅８０ｎｓ
〜２００ｎｓ、好ましくは１４０ｎｓ〜２００ｎｓのエ
キシマレーザ光を照射し、非晶質シリコン層の直接アニ
ールを行って、多結晶シリコン薄膜を形成する。エキシ
マレーザ光照射に用いるレーザ照射装置のトータルエネ
ルギーは、５Ｊ以上、好ましくは１０Ｊ以上である。そ
の際に、ワンショットで、少なくとも１０ｃｍ2 の面積
以上の面積を一度に照射する。Then, in a third step, at least the amorphous silicon layer is subjected to an excimer laser energy density of 100.
mJ / cm 2 ~500mJ / cm 2 , preferably 280
mJ / cm 2 ~330mJ / cm 2 , pulse width 80ns
˜200 ns, preferably 140 ns to 200 ns, excimer laser light is irradiated to directly anneal the amorphous silicon layer to form a polycrystalline silicon thin film. The total energy of the laser irradiation device used for irradiation of excimer laser light is 5 J or more, preferably 10 J or more. At that time, an area of at least 10 cm 2 or more is irradiated at one time by one shot.
【００１２】また、上記第１の工程の後および上記第３
の工程の前に、非晶質シリコン層上に反射防止膜を形成
することが好ましい。反射防止膜を形成することで、非
晶質シリコン層に対するレーザ光の吸収効率が向上し、
エキシマレーザーエネルギー密度を、たとえば１８０ｍ
Ｊ／ｃｍ2 〜２３０ｍＪ／ｃｍ2 程度に低下させること
ができる。Also, after the first step and the third step.
It is preferable to form an antireflection film on the amorphous silicon layer before the step (1). By forming the antireflection film, the absorption efficiency of laser light to the amorphous silicon layer is improved,
Excimer laser energy density, for example 180m
It can be reduced to about J / cm 2 to 230 mJ / cm 2 .
【００１３】本発明に係るＭＯＳトランジスタのチャネ
ル形成方法は、上記多結晶シリコン薄膜形成方法を用い
て形成した多結晶シリコン薄膜に、ＭＯＳトランジスタ
のチャネル領域を形成する。In the method of forming a channel of a MOS transistor according to the present invention, a channel region of a MOS transistor is formed in a polycrystalline silicon thin film formed by using the above-mentioned polycrystalline silicon thin film forming method.
【００１４】[0014]
【作用】優れた電気特性を持ち、且つ素子特性の均一な
トランジスタを得るためには、多結晶シリコン薄膜の結
晶粒径はトランジスタのチャネル寸法を超えない程度の
大粒径であり、さらに、結晶粒内に結晶欠陥が存在しな
いことが条件である。In order to obtain a transistor having excellent electric characteristics and uniform device characteristics, the crystal grain size of the polycrystalline silicon thin film is large enough not to exceed the channel size of the transistor. The condition is that there are no crystal defects in the grains.
【００１５】この様な要求を満たした多結晶シリコン薄
膜を得るためには、効率よくエキシマレーザーのエネル
ギーが非晶質シリコン薄膜中に伝わり、且つ非晶質が結
晶粒内に欠陥を生じることなく結晶化するための、時間
をパラメータとしたエネルギープロファイルを得ること
が必要である。そのためのパラメータとしては、エキシ
マレーザーパルス幅、エキシマレーザーエネルギー密
度、非晶質シリコンの膜厚、基板加熱温度があげられ
る。理想的な結晶性を持った多結晶シリコン薄膜を得よ
うとするときに、これらのパラメータが結晶性に与える
影響は互いに相関関係がある。たとえば、基板加熱を行
えば必要なエキシマレーザーエネルギー密度は低くて済
むが、膜厚が厚くなれば、熱拡散状態の違いから、必要
なエキシマレーザーエネルギー密度が高くなる。従っ
て、目的の結晶性を持った多結晶シリコン薄膜を得るた
めには、これらのパラメータの条件を絞り込む必要があ
る。In order to obtain a polycrystalline silicon thin film satisfying such requirements, the energy of the excimer laser is efficiently transmitted to the amorphous silicon thin film, and the amorphous does not cause defects in crystal grains. It is necessary to obtain an energy profile with time as a parameter for crystallization. Parameters for that purpose include the excimer laser pulse width, the excimer laser energy density, the film thickness of amorphous silicon, and the substrate heating temperature. When trying to obtain a polycrystalline silicon thin film having ideal crystallinity, the effects of these parameters on crystallinity are correlated with each other. For example, if the substrate is heated, the required excimer laser energy density will be low, but if the film thickness is large, the required excimer laser energy density will be high due to the difference in the thermal diffusion state. Therefore, in order to obtain a polycrystalline silicon thin film having the desired crystallinity, it is necessary to narrow down the conditions of these parameters.
【００１６】本発明の特徴は、エキシマレーザーを用い
て、非晶質シリコンへ直接アニール処理を行い、シング
ルショットで、大面積で、面内均一性を有し、且つトラ
ンジスタを形成する上でもっとも理想的な、粒界トラッ
プ密度の少ない、結晶性の良い多結晶シリコン薄膜を得
るために、上記パラメータを決定したところにある。The feature of the present invention is that the amorphous silicon is directly annealed by using an excimer laser, has a single shot, has a large area, has in-plane uniformity, and is most suitable for forming a transistor. The above parameters are determined in order to obtain an ideal polycrystalline silicon thin film having a low grain boundary trap density and good crystallinity.
【００１７】本発明によれば、少なくとも１０ｃｍ2 以
上、好ましくは６ｃｍ×６ｃｍ以上の広い領域にわたっ
て、平均結晶粒径が１５０ｎｍ（ばらつきが±約１００
ｎｍ）で、結晶粒界および結晶粒内に電子トラップ密度
の少ない多結晶シリコン薄膜を形成することが可能とな
る。According to the present invention, the average crystal grain size is 150 nm (variation is about ± 100) over a wide area of at least 10 cm 2 or more, preferably 6 cm × 6 cm or more.
(nm), it is possible to form a polycrystalline silicon thin film having a low electron trap density in the crystal grain boundaries and crystal grains.
【００１８】[0018]
【実施例】まず、本発明を具体的実施態様に基づき説明
する。第１実施態様 本発明の多結晶シリコン薄膜形成方法に関する第１の実
施態様を、図１に示す多結晶シリコン薄膜形成工程図に
より説明する。EXAMPLES First, the present invention will be described based on specific embodiments. First Embodiment A first embodiment of the polycrystalline silicon thin film forming method of the present invention will be described with reference to the polycrystalline silicon thin film forming step diagram shown in FIG.
【００１９】図１（Ａ）に示すように、基板１１の上層
に、絶縁層１２を形成する。基板１１としては、特に限
定されないが、たとえばシリコン基板などの半導体基
板、あるいはガラス基板などを用いることができる。絶
縁層１２としては、特に限定されないが、たとえば酸化
シリコンを用いることができる。次に、第１の工程とし
て、たとえば化学気相成長法によって、絶縁層１２上
に、非晶質シリコン層１３を堆積する。この非晶質シリ
コン層１３は、たとえば４０ｎｍの膜厚に堆積される。As shown in FIG. 1A, an insulating layer 12 is formed on the substrate 11. The substrate 11 is not particularly limited, but a semiconductor substrate such as a silicon substrate or a glass substrate can be used, for example. The insulating layer 12 is not particularly limited, but silicon oxide can be used, for example. Next, as a first step, an amorphous silicon layer 13 is deposited on the insulating layer 12 by, for example, a chemical vapor deposition method. This amorphous silicon layer 13 is deposited to have a film thickness of 40 nm, for example.
【００２０】この非晶質シリコン層１３は、たとえばモ
ノシラン（ＳｉＨ4 ）を用いた低圧（ＬＰ）ＣＶＤ法に
より成膜され、その堆積温度条件としては、たとえば５
００℃以下に設定することが望ましい。このように、堆
積温度を５００℃以下に設定することにより、次工程に
おいて、非晶質シリコン層１３をエキシマレーザーアニ
ールする際に、結晶粒内に結晶欠陥の少ない多結晶シリ
コン薄膜を形成することができる。なお、上記堆積温度
を５５０℃を越える温度に設定した場合には、結晶が部
分的に成長して、欠陥密度の高い多結晶シリコン薄膜が
形成される。The amorphous silicon layer 13 is formed by a low pressure (LP) CVD method using, for example, monosilane (SiH 4 ), and its deposition temperature condition is, for example, 5
It is desirable to set the temperature below 00 ° C. As described above, by setting the deposition temperature to 500 ° C. or less, a polycrystalline silicon thin film with few crystal defects can be formed in the crystal grains when the amorphous silicon layer 13 is annealed by the excimer laser in the next step. You can When the deposition temperature is set to a temperature higher than 550 ° C., crystals partially grow to form a polycrystalline silicon thin film having a high defect density.
【００２１】次いで、少なくとも上記非晶質シリコン層
１３を、基板と共に加熱する（基板加熱）。その基板加
熱は、たとえば抵抗線を用いて行い、基板加熱温度はた
とえば４００℃に設定する。次いで、図１（Ｂ）に示す
ように、上記非晶質シリコン層１３にエキシマレーザ光
１５を照射し、上記非晶質シリコン層１３の直接アニー
ルを行い、溶融した領域を再結晶化して、多結晶シリコ
ン薄膜１３ａを形成する。Next, at least the amorphous silicon layer 13 is heated together with the substrate (substrate heating). The substrate heating is performed using, for example, a resistance wire, and the substrate heating temperature is set to 400 ° C., for example. Next, as shown in FIG. 1B, the amorphous silicon layer 13 is irradiated with excimer laser light 15, and the amorphous silicon layer 13 is directly annealed to recrystallize the melted region, A polycrystalline silicon thin film 13a is formed.
【００２２】エキシマレーザ光１５としては、たとえば
波長が３０８ｎｍの塩化キセノン（ＸｅＣｌ）エキシマ
レーザ光を用いる。その場合には、エキシマレーザ光１
５のトータルエネルギーを、たとえば１０Ｊ以上の装置
を使用して、エキシマレーザエネルギー密度をたとえば
３００ｍＪ／ｃｍ2 、パルス幅をたとえば１５０ｎｓに
設定し、照射する。As the excimer laser light 15, for example, xenon chloride (XeCl) excimer laser light having a wavelength of 308 nm is used. In that case, excimer laser light 1
Using a device with a total energy of 5 of 10 J or more, the excimer laser energy density is set to 300 mJ / cm 2 and the pulse width is set to 150 ns, and irradiation is performed.
【００２３】なお、上記エキシマレーザ光は、非晶質シ
リコン層１３に吸収されやすい波長のレーザ光であれば
どのようなものであっても良く、たとえば、波長が２４
９ｎｍのフッ化クリプトン（ＫｒＦ）エキシマレーザ
光、もしくは波長が１９３ｎｍのフッ化アルゴン（Ａｒ
Ｆ）エキシマレーザ光等を用いても良い。その場合に
は、照射エネルギー密度の値は適宜選択される。The excimer laser light may be any laser light having a wavelength easily absorbed by the amorphous silicon layer 13, for example, a wavelength of 24.
9 nm krypton fluoride (KrF) excimer laser light or argon fluoride (Ar) with a wavelength of 193 nm.
F) Excimer laser light or the like may be used. In that case, the value of the irradiation energy density is appropriately selected.
【００２４】本実施態様に係る多結晶シリコン薄膜形成
方法では、トータルエネルギー１０Ｊ以上のエキシマレ
ーザ光発生装置を用いて、非晶質シリコン層の膜厚、基
板加熱温度、エキシマレーザ光のパルス幅、エキシマレ
ーザ光のエネルギー密度を特定の値に設定することによ
り、少なくとも６ｃｍ×６ｃｍの広い領域にわたって、
平均粒径が１５０ｎｍで、結晶粒界および結晶粒内に電
子トラップ密度の少ない多結晶シリコン薄膜１３ａを形
成することができる。したがって、得られた多結晶シリ
コン薄膜を、中小型直視型の液晶表示装置等に用いれ
ば、高性能液晶表示装置等の量産化が行える。In the method for forming a polycrystalline silicon thin film according to this embodiment, an excimer laser light generator having a total energy of 10 J or more is used, the thickness of the amorphous silicon layer, the substrate heating temperature, the excimer laser light pulse width, By setting the energy density of the excimer laser light to a specific value, over a wide area of at least 6 cm x 6 cm,
It is possible to form the polycrystalline silicon thin film 13a having an average grain size of 150 nm and a low electron trap density in the crystal grain boundaries and crystal grains. Therefore, if the obtained polycrystalline silicon thin film is used in a small-sized direct-view type liquid crystal display device or the like, high-performance liquid crystal display device or the like can be mass-produced.
【００２５】第２実施態様 次に、多結晶シリコン薄膜形成方法の第２の実施態様と
して、反射防止膜１４を非晶質シリコン層１３の上に堆
積して、エキシマレーザ光３２を照射する方法を、図２
の工程図により説明する。 Second Embodiment Next, as a second embodiment of the method for forming a polycrystalline silicon thin film, a method of depositing an antireflection film 14 on an amorphous silicon layer 13 and irradiating it with an excimer laser beam 32. Figure 2
Will be described with reference to the process chart of
【００２６】図２に示す工程では、基板１１の表面に、
非晶質シリコン層１３を、前記第１実施態様と同様にし
て形成した後、非晶質シリコン層１３の上に反射防止膜
１４を、たとえば５０ｎｍ堆積する。非晶質シリコン層
１３の成膜条件などは、上記第１の実施態様と同様であ
る。In the step shown in FIG. 2, on the surface of the substrate 11,
After forming the amorphous silicon layer 13 in the same manner as in the first embodiment, an antireflection film 14 is deposited on the amorphous silicon layer 13 to have a thickness of 50 nm, for example. The conditions for forming the amorphous silicon layer 13 are the same as those in the first embodiment.
【００２７】上記反射防止膜１４としては、たとえば酸
化シリコン（Ｓｉx Ｏy ）、ＳｉxＮy 、Ｓｉx Ｏy Ｎ
z を用いることができる。反射防止膜の膜厚は、反射防
止効果が最大限になるように決定される。この実施態様
の場合には、エキシマレーザ光１５のトータルエネルギ
ーがたとえば１０Ｊ以上の装置を使用して、エネルギー
密度をたとえば２００ｍＪ／ｃｍ2 、パルス幅をたとえ
ば１５０ｎｓに設定し、照射する。その後、エッチング
技術を用いて、上記反射防止膜１４を除去する。この第
２の実施態様に係る多結晶シリコン薄膜形成方法では、
反射防止膜１４を用いることにより、第１の実施態様と
比較して低いエキシマレーザエネルギー密度で、第１の
実施態様で得られる多結晶シリコン薄膜１３ａと同等の
多結晶シリコン薄膜１３ｂを得ることができる。As the antireflection film 14, for example, silicon oxide (Si x O y ), Si x N y , and Si x O y N.
z can be used. The film thickness of the antireflection film is determined so that the antireflection effect is maximized. In the case of this embodiment, irradiation is performed by using an apparatus in which the total energy of the excimer laser beam 15 is, for example, 10 J or more, the energy density is set to 200 mJ / cm 2 , and the pulse width is set to 150 ns, for example. After that, the antireflection film 14 is removed by using an etching technique. In the method for forming a polycrystalline silicon thin film according to the second embodiment,
By using the antireflection film 14, a polycrystalline silicon thin film 13b equivalent to the polycrystalline silicon thin film 13a obtained in the first embodiment can be obtained with an excimer laser energy density lower than that in the first embodiment. it can.
【００２８】本実施態様に係る多結晶シリコン薄膜形成
方法を用いれば、１回のアニール処理で少なくとも６ｃ
ｍ×６ｃｍの広い領域にわたって、平均結晶粒径が１５
０ｎｍで、結晶粒界および結晶粒内に電子トラップ密度
の少ない多結晶シリコン薄膜１３ｂが得られる。したが
って、得られた多結晶シリコン薄膜を、中小型直視型の
液晶表示装置等に用いれば、高性能液晶表示装置等の量
産化が行える。When the polycrystalline silicon thin film forming method according to this embodiment is used, at least 6c is obtained by one annealing treatment.
The average crystal grain size is 15 over a wide area of m × 6 cm.
With a thickness of 0 nm, a polycrystalline silicon thin film 13b having a low electron trap density in the crystal grain boundaries and crystal grains can be obtained. Therefore, if the obtained polycrystalline silicon thin film is used in a small-sized direct-view type liquid crystal display device or the like, high-performance liquid crystal display device or the like can be mass-produced.
【００２９】第３実施態様 次に、上記第１実施態様および第２実施態様に係る多結
晶シリコン薄膜形成方法を用いて形成した多結晶シリコ
ン薄膜中に、チャネル領域を形成したボトムゲート型の
ＭＯＳトランジスタ（ＴＦＴ：薄膜トランジスタ）の製
造方法を、図３の製造工程図により説明する。なお、上
記第１実施態様および第２実施態様で説明したものと同
様の構成部品には、同一の符号を付し、その説明は、一
部省略する。 Third Embodiment Next, a bottom gate type MOS in which a channel region is formed in a polycrystalline silicon thin film formed by using the polycrystalline silicon thin film forming method according to the first and second embodiments described above. A method of manufacturing a transistor (TFT: thin film transistor) will be described with reference to the manufacturing process chart of FIG. The same components as those described in the first and second embodiments are designated by the same reference numerals, and the description thereof will be partially omitted.
【００３０】まず、図３（Ａ）に示すように、たとえば
化学気相成長法によって、絶縁層１２を基板１１の上に
成膜する。次に、当該絶縁層１２上に、ゲート電極形成
膜２０を堆積する。ゲート電極形成膜２０は、たとえば
ＣＶＤ法により成膜され、リンをドーピングした多結晶
または非晶質シリコンで構成され、たとえば１００ｎｍ
の膜厚を有する。First, as shown in FIG. 3A, the insulating layer 12 is formed on the substrate 11 by, for example, a chemical vapor deposition method. Next, the gate electrode forming film 20 is deposited on the insulating layer 12. The gate electrode forming film 20 is formed by, for example, a CVD method and is made of phosphorus-doped polycrystalline or amorphous silicon and has a thickness of, for example, 100 nm.
Has a film thickness of.
【００３１】続いてホトリソグラフィー技術とエッチン
グとによって、ゲート電極形成膜２０の２点鎖線で示す
部分を除去し、残したゲート電極形成膜２０でゲート電
極２１を形成する。次いで、たとえば化学的気相成長法
（または熱酸化法等）によって、少なくとも上記ゲート
電極２１の表面を覆う状態にゲート絶縁膜２２を形成す
る。ゲート絶縁膜２２は、たとえば酸化シリコンで構成
され、その膜厚は、たとえば３０ｎｍである。Subsequently, the portion indicated by the chain double-dashed line of the gate electrode formation film 20 is removed by photolithography and etching, and the gate electrode 21 is formed by the remaining gate electrode formation film 20. Then, the gate insulating film 22 is formed by, for example, a chemical vapor deposition method (or a thermal oxidation method) so as to cover at least the surface of the gate electrode 21. Gate insulating film 22 is made of, for example, silicon oxide and has a film thickness of, for example, 30 nm.
【００３２】次に、図３（Ｂ）に示すように、上記第１
実施態様または第２実施態様で説明したと同様の方法に
よって、ステップカバリッジ性に優れた成膜が行える化
学的気相成長法によって、ゲート絶縁膜２２の表面に、
非晶質シリコン層２３を堆積する。この非晶質シリコン
層２３は、たとえば膜厚が４０ｎｍに形成される。Next, as shown in FIG. 3B, the first
By the chemical vapor deposition method capable of forming a film excellent in step coverage by the same method as described in the embodiment or the second embodiment, the surface of the gate insulating film 22 is
Amorphous silicon layer 23 is deposited. The amorphous silicon layer 23 is formed to have a film thickness of 40 nm, for example.
【００３３】次いで、図３（Ｃ）に示すように、上記第
１実施態様または第２実施態様と同様な条件で、非晶質
シリコン層２３にエキシマレーザ光２５を照射し、当該
非晶質シリコン層２３の直接アニールを行い、溶融した
領域を再結晶化して、多結晶シリコン薄膜２３ａを形成
する。Then, as shown in FIG. 3C, the amorphous silicon layer 23 is irradiated with excimer laser light 25 under the same conditions as in the first or second embodiment, and the amorphous silicon layer 23 is irradiated. The silicon layer 23 is directly annealed and the melted region is recrystallized to form a polycrystalline silicon thin film 23a.
【００３４】エキシマレーザ２５としては、たとえば波
長が３０８ｎｍの塩化キセノン（ＸｅＣｌ）エキシマレ
ーザ光を用いる。その場合には、エキシマレーザ光２５
のトータルエネルギーを、たとえば１０Ｊ以上の装置を
使用して、エキシマレーザエネルギー密度をたとえば３
００ｍＪ／ｃｍ2 、パルス幅をたとえば１５０ｎｓに設
定し、照射する。As the excimer laser 25, for example, xenon chloride (XeCl) excimer laser light having a wavelength of 308 nm is used. In that case, excimer laser light 25
The total energy of the excimer laser energy density is, for example, 3
Irradiation is performed with the pulse width set to 00 mJ / cm 2 and 150 ns, for example.
【００３５】続いて、図４（Ｄ）に示すように、たとえ
ばリソグラフィー技術とエッチング技術とによって、多
結晶シリコン薄膜２３ａにおける２点鎖線で示す層間部
分２６を除去し、ゲート電極２１上およびその両側に多
結晶シリコン薄膜２３ａで所定パターンの導電層形成領
域２７を形成する。Subsequently, as shown in FIG. 4D, the interlayer portion 26 indicated by the chain double-dashed line in the polycrystalline silicon thin film 23a is removed by, for example, a lithography technique and an etching technique, and the gate electrode 21 and both sides thereof are removed. Then, a conductive layer forming region 27 having a predetermined pattern is formed by using the polycrystalline silicon thin film 23a.
【００３６】次いで、図４（Ｅ）に示すように、塗布技
術とリソグラフィー技術とによって、上記導電層形成領
域２７の上に、ゲート電極２１のパターンで、たとえば
レジスト膜で構成されるイオン注入マスク２８を形成す
る。そしてイオン注入法によって、上記ゲート電極２１
の両側における導電層形成領域２７に不純物（図示せ
ず）を導入し、ソース・ドレイン領域２９，３０を形成
する。イオン注入マスク３１の下方における導電層形成
領域２７がＴＦＴ型ＭＯＳトランジスタのチャネル領域
３１になる。Then, as shown in FIG. 4E, an ion implantation mask having a pattern of the gate electrode 21 and made of, for example, a resist film is formed on the conductive layer forming region 27 by a coating technique and a lithography technique. 28 is formed. Then, the gate electrode 21 is formed by an ion implantation method.
Impurities (not shown) are introduced into the conductive layer formation regions 27 on both sides of the source / drain regions 29 and 30 to form source / drain regions 29 and 30. The conductive layer forming region 27 below the ion implantation mask 31 becomes the channel region 31 of the TFT type MOS transistor.
【００３７】その際のイオン注入条件としては、たとえ
ば打ち込みエネルギーを１０ＫｅＶに設定し、ドーズ量
を３×１０15ｃｍ-2に設定して、ホウ素イオン(Ｂ+ )
を導入する。あるいは、打ち込みエネルギーを３５Ｋｅ
Ｖに設定し、ドース量を３×１０15ｃｍ-2に設定して、
二フッ化ホウ素イオン（ＢＦ2 + ）を導入する。[0037] As the ion implantation conditions at this time, to set, for example, the implantation energy 10 KeV, a dose of 3 × 10 15 cm - is set to 2, boron ions (B +)
To introduce. Alternatively, the driving energy is 35 Ke
Set V, and dose of 3 × 10 15 cm - is set to 2,
Boron difluoride ion (BF 2 + ) is introduced.
【００３８】その後、アッシャー処理またはウェットエ
ッチング等によって、イオン注入マスク２８を除去す
る。そして、ソース・ドレイン領域２９，３０の活性化
アニール処理を行う。アニール処理条件としては、たと
えば、アニール温度を９００℃に設定し、そのアニール
処理時間を２０分間に設定する。その後、図４（Ｆ）に
示すように、導電層形成領域２７を覆うように、層間絶
縁膜３２を成膜する。層間絶縁膜３２としては、特に限
定されないが、たとえばＣＶＤ法により成膜される酸化
シリコン膜、窒化シリコン膜、ＰＳＧ（リンドープガラ
ス）膜、ＢＰＳＧ（ボロンおよびリンドープガラス）膜
で構成される。After that, the ion implantation mask 28 is removed by asher processing or wet etching. Then, activation annealing treatment of the source / drain regions 29 and 30 is performed. As the annealing conditions, for example, the annealing temperature is set to 900 ° C. and the annealing time is set to 20 minutes. After that, as shown in FIG. 4F, an interlayer insulating film 32 is formed so as to cover the conductive layer formation region 27. The interlayer insulating film 32 is not particularly limited, but is formed of, for example, a silicon oxide film, a silicon nitride film, a PSG (phosphorus-doped glass) film, or a BPSG (boron and phosphorus-doped glass) film formed by a CVD method.
【００３９】次に、通常のリソグラフィー技術とエッチ
ング技術とによって、層間絶縁膜３２にコンタクトホー
ル３４，３５を形成する。さらにコンタクトホール３
４，３５を通して、ソース・ドレイン領域２９，３０に
接続する電極３６，３７を形成する。また、図示省略し
てあるが、ゲート電極２１に接続する電極も形成する。
これら電極は、ポリシリコン、あるいはアルミニウムな
どの金属で構成される。その後、電極のシンタリング処
理を行う。シンタリング処理の条件としては、特に限定
されないが、たとえば４００℃および１時間である。Next, contact holes 34 and 35 are formed in the interlayer insulating film 32 by the usual lithography technique and etching technique. Contact hole 3
Electrodes 36 and 37 connected to the source / drain regions 29 and 30 are formed through 4 and 35. Although not shown, an electrode connected to the gate electrode 21 is also formed.
These electrodes are composed of polysilicon or a metal such as aluminum. Then, the sintering process of the electrodes is performed. The conditions of the sintering treatment are not particularly limited, but are, for example, 400 ° C. and 1 hour.
【００４０】このようにして、ボトムゲート型のＭＯＳ
トランジスタ４０が形成される。上記ボトムゲート型の
ＭＯＳトランジスタ４０の製造方法では、上記第１実施
態様または第２実施態様で説明した多結晶シリコン薄膜
形成方法とほぼ同様にして、多結晶シリコン薄膜２３ａ
を形成し、その多結晶シリコン薄膜２３ａを導電層形成
領域２７とする。そして、そこにチャネル領域３１を形
成することにより、結晶粒界および結晶粒内に電子トラ
ップ密度の少ない当該チャネル領域４９を得ることが可
能となる。その結果、電気的特性に優れたＴＦＴ型ＭＯ
Ｓトランジスタが得られる。In this way, the bottom gate type MOS is
The transistor 40 is formed. In the method for manufacturing the bottom gate type MOS transistor 40, the polycrystalline silicon thin film 23a is formed in substantially the same manner as the polycrystalline silicon thin film forming method described in the first or second embodiment.
Is formed, and the polycrystalline silicon thin film 23a is used as the conductive layer forming region 27. Then, by forming the channel region 31 there, it becomes possible to obtain the channel region 49 having a low electron trap density in the crystal grain boundaries and crystal grains. As a result, a TFT MO with excellent electrical characteristics
An S transistor is obtained.
【００４１】本実施態様に係るボトムゲート構造のＴＦ
Ｔ型ＭＯＳトランジスタ４０を、たとえばＳＲＡＭの負
荷素子に用いた場合には、当該ＳＲＡＭの消費電力が低
減される。また、ＳＲＡＭのソフトエラー耐性が向上す
るので、信頼性の向上が図れる。また、本実施態様に係
るＴＦＴ型ＭＯＳトランジスタは、液晶表示素子の駆動
トランジスタなどとしても好適に用いることができる。TF having a bottom gate structure according to the present embodiment
When the T-type MOS transistor 40 is used as a load element of SRAM, for example, the power consumption of the SRAM is reduced. Further, since the soft error resistance of the SRAM is improved, the reliability can be improved. Further, the TFT type MOS transistor according to this embodiment can be preferably used as a drive transistor of a liquid crystal display element.
【００４２】第４実施態様 次に、第１実施態様および第２実施態様に係る多結晶シ
リコン薄膜形成方法を用いて形成した多結晶シリコン薄
膜に、チャネル領域を形成したトップゲート型のＭＯＳ
トランジスタ（ＴＦＴ）の製造方法を、図５，６の製造
工程図により説明する。なお、上記第１実施態様および
第２実施態様で説明したものと同様の構成部品には、同
一の符号を付し、その説明は、一部省略する。 Fourth Embodiment Next, a top gate type MOS in which a channel region is formed in a polycrystalline silicon thin film formed by using the polycrystalline silicon thin film forming method according to the first embodiment and the second embodiment.
A method of manufacturing a transistor (TFT) will be described with reference to manufacturing process diagrams of FIGS. The same components as those described in the first and second embodiments are designated by the same reference numerals, and the description thereof will be partially omitted.
【００４３】まず、図５（Ａ）に示すように、たとえば
化学気相成長法によって、絶縁層１２を基板１１の上に
成膜する。次に、当該絶縁層１２上に、上記第１実施態
様または第２実施態様で説明したと同様の方法によっ
て、ステップカバリッジ性に優れた成膜が行える化学的
気相成長法によって、非晶質シリコン層４１を堆積す
る。この非晶質シリコン層４１は、たとえば膜厚が４０
ｎｍに形成される。First, as shown in FIG. 5A, the insulating layer 12 is formed on the substrate 11 by, for example, a chemical vapor deposition method. Next, an amorphous film is formed on the insulating layer 12 by a chemical vapor deposition method capable of forming a film excellent in step coverage by the same method as described in the first embodiment or the second embodiment. A quality silicon layer 41 is deposited. The amorphous silicon layer 41 has a film thickness of 40, for example.
nm.
【００４４】次いで、上記第１実施態様または第２実施
態様と同様な条件で、非晶質シリコン層４１にエキシマ
レーザ光を照射し、当該非晶質シリコン層の直接アニー
ルを行い、溶融した領域を再結晶化して、多結晶シリコ
ン薄膜４１ａを形成する。エキシマレーザとしては、た
とえば波長が３０８ｎｍの塩化キセノン（ＸｅＣｌ）エ
キシマレーザ光を用いる。その場合には、エキシマレー
ザ光のトータルエネルギーを、たとえば１０Ｊ以上の装
置を使用して、エキシマレーザエネルギー密度をたとえ
ば３００ｍＪ／ｃｍ2 、パルス幅をたとえば１５０ｎｓ
に設定し、照射する。Then, the amorphous silicon layer 41 is irradiated with excimer laser light under the same conditions as in the first or second embodiment, and the amorphous silicon layer is directly annealed to melt the melted region. Is recrystallized to form a polycrystalline silicon thin film 41a. As the excimer laser, for example, xenon chloride (XeCl) excimer laser light having a wavelength of 308 nm is used. In that case, the total energy of the excimer laser light is, for example, 10 J or more, and the excimer laser energy density is, for example, 300 mJ / cm 2 , and the pulse width is, for example, 150 ns.
And set it to irradiation.
【００４５】続いて、図５（Ｂ）に示すように、たとえ
ばリソグラフィー技術とエッチング技術とによって、多
結晶シリコン薄膜４１ａをエッチング加工し、所定パタ
ーンの導電層形成領域４２を形成する。続いて、たとえ
ば化学的気相成長（ＣＶＤ）法または熱酸化法等によっ
て、上記導電層形成領域４２の表面に、ゲート絶縁膜４
３を形成する。このゲート絶縁膜４３は、たとえば酸化
シリコンで構成され、その膜厚は、たとえば３０ｎｍで
ある。Subsequently, as shown in FIG. 5B, the polycrystalline silicon thin film 41a is etched by, for example, a lithography technique and an etching technique to form a conductive layer forming region 42 having a predetermined pattern. Then, the gate insulating film 4 is formed on the surface of the conductive layer forming region 42 by, for example, a chemical vapor deposition (CVD) method or a thermal oxidation method.
3 is formed. This gate insulating film 43 is made of, for example, silicon oxide and has a film thickness of, for example, 30 nm.
【００４６】さらに、図５（Ｃ）に示すように、たとえ
ばＣＶＤ法によって、上記ゲート絶縁膜４３の表面に、
ゲート電極形成膜４４を堆積する。このゲート電極形成
膜４４は、たとえば不純物としてリンをドープした非晶
質シリコンまたは多結晶シリコンで構成され、その膜厚
は、たとえば１００ｎｍ程度である。Further, as shown in FIG. 5C, the surface of the gate insulating film 43 is formed on the surface of the gate insulating film 43 by, for example, a CVD method.
A gate electrode forming film 44 is deposited. The gate electrode forming film 44 is made of, for example, amorphous silicon or polycrystalline silicon doped with phosphorus as an impurity, and its film thickness is, for example, about 100 nm.
【００４７】次いで、レジスト膜４５を用いたホトリソ
グラフィー技術とエッチング技術とによって、２点鎖線
で示す部分の上記ゲート電極形成膜４４を除去し、導電
層形成領域４２上に位置するゲート電極形成膜４４でゲ
ート電極４６を形成する。続いて、図６（Ｄ）に示すよ
うに、ゲート電極４６を形成するためのエッチング加工
時に用いたレジスト膜４５をイオン注入マスクとして用
いて、イオン注入を行う。なお、イオン注入マスクとし
ては、エッチング加工時のレジスト膜４５とは別個のマ
スクを用いても良い。このイオン注入によって、ゲート
電極４６の両側に位置する上記導電層形成領域４２に不
純物（図示せず）を導入し、ソース・ドレイン領域４
７，４８を自己整合的に形成する。したがって、多結晶
シリコンで構成される導電層形成領域４２にチャネル領
域４９が自己整合的に形成される。Next, the gate electrode forming film 44 in the portion indicated by the chain double-dashed line is removed by the photolithography technique and the etching technique using the resist film 45, and the gate electrode forming film located on the conductive layer forming region 42 is removed. A gate electrode 46 is formed at 44. Subsequently, as shown in FIG. 6D, ion implantation is performed using the resist film 45 used during the etching process for forming the gate electrode 46 as an ion implantation mask. As the ion implantation mask, a mask different from the resist film 45 used in the etching process may be used. By this ion implantation, impurities (not shown) are introduced into the conductive layer formation regions 42 located on both sides of the gate electrode 46, and the source / drain regions 4 are formed.
7, 48 are formed in a self-aligned manner. Therefore, the channel region 49 is formed in the conductive layer forming region 42 made of polycrystalline silicon in a self-aligned manner.
【００４８】その際のイオン注入条件としては、たとえ
ば打ち込みエネルギーを１０ＫｅＶに設定し、ドーズ量
を３×１０15ｃｍ-2に設定して、ホウ素イオン(Ｂ+ )
を導入する。あるいは、打ち込みエネルギーを３５Ｋｅ
Ｖに設定し、ドース量を３×１０15ｃｍ-2に設定して、
二フッ化ホウ素イオン（ＢＦ2 + ）を導入する。[0048] As the ion implantation conditions at this time, to set, for example, the implantation energy 10 KeV, a dose of 3 × 10 15 cm - is set to 2, boron ions (B +)
To introduce. Alternatively, the driving energy is 35 Ke
Set V, and dose of 3 × 10 15 cm - is set to 2,
Boron difluoride ion (BF 2 + ) is introduced.
【００４９】その後、アッシャー処理またはウェットエ
ッチング等によって、レジスト膜４５を除去する。そし
て、ソース・ドレイン領域４７，４８の活性化アニール
を行う。アニール条件としては、たとえば、アニール処
理温度を９００℃に設定し、そのアニール処理時間を２
０分間に設定する。After that, the resist film 45 is removed by asher processing or wet etching. Then, activation annealing of the source / drain regions 47 and 48 is performed. As the annealing condition, for example, the annealing temperature is set to 900 ° C. and the annealing time is set to 2
Set to 0 minutes.
【００５０】次に、図６（Ｅ）に示すように、ゲート電
極４６およびゲート絶縁膜４３の上に、ＣＶＤ法によっ
て、層間絶縁膜５０を、たとえば１５０ｎｍ〜２００ｎ
ｍの膜厚に形成する。この層間絶縁膜５０は、ＰＳＧ膜
またはＢＰＳＧ膜等の酸化シリコン系膜あるいは窒化シ
リコン膜により形成される。Next, as shown in FIG. 6E, an interlayer insulating film 50 is formed on the gate electrode 46 and the gate insulating film 43 by the CVD method, for example, 150 nm to 200 n.
It is formed to a film thickness of m. The interlayer insulating film 50 is formed of a silicon oxide based film such as a PSG film or a BPSG film, or a silicon nitride film.
【００５１】その後、通常のホトリソグラフィー技術と
エッチングとによって、コンタクトホール５１，５２，
５３を形成する。さらに、通常の配線形成技術によっ
て、コンタクトホール５１，５２，５３を通して、ゲー
ト電極４６、ソース・ドレイン領域４７，４８にそれぞ
れ接続する電極５５，５４，５６を形成する。これら電
極は、ポリシリコン、あるいはアルミニウムなどの金属
で構成される。After that, the contact holes 51, 52, 52 are formed by the usual photolithography technique and etching.
53 is formed. Further, electrodes 55, 54, 56 connected to the gate electrode 46 and the source / drain regions 47, 48 are formed through the contact holes 51, 52, 53 by the usual wiring forming technique. These electrodes are composed of polysilicon or a metal such as aluminum.
【００５２】その後シンタリング処理を行う。シンタリ
ング処理の条件としては、特に限定されないが、たとえ
ば４００℃および１時間である。このようにして、トッ
プゲート型のＭＯＳトランジスタ６０が形成される。本
実施態様に係るトップゲート型のＭＯＳトランジスタ６
０の製造方法では、上記第１実施態様または第２実施態
様に係る多結晶シリコン薄膜形成法を用いて、多結晶シ
リコン薄膜４１ａを形成し、その多結晶シリコン薄膜４
１ａにチャネル領域４９を形成することにより、結晶粒
界および結晶粒内に電子トラップ密度の少ないチャネル
領域４９を得ることが可能となる。その結果、電気的特
性に優れたＴＦＴ型ＭＯＳトランジスタが得られる。Thereafter, sintering processing is performed. The conditions of the sintering treatment are not particularly limited, but are, for example, 400 ° C. and 1 hour. In this way, the top gate type MOS transistor 60 is formed. Top gate type MOS transistor 6 according to the present embodiment
In the manufacturing method of No. 0, the polycrystalline silicon thin film 41a is formed by using the polycrystalline silicon thin film forming method according to the first embodiment or the second embodiment, and the polycrystalline silicon thin film 4a is formed.
By forming the channel region 49 in 1a, it becomes possible to obtain the channel region 49 having a low electron trap density in the crystal grain boundaries and crystal grains. As a result, a TFT type MOS transistor having excellent electric characteristics can be obtained.
【００５３】本実施態様に係るトップゲート構造のＴＦ
Ｔ型ＭＯＳトランジスタ６０を、たとえばＳＲＡＭの負
荷素子に用いた場合には、当該ＳＲＡＭの消費電力が低
減される。また、ＳＲＡＭのソフトエラー耐性が向上す
るので、信頼性の向上が図れる。また、本実施態様に係
るＴＦＴ型ＭＯＳトランジスタは、液晶表示素子の駆動
トランジスタなどとしても好適に用いることができる。TF having a top gate structure according to this embodiment
When the T-type MOS transistor 60 is used as, for example, a load element of SRAM, the power consumption of the SRAM is reduced. Further, since the soft error resistance of the SRAM is improved, the reliability can be improved. Further, the TFT type MOS transistor according to this embodiment can be preferably used as a drive transistor of a liquid crystal display element.
【００５４】以下、本発明を、さらに具体的な実施例に
基づき説明する。なお、本発明は、これら実施例に限定
されない。実施例１ まず、石英基板上に、モノシラン（ＳｉＨ4 ）を用いた
低圧（ＬＰ）ＣＶＤ法により膜厚８０ｎｍの非晶質シリ
コン膜を成膜した。その堆積温度は、５００℃であっ
た。次に、この非晶質シリコン膜に、エキシマレーザー
を照射し、非晶質シリコンの結晶化を行い、多結晶シリ
コン膜を得た。その際に、基板は、４００℃に加熱し
た。レーザ照射を行うために用いた装置は、トータルの
エネルギーが１０Ｊであるソプラ社のＶＥＬであった。
レーザーのエネルギー密度は、２８０ｍＪ／ｃｍ2 であ
った。ショット回数は、ワンショットであり、その範囲
は、６ｃｍ×６ｃｍであった。The present invention will be described below based on more specific examples. The present invention is not limited to these examples. Example 1 First, an amorphous silicon film having a thickness of 80 nm was formed on a quartz substrate by a low pressure (LP) CVD method using monosilane (SiH 4 ). The deposition temperature was 500 ° C. Next, the amorphous silicon film was irradiated with an excimer laser to crystallize the amorphous silicon to obtain a polycrystalline silicon film. At that time, the substrate was heated to 400 ° C. The device used to perform the laser irradiation was a Sopra VEL with a total energy of 10 J.
The energy density of the laser was 280 mJ / cm 2 . The number of shots was one shot, and the range was 6 cm × 6 cm.
【００５５】次に、透過型電子顕微鏡（ＴＥＭ）で観察
するために、ＨＦ：Ｈ2 Ｏ＝１：１の混合液を用いて、
石英基板（ＳｉＯ2 ）をエッチングし、多結晶シリコン
薄膜（試料）のみを得た。この試料の略中央部における
ＴＥＭ観察結果（明視野像）を図７に示す。ＴＥＭとし
ては、加速電圧が２００ｋＶのＪＥＯＬ ２０００ＦＸ
−IIを用いた。Next, for observation with a transmission electron microscope (TEM), a mixed solution of HF: H 2 O = 1: 1 was used.
The quartz substrate (SiO 2 ) was etched to obtain only a polycrystalline silicon thin film (sample). FIG. 7 shows the TEM observation result (bright field image) in the substantially central portion of this sample. As a TEM, JEOL 2000FX with an acceleration voltage of 200 kV
-II was used.
【００５６】図７に示す写真から、多結晶シリコン膜
（試料）中の結晶粒径範囲と結晶粒径平均を求めた結果
を表１に示す。Table 1 shows the results of obtaining the crystal grain size range and the crystal grain size average in the polycrystalline silicon film (sample) from the photograph shown in FIG.
【００５７】[0057]
【表１】 実施例２ レーザーエネルギー密度を３５０ｍＪ／ｃｍ2 とした以
外は、実施例１と同様にして、試料を準備し、この試料
の略中央部におけるＴＥＭ観察を行った。ＴＥＭ観察結
果（明視野像）を図８に示す。[Table 1] Example 2 A sample was prepared in the same manner as in Example 1 except that the laser energy density was set to 350 mJ / cm 2, and TEM observation was performed on the approximately central portion of this sample. The result of TEM observation (bright field image) is shown in FIG.
【００５８】図８に示す写真から、多結晶シリコン膜
（試料）中の結晶粒径範囲と結晶粒径平均を求めた結果
を表１に示す。比較例１ レーザーエネルギー密度を２２０ｍＪ／ｃｍ2 とした以
外は、実施例１と同様にして、試料を準備し、この試料
の略中央部におけるＴＥＭ観察を行った。ＴＥＭ観察結
果（電子回折図形）を図９に示す。Table 1 shows the results of obtaining the crystal grain size range and the crystal grain size average in the polycrystalline silicon film (sample) from the photograph shown in FIG. Comparative Example 1 A sample was prepared in the same manner as in Example 1 except that the laser energy density was set to 220 mJ / cm 2, and TEM observation was performed on the approximately central portion of this sample. The TEM observation result (electron diffraction pattern) is shown in FIG.
【００５９】図９に示す写真の回折図形は、試料が依然
として非晶質であることが判明した。評価 実施例１，２および比較例１を比較すると、上記表１に
示すように、膜厚８０ｎｍにおいて、結晶粒径の大きい
多結晶シリコン薄膜を得るためには、エネルギー密度が
３５０ｍＪ／ｃｍ2 である実施例２の方が好ましいこと
が判明した。The diffraction pattern of the photograph shown in FIG. 9 reveals that the sample is still amorphous. Comparing Evaluation Examples 1 and 2 and Comparative Example 1, as shown in Table 1 above, in order to obtain a polycrystalline silicon thin film having a large crystal grain size at a film thickness of 80 nm, the energy density was 350 mJ / cm 2 . It turns out that certain example 2 is preferred.
【００６０】実施例３ 非晶質シリコン膜の堆積時の膜厚を４０ｎｍとし、レー
ザーエネルギー密度を３００ｍＪ／ｃｍ2 とした以外
は、実施例１と同様にして、試料を準備し、この試料の
略中央部におけるＴＥＭ観察を行った。ＴＥＭ観察結果
（明視野像）を図１０に示す。 Example 3 A sample was prepared in the same manner as in Example 1 except that the film thickness of the amorphous silicon film during deposition was 40 nm and the laser energy density was 300 mJ / cm 2 . TEM observation was performed in the approximate center. The TEM observation result (bright field image) is shown in FIG.
【００６１】図１０に示す写真から、多結晶シリコン膜
（試料）中の結晶粒径範囲と結晶粒径平均を求めた結果
を表２に示す。Table 2 shows the results of obtaining the crystal grain size range and the average crystal grain size in the polycrystalline silicon film (sample) from the photograph shown in FIG.
【００６２】[0062]
【表２】 実施例４ 非晶質シリコン膜の堆積時の膜厚を４０ｎｍとし、レー
ザーエネルギー密度を３５０ｍＪ／ｃｍ2 とした以外
は、実施例１と同様にして、試料を準備し、この試料の
略中央部におけるＴＥＭ観察を行った。ＴＥＭ観察結果
（明視野像）を図１１に示す。[Table 2] Example 4 A sample was prepared in the same manner as in Example 1 except that the thickness of the amorphous silicon film at the time of deposition was 40 nm and the laser energy density was 350 mJ / cm 2. TEM observation was performed. The TEM observation result (bright field image) is shown in FIG.
【００６３】図１１に示す写真から、多結晶シリコン膜
（試料）中の結晶粒径範囲と結晶粒径平均を求めた結果
を表２に示す。比較例２ 非晶質シリコン膜の堆積時の膜厚を４０ｎｍとし、レー
ザーエネルギー密度を１５０ｍＪ／ｃｍ2 とした以外
は、実施例１と同様にして、試料を準備し、この試料の
略中央部におけるＴＥＭ観察を行った。ＴＥＭ観察結果
（電子回折図形）を図１２に示す。Table 2 shows the results of obtaining the crystal grain size range and the average crystal grain size in the polycrystalline silicon film (sample) from the photograph shown in FIG. Comparative Example 2 A sample was prepared in the same manner as in Example 1 except that the film thickness of the amorphous silicon film at the time of deposition was 40 nm and the laser energy density was 150 mJ / cm 2. TEM observation was performed. The TEM observation result (electron diffraction pattern) is shown in FIG.
【００６４】図１２に示す写真の回折図形は、試料が依
然として非晶質であることが判明した。評価 実施例３，４および比較例２を比較すると、上記表２に
示すように、膜厚４０ｎｍにおいて、結晶粒径の大きい
多結晶シリコン薄膜を得るためには、エネルギー密度が
３００ｍＪ／ｃｍ2 で十分であり、それ以上エネルギー
密度を高くしてもそれほど大差ないことが判明した。The diffraction pattern of the photograph shown in FIG. 12 reveals that the sample is still amorphous. Comparing Evaluation Examples 3 and 4 and Comparative Example 2, as shown in Table 2 above, in order to obtain a polycrystalline silicon thin film having a large crystal grain size at a film thickness of 40 nm, the energy density was 300 mJ / cm 2 . It was found to be sufficient, and even if the energy density was further increased, it was not so different.
【００６５】実施例５ 非晶質シリコン膜の堆積時の膜厚を８０ｎｍとし、レー
ザーエネルギー密度を３５０ｍＪ／ｃｍ2 とし、基板加
熱を行わないで（室温で）レーザーアニール処理した以
外は、実施例１と同様にして、試料を準備し、この試料
の略中央部におけるＴＥＭ観察を行った。ＴＥＭ観察結
果（明視野像）を図１３に示す。 Example 5 Example 5 except that the thickness of the amorphous silicon film at the time of deposition was 80 nm, the laser energy density was 350 mJ / cm 2 , and the substrate was not heated (at room temperature) and laser annealing was performed. A sample was prepared in the same manner as in No. 1, and TEM observation was performed in the substantially central portion of the sample. The result of TEM observation (bright field image) is shown in FIG.
【００６６】図１３に示す写真から、多結晶シリコン膜
（試料）中の結晶粒径範囲と結晶粒径平均を求めた結果
を表３に示す。Table 3 shows the results of obtaining the crystal grain size range and the crystal grain size average in the polycrystalline silicon film (sample) from the photograph shown in FIG.
【００６７】[0067]
【表３】 実施例６ 同じ試料に対するレーザー照射のショット回数を１０回
とした以外は、実施例５と同様にして、試料を準備し、
この試料の略中央部におけるＴＥＭ観察を行った。ＴＥ
Ｍ観察結果（明視野像）を図１４に示す。[Table 3] Example 6 A sample was prepared in the same manner as in Example 5 except that the number of shots of laser irradiation on the same sample was 10.
TEM observation was performed in the approximate center of this sample. TE
The M observation result (bright field image) is shown in FIG.
【００６８】図１４に示す写真から、多結晶シリコン膜
（試料）中の結晶粒径範囲と結晶粒径平均を求めた結果
を表３に示す。実施例７ 同じ試料に対するショット回数を１００回とした以外
は、実施例５と同様にして、試料を準備し、この試料の
略中央部におけるＴＥＭ観察を行った。ＴＥＭ観察結果
（明視野像）を図１５に示す。Table 3 shows the results of obtaining the crystal grain size range and the average crystal grain size in the polycrystalline silicon film (sample) from the photograph shown in FIG. Example 7 A sample was prepared in the same manner as in Example 5 except that the number of shots for the same sample was 100 times, and TEM observation was performed at approximately the center of this sample. The result of TEM observation (bright field image) is shown in FIG.
【００６９】図１５に示す写真から、多結晶シリコン膜
（試料）中の結晶粒径範囲と結晶粒径平均を求めた結果
を表３に示す。評価 実施例５〜７を比較すると、上記図１３〜１５および表
３に示すように、多結晶シリコン薄膜の結晶性および結
晶粒径は、ショット回数によらないことが判明した。し
たがって、工程の短縮化の観点からは、レーザーのショ
ット回数は、一回で十分である。Table 3 shows the results of obtaining the crystal grain size range and the crystal grain size average in the polycrystalline silicon film (sample) from the photograph shown in FIG. Comparing evaluation examples 5 to 7, as shown in FIGS. 13 to 15 and Table 3, it was found that the crystallinity and the crystal grain size of the polycrystalline silicon thin film did not depend on the number of shots. Therefore, from the viewpoint of shortening the process, one shot is sufficient for the laser shot.
【００７０】実施例８ 非晶質シリコン膜の堆積時の膜厚を４０ｎｍとし、レー
ザーエネルギー密度を３５０ｍＪ／ｃｍ2 とした以外
は、実施例１と同様にして、試料を準備し、この試料の
略中央部におけるＴＥＭ観察を行った。ＴＥＭ観察結果
（明視野像）を図１６に示す。 Example 8 A sample was prepared in the same manner as in Example 1 except that the film thickness of the amorphous silicon film during deposition was 40 nm and the laser energy density was 350 mJ / cm 2 . TEM observation was performed in the approximate center. The result of TEM observation (bright field image) is shown in FIG.
【００７１】図１６に示す写真から、多結晶シリコン膜
（試料）中の結晶粒径範囲と結晶粒径平均を求めた結果
を表４に示す。Table 4 shows the results of obtaining the crystal grain size range and the average crystal grain size in the polycrystalline silicon film (sample) from the photograph shown in FIG.
【００７２】[0072]
【表４】 実施例９ 非晶質シリコン膜の堆積時の膜厚を、８０ｎｍとした以
外は、実施例８と同様にして、試料を準備し、この試料
の略中央部におけるＴＥＭ観察を行った。ＴＥＭ観察結
果（明視野像）を図１７に示す。[Table 4] Example 9 A sample was prepared in the same manner as in Example 8 except that the film thickness of the amorphous silicon film at the time of deposition was set to 80 nm, and TEM observation was performed at approximately the center of this sample. The TEM observation result (bright field image) is shown in FIG.
【００７３】図１７に示す写真から、多結晶シリコン膜
（試料）中の結晶粒径範囲と結晶粒径平均を求めた結果
を表４に示す。評価 実施例８，９を比較すると、上記図１６，１７および表
４に示すように、膜厚以外が同一条件では、大粒径の多
結晶シリコン薄膜を得るためには、膜厚４０ｎｍと薄い
方が有利であることが判明した。Table 4 shows the results of obtaining the crystal grain size range and the average crystal grain size in the polycrystalline silicon film (sample) from the photograph shown in FIG. When the evaluation examples 8 and 9 are compared, as shown in FIGS. 16 and 17 and Table 4, under the same conditions except the film thickness, in order to obtain a polycrystalline silicon thin film with a large grain size, the film thickness is as thin as 40 nm. It turned out to be more advantageous.
【００７４】実施例１０ 非晶質シリコン膜の堆積時の膜厚を、４０ｎｍとし、レ
ーザーエネルギー密度を３００ｍＪ／ｃｍ2 とし、基板
加熱を行わず（室温）にレーザーアニール処理した以外
は、実施例１と同様にして、試料を準備し、この試料の
略中央部におけるＴＥＭ観察を行った。ＴＥＭ観察結果
（明視野像）を図１８に示す。 Example 10 Example 10 was repeated except that the film thickness of the amorphous silicon film at the time of deposition was 40 nm, the laser energy density was 300 mJ / cm 2 , and the substrate was not heated (room temperature) and laser annealing was performed. A sample was prepared in the same manner as in No. 1, and TEM observation was performed in the substantially central portion of the sample. The result of TEM observation (bright field image) is shown in FIG.
【００７５】図１８に示す写真から、多結晶シリコン膜
（試料）中の結晶粒径範囲と結晶粒径平均を求めた結果
を表５に示す。Table 5 shows the results of obtaining the crystal grain size range and the crystal grain size average in the polycrystalline silicon film (sample) from the photograph shown in FIG.
【００７６】[0076]
【表５】 実施例１１ 基板加熱温度を４００℃とした以外は、実施例１０と同
様にして、試料を準備し、この試料の略中央部における
ＴＥＭ観察を行った。ＴＥＭ観察結果（明視野像）を図
１９に示す。[Table 5] Example 11 A sample was prepared in the same manner as in Example 10 except that the substrate heating temperature was set to 400 ° C., and TEM observation was performed on the approximately central portion of the sample. The TEM observation result (bright field image) is shown in FIG.
【００７７】図１９に示す写真から、多結晶シリコン膜
（試料）中の結晶粒径範囲と結晶粒径平均を求めた結果
を表５に示す。実施例１２ レーザーエネルギー密度を３５０ｍＪ／ｃｍ2 とし、基
板加熱を行わず（室温）にレーザーアニール処理した以
外は、実施例１と同様にして、試料を準備し、この試料
の略中央部におけるＴＥＭ観察を行った。ＴＥＭ観察結
果（明視野像）を図２０に示す。Table 5 shows the results of obtaining the crystal grain size range and the crystal grain size average in the polycrystalline silicon film (sample) from the photograph shown in FIG. Example 12 A sample was prepared in the same manner as in Example 1 except that the laser energy density was 350 mJ / cm 2 and the laser annealing treatment was performed without heating the substrate (room temperature). Observed. The TEM observation result (bright field image) is shown in FIG.
【００７８】図２０に示す写真から、多結晶シリコン膜
（試料）中の結晶粒径範囲と結晶粒径平均を求めた結果
を表６に示す。Table 6 shows the results of obtaining the crystal grain size range and the average crystal grain size in the polycrystalline silicon film (sample) from the photograph shown in FIG.
【００７９】[0079]
【表６】 実施例１３ 基板加熱温度を４００℃とした以外は、実施例１２と同
様にして、試料を準備し、この試料の略中央部における
ＴＥＭ観察を行った。ＴＥＭ観察結果（明視野像）を図
２１に示す。[Table 6] Example 13 A sample was prepared in the same manner as in Example 12 except that the substrate heating temperature was set to 400 ° C., and TEM observation was performed on the approximately central portion of the sample. The TEM observation result (bright field image) is shown in FIG.
【００８０】図２１に示す写真から、多結晶シリコン膜
（試料）中の結晶粒径範囲と結晶粒径平均を求めた結果
を表６に示す。評価 上記図１８〜２１および表５および表６に示すように、
基板加熱を行うか否かのみが相違する条件では、基板加
熱を行った方が、大きな結晶粒径のポリシリコン膜を得
ることができることが判明した。Table 6 shows the results of obtaining the crystal grain size range and the crystal grain size average in the polycrystalline silicon film (sample) from the photograph shown in FIG. Evaluation As shown in FIGS. 18 to 21 and Tables 5 and 6,
It has been found that the substrate heating can provide a polysilicon film having a larger crystal grain size under the condition that only the substrate heating is different.
【００８１】また、実施例１１の試料について、結晶粒
径範囲および結晶粒径平均について、ショット面内均一
性について調べた結果、中央部において、結晶粒が大き
く、周辺部において、多少中央部よりも結晶粒径が小さ
くなる傾向にあることが判明したが、デバイス作製上問
題ない範囲であることが判明した。Further, with respect to the sample of Example 11, the in-shot uniformity of the crystal grain size range and the average crystal grain size was examined. As a result, the crystal grains were large in the central part and slightly larger in the peripheral part than the central part. It was also found that the crystal grain size tended to be small, but it was found to be within the range where there is no problem in device fabrication.
【００８２】[0082]
【発明の効果】以上説明したように、本発明の多結晶シ
リコン薄膜形成方法によれば、１回のアニール処理で、
少なくとも３ｃｍ×３ｃｍの広い領域にわたって、平均
結晶粒径がかなり大きく、結晶粒界および結晶粒内に電
子トラップ密度の少ない多結晶シコン薄膜を得ることが
できる。したがって、得られた多結晶シリコン薄膜を、
中小型直視型の液晶表示装置等に用いれば、高性能液晶
表示装置等の量産化が行える。As described above, according to the method for forming a polycrystalline silicon thin film of the present invention, it is possible to perform an annealing treatment once.
It is possible to obtain a polycrystalline silicon thin film having a large average crystal grain size and a small electron trap density in the crystal grain boundaries and crystal grains over a wide area of at least 3 cm × 3 cm. Therefore, the obtained polycrystalline silicon thin film is
When used in small and medium-sized direct-view liquid crystal display devices, etc., high-performance liquid crystal display devices can be mass-produced.
【００８３】また、本発明に係るトランジスタのチャネ
ル形成方法によれば、多結晶シリコン薄膜形成方法で形
成した多結晶シリコン薄膜にトランジスタのチャネルを
形成するので、チャネル内の結晶粒界や電子トラップの
影響が少なくなる。したがって、リーク電流が少なくな
り、しきい値電圧のばらつきが大幅に低減されて、トラ
ンジスタの信頼性を大幅に向上できる。Further, according to the channel forming method of the transistor of the present invention, since the channel of the transistor is formed in the polycrystalline silicon thin film formed by the polycrystalline silicon thin film forming method, the crystal grain boundary in the channel and the electron trap Less affected. Therefore, the leak current is reduced, the variation in the threshold voltage is significantly reduced, and the reliability of the transistor can be significantly improved.
【００８４】さらに、各トランジスタの特性のばらつき
を低減することができる効果がある。Further, there is an effect that variation in characteristics of each transistor can be reduced.
【図１】図１（Ａ），（Ｂ）は本発明の一実施態様に係
る多結晶シリコン薄膜形成方法の工程図である。1A and 1B are process diagrams of a polycrystalline silicon thin film forming method according to an embodiment of the present invention.
【図２】図２は本発明の他の実施態様に係る多結晶シリ
コン薄膜形成方法の工程図である。FIG. 2 is a process drawing of a polycrystalline silicon thin film forming method according to another embodiment of the present invention.
【図３】図３（Ａ）〜（Ｃ）は本発明の一実施態様に係
るＭＯＳトランジスタのチャネル形成方法を示す工程図
である。3A to 3C are process drawings showing a method of forming a channel of a MOS transistor according to an embodiment of the present invention.
【図４】図４（Ｄ）〜（Ｆ）は図３の続きの工程図であ
る。4D to 4F are process diagrams subsequent to FIG. 3;
【図５】図５（Ａ）〜（Ｃ）は本発明の他の実施態様に
係るＭＯＳトランジスタのチャネル形成方法を示す工程
図である。5A to 5C are process diagrams showing a method of forming a channel of a MOS transistor according to another embodiment of the present invention.
【図６】図６（Ｄ），（Ｅ）は図５の続きの工程図であ
る。6 (D) and 6 (E) are process drawings following FIG. 5.
【図７】図７は本発明の実施例１に係る多結晶シリコン
膜のＴＥＭ観察結果（明視野像）を示す電子顕微鏡写真
である。FIG. 7 is an electron micrograph showing a TEM observation result (bright field image) of the polycrystalline silicon film according to Example 1 of the present invention.
【図８】図８は本発明の実施例２に係る多結晶シリコン
膜のＴＥＭ観察結果（明視野像）を示す電子顕微鏡写真
である。FIG. 8 is an electron micrograph showing a TEM observation result (bright field image) of a polycrystalline silicon film according to Example 2 of the present invention.
【図９】図９は本発明の比較例１に係る試料のＴＥＭ観
察結果（電子回折図形）電子顕微鏡写真である。9 is a TEM observation result (electron diffraction pattern) electron micrograph of a sample according to Comparative Example 1 of the present invention. FIG.
【図１０】図１０は本発明の実施例３に係る多結晶シリ
コン膜のＴＥＭ観察結果（明視野像）を示す電子顕微鏡
写真である。FIG. 10 is an electron micrograph showing a TEM observation result (bright field image) of a polycrystalline silicon film according to Example 3 of the present invention.
【図１１】図１１は本発明の実施例４に係る多結晶シリ
コン膜のＴＥＭ観察結果（明視野像）を示す電子顕微鏡
写真である。FIG. 11 is an electron micrograph showing a TEM observation result (bright field image) of the polycrystalline silicon film according to Example 4 of the present invention.
【図１２】図１２は本発明の比較例２に係る試料のＴＥ
Ｍ観察結果（電子回折図形）電子顕微鏡写真である。FIG. 12 shows TE of a sample according to Comparative Example 2 of the present invention.
It is an electron microscope photograph of the M observation result (electron diffraction pattern).
【図１３】図１３は本発明の実施例５に係る多結晶シリ
コン膜のＴＥＭ観察結果（明視野像）を示す電子顕微鏡
写真である。FIG. 13 is an electron micrograph showing a TEM observation result (bright field image) of the polycrystalline silicon film according to Example 5 of the present invention.
【図１４】図１４は本発明の実施例６に係る多結晶シリ
コン膜のＴＥＭ観察結果（明視野像）を示す電子顕微鏡
写真である。FIG. 14 is an electron micrograph showing a TEM observation result (bright field image) of a polycrystalline silicon film according to Example 6 of the present invention.
【図１５】図１５は本発明の実施例７に係る多結晶シリ
コン膜のＴＥＭ観察結果（明視野像）を示す電子顕微鏡
写真である。FIG. 15 is an electron micrograph showing a TEM observation result (bright field image) of a polycrystalline silicon film according to Example 7 of the present invention.
【図１６】図１６は本発明の実施例８に係る多結晶シリ
コン膜のＴＥＭ観察結果（明視野像）を示す電子顕微鏡
写真である。FIG. 16 is an electron micrograph showing a TEM observation result (bright field image) of the polycrystalline silicon film according to Example 8 of the present invention.
【図１７】図１７は本発明の実施例９に係る多結晶シリ
コン膜のＴＥＭ観察結果（明視野像）を示す電子顕微鏡
写真である。FIG. 17 is an electron micrograph showing a TEM observation result (bright field image) of the polycrystalline silicon film according to Example 9 of the present invention.
【図１８】図１８は本発明の実施例１０に係る多結晶シ
リコン膜のＴＥＭ観察結果（明視野像）を示す電子顕微
鏡写真である。FIG. 18 is an electron micrograph showing a TEM observation result (bright field image) of the polycrystalline silicon film according to Example 10 of the present invention.
【図１９】図１９は本発明の実施例１１に係る多結晶シ
リコン膜のＴＥＭ観察結果（明視野像）を示す電子顕微
鏡写真である。FIG. 19 is an electron micrograph showing a TEM observation result (bright field image) of the polycrystalline silicon film according to Example 11 of the present invention.
【図２０】図２０は本発明の実施例１２に係る多結晶シ
リコン膜のＴＥＭ観察結果（明視野像）を示す電子顕微
鏡写真である。FIG. 20 is an electron micrograph showing a TEM observation result (bright field image) of a polycrystalline silicon film according to Example 12 of the present invention.
【図２１】図２１は本発明の実施例１３に係る多結晶シ
リコン膜のＴＥＭ観察結果（明視野像）を示す電子顕微
鏡写真である。FIG. 21 is an electron micrograph showing a TEM observation result (bright field image) of a polycrystalline silicon film according to Example 13 of the present invention.
１１… 基板 １２… 絶縁層 １３，２３，４１… 非晶質シリコン層 １３ａ，２３ａ，４１ａ… 多結晶シリコン層 １４… 反射防止膜 ２１，４６… ゲート電極 ２２，４３… ゲート絶縁膜 ２９，３０，４７，４８… ソース・ドレイン領域 ３１，４９… チャネル領域 ４０，６０… ＭＯＳトランジスタ 11 ... Substrate 12 ... Insulating layer 13, 23, 41 ... Amorphous silicon layer 13a, 23a, 41a ... Polycrystalline silicon layer 14 ... Antireflection film 21, 46 ... Gate electrode 22, 43 ... Gate insulating film 29, 30, 47, 48 ... Source / drain regions 31, 49 ... Channel regions 40, 60 ... MOS transistors
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336 Continuation of the front page (51) Int.Cl. 6 Identification number Office reference number FI technical display location H01L 21/336
Claims (6)
質シリコン層を形成し、次いで第２の工程で、非晶質シ
リコン層を所定温度に設定し、その後第３の工程で、ト
ータルエネルギーが５Ｊ以上のレーザ光発生装置を用い
て、少なくとも非晶質シリコン層に、レーザーエネルギ
ー密度１００ｍＪ／ｃｍ2 〜５００ｍＪ／ｃｍ2 のレー
ザ光を、ワンショットで１０ｃｍ2 以上の面積に照射し
て、多結晶シリコン薄膜を形成する多結晶シリコン薄膜
形成方法。1. An amorphous silicon layer having a predetermined thickness is formed on a substrate in a first step, and then the amorphous silicon layer is set to a predetermined temperature in a second step, and then a third step is performed. in the process, the total energy by a laser light generating apparatus having the above 5 J, at least on the amorphous silicon layer, a laser beam having a laser energy density 100mJ / cm 2 ~500mJ / cm 2 , in the one-shot 10 cm 2 or more A method for forming a polycrystalline silicon thin film, which comprises irradiating an area to form a polycrystalline silicon thin film.
〜５０ｎｍである請求項１に記載の多結晶シリコン薄膜
形成方法。2. The film thickness of the amorphous silicon layer is 30 nm.
The method for forming a polycrystalline silicon thin film according to claim 1, wherein the thickness is about 50 nm.
その基板の加熱温度は、３５０℃〜５００℃である請求
項１または２に記載の多結晶シリコン薄膜形成方法。3. In the second step, the substrate is heated,
The method for forming a polycrystalline silicon thin film according to claim 1 or 2, wherein a heating temperature of the substrate is 350 ° C to 500 ° C.
非晶質シリコン層の表面に、反射防止膜を形成し、第３
工程でのレーザーエネルギー密度を１００ｍＪ／ｃｍ2
〜２３０ｍＪ／ｃｍ2 に設定することを特徴とする請求
項１〜３のいずれかに記載の多結晶シリコン薄膜形成方
法。4. An antireflection film is formed on the surface of the amorphous silicon layer at least before the third step, and a third antireflection film is formed.
Laser energy density in the process is 100 mJ / cm 2
It sets to -230 mJ / cm < 2 >, The polycrystalline silicon thin film forming method in any one of Claims 1-3 characterized by the above-mentioned.
パルス幅は、８０ｎｓ〜２００ｎｓである請求項１〜４
のいずれかに記載の多結晶シリコン薄膜形成方法。5. The pulse width at the time of laser light irradiation performed in the third step is 80 ns to 200 ns.
6. The method for forming a polycrystalline silicon thin film according to any one of 1.
薄膜に、ＭＯＳトランジスタのチャネル領域を形成する
ことを特徴とする請求項１〜５のいずれかに記載の多結
晶シリコン薄膜形成方法を用いたＭＯＳトランジスタの
チャネル形成方法。6. The method for forming a polycrystalline silicon thin film according to claim 1, wherein a channel region of a MOS transistor is formed on the polycrystalline silicon thin film formed in the third step. Method of forming channel of MOS transistor used.
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