JPH07231669A - High-frequency inverter device - Google Patents
High-frequency inverter deviceInfo
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- JPH07231669A JPH07231669A JP6017397A JP1739794A JPH07231669A JP H07231669 A JPH07231669 A JP H07231669A JP 6017397 A JP6017397 A JP 6017397A JP 1739794 A JP1739794 A JP 1739794A JP H07231669 A JPH07231669 A JP H07231669A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、ＣＯ2 レーザ加工機の
発振器の高電圧電源等に好適な高周波インバータ装置に
関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a high frequency inverter device suitable for a high voltage power source for an oscillator of a CO 2 laser processing machine.
【０００２】[0002]
【従来の技術】ＣＯ2 レーザ加工機の発振器の高電圧電
源には、直流から数ＭＨｚの高周波の装置がある。そし
て一般に、交流の方がレーザ発振器の制御がし易く、モ
ードの調整，加工条件の調整がし易いという利点があ
る。 2. Description of the Related Art As a high voltage power source for an oscillator of a CO 2 laser processing machine, there is a high frequency device of direct current to several MHz. In general, alternating current has an advantage that it is easier to control the laser oscillator and it is easier to adjust modes and processing conditions.
【０００３】図１０は、この種の交流高電圧電源で用い
られるフルブリッジインバータの主回路（従来例１）を
示す図である。図において、Ｅは直流電源、Ｃはコンデ
ンサ、Ｑ１〜Ｑ４はスイッチング素子のパワーＭＯＳ
ＦＥＴ、Ｔはインバータ出力を昇圧する出力トランス、
Ｇ１〜Ｇ４はパワーＭＯＳ ＦＥＴＱ１〜Ｑ４を駆動す
るゲートである。FIG. 10 is a diagram showing a main circuit (conventional example 1) of a full-bridge inverter used in this type of AC high voltage power supply. In the figure, E is a DC power supply, C is a capacitor, and Q1 to Q4 are power MOS of switching elements.
FET and T are output transformers that boost the inverter output,
G1 to G4 are gates for driving the power MOS FETs Q1 to Q4.
【０００４】ゲートＧ１〜Ｇ４に不図示のゲート制御回
路から制御信号を送り、パワーＭＯＳ ＦＥＴＱ１，Ｑ
４とＱ３，Ｑ２を相互にオンになるようスイッチングす
ることにより、出力トランスＴから所要の周波数の交流
を得る。A control signal is sent from a gate control circuit (not shown) to the gates G1 to G4, and the power MOS FETs Q1 and Q4.
By switching 4 and Q3 and Q2 so as to be turned on to each other, an alternating current of a required frequency is obtained from the output transformer T.
【０００５】ところが出力周波数が高くなると、回路中
の浮遊インダクタンスにより過大電圧，異常発振等が発
生したりする。そこで従来は、電源ライン，パワーＭＯ
ＳＦＥＴのゲート・ソース間の配線を短くし、電流ルー
プの面積が小さくなるようにツィストペア線を用い、デ
カップリングコンデンサを取り付け、浮遊インダクタン
スの影響を小さくしている。以下図１１〜図１５により
詳しく説明する。However, when the output frequency becomes high, excessive voltage, abnormal oscillation, etc. may occur due to stray inductance in the circuit. Therefore, conventionally, the power supply line and power MO
The wiring between the gate and source of the SFET is shortened, twisted pair wires are used so as to reduce the area of the current loop, and a decoupling capacitor is attached to reduce the influence of stray inductance. This will be described in detail below with reference to FIGS.
【０００６】図１１は図１０の従来例１の回路における
浮遊インダクタンスの説明図である。破線で示す浮遊イ
ンダクタンスＬ１〜Ｌ３と、高速スイッチングによるパ
ワーＭＯＳ ＦＥＴの電流変化ｄｉ／ｄｔにより過大電
圧，異常発振等が発生する。FIG. 11 is an explanatory diagram of stray inductance in the circuit of Conventional Example 1 of FIG. Excessive voltage, abnormal oscillation, etc. occur due to the stray inductances L1 to L3 indicated by broken lines and the current change di / dt of the power MOS FET due to high-speed switching.
【０００７】この過大電圧等の発生を抑えるため、図１
２の従来例２に示すように、各パワーＭＯＳ ＦＥＴの
ドレン・ソース間に、コンデンサＣ１２，抵抗Ｒ１２の
直列回路からなるスナバ回路を接続している。In order to suppress the occurrence of this excessive voltage, etc., FIG.
2, a snubber circuit including a series circuit of a capacitor C12 and a resistor R12 is connected between the drain and the source of each power MOS FET.
【０００８】また、図１３の従来例３に示すように、
＋，−の電源ラインをツィスト線１３０を用いて配線し
て浮遊インダクタンスを小さくし、デカップリングコン
デンサＣ１３を各アームに並列に接続している。Further, as shown in Conventional Example 3 of FIG.
The + and-power supply lines are wired using twist lines 130 to reduce the stray inductance, and the decoupling capacitors C13 are connected in parallel to each arm.
【０００９】また、パワーＭＯＳ ＦＥＴに等価的に存
在する寄生ダイオードに電流が流れ、その逆回復電流と
浮遊インダクタンスにより過大電圧が発生しないよう
に、図１４の従来例４に示すように、各パワーＭＯＳ
ＦＥＴに高速ダイオード１４１，１４２を図示のように
外付けしている。In order to prevent an excessive voltage from being generated due to the reverse recovery current and the stray inductance of the parasitic diode existing equivalently to the power MOS FET, as shown in the conventional example 4 of FIG. MOS
High speed diodes 141 and 142 are externally attached to the FET as shown in the figure.
【００１０】図１０に示す主回路は、具体的には、図１
５の従来例５に示すように、パワーＭＯＳ ＦＥＴの出
力が出力線１５１，１５２で取り出され、出力トランス
に接続される形となっている。そして、各ブランチのパ
ワーＭＯＳ ＦＥＴは、図１６に示すようにヒートシン
ク１７０に取り付けられた多数のパワーＭＯＳ ＦＥＴ
１６１，１６２……の並列接続体で構成されている。The main circuit shown in FIG. 10 is specifically shown in FIG.
5, the output of the power MOS FET is taken out through the output lines 151 and 152 and connected to the output transformer. The power MOS FETs in each branch are a large number of power MOS FETs attached to the heat sink 170 as shown in FIG.
161, 162 ... Consisting of parallel connection bodies.
【００１１】[0011]
【発明が解決しようとする課題】前述の従来例２〜４に
よれば、一応過大電圧，異常発振等の発生を抑えること
ができるが、次のような問題がある。According to the above-mentioned conventional examples 2 to 4, the occurrence of excessive voltage, abnormal oscillation, etc. can be suppressed, but there are the following problems.
【００１２】図１２の従来例２では、スナバ回路の適当
な定数を決めることが難しい。In Conventional Example 2 of FIG. 12, it is difficult to determine an appropriate constant for the snubber circuit.
【００１３】図１３の従来例３では、ツィスト線やデカ
ップリングコンデンサの配線を短くすることが難しい。In Conventional Example 3 shown in FIG. 13, it is difficult to shorten the length of the twist line and the wiring of the decoupling capacitor.
【００１４】図１４の従来例４では、外付けの高速ダイ
オードの逆回復時間が問題となる。In the conventional example 4 of FIG. 14, the reverse recovery time of the external fast diode becomes a problem.
【００１５】また、前述の従来例５によれば、所要の電
流容量をみたすことはできるが、高速スイッチングの
際、配線の浮遊インダクタンス，抵抗，各配線の電流の
相互作用等により、各パワーＭＯＳ ＦＥＴに流れる電
流に差が生じ、その結果、パワーＭＯＳ ＦＥＴの破
損，短寿命が生じ、装置の信頼性が低下するという問題
がある。Further, according to the prior art example 5, the required current capacity can be satisfied, but at the time of high-speed switching, each power MOS is affected by stray inductance of wiring, resistance, current interaction of each wiring, and the like. There is a problem that a difference occurs in the currents flowing through the FETs, resulting in damage to the power MOS FETs, short life, and a decrease in device reliability.
【００１６】本発明は、このような状況のもとでなされ
たもので、高速スイッチングにかかわらず安定に動作す
る高周波インバータ装置を提供することを目的とするも
のである。The present invention has been made under such circumstances, and an object thereof is to provide a high frequency inverter device which operates stably regardless of high speed switching.
【００１７】[0017]
【課題を解決するための手段】前記目的を達成するた
め、本発明では高周波インバータ装置を次のとおりに構
成する。In order to achieve the above object, the present invention comprises a high frequency inverter device as follows.
【００１８】（１）多層プリント配線板により主回路の
配線を構成した高周波インバータ装置。(1) A high-frequency inverter device in which the wiring of the main circuit is composed of a multilayer printed wiring board.
【００１９】（２）夫々が出力トランスを有し同期して
動作する複数のインバータを備え、前記複数のインバー
タの出力トランスの２次巻線を直列に接続し、その両端
を出力端とした高周波インバータ装置。(2) A high frequency wave having a plurality of inverters each having an output transformer and operating in synchronization, the secondary windings of the output transformers of the plurality of inverters are connected in series, and both ends of which are output ends. Inverter device.
【００２０】（３）夫々が出力トランスを有し同期して
動作する複数のインバータを備え、前記複数のインバー
タの出力トランスの２次巻線を出力端に並列に接続した
高周波インバータ装置。(3) A high-frequency inverter device comprising a plurality of inverters each having an output transformer and operating in synchronization, wherein the secondary windings of the output transformers of the plurality of inverters are connected in parallel to the output terminal.
【００２１】[0021]
【作用】前記（１）の構成により主回路の電流ループの
面積を小さくし、主回路の浮遊インダクタンスを小さく
することができる。前記（２），（３）の構成により、
主回路のスイッチング素子の電流をバランスさせること
ができる。With the configuration (1), the area of the current loop of the main circuit can be reduced and the stray inductance of the main circuit can be reduced. With the configurations of (2) and (3) above,
It is possible to balance the currents of the switching elements of the main circuit.
【００２２】[0022]
【実施例】以下本発明を実施例により詳しく説明する。EXAMPLES The present invention will be described in detail below with reference to examples.
【００２３】（実施例１）図２は実施例１である“高周
波インバータ装置”の主回路の回路図であり、図１０の
従来例１と同様である。しかし本実施例では図３にハッ
チングで示す主回路の配線部分を図１に示すように多層
プリント配線板５で構成している。(Embodiment 1) FIG. 2 is a circuit diagram of a main circuit of a "high-frequency inverter device" which is Embodiment 1 and is similar to the conventional example 1 of FIG. However, in this embodiment, the wiring portion of the main circuit shown by hatching in FIG. 3 is constituted by the multilayer printed wiring board 5 as shown in FIG.
【００２４】すなわち、図１の配線板は、両面プリント
配線板６，７，８の積層構造で、電源側ライン，出力
側ライン，出力側ライン，電源側ラインの４層の
多層プリント配線板である。本実施例では、この多層プ
リント配線板５上に、図４に示すように、パワーＭＯＳ
ＦＥＴＱ１〜Ｑ４，デカップリングコンデンサＣ１を
配置し、直接所要のライン〜と接続している。That is, the wiring board of FIG. 1 has a laminated structure of double-sided printed wiring boards 6, 7, and 8 and is a multilayer printed wiring board of four layers of a power source side line, an output side line, an output side line, and a power source side line. is there. In this embodiment, as shown in FIG. 4, a power MOS is provided on the multilayer printed wiring board 5.
The FETs Q1 to Q4 and the decoupling capacitor C1 are arranged and are directly connected to a required line.
【００２５】この構成により、主回路の物理的空間を小
さくでき、電流ループの面積が小さくできるので、浮遊
インダクタンスが減少し、浮遊インダクタンスによる過
大電圧，異常発振等の発生がなくなり、高速スイッチン
グを安定に行うことができる。With this configuration, the physical space of the main circuit can be made small and the area of the current loop can be made small, so that the stray inductance is reduced, and the excessive voltage and abnormal oscillation due to the stray inductance are eliminated, and high-speed switching is stabilized. Can be done.
【００２６】（実施例２）図５は、実施例２である“高
周波インバータ装置”の主回路の構成を示す斜視図であ
る。本実施例は、冷却フィン２２に絶縁シート２１を介
してパワーＭＯＦＦＥＴＱ１〜Ｑ４を取り付け、大容量
化した例である。２３は４層の多層プリント配線板であ
り、パワーＭＯＳ ＦＥＴＱ１〜Ｑ４，デカップリング
コンデンサＣ１は実施例１と同様に接続される。(Embodiment 2) FIG. 5 is a perspective view showing the configuration of the main circuit of a "high-frequency inverter device" which is Embodiment 2. In FIG. The present embodiment is an example in which the power MOFFETs Q1 to Q4 are attached to the cooling fin 22 via the insulating sheet 21 to increase the capacity. Reference numeral 23 is a multilayer printed wiring board having four layers, and the power MOS FETs Q1 to Q4 and the decoupling capacitor C1 are connected in the same manner as in the first embodiment.
【００２７】（実施例３）図６は、実施例３である“高
周波インバータ装置”の主回路の構成を示す斜視図であ
る。本実施例は、多層プリント配線板３２の上下両面に
パワーＭＯＳ ＦＥＴを取り付け、奥行きを短くした例
である。パワーＭＯＳ ＦＥＴＱ１〜Ｑ４と多層プリン
ト配線板３２の接続は実施例１と同様に行われる。(Third Embodiment) FIG. 6 is a perspective view showing the configuration of the main circuit of a "high-frequency inverter device" according to a third embodiment. The present embodiment is an example in which power MOS FETs are attached to both upper and lower surfaces of the multilayer printed wiring board 32 to shorten the depth. The power MOS FETs Q1 to Q4 and the multilayer printed wiring board 32 are connected in the same manner as in the first embodiment.
【００２８】（実施例４）図７は、実施例４である“高
周波インバータ装置”の主回路の一部を示す斜視図であ
り、同様の構成のものが、後方（或は下方に）配置され
る。この構成により、各ブランチが多数のパワーＭＯＳ
ＦＥＴから構成される場合においても浮遊インダクタ
ンスを小さくすることができる。(Fourth Embodiment) FIG. 7 is a perspective view showing a part of a main circuit of a "high frequency inverter device" according to a fourth embodiment. A similar configuration has a rear (or downward) arrangement. To be done. With this configuration, each branch has a large number of power MOSs.
The stray inductance can be reduced even when it is composed of an FET.
【００２９】（実施例５）図８は実施例５である“高周
波インバータ装置”の主回路の回路図である。前述のよ
うに主回路の各ブランチが図１６に示すように、多数の
パワーＭＯＳ ＦＥＴの並列接続体で構成されている
と、高速スイッチングの際、各パワーＭＯＳＦＥＴに流
れる電流に差が生じパワーＭＯＳ ＦＥＴの破損，短寿
命が生じる。(Fifth Embodiment) FIG. 8 is a circuit diagram of a main circuit of a "high-frequency inverter device" according to a fifth embodiment. As described above, if each branch of the main circuit is composed of a parallel connection body of a large number of power MOS FETs as shown in FIG. 16, a difference occurs in the current flowing through each power MOSFET during high speed switching, and the power MOS FET damage and short life occur.
【００３０】そこで、本実施例では、主回路の各ブラン
チは少数のパワーＭＯＳ ＦＥＴの並列接続体で構成し
て、高速スイッチングの際にその各パワーＭＯＳ ＦＥ
Ｔに流れる電流の差が生じないようにし、所要の電力容
量を得るため、このように構成したインバータを複数個
を出力側で結合するものである。Therefore, in this embodiment, each branch of the main circuit is composed of a parallel connection body of a small number of power MOS FETs, and each power MOS FE is used for high speed switching.
In order to prevent the difference between the currents flowing through T and to obtain the required power capacity, a plurality of inverters configured in this way are connected on the output side.
【００３１】すなわち、図８，図９に示すように、主回
路の各ブランチを少数のパワーＭＯＳ ＦＥＴの並列接
続体で構成した、同期して動作する同一構成のインバー
タ５１，５２，５３を用意し、これらのインバータ５
１，５２，５３の各出力トランス５４，５５，５６の２
次側を直列接続して、その両端５７，５８を出力端とす
る。That is, as shown in FIGS. 8 and 9, there are prepared inverters 51, 52 and 53 of the same structure which operate in synchronization, each branch of the main circuit being composed of a parallel connection body of a small number of power MOS FETs. And these inverters 5
1, 52, 53 output transformers 54, 55, 56 2
The next side is connected in series, and both ends 57 and 58 are output ends.
【００３２】この構成によれば、出力電流は各インバー
タと同じであるが、出力電圧は各インバータの出力電圧
の和となり所要の電力を得ることができる。各インバー
タの主回路のブランチは少数のパワーＭＯＳ ＦＥＴの
並列接続体であるため、高速スイッチングにかかわら
ず、各素子間の電流の差が小さく、また、各インバータ
は出力トランスで結合されているので同一の電流が流れ
る。また各インバータは同期して動作し、各インバータ
間の対応する主回路のブランチが同じ動作をするため、
一部の出力トランスがリアクタンスとして動作するとい
うことがない。インバータ装置全体の出力電圧，出力電
流は、出力トランスの１次−２次の巻線比により所要の
値に設定することができる。According to this structure, the output current is the same as that of each inverter, but the output voltage is the sum of the output voltages of the inverters, and the required power can be obtained. Since the branch of the main circuit of each inverter is a parallel connection body of a small number of power MOS FETs, the difference in current between each element is small regardless of high-speed switching, and each inverter is connected by the output transformer. The same current flows. In addition, each inverter operates in synchronization, and the corresponding branch of the main circuit between each inverter performs the same operation,
Some output transformers do not act as reactance. The output voltage and output current of the entire inverter device can be set to required values by the primary-secondary winding ratio of the output transformer.
【００３３】（その他）以上の各実施例では、電圧形の
インバータを想定しているが、実施例１〜実施例４につ
いては、電流形インバータにおいても同様に実施でき
る。(Others) In each of the above embodiments, a voltage-type inverter is assumed, but the first to fourth embodiments can be similarly implemented in a current-type inverter.
【００３４】実施例５については、電流形インバータに
おいては、出力端に出力トランスの２次側を並列接続す
る形で実施することができる。The fifth embodiment can be implemented in the current source inverter by connecting the secondary side of the output transformer in parallel to the output terminal.
【００３５】このとき、出力電圧は各インバータと同じ
であるが、出力電流は各インバータの出力の和となり所
要の電力容量を得ることができる。インバータ装置全体
の出力電圧，出力電流は出力トランスの巻線比により所
要の値に設定できる。At this time, the output voltage is the same as that of each inverter, but the output current is the sum of the outputs of each inverter, and the required power capacity can be obtained. The output voltage and output current of the entire inverter device can be set to the required values by the winding ratio of the output transformer.
【００３６】また、以上の各実施例では、スイッチング
素子にパワーＭＯＳ ＦＥＴを用いているが、これをバ
イポーラパワートランジスタ，ＩＧＢＴ（バイポーラ形
ＭＯＳ ＦＥＴ）等を用いて実施することもできる。In each of the above embodiments, the power MOS FET is used as the switching element, but this may be implemented by using a bipolar power transistor, an IGBT (bipolar type MOS FET) or the like.
【００３７】また、実施例１〜実施例４における多層プ
リント配線板の配線層の順序は図１の順序に限らず、た
とえば、，，，の順序で実施することもでき
る。Further, the order of the wiring layers of the multilayer printed wiring board in Examples 1 to 4 is not limited to the order shown in FIG. 1, but may be carried out in the order of ,.
【００３８】また、実施例１〜実施例４においては、ス
ナバ回路，デカップリングコンデンサ，外付けの高速ダ
イオード等を用いていないが、これに限らず、これらを
併用する形で実施することもできる。Although the snubber circuit, the decoupling capacitor, the external high speed diode and the like are not used in the first to fourth embodiments, the present invention is not limited to this, and they may be used in combination. .
【００３９】[0039]
【発明の効果】以上説明したように、本発明によれば、
高速スイッチングにかかわらず、安定に動作する高周波
インバータ装置を提供できる。詳しくは、請求項１記載
の発明によれば、主回路の浮遊インダクタンスが小さく
なり、この浮遊インダクタンスに起因する過大電圧，異
常発振等の発生が防止でき、また請求項２，請求項３記
載の発明によれば、インバータの主回路の各ブランチを
構成する、複数のスイッチング素子間の電流の差が小さ
くなり、電流の差による素子の破損，短寿命が生じるこ
とがない。As described above, according to the present invention,
It is possible to provide a high-frequency inverter device that operates stably regardless of high-speed switching. Specifically, according to the invention of claim 1, the stray inductance of the main circuit is reduced, and it is possible to prevent the occurrence of excessive voltage, abnormal oscillation, etc. due to the stray inductance, and also claim 2 or claim 3. According to the invention, the difference in the current between the plurality of switching elements forming each branch of the main circuit of the inverter is reduced, and the element is not damaged or shortened in life due to the difference in current.
【図１】 実施例１で用いる多層プリント配線板の断面
図FIG. 1 is a cross-sectional view of a multilayer printed wiring board used in Example 1.
【図２】 実施例１の回路図FIG. 2 is a circuit diagram of the first embodiment.
【図３】 実施例１の説明図FIG. 3 is an explanatory diagram of the first embodiment.
【図４】 実施例１の斜視図FIG. 4 is a perspective view of the first embodiment.
【図５】 実施例２の斜視図FIG. 5 is a perspective view of the second embodiment.
【図６】 実施例３の斜視図FIG. 6 is a perspective view of a third embodiment.
【図７】 実施例４の斜視図FIG. 7 is a perspective view of a fourth embodiment.
【図８】 実施例５の回路図FIG. 8 is a circuit diagram of a fifth embodiment.
【図９】 実施例５の詳細回路図FIG. 9 is a detailed circuit diagram of the fifth embodiment.
【図１０】 従来例１の回路図FIG. 10 is a circuit diagram of Conventional Example 1.
【図１１】 従来例１の説明図FIG. 11 is an explanatory diagram of Conventional Example 1.
【図１２】 従来例２の回路図FIG. 12 is a circuit diagram of Conventional Example 2.
【図１３】 従来例３の回路図FIG. 13 is a circuit diagram of Conventional Example 3.
【図１４】 従来例４の回路図FIG. 14 is a circuit diagram of Conventional Example 4.
【図１５】 従来例５の回路図FIG. 15 is a circuit diagram of Conventional Example 5.
【図１６】 従来例５の説明図16 is an explanatory diagram of Conventional Example 5. FIG.
５ 多層プリント配線板 ， 電源側ライン ， 出力側ライン 5 Multilayer printed wiring board, power line, output line
Claims (3)
を構成したことを特徴とする高周波インバータ装置。1. A high-frequency inverter device characterized in that the wiring of a main circuit is constituted by a multilayer printed wiring board.
する複数のインバータを備え、前記複数のインバータの
出力トランスの２次巻線を直列に接続し、その両端を出
力端としたことを特徴とする高周波インバータ装置。2. A plurality of inverters each having an output transformer and operating in synchronization, wherein secondary windings of the output transformers of the plurality of inverters are connected in series, and both ends thereof are used as output terminals. Characteristic high-frequency inverter device.
する複数のインバータを備え、前記複数のインバータの
出力トランスの２次巻線を出力端に並列に接続したこと
を特徴とする高周波インバータ装置。3. A high-frequency inverter, comprising a plurality of inverters each having an output transformer and operating in synchronization, wherein secondary windings of the output transformers of the plurality of inverters are connected in parallel to an output terminal. apparatus.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6017397A JPH07231669A (en) | 1994-02-14 | 1994-02-14 | High-frequency inverter device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6017397A JPH07231669A (en) | 1994-02-14 | 1994-02-14 | High-frequency inverter device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07231669A true JPH07231669A (en) | 1995-08-29 |
Family
ID=11942867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6017397A Pending JPH07231669A (en) | 1994-02-14 | 1994-02-14 | High-frequency inverter device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07231669A (en) |
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