JPH07230695A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH07230695A JPH07230695A JP30495794A JP30495794A JPH07230695A JP H07230695 A JPH07230695 A JP H07230695A JP 30495794 A JP30495794 A JP 30495794A JP 30495794 A JP30495794 A JP 30495794A JP H07230695 A JPH07230695 A JP H07230695A
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Abstract
低電圧を印加することにより選択ゲートを遮断すること
によって非選択セルへの電子の注入を抑制する。 【構成】各制御ゲートCGが接続される複数のメモリセ
ルの直列接続両端にそれぞれ設けられた選択ゲートSG
が設けられている。列線側すなわちビット線BLはデー
タラッチ/センス回路11、カラムゲート12を介するカラ
ムデコーダ13によって選択制御される。行線側すなわち
選択ゲートSG、制御ゲートCG(ワード線)はロウデ
コーダ14によって選択制御される。昇圧回路15は消去時
の基板、ソース線に対する高電圧、書き込み時の制御ゲ
ートに対する高電圧を生成し、低電圧切換え回路16は書
き込み禁止動作として選択ゲートSGを遮断する低電圧
を生成することを特徴としている。
Description
揮発性半導体記憶装置に関する。特に書き込み系の駆動
システムの改良に関する。
(EEPROM)の大容量化に対応し、かつメモリセル
面積の大幅削減を実現する構造にNAND型フラッシュ
EEPROMがあげられる。
PROMのメモリセルを一部抜き出して示す回路図であ
る。制御ゲートCG(図23ではCG1 〜CGn )で制
御される積層型のメモリセル(以下、セルとも称する)
が複数個直列接続され、この直列接続端部のドレインD
(ビット線BL;図23ではBL1 ,BL2 )方向とソ
ースS方向に、それぞれトランスファトランジスタとな
る選択トランジスタの選択ゲートSG1 ,SG2 を配し
た構造である。
書き込み及び読み出し動作時に各所に印加される電圧例
を示す図である。データの消去は、基板Wと選択ゲート
SGに消去電圧VEE、例えば20Vを印加し、制御ゲー
トCGを0Vにバイアスすることによって酸化膜のトン
ネル現象を利用し、すべての浮遊ゲート内の電子を引き
抜く。これにより、すべてのメモリセルを一括でノーマ
リオン化(デプレッション型化、データ“1”化)す
る。
ち、選択されたメモリセルの制御ゲートには書き込み電
圧Vpp、例えば20Vを、非選択のメモリセルの制御ゲ
ートにはVppと0Vの中間電圧Vm 、例えば10Vが印
加される。選択ゲートSG1は10V、SG2 は0Vで
ある。この状態でビット線BLのうち、データ“0”を
書き込むメモリセルの属するビット線には0V、データ
“1”のままにするメモリセルが属するビット線にはV
m が印加される。
線)が0Vの、すなわちデータ“0”を書き込む選択メ
モリセルの浮遊ゲートと、ドレイン、チャネル、ソース
との間のみトンネル電流が流れるのに十分な電界がかか
り、トンネル現象により電子が浮遊ゲートに注入され、
そのメモリセルのしきい電圧が正となる。他のメモリセ
ルにも多少の電界はかかるが、Vpp(20V)とVm
(10V)の電位差ではトンネル電流を流すための十分
な電位差が与えられないため、メモリセルへ電子の注入
が行われない。
ち、選択されたメモリセルの制御ゲートに0V、非選択
メモリセルの制御ゲートには読み出し電圧VRD(5V)
が印加され選択トランジスタを導通状態にしてビット線
から電流が流れ込むか否かによってデータ“0”/
“1”を判定する。すなわち、メモリセルがデプレッシ
ョン化していれば電流は流れるが、しきい電圧が正にな
っていれば電流は流れない。
電圧Vpp(20V)と、0VとVppの中間電圧Vm (1
0V)の2種類の高電圧が選択トランジスタのゲート酸
化膜にかかる。そのため、メモリセルアレー内で選択ト
ランジスタにおけるゲート酸化膜とメモリセルのトンネ
ル酸化膜を作り分けており、その製造上メモリセル面積
は増大し、酸化膜質の不均一化、酸化膜質の低下を招い
ていた。さらに、高電圧Vpp,Vm と読出し時に用いる
5Vを加えた3電圧を扱うため周辺回路には3種類のMO
S FET が必要であった。特にカラムデコーダに中間電圧
系のMOS FET を使う必要がありデコーダの面積を大きく
していた。昇圧回路も高電圧Vpp系、及びVm 系と2種
類必要なためその占有面積を大きくしている。
2種類の高電圧を扱うためトランジスタの酸化膜質の低
下、占有面積増大を招くという欠点がある。この発明は
上記のような事情を考慮してなされたものであり、その
目的は、書き込み時の中間電圧を不要にし、セルアレー
内でゲート酸化膜を作り分ける必要をなくすと共に周辺
回路でも中間電圧用のMOS FET を使う必要をなくしてチ
ップ面積をより縮小する不揮発性半導体記憶装置を提供
することにある。
体記憶装置は、電荷蓄積層を有するトランジスタからな
るメモリセルと、前記メモリセルがつながる電流経路に
設けられる選択トランジスタと、前記メモリセルのドレ
イン側が前記選択トランジスタを介して接続されるビッ
ト線と、書き込み時に非選択のメモリセルが属するビッ
ト線に比較的低くかつ選択トランジスタのしきい値より
高い第1の電圧を印加するビット線印加手段と、前記書
き込み時に選択トランジスタのゲートにはそのしきい値
より高くかつ前記第1の電圧より低い第2の電圧を印加
するゲート電圧印加手段と、前記書き込み時に選択され
たメモリセルのドレインには前記第2の電圧より前記選
択トランジスタのしきい値分以上低い第3の電圧が一定
期間印加され、一定期間経過後書き込むべきメモリセル
の行の制御ゲートが高電圧に印加される制御ゲート電圧
切換え手段とを具備したことを特徴とする。
は、半導体基板表面のソース領域及びドレイン領域と、
このソース領域、ドレイン領域間の前記半導体基板上に
形成された制御ゲート電極と、前記制御ゲート電極と前
記半導体基板との間に電荷蓄積層を有するトランジスタ
で構成されるメモリセルと、前記メモリセルの端部に設
けられる選択トランジスタと、前記メモリセルのドレイ
ン領域側が前記選択トランジスタの電流通路を介して結
合されるビット線と、書き込み時の第1期間に前記メモ
リセルの制御ゲート電極と非選択の前記ビット線に第1
の電圧を印加し前記選択トランジスタのゲート電極に第
2の電圧を印加して前記選択トランジスタをオンさせる
ことにより、少なくとも非選択の前記ビット線が属する
前記メモリセルのドレイン領域側を前記第2の電圧より
前記選択トランジスタの持つしきい電圧分低い第3の電
圧に充電する充電手段と、書き込み時の第2期間に書き
込み用の高電圧を前記制御ゲート電極に印加することに
よって起こる前記制御ゲート電極と前記電荷蓄積層と前
記半導体基板との容量結合で、前記メモリセルのソー
ス,ドレイン領域及びその間の半導体基板のチャネル部
の電圧を上昇させ、前記充電手段における前記第3の電
圧を上昇させる制御ゲート電圧切換え手段と、前記容量
結合により前記選択トランジスタのソース,ゲート間電
圧が前記選択トランジスタのしきい電圧より小さくなる
ことにより前記選択トランジスタをカットオフさせ、前
記メモリセルの電流通路を遮断させる書き込み防止手段
とを具備したことを特徴とする。
によって非選択ビット線に第1の電圧が印加されてい
る。制御ゲート電圧切換え手段の切換え前においてゲー
ト電圧印加手段により選択、非選択セルが属する選択ト
ランンジスタは共に導通状態になっている。実際の書き
込みにおける制御ゲート電圧切換え手段の電圧切換え後
は、選択セルが属する選択トランンジスタは導通状態に
保たれ、チャネル部は0Vに固定され選択セルには電子
が注入される。非選択セルが属する選択トランジスタ
は、選択セル行の制御ゲートに印加される高電圧による
容量カップリングによってそのセルのチャネル電位が予
め充電された第1の電圧より引き上げられ、選択トラン
ジスタにおけるゲート,ソース間電圧がしきい値に達せ
ず非導通状態となる。すなわち、書き込み時に非選択セ
ルが属する選択トランジスタを遮断することによって非
選択セルへの電子の注入は抑制される。
フラッシュEEPROMの要部を示す回路ブロック図で
ある。メモリセルアレイ部分は図4と同様で一部抜き出
して示してある。制御ゲートCG(図1ではCG1 〜C
Gn )で制御される積層型のメモリセル(以下、セルと
も称する)が複数個直列接続されている。この直列接続
端部のドレインD(ビット線BL;図1ではBL1 ,B
L2 )方向とソースS方向に、それぞれ選択トランジス
タを設け、これを制御する選択ゲートSG1,SG2 を
配している。
チ/センス回路11、カラムゲート12を介するカラムデコ
ーダ13によって選択制御される。行線側すなわち選択ゲ
ートSG、制御ゲートCG(ワード線)はロウデコーダ
14によって選択制御される。昇圧回路15は消去時の基
板、ソース線に対する高電圧、書き込み時の制御ゲート
に対する高電圧を生成し、低電圧制御回路16は書き込み
禁止動作として選択トランジスタを非導通にするため選
択ゲートSGへの低電圧を生成する。
セルにおける消去、書き込み及び読み出し動作時に各所
に印加される電圧例を示す図である。例えば5Vは外部
電源電圧Vccであり、20VはVpp電圧で消去/書き込
み用の高電圧、例えば3Vは低電圧VL で、0VはGN
D(接地電圧)で後に示す。選択されるべきメモリセル
において書き込み動作中の電圧印加時間をT1 ,T2 の
期間で異ならせる。メモリセルの消去、及び読み出しに
ついては前記図24と同様であるので説明は省略する。
(データ“1”化)し、ソース側のワード線から順次書
き込んでいくものとする。書き込みの順番がCG2 に来
て、そのうちメモリセルMC1 に“0”書き込み、メモ
リセルMC2 は“1”データ保持することを想定する。
図3から図8は第1実施例に係る、図1のメモリセル構
成の要部の断面図であり、これを参照して以下説明す
る。
(CG1 〜CGn )及び非選択のビット線BL2
(“1”書き込み)をVcc(5V)にする。このとき、
選択されたビット線BL1 及び選択ゲートSG2 をGN
D(0V)に、選択ゲートSG1 をVL (3V)に設定
する。これにより、ビット線BL2 下の選択ゲートSG
1 よりメモリセル側の拡散層及びチャネル部は、選択ゲ
ートSG1 を有する選択トランジスタのしきい電圧Vth
を2Vとすれば、VL (3V)−Vth(2V)=1Vに
充電される(図3)。この時、制御ゲートCG2 より選
択ゲートSG1 側のワード線(CG1 )において5Vが
印加されたメモリセルは消去状態(しきい電圧は負のま
ま)であるから、しきい電圧落ちのないトランスファー
ゲートとして機能する。
1 よりメモリセル側の拡散層、つまりメモリセルMC1
のチャネル部は、SG1 を有する選択トランジスタ及び
各ワード線(CG1 )を有するメモリセルがしきい電圧
電圧落ちのないトランスファーゲートとして働くため0
Vになる(図4)。
書き込み対象のワード線CG2 の電圧を高電圧Vpp(2
0V)にする。SG1 とCG1 で制御されるビット線B
L1下の選択トランジスタ及びメモリセルは導通状態で
ありメモリセルMC1 のチャネル部は0Vに固定されて
いるので、MC1 への電子注入(“0”書き込み)が行
われる(図5)。
及びチャネル部は容量結合によってCG2 のVpp電圧
(20V)に引っ張られ、初期の充電値1VよりVcpだ
け高くなる。これにより、ビット線BL2 下のSG1 で
制御される選択トランジスタは、そのゲート,ソース間
電圧VGSがしきい電圧Vthを越えられず、カットオフす
る。この結果ビット線BL2 からの電流供給はなくな
り、メモリセルMC2 のチャネル部の電位はさらに高く
なるので、このMC2 への書き込みは抑制される(図
6)。
に示す構成のメモリセルの消去、書き込み及び読み出し
動作時に各所に印加される電圧例を示す図である。上記
第1実施例との違いは、最初の一定期間T1 の間、選択
ゲートSG1 を電源電圧Vcc(5V)に保っておく点で
ある。消去、及び読み出しについては図24と同様であ
るので説明は省略する。データの書き込み動作につい
て、第1実施例と同様な状況、すなわち全ビットを消去
後、ソース側のワード線から順次書き込まれ、書き込み
の順番がCG2 に来てそのうちメモリセルMC1 に
“0”書き込み、メモリセルMC2 は“1”データ保持
することを想定する。図8から図11は第2実施例に係
る、図1のメモリセル構成の要部の断面図であり、これ
を参照して以下説明する。
(CG1 〜CGn )及び非選択のビット線BL2
(“1”書き込み)はVcc(5V)に、選択されるビッ
ト線BL1 及び選択ゲートSG2 はGND(0V)に設
定される。これにより、ビット線BL2 下の選択ゲート
SG1 よりメモリセル側でSG1 に隣接する拡散層及び
チャネル部は、選択ゲートSG1 を有する選択トランジ
スタのしきい電圧Vthを2Vとすれば、Vcc(5V)−
Vth(2V)=3Vに充電される(図8)。このとき、
CG2 より選択ゲートSG1 側のワード線(CG1 )に
おいて5Vが印加されたメモリセルは消去状態であり、
しきい電圧が負のため、しきい電圧落ちのないトランス
ファーゲートとして機能する。
1 よりメモリセル側の拡散層、つまりメモリセルMC1
のチャネル部は、SG1 を有する選択トランジスタ及び
各ワード線(CG1 )を有するメモリセルがしきい電圧
落ちのないトランスファーゲートとして働くため0Vに
充電される(図9)。
は、書き込み対象のワード線(CG2)の電圧を高電圧
Vpp(20V)にする。これと同期に選択ゲートSG1
の電圧を5Vから3Vに落とす。SG1 とCG1 で制御
されるビット線BL1 下の選択トランジスタ及びメモリ
セルは導通状態であり、メモリセルMC1 のチャネル部
は0Vに固定されているのでMC1 への電子注入
(“0”書き込み)が行われる(図10)。
で制御される選択トランジスタにおいては、その印加さ
れるゲート電圧は5Vから3Vに落とされ、かつソース
におけるバイアス電圧は3Vになっているからゲート,
ソース間電圧が0Vになる。従って選択トランジスタは
カットオフする。この結果、ビット線からの電流供給は
なくなり、メモリセルMC2 のチャネル部の電位は容量
結合しているCG2 のVpp電圧(20V)に引っ張ら
れ、初期の充電値(3V)より高く引き上げられる。こ
のようにして、メモリセルMC2 への書き込みは抑制さ
れる(図11)。
タとメモリセルとの接続点の初期の充電電圧が第1実施
例の構成より高くなる。従って第2実施例は第1実施例
に比べてより効果的に非選択のメモリセルへの書き込み
を抑制することができる。
を示す回路図である。ゲート,ドレイン間を接続したNM
OS FET 21 ,22を直列接続し、NMOS FET 23 (小寸法)
との接続点より、しきい電圧落ちさせた低電圧VL を出
力させる。
記低電圧を選択ゲートに供給するための回路例である。
メインデコーダ25が選択ゲートSG1 ,SG2 を制御
し、プリデコーダ26が制御ゲートを動作制御する。27は
レベルシフタ、28はトランスファスイッチである。選択
ゲートSG1 はバッファ29を介してVcc(5V)もしく
はVL (3V)の印加状態となる。
図である。Vcc(5V)から高電圧のVpp(20V)を
生成する。複数のMOS FET 31のドレインとゲートを接続
した各ノードを容量Cを介して昇圧用クロック(相補信
号φ,φB )の相補線に交互に接続した構成である。従
来ではこのような昇圧回路が高電圧Vpp(20V)用と
中間電圧のVm (10V)用と2種類必要であったが、
この発明では、昇圧回路15は高電圧Vpp(20V)用の
みの構成でよい。
V)印加に終始し、中間電圧Vm (10V)は必要な
い。そこで、ビット線にVcc(5V)を印加するだけで
よいため、図1のデータラッチ/センスアンプ回路11に
も特徴が現れる。すなわち、図15に示されるように、
回路11内のフリップフロップ回路F.F の電源はVccだけ
でその動作を満足できる。
AND型フラッシュEEPROMデバイスの要部を示す
回路ブロック図である。この図16は図1に比べて低電
圧制御回路16が省かれていることが相違する点である。
昇圧回路15は図1と同様で高電圧Vpp(20V)用のみ
の構成である。
リセルにおける消去、書き込み及び読み出し動作時に各
所に印加される電圧例を示す図である。例えば5Vは電
源電圧Vccであり、20VはVpp電圧で消去/書き込み
用の高電圧、0VはGND(接地電圧)で後に示す。選
択されるべきメモリセルにおいて書き込み動作中の電圧
印加時間をT1 ,T2 の期間で異ならせる。
G1 は終始電源電圧Vccである。メモリセルの消去及び
読み出しの動作については前記図24と同様であるので
説明は省略する。データの書き込み動作について前記実
施例と同様の条件で説明する。
“1”化、すなわちノーマリオン化)し、ソース(S)
側のワード線CGn からCG1 に向かって順次書き込ん
でいくものとする。書き込みの順番がCG2 に来て、そ
のうちメモリセルMC1 に“0”を書き込み、メモリセ
ルMC2 には“1”データを保持することを想定する。
図18から図21は第3実施例に係る、図16のメモリ
セル構成の要部の断面図であり、これを参照して以下説
明する。
(CG1 〜CGn )及び非選択のビット線BL2
(“1”書き込み)はVcc(5V)に、選択されるビッ
ト線BL1 及び選択ゲートSG2 はGND(0V)に設
定される。これにより、ビット線BL2 下の選択ゲート
SG1 よりメモリセル側でSG1 に隣接する拡散層及び
チャネル部は、選択ゲートSG1 を有する選択トランジ
スタのしきい電圧Vthを2Vとすれば、Vcc(5V)−
Vth(2V)=3Vに充電される。
の選択ゲートSG1 側の全てのメモリセルはまだ書き込
みの順番が来ていないので、予め行った消去状態を保
ち、しきい電圧落ちのないトランスファーゲートとして
働く。従って、“1”書き込みをするメモリセルのドレ
インには、そのメモリセルの属するビット線の5Vを電
源として選択トランジスタの選択ゲートSG1 の5Vで
導通制御された選択トランジスタの、そのしきい電圧
(ここでは2V)分落ちた3Vが伝達されることになる
(図18)。“0”書き込みをするメモリセルのドレイ
ンには、そのメモリセルの属するビット線の0Vが伝達
されることになる(図19)。
書き込み対象のワード線CG2 の電圧を高電圧Vpp(2
0V)にする。SG1 とCG1 で制御されるビット線B
L1下の選択トランジスタ及びメモリセルは導通状態で
ありメモリセルMC1 のチャネル部は0Vに固定されて
いるので、MC1 への電子注入(“0”書き込み)が行
われる(図20)。
及びチャネル部は容量結合によってCG2 のVpp電圧
(20V)に引っ張られ、初期の充電値(3V)よりV
cpだけ高くなる。これにより、ビット線BL2 下のSG
1 で制御される選択トランジスタは、そのゲート,ソー
ス間電圧VGSがしきい電圧Vthを越えられず、カットオ
フする。この結果ビット線BL2 からの電流供給はなく
なり、メモリセルMC2のチャネル部の電位はさらに高
くなるので、このMC2 への書き込みは抑制される(図
21)。
上記Vcc電圧を選択ゲートに供給するための回路例であ
る。メインデコーダ25が選択ゲートSG1 ,SG2 を制
御し、プリデコーダ26が制御ゲートを動作制御する。27
はレベルシフタ、28はトランスファスイッチである。低
電圧制御回路を省くことにより、選択ゲートSG1 の印
加電圧はバッファ29を介してのVcc(5V)のみとな
る。これにより、前記実施例よりも回路構成において素
子数を削減することができる。
ものではなく、メモリセルは直列接続されず1個ずつの
構成でもよく、そのドレインが選択トランジスタに、ソ
ースが電圧切換え手段を伴う素子に接続されるようにな
っていてもよい。
択ゲートへの制御電圧として書き込み禁止用の高い電圧
(0Vと書き込み電圧Vppの中間の電圧Vm )を用いな
い。従って、メモリセルアレー内で従来中間電圧を扱っ
ていた選択ゲートと、メモリセルトランジスタのゲート
酸化膜を作り分ける必要がない。よってプロセス上信頼
性の高いゲート酸化膜を形成することができる。しか
も、面積が小さなメモリセルアレーが実現され、また周
辺回路でも中間電圧用のMOS FET が不要になりチップ面
積を小さくできる不揮発性半導体記憶装置が提供でき
る。
ッシュEEPROMデバイスの要部を示す回路ブロック
図。
イスの動作時の各所に印加される電圧例を示す図。
要部の第1断面図。
要部の第2断面図。
要部の第3断面図。
要部の第4断面図。
イスの動作時の各所に印加される電圧例を示す図。
要部の第1断面図。
要部の第2断面図。
の要部の第3断面図。
の要部の第4断面図。
ラッシュEEPROMデバイスの要部を示す回路ブロッ
ク図。
デバイスのメモリセルの動作時の各所に印加される電圧
例を示す図。
の要部の第1断面図。
の要部の第2断面図。
の要部の第3断面図。
の要部の第4断面図。
メモリセルを一部抜き出して示す回路図。
び読み出し動作時に各所に印加される電圧例を示す図。
…ビット線、11…データラッチ/センス回路、12…カラ
ムゲート、13…カラムデコーダ、14…ロウデコーダ、15
…Vpp系昇圧回路、16…低電圧制御回路。
Claims (15)
- 【請求項1】 電荷蓄積層を有するトランジスタからな
るメモリセルと、 前記メモリセルがつながる電流経路に設けられる選択ト
ランジスタと、 前記メモリセルのドレイン側が前記選択トランジスタを
介して接続されるビット線と、 書き込み時に非選択のメモリセルが属するビット線に比
較的低くかつ選択トランジスタのしきい値より高い第1
の電圧を印加するビット線印加手段と、 前記書き込み時に選択トランジスタのゲートにはそのし
きい値より高くかつ前記第1の電圧より低い第2の電圧
を印加するゲート電圧印加手段と、 前記書き込み時に選択されたメモリセルのドレインには
前記第2の電圧より前記選択トランジスタのしきい値分
以上低い第3の電圧が一定期間印加され、一定期間経過
後書き込むべきメモリセルの行の制御ゲートが高電圧に
印加される制御ゲート電圧切換え手段とを具備したこと
を特徴とする不揮発性半導体記憶装置。 - 【請求項2】 前記第1の電圧は外部電源電圧Vccに略
等しいことを特徴とする請求項2記載の不揮発性半導体
記憶装置。 - 【請求項3】 前記第3の電圧は接地電位に略等しいこ
とを特徴とする請求項1記載の不揮発性半導体記憶装
置。 - 【請求項4】 前記ゲート電圧印加手段は前記第2の電
圧を印加する前の所定期間において前記選択トランジス
タのゲートに第1の電圧以上高い第4の電圧を印可して
おく電圧印加手段をさらに具備していることを特徴とす
る請求項1から3いずれか記載の不揮発性半導体記憶装
置。 - 【請求項5】 前記第4の電圧は外部電源電圧Vccに略
等しいことを特徴とする請求項4記載の不揮発性半導体
記憶装置。 - 【請求項6】 半導体基板表面のソース領域及びドレイ
ン領域と、このソース領域、ドレイン領域間の前記半導
体基板上に形成された制御ゲート電極と、前記制御ゲー
ト電極と前記半導体基板との間に電荷蓄積層を有するト
ランジスタで構成されるメモリセルと、 前記メモリセルの端部に設けられる選択トランジスタ
と、 前記メモリセルのドレイン領域側が前記選択トランジス
タの電流通路を介して結合されるビット線と、 書き込み時の第1期間に前記メモリセルの制御ゲート電
極と非選択の前記ビット線に第1の電圧を印加し前記選
択トランジスタのゲート電極に第2の電圧を印加して前
記選択トランジスタをオンさせることにより、少なくと
も非選択の前記ビット線が属する前記メモリセルのドレ
イン領域側を前記第2の電圧より前記選択トランジスタ
の持つしきい電圧分低い第3の電圧に充電する充電手段
と、 書き込み時の第2期間に書き込み用の高電圧を前記制御
ゲート電極に印加することによって起こる前記制御ゲー
ト電極と前記電荷蓄積層と前記半導体基板との容量結合
で、前記メモリセルのソース,ドレイン領域及びその間
の半導体基板のチャネル部の電圧を上昇させ、前記充電
手段における前記第3の電圧を上昇させる制御ゲート電
圧切換え手段と、 前記容量結合により前記選択トランジスタのソース,ゲ
ート間電圧が前記選択トランジスタのしきい電圧より小
さくなることにより前記選択トランジスタをカットオフ
させ、前記メモリセルの電流通路を遮断させる書き込み
防止手段とを具備したことを特徴とする不揮発性半導体
記憶装置。 - 【請求項7】 前記第1の電圧は外部電源電圧Vccに実
質的に等しいことを特徴とする請求項6記載の不揮発性
半導体記憶装置。 - 【請求項8】 前記第2の電圧は前記選択トランジスタ
の持つしきい電圧より高くかつ前記第1の電圧より低い
ことを特徴とする請求項6または7記載の不揮発性半導
体記憶装置。 - 【請求項9】 前記第2の電圧は前記選択トランジスタ
の持つしきい電圧より高くかつ前記第1の電圧と実質的
に等しいことを特徴とする請求項6または7記載の不揮
発性半導体記憶装置。 - 【請求項10】 前記メモリセルの書き込み時の第2期
間において、前記選択トランジスタのゲート電極に前記
第2の電圧よりも低くかつ前記選択トランジスタのしき
い電圧より高い第4の電圧を印加する電圧切換え手段を
さらに具備することを特徴とする請求項9記載の不揮発
性半導体記憶装置。 - 【請求項11】 前記第1及び第2の電圧は外部電源電
圧Vccに実質的に等しいことを特徴とする請求項10記
載の不揮発性半導体記憶装置。 - 【請求項12】 半導体基板表面のソース領域及びドレ
イン領域と、このソース領域、ドレイン領域間の前記半
導体基板上に形成された制御ゲート電極と、前記制御ゲ
ート電極と前記半導体基板との間に電荷蓄積層を有する
トランジスタで構成されるメモリセルと、 前記メモリセルの端部に設けられる選択トランジスタ
と、 前記メモリセルのドレイン領域側が前記選択トランジス
タの電流通路を介して結合されるビット線と、 書き込み時に非選択の前記ビット線に比較的低くかつ前
記選択トランジスタの持つしきい電圧より高い第1の電
圧を印加するビット線印加手段と、 前記書き込み時に前記選択トランジスタのゲートにはそ
のしきい電圧より高くかつ前記第1の電圧以下の第2の
電圧を印加するゲート電圧印加手段と、 前記書き込み時に選択された前記メモリセルのドレイン
領域には前記第2の電圧より前記選択トランジスタのし
きい電圧分以上低い第3の電圧が一定期間印加され、一
定期間経過後、書き込むべき前記メモリセルの制御ゲー
ト電極が高電圧に印加される制御ゲート電圧切換え手段
とを具備したことを特徴とする不揮発性半導体記憶装
置。 - 【請求項13】 前記第1の電圧は外部電源電圧Vccに
実質的に等しく、前記第3の電圧は接地電位に略等しい
ことを特徴とする請求項12記載の不揮発性半導体記憶
装置。 - 【請求項14】 前記第1の電圧と第2の電圧は実質的
に等しいことを特徴とする請求項12または13記載の
不揮発性半導体記憶装置。 - 【請求項15】 前記書き込み時において前記第2の電
圧を前記一定期間での印加時に比べて前記一定期間経過
後の方を低くする電圧切換え手段をさらに具備すること
を特徴とする請求項14記載の不揮発性半導体記憶装
置。
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-
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