JPH0722575A - Semiconductor device - Google Patents

Semiconductor device

Info

Publication number
JPH0722575A
JPH0722575A JP5165270A JP16527093A JPH0722575A JP H0722575 A JPH0722575 A JP H0722575A JP 5165270 A JP5165270 A JP 5165270A JP 16527093 A JP16527093 A JP 16527093A JP H0722575 A JPH0722575 A JP H0722575A
Authority
JP
Japan
Prior art keywords
integrated circuit
semiconductor integrated
circuit chip
chip
base substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP5165270A
Other languages
Japanese (ja)
Inventor
Toshikazu Yoshimizu
敏和 吉水
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
MegaChips Corp
Original Assignee
MegaChips Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by MegaChips Corp filed Critical MegaChips Corp
Priority to JP5165270A priority Critical patent/JPH0722575A/en
Publication of JPH0722575A publication Critical patent/JPH0722575A/en
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Landscapes

  • Wire Bonding (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

PURPOSE:To obtain a multichip module from which heat can be radiated efficiently. CONSTITUTION:Semiconductor integrated circuit chips 203a are mounted on the base board 202 of a multichip module in a face-down manner and the rears of the integrated circuit chips 203a are polished to reduce their thicknesses. As the thickness of the semiconductor integrated circuit chip 203a is reduced after it is mounted on the base board, a very thin chip which can not be processed in a wafer process with a conventional constitution can be mounted on the base board and, further, as its thermal conductivity is high, heat radiation performance can be improved.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】この発明は、半導体装置に関し、
特にマルチチップ・モジュールのベース基板上に搭載さ
れる半導体集積回路チップの放熱を効果的に行なえるよ
うにしたものに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device,
In particular, the present invention relates to a semiconductor integrated circuit chip mounted on a base substrate of a multichip module, which can effectively dissipate heat.

【０００２】[0002]

【従来の技術】マルチチップモジュールは同一のパッケ
ージの中にベアチップ、即ちパッケージングしない状態
のＩＣチップをリードフレーム（プラスチックパッケー
ジの場合）やベース基板（セラミックパッケージの場
合）に複数搭載して直接実装するものであり、チップ自
体のパッケージが不要となるためインダクタンスとキャ
パシタンスが低減する。同時にその実装密度も向上する
ので、チップ間の配線が短くなり信号の伝搬遅延時間も
短くなる。従って、マルチチップ・モジュールを使用す
ることにより、ＣＰＵモジュールでは、ボード実装方式
では不可能であった１００ＭＨｚ程度での動作も可能に
なるといわれている。このようなマルチチップ・モジュ
ールにおいて、ワークステーションのＣＰＵモジュール
等、高信頼性が要求されたり発熱対策を施す必要がある
分野では、セラミックパッケージを使用するのが一般的
であり、低価格を意図した分野ではプラスチックパッケ
ージを使用するのが一般的である。2. Description of the Related Art In a multi-chip module, a plurality of bare chips, that is, unpackaged IC chips, are mounted directly on a lead frame (in the case of a plastic package) or a base substrate (in the case of a ceramic package) in the same package. In addition, since the package of the chip itself is unnecessary, the inductance and capacitance are reduced. At the same time, the packaging density is improved, so that the wiring between chips is shortened and the signal propagation delay time is shortened. Therefore, it is said that the use of the multi-chip module enables the CPU module to operate at about 100 MHz, which is not possible with the board mounting method. In such a multi-chip module, a ceramic package is generally used in a field such as a CPU module of a workstation where high reliability is required or a countermeasure against heat is required, and it is intended to be low cost. It is common to use plastic packages in the field.

【０００３】図４はセラミックパッケージを使用するマ
ルチチップモジュールの一般的な構成を示す図であり、
この図４に示すように、マルチチップモジュールは複数
のＩＣチップ２０３とこれを搭載する配線基板であるベ
ース基板２０２およびこのベース基板をそのキャビティ
部（凹部）２０１ａに収容するパッケージ２０１より構
成されている。ＩＣチップ２０３とベース基板２０２間
の接続にはＡｌワイヤ２０４等によるワイヤーボンディ
ングやフリップチップ等の実装方式が用いられる。FIG. 4 is a view showing a general structure of a multi-chip module using a ceramic package,
As shown in FIG. 4, the multi-chip module comprises a plurality of IC chips 203, a base substrate 202 which is a wiring substrate on which the IC chips 203 are mounted, and a package 201 which houses the base substrate in its cavity (recess) 201a. There is. For the connection between the IC chip 203 and the base substrate 202, a wire bonding method using an Al wire 204 or the like or a mounting method such as a flip chip method is used.

【０００４】また、図５はベース基板２１５のパターン
の一例を示す。このベース基板のパターンは、ベース基
板２１５とパッケージ間の接続用ボンディングパッド２
１６と、ＩＣとベース基板２１５との間の接続用ボンデ
ィングパッド２１８と、これらのパッド間を接続する配
線パターン２１９とで構成されている。このベース基板
２１５の配線は、図５にその一例を示すようにベース基
板２１５の基板上に、ベース基板２１５−パッケージ間
用ボンディングパッド（以下、Ａパッドと称す）２１６
とベース基板２１５−ＩＣ間用ボンディングパッド（以
下、Ｂパッドと称す）２１８との間の配線がなされてい
る。また、この図５に２２０としてその例を示すよう
に、Ａパッド間，Ｂパッド間および各々複数パッド間等
の配線もある。そしてそのＩＣの搭載位置を図５に破線
２１７にて示している。ワイヤーボンディング方式によ
る実装を行った場合、ボンディングパッド２１６とパッ
ケージのインナーリード，ボンディングパッド２１８と
ＩＣのボンディングパッドとが各々接続される。Further, FIG. 5 shows an example of a pattern of the base substrate 215. The pattern of the base substrate is the bonding pad 2 for connection between the base substrate 215 and the package.
16, a bonding pad 218 for connection between the IC and the base substrate 215, and a wiring pattern 219 for connecting these pads. The wiring of the base substrate 215 is formed on the substrate of the base substrate 215 as shown in FIG. 5 by way of example, on the base substrate 215-bonding pad for package (hereinafter referred to as A pad) 216.
Between the base substrate 215 and a bonding pad for IC (hereinafter referred to as B pad) 218. Further, as shown by an example 220 in FIG. 5, there are wirings between the A pads, between the B pads, and between the plurality of pads. The mounting position of the IC is shown by a broken line 217 in FIG. When mounting is performed by the wire bonding method, the bonding pad 216 is connected to the inner lead of the package, and the bonding pad 218 is connected to the bonding pad of the IC.

【０００５】次に、このベース基板の断面構造の一例を
図６に示す。ベース基板はシリコン、セラミック等から
なる基板本体２２１上にＳｉＯ2 ，Ｓｉ3 Ｎ4 ，ポリイ
ミド等をその材質とする絶縁膜２２２を形成し、その上
に配線膜およびパターン形成を行い、Ａｌ、Ｃｕ、Ｃｒ
等の第１配線層２２３を形成する。さらに、ポリイミド
やＳｉＯ2 等からなる層間絶縁膜２２４の形成をコンタ
クトホールとともに行い、以下同様にして、配線層，層
間絶縁膜２２５，２２６，２２７を交互に複数層形成
し、最後に保護層２２８の形成をボンディングパッドの
開口とともに行う。Next, FIG. 6 shows an example of a sectional structure of this base substrate. As the base substrate, an insulating film 222 made of SiO 2 , Si 3 N 4 , polyimide or the like is formed on a substrate body 221 made of silicon, ceramics or the like, and a wiring film and a pattern are formed on the insulating film 222, and Al, Cu , Cr
And the first wiring layer 223 is formed. Further, an interlayer insulating film 224 made of polyimide, SiO 2 or the like is formed together with the contact holes, and thereafter, a plurality of wiring layers and interlayer insulating films 225, 226 and 227 are alternately formed, and finally, a protective layer 228 is formed. Is formed together with the opening of the bonding pad.

【０００６】そして、このようにして形成されたベース
基板のＩＣチップ搭載用のパッドに所要のＩＣチップを
搭載し、そのＩＣチップが搭載されたベース基板をパッ
ケージにワイヤボンディングし、パッケージの凹部を蓋
で覆い、かつその際この凹部にＮ2 等の不活性ガスを封
入することにより、マルチチップ・モジュールが完成す
る。Then, the required IC chip is mounted on the IC chip mounting pad of the base substrate thus formed, and the base substrate on which the IC chip is mounted is wire-bonded to the package to form the recess of the package. The multi-chip module is completed by covering with a lid and then filling the recess with an inert gas such as N 2 .

【０００７】[0007]

【発明が解決しようとする課題】しかしながら、このよ
うなマルチチップ・モジュールでは、上述のように、高
密度実装を行なう結果、従来のボード実装方式でも問題
となっている放熱の問題が深刻になっている。すなわ
ち、マルチチップ・モジュールではボード実装方式に比
べチップの実装面積比率が１桁上昇するため、装置の冷
却を効率的に行なう必要がある。このため、パッケージ
材料を通常のＡｌ2 Ｏ3 （アルミナ）セラミックからＡ
ｌＮセラミック等の熱伝導性の良好な材料に変更する等
の対策が考えられるが、この方式では装置の大幅なコス
トアップを招いてしまう。However, in such a multi-chip module, as described above, as a result of high-density mounting, the problem of heat dissipation, which is a problem even in the conventional board mounting method, becomes serious. ing. That is, in the multi-chip module, the chip mounting area ratio is increased by one digit as compared with the board mounting method, so that it is necessary to efficiently cool the device. For this reason, the packaging material is changed from ordinary Al 2 O 3 (alumina) ceramic to A
Measures such as changing to a material having good thermal conductivity such as 1N ceramics may be considered, but this method causes a large increase in cost of the apparatus.

【０００８】この発明は、上記のような従来のものの問
題点を解消するためになされたもので、装置のコストア
ップを招くことなく、マルチチップ・モジュールの放熱
の問題を解消できる半導体装置を得ることを目的とす
る。The present invention has been made in order to solve the above-mentioned problems of the conventional one, and obtains a semiconductor device which can solve the problem of heat dissipation of a multi-chip module without increasing the cost of the device. The purpose is to

【０００９】[0009]

【課題を解決するための手段】この発明に係る半導体装
置は、マルチチップ・モジュールに搭載される半導体集
積回路チップを、基板上に搭載した後に研磨してその厚
みを薄くするようにしたものである。A semiconductor device according to the present invention is one in which a semiconductor integrated circuit chip mounted in a multi-chip module is mounted on a substrate and then polished to reduce its thickness. is there.

【００１０】また、この発明に係る半導体装置は、半導
体集積回路チップを、基板上に搭載する際、その能動面
が基板の表面と対向するようにフリップチップ実装する
ものに適用するようにしたものである。Further, the semiconductor device according to the present invention is applied to a semiconductor integrated circuit chip which is flip-chip mounted so that its active surface faces the surface of the substrate when the semiconductor integrated circuit chip is mounted on the substrate. Is.

【００１１】また、この発明に係る半導体装置は、半導
体集積回路チップを、基板上に搭載する際、その能動面
が基板の表面と対向するようにフェイスダウンボンディ
ングで実装するものに適用するようにしたものである。Further, the semiconductor device according to the present invention is applied to a device in which a semiconductor integrated circuit chip is mounted by face-down bonding so that its active surface faces the surface of the substrate when it is mounted on the substrate. It was done.

【００１２】さらに、この発明に係る半導体装置は、半
導体集積回路チップを、基板上に搭載する際、その能動
面が基板の表面と対向するようにＴＡＢ実装するものに
適用するようにしたものである。Further, the semiconductor device according to the present invention is adapted to be mounted on a substrate by TAB mounting so that its active surface faces the surface of the substrate when the semiconductor integrated circuit chip is mounted on the substrate. is there.

【００１３】[0013]

【作用】この発明においては、上述のように、半導体集
積回路チップを基板上に搭載した後研磨してその厚みを
薄くするようにしたので、そのままではウエハプロセス
の工程を流すことができない薄さとなった半導体集積回
路チップがベース基板上に実装されることとなり、これ
により半導体集積回路チップ自身の熱伝導性が向上し、
半導体集積回路チップが動作する際に発生する熱を、効
率的にパッケージの外に逃がすことができる。According to the present invention, as described above, the semiconductor integrated circuit chip is mounted on the substrate and then polished to reduce the thickness thereof. The new semiconductor integrated circuit chip will be mounted on the base substrate, which improves the thermal conductivity of the semiconductor integrated circuit chip itself.
The heat generated when the semiconductor integrated circuit chip operates can be efficiently released to the outside of the package.

【００１４】また、この発明においては、半導体集積回
路チップを、基板上に搭載する際、その能動面が基板の
表面と対向するようにフリップチップ実装するものに適
用するようにしたので、フェイスダウンのフリップチッ
プ実装を行なうものにおいても、半導体集積回路チップ
が動作する際に発生する熱を、効率的にパッケージの外
に逃がすことができる。Further, according to the present invention, when the semiconductor integrated circuit chip is mounted on the substrate, the semiconductor integrated circuit chip is flip-chip mounted so that its active surface faces the surface of the substrate. Even in the flip-chip mounting, the heat generated when the semiconductor integrated circuit chip operates can be efficiently dissipated to the outside of the package.

【００１５】また、この発明においては、半導体集積回
路チップを、基板上に搭載する際、その能動面が基板の
表面と対向するようにフェイスダウンボンディングで実
装するものに適用するようにしたので、フェイスダウン
ボンディングを行なうものにおいても、半導体集積回路
チップが動作する際に発生する熱を、効率的にパッケー
ジの外に逃がすことができる。Further, according to the present invention, when the semiconductor integrated circuit chip is mounted on the substrate, the semiconductor integrated circuit chip is mounted by face-down bonding so that its active surface faces the surface of the substrate. Even in the case of face-down bonding, heat generated when the semiconductor integrated circuit chip operates can be efficiently released to the outside of the package.

【００１６】さらに、この発明においては、半導体集積
回路チップを、基板上に搭載する際、その能動面が基板
の表面と対向するようにＴＡＢで実装するものに適用す
るようにしたので、フェイスダウンでＴＡＢ実装を行な
うものにおいても、半導体集積回路チップが動作する際
に発生する熱を、効率的にパッケージの外に逃がすこと
ができる。Further, according to the present invention, when the semiconductor integrated circuit chip is mounted on the substrate, the semiconductor integrated circuit chip is mounted by TAB so that its active surface faces the surface of the substrate. Even in the case of TAB mounting, heat generated when the semiconductor integrated circuit chip operates can be efficiently dissipated to the outside of the package.

【００１７】[0017]

【実施例】【Example】

実施例１．以下、この発明の一実施例を図について説明
する。図１(a) はこの発明の一実施例による半導体装置
の断面構造を示す。図において、２０１はパッケージ
で、この例ではＰＧＡ（Pin Grid Array）パッケージを
示している。２０２はこのパッケージ２０１の凹部２０
１ａに収容されたベース基板、２０３ａはベース基板２
０２上にフリップチップ実装により搭載された半導体集
積回路チップであり、ＣＰＵチップ，ＦＰＵチップ，メ
モリチップ，キャッシュチップ等がこれに該当する。こ
の半導体集積回路チップ２０３ａはベース基板２０２上
にフリップチップ実装された時点でその裏面が研磨され
てその厚みが薄くなっている。２０２ａはこのベース基
板２０２上に形成された配線である。また、２０３ｂは
この半導体集積回路チップ２０３ａの表面に形成された
ボンディング用のバンプ、２０５はこの半導体集積回路
チップ２０３ａとベース基板２０２とを接着する接着材
である。Example 1. An embodiment of the present invention will be described below with reference to the drawings. FIG. 1A shows a sectional structure of a semiconductor device according to an embodiment of the present invention. In the figure, reference numeral 201 denotes a package, which is a PGA (Pin Grid Array) package in this example. 202 is the recess 20 of this package 201.
1a is the base substrate, 203a is the base substrate 2
02 is a semiconductor integrated circuit chip mounted by flip-chip mounting, and corresponds to a CPU chip, an FPU chip, a memory chip, a cache chip and the like. When the semiconductor integrated circuit chip 203a is flip-chip mounted on the base substrate 202, its back surface is polished and its thickness is reduced. 202a is a wiring formed on the base substrate 202. Further, 203b is a bonding bump formed on the surface of the semiconductor integrated circuit chip 203a, and 205 is an adhesive material for bonding the semiconductor integrated circuit chip 203a and the base substrate 202.

【００１８】次に図１(b) ないし図１(h) を用いて本実
施例の製造工程について説明する。図６に示すものと同
様のベース基板は、その基板本体上の各配線層の形成が
終了すると、ダイシングにより、個々のベース基板が切
出され、その導通等の試験が行なわれる（図１(b) 参
照）。Next, the manufacturing process of this embodiment will be described with reference to FIGS. 1 (b) to 1 (h). In the base substrate similar to that shown in FIG. 6, when the formation of each wiring layer on the substrate main body is completed, the individual base substrates are cut out by dicing, and the continuity test or the like is performed (see FIG. b)).

【００１９】この電気的な試験が完了すると、その表面
には配線層２０２ａが形成される（図１(c) 参照）。そ
して、この配線層には、その表面にフリップチップ実装
用の半田バンプ２０３ｂが形成された半導体集積回路チ
ップ２０３ａが搭載され、この状態でベース基板ごと２
００°Ｃ前後に加熱すると、半田が溶融し、その後、こ
れを冷却すると、半田バンプが固形化して半導体集積回
路チップが配線に固定される（図１(d) 参照）。When this electrical test is completed, a wiring layer 202a is formed on the surface (see FIG. 1 (c)). Then, on this wiring layer, a semiconductor integrated circuit chip 203a having flip-chip mounting solder bumps 203b formed on the surface thereof is mounted.
When heated to around 00 ° C, the solder melts, and when this is cooled, the solder bump solidifies and the semiconductor integrated circuit chip is fixed to the wiring (see FIG. 1 (d)).

【００２０】そして、半導体集積回路チップ２０３ａと
ベース基板２０２との接着をより確実にすべく、チップ
２０３ａと基板２０２との間隙を埋めるようにエポキシ
系あるいはシリコン系の接着材を流す（図１(e) 参
照）。Then, in order to more securely bond the semiconductor integrated circuit chip 203a and the base substrate 202, an epoxy-based or silicon-based adhesive is flown so as to fill the gap between the chip 203a and the substrate 202 (see FIG. e)).

【００２１】そしてこの接着材が固化した状態で、半導
体集積回路チップ２０３ａの裏面をダイヤモンドあるい
はシリコン系の研磨材で研磨して、元々５００μｍ程度
あった厚さが２００〜１００μｍ程度となるようにその
厚みを薄くする（図１(f) 参照）。With the adhesive solidified, the back surface of the semiconductor integrated circuit chip 203a is polished with a diamond or silicon-based abrasive so that the original thickness of about 500 μm becomes about 200 to 100 μm. Reduce the thickness (see Fig. 1 (f)).

【００２２】次に、このようにしてチップが搭載された
ベース基板２０２をパッケージ２０１の凹部２０１ａに
収容し（図１(g) 参照）、ボンディングワイヤ２０４に
よりワイヤボンディングを行ない（図１(h) 参照）、最
後にパッケージ２０１の凹部２０１ａを真空もしくはＮ
2 ガスが封入された閉空間とすべく、真空状態もしくは
Ｎ2 雰囲気中において金属製の蓋で密封封止することに
より、このマルチチップモジュールが完成する。Next, the base substrate 202 on which the chip is mounted in this manner is housed in the recess 201a of the package 201 (see FIG. 1 (g)), and wire bonding is performed by the bonding wire 204 (FIG. 1 (h)). Finally, the recess 201a of the package 201 is vacuumed or N
This multi-chip module is completed by hermetically sealing with a metal lid in a vacuum state or in an N 2 atmosphere so as to form a closed space in which 2 gases are sealed.

【００２３】次に作用，効果について説明する。ベース
基板２０２には半導体集積回路チップ２０３がその能動
面が下向きになるようにフェイスダウンでフリップチッ
プ実装され、パッケージ２０１の凹部２０１ａに収容さ
れる。パッケージ２０１の凹部２０１ａはベース基板２
を収容した後、金属の蓋がされ、真空封止とされるかあ
るいはＮ2 ガスが封入されるため、図中の矢印Ａの向き
の放熱は殆んど期待できない。そこで、半導体集積回路
チップの厚みを薄くすることにより、半導体集積回路チ
ップ自身の熱伝導性を向上させることができる。Next, the operation and effect will be described. The semiconductor integrated circuit chip 203 is face-down flip-chip mounted on the base substrate 202 so that its active surface faces downward, and is accommodated in the recess 201a of the package 201. The recess 201a of the package 201 is the base substrate 2
After housing, the metal is covered and vacuum-sealed or N 2 gas is sealed, so that heat radiation in the direction of arrow A in the figure can hardly be expected. Therefore, the thermal conductivity of the semiconductor integrated circuit chip itself can be improved by reducing the thickness of the semiconductor integrated circuit chip.

【００２４】従って、この実施例によれば、ベース基板
にフェイスダウンでフリップチップ実装される半導体集
積回路チップを、基板上に搭載した後研磨してその厚み
を薄くするようにしたので、そのままではウエハプロセ
スの工程を流すことができない薄さの厚みとなった半導
体集積回路チップがベース基板上に実装されることとな
り、パッケージ材料として熱伝導率の良い高価なものを
用いることなく、機能素子で発生した熱を有効に外部に
逃がすことができる。Therefore, according to this embodiment, the semiconductor integrated circuit chip which is flip-chip mounted face down on the base substrate is mounted on the substrate and then polished to reduce its thickness. A semiconductor integrated circuit chip with a thickness that cannot pass through the wafer process will be mounted on the base substrate, and a functional device can be used without using an expensive package with good thermal conductivity. The generated heat can be effectively released to the outside.

【００２５】実施例２．また、図２(a) は本発明の他の
実施例による半導体装置の断面構造を示すもので、この
実施例は、ベース基板上に実装した後その裏面を研磨し
て厚みを薄くする半導体集積回路チップの実装を、フェ
イスダウンボンディングで行なうようにしたものであ
る。Example 2. 2A shows a cross-sectional structure of a semiconductor device according to another embodiment of the present invention. This embodiment shows a semiconductor integrated device in which the back surface of the semiconductor device is ground and then thinned to reduce the thickness. The circuit chip is mounted by face down bonding.

【００２６】この図２(a) において、２０１はパッケー
ジで、この例ではＰＧＡ（Pin GridArray）パッケージ
を示している。２０２はこのパッケージ２０１の凹部２
０１ａに収容されたベース基板、２０３ｃはベース基板
２０２上にフェイスダウンボンディングにより搭載され
た半導体集積回路チップであり、ＣＰＵチップ，ＦＰＵ
チップ，メモリチップ，キャッシュチップ等がこれに該
当する。この半導体集積回路チップ２０３ｃはベース基
板２０２上にフェイスダウンボンディングされた時点で
その裏面が研磨されてその厚みが薄くなっている。２０
２ａはこのベース基板２０２上に形成された配線であ
る。また、２０３ｄはこの半導体集積回路チップ２０３
ｃの表面に形成されたボンディング用のバンプ、２０７
はこの半導体集積回路チップ２０３ｃとベース基板２０
２とを接着する熱硬化性の接着材である。In FIG. 2A, 201 is a package, which is a PGA (Pin Grid Array) package in this example. 202 is the recess 2 of this package 201
Reference numeral 203c is a base substrate accommodated in 01a, and 203c is a semiconductor integrated circuit chip mounted on the base substrate 202 by face-down bonding.
Chips, memory chips, cache chips, etc. correspond to this. When the semiconductor integrated circuit chip 203c is face-down bonded onto the base substrate 202, the back surface thereof is polished and the thickness thereof is reduced. 20
Reference numeral 2a is a wiring formed on the base substrate 202. Further, 203d is this semiconductor integrated circuit chip 203.
bumps 207 for bonding formed on the surface of c
This semiconductor integrated circuit chip 203c and the base substrate 20
It is a thermosetting adhesive that adheres to 2 and.

【００２７】次に図２(b) ないし図２(h) を用いて、本
実施例の製造工程について説明する。図６に示すものと
同様のベース基板は、その基板本体上の各配線層の形成
が終了すると、ダイシングにより、個々のベース基板が
切出され、その導通等の試験が行なわれる（図２(b) 参
照）。Next, the manufacturing process of this embodiment will be described with reference to FIGS. 2 (b) to 2 (h). In the base substrate similar to that shown in FIG. 6, when the formation of each wiring layer on the substrate main body is completed, the individual base substrates are cut out by dicing, and a test of their continuity or the like is performed (see FIG. b)).

【００２８】この電気的な試験が完了すると、その表面
には配線層２０２ａが形成される（図２(c) 参照）。そ
して、この配線層には、その表面にフェイスダウンボン
ディング用のＡｕ等のバンプ２０３ｄが形成された半導
体集積回路チップ２０３ｃが搭載され、熱硬化性樹脂２
０７が半導体集積回路チップ２０３ｃとベース基板２０
２との隙間を埋めるように滴下される（図２(d) 参
照）。この状態でベース基板ごと１８０℃前後に加熱す
ると、エポキシ樹脂等の熱硬化性樹脂２０７が硬化し、
その硬化により外形が縮んで、その引っ張り応力により
半導体集積回路チップ２０３ｃをベース基板２０２に固
着させる（図２(e) 参照）。When this electrical test is completed, the wiring layer 202a is formed on the surface (see FIG. 2C). Then, on this wiring layer, a semiconductor integrated circuit chip 203c having bumps 203d such as Au for face-down bonding formed on the surface thereof is mounted, and the thermosetting resin 2
Reference numeral 07 denotes the semiconductor integrated circuit chip 203c and the base substrate 20.
It is dropped so as to fill the gap with 2 (see Fig. 2 (d)). In this state, if the base substrate is heated to about 180 ° C., the thermosetting resin 207 such as epoxy resin is cured,
The hardening shrinks the outer shape, and the tensile stress fixes the semiconductor integrated circuit chip 203c to the base substrate 202 (see FIG. 2 (e)).

【００２９】そしてこの接着材が固化した状態で、半導
体集積回路チップ２０３ａの裏面を研磨して、その厚み
を薄くする（図２(f) 参照）。Then, with the adhesive solidified, the back surface of the semiconductor integrated circuit chip 203a is polished to reduce its thickness (see FIG. 2 (f)).

【００３０】次に、このようにしてチップが搭載された
ベース基板２０２をパッケージ２０１の凹部２０１ａに
収容し（図２(g) 参照）、ボンディングワイヤ２０４に
よりワイヤボンディングを行ない（図２(h) 参照）、最
後にパッケージ２０１の凹部２０１ａを真空もしくはＮ
2 ガスが封入された閉空間とすべく、真空状態もしくは
Ｎ2 雰囲気中において金属製の蓋で密封封止することに
より、このマルチチップモジュールが完成する。Next, the base substrate 202 on which the chip is mounted in this way is housed in the recess 201a of the package 201 (see FIG. 2 (g)), and wire bonding is performed with the bonding wire 204 (FIG. 2 (h)). Finally, the recess 201a of the package 201 is vacuumed or N
This multi-chip module is completed by hermetically sealing with a metal lid in a vacuum state or in an N 2 atmosphere so as to form a closed space in which 2 gases are sealed.

【００３１】次に作用，効果について説明する。ベース
基板２には半導体集積回路チップ３がその能動面が下向
きになるようにフェイスダウンボンディングされ、パッ
ケージ１の凹部１ａに収容される。パッケージ１の凹部
１ａはベース基板２を収容した後、金属の蓋がされ、真
空封止とされるかあるいはＮ2 ガスが封入されるため、
図中の矢印Ａの向きの放熱は殆んど期待できない。そこ
で、半導体集積回路チップの厚みを薄くすることによ
り、半導体集積回路チップ自身の熱伝導性を向上させる
ことができる。Next, the operation and effect will be described. The semiconductor integrated circuit chip 3 is face-down bonded to the base substrate 2 so that its active surface faces downward, and is housed in the recess 1 a of the package 1. The recess 1a of the package 1 is covered with a metal after the base substrate 2 is housed, and is sealed in vacuum or filled with N 2 gas.
The heat radiation in the direction of arrow A in the figure can hardly be expected. Therefore, the thermal conductivity of the semiconductor integrated circuit chip itself can be improved by reducing the thickness of the semiconductor integrated circuit chip.

【００３２】従って、この実施例によれば、ベース基板
にフェイスダウンボンディング実装される半導体集積回
路チップを、基板上に搭載した後研磨してその厚みを薄
くするようにしたので、そのままではウエハプロセスの
工程を流すことができない薄さの厚みとなった半導体集
積回路チップがベース基板上に実装されることとなり、
パッケージ材料として熱伝導率の良い高価なものを用い
ることなく、機能素子で発生した熱を外部に有効に逃が
すことができる。Therefore, according to this embodiment, the semiconductor integrated circuit chip to be face-down bonded on the base substrate is mounted on the substrate and then polished to reduce the thickness thereof. The semiconductor integrated circuit chip with a thickness that cannot pass the step of will be mounted on the base substrate,
It is possible to effectively dissipate the heat generated in the functional element to the outside without using an expensive package material having good thermal conductivity.

【００３３】実施例３．図３(a) はこの発明のさらに他
の実施例による半導体装置の断面構造を示す。図におい
て、２０１はパッケージで、この例ではＰＧＡ（Pin Gr
id Array）パッケージを示している。２０２はこのパッ
ケージ２０１の凹部２０１ａに収容されたベース基板、
２０３ｅはベース基板２０２上にフェイスダウンによる
ＴＡＢ(Tape Automated Bonding)実装により搭載された
半導体集積回路チップであり、ＣＰＵチップ，ＦＰＵチ
ップ，メモリチップ，キャッシュチップ等がこれに該当
する。Example 3. FIG. 3A shows a sectional structure of a semiconductor device according to still another embodiment of the present invention. In the figure, 201 is a package, and in this example, PGA (Pin Gr
id Array) package. 202 is a base substrate accommodated in the recess 201a of the package 201,
Reference numeral 203e denotes a semiconductor integrated circuit chip mounted by face down TAB (Tape Automated Bonding) mounting on the base substrate 202, which corresponds to a CPU chip, an FPU chip, a memory chip, a cache chip and the like.

【００３４】この半導体集積回路チップ２０３ｅはベー
ス基板２０２上にＴＡＢ実装された時点でその裏面が研
磨されてその厚みが薄くなっている。２０５はこのベー
ス基板２０２上に形成された配線である。また、２０３
ｆはこの半導体集積回路チップ２０３ｅの表面に形成さ
れたボンディング用のバンプ、２０６ｂはＴＡＢ用のＣ
ｕ等の配線材、２０６ａはその表面にこの配線材２０６
ｂが形成されたポリイミド等のテープ基材である。The back surface of this semiconductor integrated circuit chip 203e is polished at the time of TAB mounting on the base substrate 202, and its thickness is reduced. Reference numeral 205 is a wiring formed on the base substrate 202. Also, 203
f is a bump for bonding formed on the surface of the semiconductor integrated circuit chip 203e, and 206b is C for TAB.
A wiring material such as u, 206a is provided on the surface of the wiring material 206
It is a tape base material such as polyimide on which b is formed.

【００３５】次に図３(b) ないし図３(f) を用いて本実
施例の製造工程について説明する。図６に示すものと同
様のベース基板は、その基板本体上の各配線層の形成が
終了すると、ダイシングにより、個々のベース基板が切
出され、その導通等の試験が行なわれる（図３(b) 参
照）。Next, the manufacturing process of this embodiment will be described with reference to FIGS. 3 (b) to 3 (f). In the base substrate similar to that shown in FIG. 6, when the formation of each wiring layer on the substrate body is completed, the individual base substrates are cut out by dicing, and the continuity test or the like is performed (see FIG. b)).

【００３６】この電気的な試験が完了すると、その表面
には配線層２０２ａが形成される（図３(c) 参照）。そ
して、この配線層上には、その表面にＴＡＢ実装用の配
線パターン２０６ａに搭載された半導体集積回路チップ
２０３ｅが搭載され、この状態でベース基板に加熱，圧
着すると、ＴＡＢ実装用の半田バンプが固形化して半導
体集積回路チップが配線に固定される（図３(d) 参
照）。When this electrical test is completed, the wiring layer 202a is formed on the surface (see FIG. 3 (c)). Then, on this wiring layer, the semiconductor integrated circuit chip 203e mounted on the wiring pattern 206a for TAB mounting is mounted on the surface thereof, and when heated and pressure bonded to the base substrate in this state, solder bumps for TAB mounting are formed. The semiconductor integrated circuit chip is solidified and fixed to the wiring (see FIG. 3D).

【００３７】そして、この固定した状態で、半導体集積
回路チップ２０３ａの裏面を研磨して、その厚みを薄く
する（図３(e) 参照）。Then, in this fixed state, the back surface of the semiconductor integrated circuit chip 203a is polished to reduce its thickness (see FIG. 3 (e)).

【００３８】次に、このようにしてチップが搭載された
ベース基板２０２をパッケージ２０１の凹部２０１ａに
収容し（図３(f) 参照）、ボンディングワイヤ２０４に
よりワイヤボンディングを行ない（図３(g) 参照）、最
後にパッケージ２０１の凹部２０１ａを真空もしくはＮ
2 ガスが封入された閉空間とすべく、真空状態もしくは
Ｎ2 雰囲気中において金属製の蓋で密封封止することに
より、このマルチチップモジュールが完成する。Next, the base substrate 202 on which the chip is mounted in this manner is housed in the recess 201a of the package 201 (see FIG. 3 (f)), and wire bonding is performed with the bonding wire 204 (FIG. 3 (g)). Finally, the recess 201a of the package 201 is vacuumed or N
This multi-chip module is completed by hermetically sealing with a metal lid in a vacuum state or in an N 2 atmosphere so as to form a closed space in which 2 gases are sealed.

【００３９】次に作用，効果について説明する。ベース
基板２には半導体集積回路チップ３がその能動面が下向
きになるようにフェイスダウンでフリップチップ実装さ
れ、パッケージ１の凹部１ａに収容される。パッケージ
１の凹部１ａはベース基板２を収容した後、金属の蓋が
され、真空封止とされるかあるいはＮ2 ガスが封入され
るため、図中の矢印Ａの向きの放熱は殆んど期待できな
い。そこで、半導体集積回路チップの厚みを薄くするこ
とにより、半導体集積回路チップ自身の熱伝導性を向上
させることができる。Next, the operation and effect will be described. The semiconductor integrated circuit chip 3 is face-down flip-chip mounted on the base substrate 2 so that its active surface faces downward, and is housed in the recess 1 a of the package 1. The recess 1a of the package 1 is covered with a metal after the base substrate 2 is housed, and is sealed in vacuum or filled with N 2 gas, so that heat radiation in the direction of arrow A in the figure is almost eliminated. I can't expect. Therefore, the thermal conductivity of the semiconductor integrated circuit chip itself can be improved by reducing the thickness of the semiconductor integrated circuit chip.

【００４０】従って、この実施例によれば、ベース基板
にＴＡＢ実装により実装される半導体集積回路チップ
を、基板上に搭載した後研磨してその厚みを薄くするよ
うにしたので、そのままではウエハプロセスの工程を流
すことができない薄さの厚みとなった半導体集積回路チ
ップがベース基板上に実装されることとなり、パッケー
ジ材料として熱伝導率パッケージ材料として熱伝導率の
良い高価なものを用いることなく、機能素子で発生した
熱を有効に外部に逃がすことができる。Therefore, according to this embodiment, the semiconductor integrated circuit chip mounted on the base substrate by the TAB mounting is mounted on the substrate and then polished to reduce the thickness thereof. The semiconductor integrated circuit chip with a thin thickness that cannot pass the step of will be mounted on the base substrate, and the thermal conductivity of the package material does not have to be high and the thermal conductivity of the package material does not have to be high. The heat generated by the functional element can be effectively released to the outside.

【００４１】なお、上記各実施例以外にも、機能素子の
能動面が下を向く実装方式であれば適用でき、上記各実
施例と同様の効果を奏する。In addition to the above-mentioned embodiments, any mounting method in which the active surface of the functional element faces downward can be applied, and the same effects as those of the above-mentioned embodiments can be obtained.

【００４２】また、上記実施例では、ベース基板に搭載
される半導体集積回路チップがディジタルＩＣのみの場
合について説明したが、アナログＩＣであってもよく、
上記実施例と同様の効果を奏する。In the above embodiment, the case where the semiconductor integrated circuit chip mounted on the base substrate is only the digital IC has been described, but it may be an analog IC.
The same effect as that of the above embodiment is obtained.

【００４３】また、上記実施例では、半導体集積回路チ
ップのみをベース基板上に搭載する場合について説明し
たが、コンデンサ等の個別部品を搭載するようにしても
よく、上記実施例と同様の効果を奏する。In the above embodiment, the case where only the semiconductor integrated circuit chip is mounted on the base substrate has been described, but individual components such as a capacitor may be mounted, and the same effect as that of the above embodiment can be obtained. Play.

【００４４】[0044]

【発明の効果】以上のように、この発明に係る半導体装
置によれば、半導体集積回路チップをマルチチップモジ
ュールの基板上に搭載した後研磨してその厚みを薄くす
るようにしたので、そのままではウエハプロセスの工程
を流すことができない薄さとなった半導体集積回路チッ
プがベース基板上に実装されることとなり、これにより
半導体集積回路チップ自身の熱伝導性が向上し、半導体
集積回路チップが動作する際に発生する熱を、効率的に
パッケージの外に逃がすことができるという効果があ
る。As described above, according to the semiconductor device of the present invention, the semiconductor integrated circuit chip is mounted on the substrate of the multi-chip module and then polished to reduce its thickness. A thin semiconductor integrated circuit chip that cannot pass the steps of the wafer process is mounted on the base substrate, whereby the thermal conductivity of the semiconductor integrated circuit chip itself is improved and the semiconductor integrated circuit chip operates. There is an effect that heat generated at that time can be efficiently released to the outside of the package.

【００４５】また、この発明に係る半導体装置によれ
ば、半導体集積回路チップを、マルチチップモジュール
の基板上に搭載する際、その能動面が基板の表面と対向
するようにフリップチップ実装するものに適用するよう
にしたので、フェイスダウンのフリップチップ実装を行
なうものにおいても、半導体集積回路チップが動作する
際に発生する熱を、効率的にパッケージの外に逃がすこ
とができるという効果がある。Further, according to the semiconductor device of the present invention, when the semiconductor integrated circuit chip is mounted on the substrate of the multi-chip module, it is flip-chip mounted so that its active surface faces the surface of the substrate. Since it is applied, even in the face-down flip-chip mounting, there is an effect that the heat generated when the semiconductor integrated circuit chip operates can be efficiently released to the outside of the package.

【００４６】また、この発明に係る半導体装置によれ
ば、半導体集積回路チップを、マルチチップモジュール
の基板上に搭載する際、その能動面が基板の表面と対向
するようにフェイスダウンボンディングで実装するもの
に適用するようにしたので、フェイスダウンボンディン
グを行なうものにおいても、半導体集積回路チップが動
作する際に発生する熱を、効率的にパッケージの外に逃
がすことができるという効果がある。According to the semiconductor device of the present invention, when the semiconductor integrated circuit chip is mounted on the substrate of the multi-chip module, it is mounted by face-down bonding so that its active surface faces the surface of the substrate. Since the present invention is applied to the semiconductor integrated circuit, even in the case where the face-down bonding is performed, the heat generated when the semiconductor integrated circuit chip operates can be effectively released to the outside of the package.

【００４７】さらに、この発明に係る半導体装置によれ
ば、半導体集積回路チップを、基板上に搭載する際、そ
の能動面が基板の表面となるようにＴＡＢで実装するも
のに適用するようにしたので、フェイスダウンでＴＡＢ
実装を行なうものにおいても、半導体集積回路チップが
動作する際に発生する熱を、効率的にパッケージの外に
逃がすことができるという効果がある。Further, according to the semiconductor device of the present invention, when the semiconductor integrated circuit chip is mounted on the substrate, the semiconductor device is mounted by TAB so that its active surface is the surface of the substrate. So face down TAB
Even in the case of mounting, there is an effect that heat generated when the semiconductor integrated circuit chip operates can be efficiently released to the outside of the package.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の一実施例による半導体装置を示す断面
図であり、図１(a) はその完成状態を示す図、図１(b)
ないし図１(h) はその製造プロセスの断面図である。FIG. 1 is a cross-sectional view showing a semiconductor device according to an embodiment of the present invention, FIG. 1 (a) is a view showing a completed state thereof, and FIG.
1 to 1H are sectional views of the manufacturing process.

【図２】本発明の他の実施例による半導体装置を示す断
面図であり、図２(a) はその完成状態を示す図、図２
(b) ないし図２(h) はその製造プロセスの断面図であ
る。2 is a cross-sectional view showing a semiconductor device according to another embodiment of the present invention, FIG. 2 (a) is a view showing a completed state thereof, and FIG.
2B to 2H are sectional views of the manufacturing process.

【図３】本発明のさらに他の実施例による半導体装置を
示す断面図であり、図３(a) はその完成状態を示す図、
図３(b) ないし図３(g) はその製造プロセスの断面図で
ある。FIG. 3 is a cross-sectional view showing a semiconductor device according to still another embodiment of the present invention, FIG. 3 (a) is a view showing a completed state thereof,
3 (b) to 3 (g) are sectional views of the manufacturing process.

【図４】従来のマルチチップモジュールを示す図であ
る。FIG. 4 is a diagram showing a conventional multi-chip module.

【図５】ベース基板に形成されたパッドと配線の様子を
示す平面図である。FIG. 5 is a plan view showing a state of pads and wirings formed on a base substrate.

【図６】ベース基板の断面構造を示す図である。FIG. 6 is a diagram showing a cross-sectional structure of a base substrate.

【符号の説明】 ２０１ パッケージ ２０１ａ 凹部 ２０２ ベース基板 ２０２ａ 配線層 ２０３ａ 半導体集積回路チップ ２０３ｂ バンプ ２０３ｃ 半導体集積回路チップ ２０３ｄ バンプ ２０３ｅ 半導体集積回路チップ ２０３ｆ バンプ ２０４ ボンディングワイヤ ２０５ 接着材 ２０６ａ ＴＡＢ用テープ基材 ２０６ｂ 配線パターン ２０７ 熱硬化性樹脂[Description of Reference Signs] 201 Package 201a Recess 202 Base substrate 202a Wiring layer 203a Semiconductor integrated circuit chip 203b Bump 203c Semiconductor integrated circuit chip 203d Bump 203e Semiconductor integrated circuit chip 203f Bump 204 Bonding wire 205 Adhesive 206a TAB tape base 206b Wiring Pattern 207 Thermosetting resin

Claims (4)

【特許請求の範囲】[Claims] 【請求項１】 複数の半導体集積回路チップをパッケー
ジに封入しない状態で同一基板上に搭載し、当該基板を
パッケージに収容してなる半導体装置において、 上記半導体集積回路チップを、上記基板上に搭載後に研
磨してなることを特徴とする半導体装置。1. A semiconductor device in which a plurality of semiconductor integrated circuit chips are mounted on the same substrate without being enclosed in a package, and the substrates are accommodated in the package. The semiconductor integrated circuit chip is mounted on the substrate. A semiconductor device characterized by being polished later. 【請求項２】 上記半導体集積回路チップは、上記基板
の表面に、その能動面が該表面と対向するようにフリッ
プチップ実装されることを特徴とする請求項１記載の半
導体装置。2. The semiconductor device according to claim 1, wherein the semiconductor integrated circuit chip is flip-chip mounted on the surface of the substrate such that its active surface faces the surface. 【請求項３】 上記半導体集積回路チップは、上記基板
の表面に、その能動面が該表面と対向するようにフェイ
スダウンボンディングで実装されることを特徴とする請
求項１記載の半導体装置。3. The semiconductor device according to claim 1, wherein the semiconductor integrated circuit chip is mounted on the surface of the substrate by face-down bonding so that its active surface faces the surface. 【請求項４】 上記半導体集積回路チップは、上記基板
の表面に、その能動面が該表面と対向するようにＴＡＢ
(Tape Automated Bonding)実装により実装されることを
特徴とする請求項１記載の半導体装置。4. The semiconductor integrated circuit chip is provided with a TAB on the surface of the substrate so that its active surface faces the surface.
The semiconductor device according to claim 1, wherein the semiconductor device is mounted by (Tape Automated Bonding) mounting.
JP5165270A 1993-07-05 1993-07-05 Semiconductor device Pending JPH0722575A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP5165270A JPH0722575A (en) 1993-07-05 1993-07-05 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP5165270A JPH0722575A (en) 1993-07-05 1993-07-05 Semiconductor device

Publications (1)

Publication Number Publication Date
JPH0722575A true JPH0722575A (en) 1995-01-24

Family

ID=15809148

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5165270A Pending JPH0722575A (en) 1993-07-05 1993-07-05 Semiconductor device

Country Status (1)

Country Link
JP (1) JPH0722575A (en)

Similar Documents

Publication Publication Date Title
US7138706B2 (en) Semiconductor device and method for manufacturing the same
JP4505983B2 (en) Semiconductor device
US6800948B1 (en) Ball grid array package
US7521285B2 (en) Method for fabricating chip-stacked semiconductor package
US7015072B2 (en) Method of manufacturing an enhanced thermal dissipation integrated circuit package
US6404049B1 (en) Semiconductor device, manufacturing method thereof and mounting board
US5610442A (en) Semiconductor device package fabrication method and apparatus
US7198980B2 (en) Methods for assembling multiple semiconductor devices
JP5280014B2 (en) Semiconductor device and manufacturing method thereof
US20040245652A1 (en) Semiconductor device, electronic device, electronic appliance, and method of manufacturing a semiconductor device
JP2003273317A (en) Semiconductor device and its manufacturing method
JPH08102473A (en) Film carrier semiconductor device
TWI785515B (en) Semiconductor packages and apparatus having the same
US20020079570A1 (en) Semiconductor package with heat dissipating element
US6911737B2 (en) Semiconductor device package and method
JP2005026363A (en) Semiconductor device and its manufacturing method
US20180374780A1 (en) Process for manufacturing a flip chip semiconductor package and a corresponding flip chip package
JP3547303B2 (en) Method for manufacturing semiconductor device
US6339253B1 (en) Semiconductor package
JP3476383B2 (en) Semiconductor laminated package
US20050139994A1 (en) Semiconductor package
JP4649792B2 (en) Semiconductor device
JPH0855875A (en) Semiconductor device
EP1627430B1 (en) An integrated circuit package employing a flexible substrate
KR100487135B1 (en) Ball Grid Array Package