JPH07225673A - 演算装置 - Google Patents
演算装置Info
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- JPH07225673A JPH07225673A JP6017184A JP1718494A JPH07225673A JP H07225673 A JPH07225673 A JP H07225673A JP 6017184 A JP6017184 A JP 6017184A JP 1718494 A JP1718494 A JP 1718494A JP H07225673 A JPH07225673 A JP H07225673A
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- Japan
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- arithmetic
- data
- register
- bit
- negative
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- Y02B60/50—
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Abstract
(57)【要約】
【目的】 ＤＳＰを用いて除算を行う際に、付加するハ
ードウェアの量を減らし、効率良く演算する。 【構成】 一つ前に行った演算結果の正負を示す信号に
より加算を行うか減算を行うか制御することができるｎ
ビットの算術論理演算回路４を備える。算術論理演算回
路４の出力データを一時記憶するｎビットのレジスタ２
を備える。算術論理演算回路４に除数を出力するｎビッ
トのレジスタ１を備える。算術論理演算回路４の演算結
果の正負を示す信号を順次格納するｎ段のシフトレジス
タ５を備える。レジスタ２のデータを１ビット左シフト
し、最下位ビットにシフトレジスタ５の最上位ビットの
データを挿入して算術論理演算回路４に出力するシフタ
３を備える。従来、２ｎのビット長を持つシフタをｎビ
ット長を持つシフタ３と、ｎのビット長を持つシフトレ
ジスタ５とに置き換えることができる。
ードウェアの量を減らし、効率良く演算する。 【構成】 一つ前に行った演算結果の正負を示す信号に
より加算を行うか減算を行うか制御することができるｎ
ビットの算術論理演算回路４を備える。算術論理演算回
路４の出力データを一時記憶するｎビットのレジスタ２
を備える。算術論理演算回路４に除数を出力するｎビッ
トのレジスタ１を備える。算術論理演算回路４の演算結
果の正負を示す信号を順次格納するｎ段のシフトレジス
タ５を備える。レジスタ２のデータを１ビット左シフト
し、最下位ビットにシフトレジスタ５の最上位ビットの
データを挿入して算術論理演算回路４に出力するシフタ
３を備える。従来、２ｎのビット長を持つシフタをｎビ
ット長を持つシフタ３と、ｎのビット長を持つシフトレ
ジスタ５とに置き換えることができる。
Description
【０００１】
【産業上の利用分野】本発明は、除算を行うディジタル
信号処理プロセッサ内部の演算装置に関するものであ
る。
信号処理プロセッサ内部の演算装置に関するものであ
る。
【０００２】
【従来の技術】近年、ディジタル信号処理プロセッサ
（以下、ＤＳＰと略称する）は、移動体通信分野へのデ
ィジタルシステム導入の動きに合わせて、携帯電話など
への機器組込み用途のプロセッサとして注目されてい
る。
（以下、ＤＳＰと略称する）は、移動体通信分野へのデ
ィジタルシステム導入の動きに合わせて、携帯電話など
への機器組込み用途のプロセッサとして注目されてい
る。
【０００３】このようなディジタル移動体通信において
は、ＤＳＰには電池での利用に際し、動作時間を長くす
るために消費電力が少ないことと、音声コーデックなど
の複雑なアプリケーションプログラムを実行するための
処理能力の向上とが要求される。また、低価格も要求さ
れる。
は、ＤＳＰには電池での利用に際し、動作時間を長くす
るために消費電力が少ないことと、音声コーデックなど
の複雑なアプリケーションプログラムを実行するための
処理能力の向上とが要求される。また、低価格も要求さ
れる。
【０００４】ＤＳＰでは、引き放し法を用いて除算を実
行することがある（例えば、ＤＳＰ５６１１６ Ｄｉｇ
ｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ Ｕｓｅ
ｒ′ｓ Ｍａｎｕａｌ ＭＯＴＯＲＯＬＡ ＩＮＣ，１
９９０）。以下、引き放し法で、所定の複数ビットであ
るｎビットのデータをｎビットのデータで除算する演算
装置の一例において図３に示す概略ブロック図を参照し
ながら説明する。
行することがある（例えば、ＤＳＰ５６１１６ Ｄｉｇ
ｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ Ｕｓｅ
ｒ′ｓ Ｍａｎｕａｌ ＭＯＴＯＲＯＬＡ ＩＮＣ，１
９９０）。以下、引き放し法で、所定の複数ビットであ
るｎビットのデータをｎビットのデータで除算する演算
装置の一例において図３に示す概略ブロック図を参照し
ながら説明する。
【０００５】図３において、１０１はｎビットの長さを
持つレジスタであり、除数を保持している。１０２は２
ｎビット長を持つレジスタであり、上位のｎビットには
０を保持し、下位のｎビットには被除数を保持してい
る。１０３はレジスタ１０２のデータを１ビット左シフ
トするシフタであり、最下位ビットには最初０が挿入さ
れ、以降、演算結果の正負の信号を反転させたものが挿
入され、また、上位ｎビットを後述する算術論理演算回
路１０４に出力し、下位ｎビットをレジスタ１０２の下
位に出力する。１０４はレジスタ１０１およびシフタ１
０３に接続し、ｎビット長を持ち、レジスタ１０２の正
負を示す信号に従って加算、若しくは減算を行い、演算
結果をレジスタ１０２の上位ｎビットに出力する算術論
理演算回路である。
持つレジスタであり、除数を保持している。１０２は２
ｎビット長を持つレジスタであり、上位のｎビットには
０を保持し、下位のｎビットには被除数を保持してい
る。１０３はレジスタ１０２のデータを１ビット左シフ
トするシフタであり、最下位ビットには最初０が挿入さ
れ、以降、演算結果の正負の信号を反転させたものが挿
入され、また、上位ｎビットを後述する算術論理演算回
路１０４に出力し、下位ｎビットをレジスタ１０２の下
位に出力する。１０４はレジスタ１０１およびシフタ１
０３に接続し、ｎビット長を持ち、レジスタ１０２の正
負を示す信号に従って加算、若しくは減算を行い、演算
結果をレジスタ１０２の上位ｎビットに出力する算術論
理演算回路である。
【０００６】以上のように構成された演算装置につい
て、以下、その除算動作と共に更に詳細に説明する。
て、以下、その除算動作と共に更に詳細に説明する。
【０００７】まず、算術論理演算回路１０４がレジスタ
１０２の保持するデータの正負を判定する。次に、レジ
スタ１０２の保持するデータをシフタ１０３で１ビット
左にシフトする。このとき、最下位ビットには最初０が
挿入され、以降、演算結果の正負の信号を反転させたも
のが挿入される。シフト結果の上位ｎビットは算術論理
演算回路１０４に出力する。シフト結果の下位ｎビット
はレジスタ１０２に出力する。次に、上記のように判定
したレジスタ１０２の値が負であれば、レジスタ１０１
の値とシフタ１０３の出力とを算術論理演算回路１０４
で加算する。上記のように判定したレジスタ１０２の値
が非負であれば、レジスタ１０１の値のシフタ１０３の
出力とを算術論理演算回路１０４で減算する。上記動作
を（ｎ−１）回繰り返し、最後にレジスタ１０２の正負
を判定し、負の場合にはレジスタ１０２の最下位に０を
ヒットし、非負の場合には１をセットする。この結果、
商はレジスタ１０２の下位ｎビットに収められる。
１０２の保持するデータの正負を判定する。次に、レジ
スタ１０２の保持するデータをシフタ１０３で１ビット
左にシフトする。このとき、最下位ビットには最初０が
挿入され、以降、演算結果の正負の信号を反転させたも
のが挿入される。シフト結果の上位ｎビットは算術論理
演算回路１０４に出力する。シフト結果の下位ｎビット
はレジスタ１０２に出力する。次に、上記のように判定
したレジスタ１０２の値が負であれば、レジスタ１０１
の値とシフタ１０３の出力とを算術論理演算回路１０４
で加算する。上記のように判定したレジスタ１０２の値
が非負であれば、レジスタ１０１の値のシフタ１０３の
出力とを算術論理演算回路１０４で減算する。上記動作
を（ｎ−１）回繰り返し、最後にレジスタ１０２の正負
を判定し、負の場合にはレジスタ１０２の最下位に０を
ヒットし、非負の場合には１をセットする。この結果、
商はレジスタ１０２の下位ｎビットに収められる。
【０００８】
【発明が解決しようとする課題】しかしながら、上記従
来例の演算装置では、シフタ１０３として２ｎのビット
長が必要となり、また、シフタ１０３からレジスタ１０
２へのパスが必要になるため、ハードウェアが大きくな
る。この大きなハードウェアは、ＤＳＰを高価にし、動
作する部分が多いので、消費電力が大きいという問題を
引き起こす。
来例の演算装置では、シフタ１０３として２ｎのビット
長が必要となり、また、シフタ１０３からレジスタ１０
２へのパスが必要になるため、ハードウェアが大きくな
る。この大きなハードウェアは、ＤＳＰを高価にし、動
作する部分が多いので、消費電力が大きいという問題を
引き起こす。
【０００９】また、算術論理演算回路１０４で加算を行
うか減算を行うのかをレジスタ１０２の保持するデータ
の正負を示す信号により制御するので、制御が複雑であ
る。この複雑な制御を実現するためには大きなハードウ
ェアを要し、大きなハードウェアは、ＤＳＰを高価に
し、動作する部分が多いので、消費電力が大きいという
問題を引き起こす。
うか減算を行うのかをレジスタ１０２の保持するデータ
の正負を示す信号により制御するので、制御が複雑であ
る。この複雑な制御を実現するためには大きなハードウ
ェアを要し、大きなハードウェアは、ＤＳＰを高価に
し、動作する部分が多いので、消費電力が大きいという
問題を引き起こす。
【００１０】本発明は、上記従来の問題を解決するもの
であり、少ないハードウェアで引き放し法の除算を実行
することができ、したがって、低コストで、低消費電力
の演算装置を提供することを目的とするものである。
であり、少ないハードウェアで引き放し法の除算を実行
することができ、したがって、低コストで、低消費電力
の演算装置を提供することを目的とするものである。
【００１１】
【課題を解決するための手段】上記目的を達成するため
の本発明の技術的手段は、一つ前に行った演算結果の正
負を示す信号により加算を行うか減算を行うか制御する
ことができ、所定の複数ビットであるｎビットの算術演
算手段と、この算術演算手段の出力データを一時記憶す
る第１の記憶手段と、上記算術演算手段に演算データを
出力するｎビットの第２の記憶手段と、上記算術演算手
段の演算結果の正負を示す信号を順次格納するｎ段のシ
フトレジスタと、上記第１の記憶手段のデータを１ビッ
ト左シフトし、最下位ビットに上記シフトレジスタの最
上位ビットのデータを挿入して上記算術演算手段に出力
するシフタとを備えたものである。
の本発明の技術的手段は、一つ前に行った演算結果の正
負を示す信号により加算を行うか減算を行うか制御する
ことができ、所定の複数ビットであるｎビットの算術演
算手段と、この算術演算手段の出力データを一時記憶す
る第１の記憶手段と、上記算術演算手段に演算データを
出力するｎビットの第２の記憶手段と、上記算術演算手
段の演算結果の正負を示す信号を順次格納するｎ段のシ
フトレジスタと、上記第１の記憶手段のデータを１ビッ
ト左シフトし、最下位ビットに上記シフトレジスタの最
上位ビットのデータを挿入して上記算術演算手段に出力
するシフタとを備えたものである。
【００１２】上記目的を達成するための本発明の他の技
術的手段は、所定の複数ビットであるｎビットの加算を
行う算術演算手段と、この算術演算手段の出力データを
一時記憶する第１の記憶手段と、演算データを格納する
第２および第３の記憶手段と、上記算術演算手段の演算
結果の正負を示す信号によって上記第２および第３の記
憶手段のいずれかのデータを選択して上記算術演算手段
の入力に出力する選択手段と、上記算術演算手段の演算
結果の正負を示す信号を順次格納するシフトレジスタ
と、上記第１の記憶手段のデータを１ビット左シフト
し、最下位ビットに上記シフトジレスタの最上位ビット
のデータを挿入して上記算術演算手段に出力するシフタ
とを備えたものである。
術的手段は、所定の複数ビットであるｎビットの加算を
行う算術演算手段と、この算術演算手段の出力データを
一時記憶する第１の記憶手段と、演算データを格納する
第２および第３の記憶手段と、上記算術演算手段の演算
結果の正負を示す信号によって上記第２および第３の記
憶手段のいずれかのデータを選択して上記算術演算手段
の入力に出力する選択手段と、上記算術演算手段の演算
結果の正負を示す信号を順次格納するシフトレジスタ
と、上記第１の記憶手段のデータを１ビット左シフト
し、最下位ビットに上記シフトジレスタの最上位ビット
のデータを挿入して上記算術演算手段に出力するシフタ
とを備えたものである。
【００１３】そして、上記各技術的手段において、記憶
手段としてレジスタを用い、選択手段としてマルチプレ
クサを用いることができる。
手段としてレジスタを用い、選択手段としてマルチプレ
クサを用いることができる。
【００１４】
【作用】したがって、本発明によれば、シフトレジスタ
が算術演算手段から出力する正負のデータを順に記憶
し、最上位ビットのデータをシフタの最下位のビットに
挿入するので、従来、２ｎのビット長を持つシフタをｎ
のビット長を持つシフタと、ｎのビット長を持つシフト
レジスタとに置き換えることができる。これによりシフ
タの大きさを小さくし、シフタから第１の記憶手段への
パスをなくすことができる。
が算術演算手段から出力する正負のデータを順に記憶
し、最上位ビットのデータをシフタの最下位のビットに
挿入するので、従来、２ｎのビット長を持つシフタをｎ
のビット長を持つシフタと、ｎのビット長を持つシフト
レジスタとに置き換えることができる。これによりシフ
タの大きさを小さくし、シフタから第１の記憶手段への
パスをなくすことができる。
【００１５】また、第２と第３の二つの記憶手段の片側
に除数を格納し、残り側に除数の２の補数を格納するの
で、算術演算手段は常に加算のみを行い、供給するデー
タを選択手段が演算結果の正負を示す符号により選択す
る。これにより算術演算手段は常に同一の動作となり、
制御が容易となる。
に除数を格納し、残り側に除数の２の補数を格納するの
で、算術演算手段は常に加算のみを行い、供給するデー
タを選択手段が演算結果の正負を示す符号により選択す
る。これにより算術演算手段は常に同一の動作となり、
制御が容易となる。
【００１６】
（実施例１）以下、本発明の第１の実施例について図面
を参照しながら説明する。
を参照しながら説明する。
【００１７】図１は本発明の第１の実施例における演算
装置を示す概略ブロック図である。図１において、１は
ｎのビット長を持ち、後述する算術論理演算回路４に接
続するレジスタであり、除数を保持している。２はｎの
ビット長を持ち、後述する算術論理演算回路４の出力を
入力とし、後述するシフタ３に接続するレジスタであ
り、最初に０を保持している。３はレジスタ２のデータ
を１ビット左シフトし、後述するシフトレジスタ５の第
ｎ段目のデータを最下位ビットに挿入するシフタであ
る。４はｎのビット長を持つ算術論理演算回路であり、
レジスタ２のデータが負であれば加算を行い、非負であ
れば減算を行い、演算結果をレジスタ２に格納する。ま
た、演算結果の正負を示す信号を後述するシフトレジス
タ５に入力する。演算結果の正負を示す信号は、次命令
が加算を行うか減算を行うか制御する信号となる。５は
ｎの段数を持つシフトレジスタであり、算術論理演算回
路４から出力される演算結果の正負を示す信号が入力さ
れ、第ｎ段目がシフタ３と接続され、シフタ３が１ビッ
ト左シフトを実行したときには最下位ビットにデータを
挿入するようになっている。このシフトレジスタ５は最
初に被除数を保持している。
装置を示す概略ブロック図である。図１において、１は
ｎのビット長を持ち、後述する算術論理演算回路４に接
続するレジスタであり、除数を保持している。２はｎの
ビット長を持ち、後述する算術論理演算回路４の出力を
入力とし、後述するシフタ３に接続するレジスタであ
り、最初に０を保持している。３はレジスタ２のデータ
を１ビット左シフトし、後述するシフトレジスタ５の第
ｎ段目のデータを最下位ビットに挿入するシフタであ
る。４はｎのビット長を持つ算術論理演算回路であり、
レジスタ２のデータが負であれば加算を行い、非負であ
れば減算を行い、演算結果をレジスタ２に格納する。ま
た、演算結果の正負を示す信号を後述するシフトレジス
タ５に入力する。演算結果の正負を示す信号は、次命令
が加算を行うか減算を行うか制御する信号となる。５は
ｎの段数を持つシフトレジスタであり、算術論理演算回
路４から出力される演算結果の正負を示す信号が入力さ
れ、第ｎ段目がシフタ３と接続され、シフタ３が１ビッ
ト左シフトを実行したときには最下位ビットにデータを
挿入するようになっている。このシフトレジスタ５は最
初に被除数を保持している。
【００１８】以上のように構成された演算装置につい
て、以下、その除算動作と共に更に詳細に説明する。
て、以下、その除算動作と共に更に詳細に説明する。
【００１９】（１）まず、レジスタ２から供給されたデ
ータを１ビット左にシフトすると、最下位のビットには
シフトレジスタ５の最下位ビットの値が挿入される。
ータを１ビット左にシフトすると、最下位のビットには
シフトレジスタ５の最下位ビットの値が挿入される。
【００２０】ここで、レジスタ２には最初０が格納され
ていて、１ビット左シフトし、最下位ビットにシフトレ
ジスタ５の最上位ビットが挿入されている状態であるの
で、必ず非負である。
ていて、１ビット左シフトし、最下位ビットにシフトレ
ジスタ５の最上位ビットが挿入されている状態であるの
で、必ず非負である。
【００２１】（２）次に、レジスタ１の値とシフタ３の
出力とを算術論理演算回路４で減算する。
出力とを算術論理演算回路４で減算する。
【００２２】（３）次に、上記（２）の演算結果が非負
であれば、シフトレジスタ５は１、つまり、サインビッ
トの反転したものを入れてシフトする。一方、上記
（２）の演算結果が負であれば、シフトレジスタ５は
０、つまり、サインビットの反転したものを入れてシフ
トする。
であれば、シフトレジスタ５は１、つまり、サインビッ
トの反転したものを入れてシフトする。一方、上記
（２）の演算結果が負であれば、シフトレジスタ５は
０、つまり、サインビットの反転したものを入れてシフ
トする。
【００２３】（４）次に、シフタ３がレジスタ２から供
給されたデータを１ビット左にシフトすると、最下位の
ビットにはシフトレジスタ５の最上位ビットの値が挿入
される。
給されたデータを１ビット左にシフトすると、最下位の
ビットにはシフトレジスタ５の最上位ビットの値が挿入
される。
【００２４】（５）次に、一つの前の演算結果が非負で
あれば、レジスタ５の値とシフタ３の出力とを算術論理
演算回路４で減算する。一方、一つ前の演算結果が負で
あれば、レジスタ５の値とシフタ３の出力とを算術論理
演算回路４で加算する。この加算結果はとレジスタ２は
保存する。
あれば、レジスタ５の値とシフタ３の出力とを算術論理
演算回路４で減算する。一方、一つ前の演算結果が負で
あれば、レジスタ５の値とシフタ３の出力とを算術論理
演算回路４で加算する。この加算結果はとレジスタ２は
保存する。
【００２５】（６）次に、上記（５）の演算結果が非負
であれば、シフトレジスタは１、つまり、サインビット
の反転したものを入れてシフトする。一方、上記（５）
の演算結果が負であれば、シフトレジスタは０、つま
り、サインビットの反転したものを入れてシフトする。
であれば、シフトレジスタは１、つまり、サインビット
の反転したものを入れてシフトする。一方、上記（５）
の演算結果が負であれば、シフトレジスタは０、つま
り、サインビットの反転したものを入れてシフトする。
【００２６】（７）上記（４）、（５）、（６）の動作
を（ｎ−２）回繰り返す。 （８）最後に、算術論理演算回路４はレジスタ２の正負
を判定し、負の場合にはレジスタ２の最下位に０をセッ
トし、非負の場合には１をセットする。
を（ｎ−２）回繰り返す。 （８）最後に、算術論理演算回路４はレジスタ２の正負
を判定し、負の場合にはレジスタ２の最下位に０をセッ
トし、非負の場合には１をセットする。
【００２７】以上のようにして、除算を実行することが
でき、商はシフトレジスタ５に納められる。
でき、商はシフトレジスタ５に納められる。
【００２８】従来例では除数・被除数のデータビット長
の２倍のビット長を持つシフタを要していたが、本実施
例によれば、除数・被除数のデータビット長のシフタ３
で済むようになり、また、シフタ３からレジスタ２への
直接のパスをなくすことができる。
の２倍のビット長を持つシフタを要していたが、本実施
例によれば、除数・被除数のデータビット長のシフタ３
で済むようになり、また、シフタ３からレジスタ２への
直接のパスをなくすことができる。
【００２９】（実施例２）以下、本発明の第２の実施例
について図面を参照しながら説明する。
について図面を参照しながら説明する。
【００３０】図２は本発明の第２の実施例における演算
装置を示す概略ブロック図である。本実施例において
は、図２に示すように、レジスタ１とレジスタ６の出力
をレジスタ２の正負の判定結果に従って選択するマルチ
プレクサ７を備えている点に特徴を有する。
装置を示す概略ブロック図である。本実施例において
は、図２に示すように、レジスタ１とレジスタ６の出力
をレジスタ２の正負の判定結果に従って選択するマルチ
プレクサ７を備えている点に特徴を有する。
【００３１】上記第１の実施例では、一つ前の演算の正
負を判定し、その判定結果に従って算術論理演算回路４
で加算、若しくは減算を行っている。本実施例において
は、初めに、レジスタ１に除数、レジスタ６には除数２
の補数をとったものを格納する。そして、一つ前の演算
の正負に従って選択するマルチプレクサ７を制御するこ
とで、算術論理演算回路４では常に加算を実行する点が
異なる。
負を判定し、その判定結果に従って算術論理演算回路４
で加算、若しくは減算を行っている。本実施例において
は、初めに、レジスタ１に除数、レジスタ６には除数２
の補数をとったものを格納する。そして、一つ前の演算
の正負に従って選択するマルチプレクサ７を制御するこ
とで、算術論理演算回路４では常に加算を実行する点が
異なる。
【００３２】その他の部分については上記第１の実施例
と同様であるので、同一部分には同一符号を付してその
説明を省略する。
と同様であるので、同一部分には同一符号を付してその
説明を省略する。
【００３３】以上の構成において、以下、上記第１の実
施例と異なる動作について説明する。
施例と異なる動作について説明する。
【００３４】上記（５）のステップで、前回の演算結果
が負であれば、マルチプレクサ７は、除数を保持するレ
ジスタ１を選択して出力させ、算術論理演算回路４はレ
ジスタ１の値とシフタ３の出力とを加算する。一方、上
記（５）のステップで、前回の演算結果が非負であれ
ば、マルチプレクサ７は、除数の２の補数を保持したレ
ジスタ６を選択して出力させ、算術論理演算回路４はレ
ジスタ６の値とシフタ３の出力とを加算する（つまり減
算を行うことを相当する。）。
が負であれば、マルチプレクサ７は、除数を保持するレ
ジスタ１を選択して出力させ、算術論理演算回路４はレ
ジスタ１の値とシフタ３の出力とを加算する。一方、上
記（５）のステップで、前回の演算結果が非負であれ
ば、マルチプレクサ７は、除数の２の補数を保持したレ
ジスタ６を選択して出力させ、算術論理演算回路４はレ
ジスタ６の値とシフタ３の出力とを加算する（つまり減
算を行うことを相当する。）。
【００３５】本実施例においては、算術論理演算回路４
は常に加算を行うので、ハードウェアの構成が容易とな
る。
は常に加算を行うので、ハードウェアの構成が容易とな
る。
【００３６】
【発明の効果】以上説明したように本発明によれば、シ
フタのサイズを小さくし、シフタからレジスタへの直接
のパスをなくすことができる。したがって、小さなハー
ドウェアで除算を行うことができる。これにより動作部
分が小さくなり、消費電力を減らすことができる。
フタのサイズを小さくし、シフタからレジスタへの直接
のパスをなくすことができる。したがって、小さなハー
ドウェアで除算を行うことができる。これにより動作部
分が小さくなり、消費電力を減らすことができる。
【００３７】また、算術演算手段が常に加算するように
すれば、制御回路を簡易にすることができる。
すれば、制御回路を簡易にすることができる。
【図１】本発明の第１の実施例における演算装置を示す
概略ブロック図
概略ブロック図
【図２】本発明の第２の実施例における演算装置を示す
概略ブロック図
概略ブロック図
【図３】従来の演算装置を示す概略ブロック図
１ レジスタ ２ レジスタ ３ シフタ ４ 算術論理演算回路 ５ シフトレジスタ ６ レジスタ ７ マルチプレクサ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 南田 智昭 石川県金沢市彦三町二丁目１番45号 株式 会社松下通信金沢研究所内
Claims (2)
- 【請求項１】 一つ前に行った演算結果の正負を示す信
号により加算を行うか減算を行うか制御することがで
き、所定の複数ビットであるｎビットの算術演算手段
と、この算術演算手段の出力データを一時記憶する第１
の記憶手段と、上記算術演算手段に演算データを出力す
るｎビットの第２の記憶手段と、上記算術演算手段の演
算結果の正負を示す信号を順次格納するｎ段のシフトレ
ジスタと、上記第１の記憶手段のデータを１ビット左シ
フトし、最下位ビットに上記シフトレジスタの最上位ビ
ットのデータを挿入して上記算術演算手段に出力するシ
フタとを備えた演算装置。 - 【請求項２】 所定の複数ビットであるｎビットの加算
を行う算術演算手段と、この算術演算手段の出力データ
を一時記憶する第１の記憶手段と、演算データを格納す
る第２および第３の記憶手段と、上記算術演算手段の演
算結果の正負を示す信号によって上記第２および第３の
記憶手段のいずれかのデータを選択して上記算術演算手
段の入力に出力する選択手段と、上記算術演算手段の演
算結果の正負を示す信号を順次格納するシフトレジスタ
と、上記第１の記憶手段のデータを１ビット左シフト
し、最下位ビットに上記シフトジレスタの最上位ビット
のデータを挿入して上記算術演算手段に出力するシフタ
とを備えた演算装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6017184A JPH07225673A (ja) | 1994-02-14 | 1994-02-14 | 演算装置 |
| US08/382,576 US5517439A (en) | 1994-02-14 | 1995-02-02 | Arithmetic unit for executing division |
| GB9502358A GB2286471B (en) | 1994-02-14 | 1995-02-07 | Arithmetic unit for executing division |
| DE19504864A DE19504864C2 (de) | 1994-02-14 | 1995-02-14 | Rechenwerk zum Ausführen einer Division |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6017184A JPH07225673A (ja) | 1994-02-14 | 1994-02-14 | 演算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07225673A true JPH07225673A (ja) | 1995-08-22 |
Family
ID=11936866
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6017184A Pending JPH07225673A (ja) | 1994-02-14 | 1994-02-14 | 演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07225673A (ja) |
-
1994
- 1994-02-14 JP JP6017184A patent/JPH07225673A/ja active Pending
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