JPH0722184B2 - Manufacturing method of dynamic memory cell - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造に関するものである。より詳
細にいえば、本発明はMOS VLSI形のダイナミツク読み出
し・書き込みメモリ・セルに関するものである。The present invention relates to the manufacture of semiconductor devices. More particularly, the present invention relates to a MOS VLSI type dynamic read / write memory cell.

〔従来の技術とその問題点〕[Conventional technology and its problems]

White,McAdamsおよびRedwine名の米国特許第4,081,701
号（16k RAM）、またはMcAlexander,WhiteおよびRao名
の米国特許第4,293,993号（64k RAM）に開示されている
形の半導体ダイナミツクRAM装置は、いずれもG.R.M.Rao
名の米国特許第4,055,444号または第4,388,121号に開示
されている形の工程によつて製造される。これらの特許
はいずれもテキサス・インストルーメンツ社に譲渡され
ている。例えば、１メガビツトDRAMのような、極めて高
い集積度のRAMを製造するのに必要な程度にまで、ダイ
ナミツクRAMセルの寸法を小さくするために、コンデン
サの寸法を小さくするいろいろな方法が提案されてい
る。コンデンサの大きさは、十分な量の電気量が蓄積さ
れるためには、一定の大きさよりは小さくはできない。
蓄積される電気量を十分な大きさに保つたままコンデン
サの領域を小さくする１つの方法は、Rao名で受付けら
れテキサス・インストルーメンツ社に譲渡された米国特
許第4,240,092号に開示されているように、酸化物の厚
さを薄くすることである。この方法では、歩留りと信頼
性の点から、酸化物の厚さは約100Åから200Åの範囲が
限界である。単位面積当りの静電容量を大きくするもう
１つの方法は、エツチングによつて、コンデンサの領域
内に凹所または溝をつくり、極板の面積を大きくする方
法である。この方法の例は、テキサス・インストルーメ
ンツ社にまた譲渡された米国特許第4,225,945号に開示
されている。U.S. Patent No. 4,081,701 under the names White, McAdams and Redwine
The semiconductor dynamic RAM devices of the type disclosed in U.S. Pat. No. 4,293,993 (64k RAM) under the names of McAlexander, White and Rao are all GRMRao.
Manufactured by a process of the form disclosed in the named U.S. Pat. No. 4,055,444 or 4,388,121. All of these patents are assigned to Texas Instruments Incorporated. Various methods have been proposed to reduce the size of the capacitors in order to reduce the size of the dynamic RAM cells to the extent necessary to fabricate extremely high density RAMs, such as 1 megabit DRAM. There is. The size of the capacitor cannot be smaller than a certain size in order to store a sufficient amount of electricity.
One way to reduce the area of the capacitor while keeping the amount of stored electricity large enough is disclosed in U.S. Pat. No. 4,240,092 assigned under the name Rao and assigned to Texas Instruments Incorporated. So to reduce the thickness of the oxide. In this method, the thickness of the oxide is limited to the range of about 100Å to 200Å in terms of yield and reliability. Another method for increasing the capacitance per unit area is to increase the area of the electrode plate by forming a recess or groove in the capacitor area by etching. An example of this method is disclosed in US Pat. No. 4,225,945, also assigned to Texas Instruments Incorporated.

〔発明が解決しようとする問題点〕[Problems to be solved by the invention]

本発明の主要な目的は、高集積度のダイナミツクRAMセ
ルを製造するための改良された工程をうることである。
もつと具体的にいえば、蓄積用コンデンサ領域の中にエ
ツチングによつて溝をつくることにより、静電容量のた
めの極板面積を大きくする改良された工程をうることで
ある。本発明のまた別の目的は、溝をエツチングによつ
て作る工程のさい、保護膜の下部分を腐食することなく
溝形コンデンサを有するダイナミツクRAMセルを製造す
る改良された製造法をうることである。本発明のさらに
別の目的は、溝形コンデンサの製造のさい、簡単でかつ
信頼性の高い工程をうることである。The main object of the present invention is to obtain an improved process for manufacturing highly integrated dynamic RAM cells.
Specifically, it is possible to obtain an improved process of increasing the plate area for capacitance by forming a groove in the storage capacitor region by etching. Another object of the present invention is to obtain an improved manufacturing method for manufacturing a dynamic RAM cell having a groove type capacitor without corroding the lower portion of the protective film during the step of forming the groove by etching. is there. Yet another object of the present invention is to have a simple and reliable process during the manufacture of a channel capacitor.

〔問題点を解決するための手段〕[Means for solving problems]

本発明の１つの実施例によれば、ダイナミツク１トラン
ジスタ読み出し・書き込みメモリ・セルは、蓄積される
電気量を大きくするために、溝形のコンデンサを使用す
る。拡散でつくられたN⁺ビツト線路と同じN⁺コンデンサ
領域のところのシリコン表面の中に、エツチングによつ
て溝がつくられ、それから、このビツト線路の上とコン
デンサ領域の上に、厚い酸化物を成長させる。ただし、
溝の中には厚い酸化物は成長させない。溝の中のこの厚
い酸化物の下の部分的にエツチングされた部分に酸化物
を再成長させ、その後で、溝を最終的な深さにするエツ
チングが行なわれる。このことにより、保護膜の下部分
が腐食される効果は減少する。コンデンサの上側極板は
溝の中に延長されているポリシリコン層であり、またシ
リコンバーの表面上のフイールドプレート隔離をつく
る。不活性金属のワード線路が、ポリシリコン・フイー
ルド・プレートの中の穴のところに、アクセス・トラン
ジスタのゲートをつくる。According to one embodiment of the present invention, a dynamic one-transistor read / write memory cell uses a groove-shaped capacitor to increase the amount of stored electricity. A groove is created by etching in the silicon surface at the same N ⁺ capacitor area as the diffusion created N ⁺ bit line, and then a thick oxide is formed on this bit line and above the capacitor area. Grow. However,
No thick oxide is grown in the trench. The oxide is regrown in the partially etched portion of the trench below this thick oxide, followed by etching to the final depth of the trench. This reduces the effect of corroding the lower part of the protective film. The upper plate of the capacitor is a polysilicon layer that extends into the groove and also creates the field plate isolation on the surface of the silicon bar. A word line of inert metal creates the gate of the access transistor at the hole in the polysilicon field plate.

〔実施例〕〔Example〕

本発明の新規な特徴は特許請求の範囲に記載されてい
る。本発明自身、およびその他の特徴、利点は、添付図
面および以下の詳細な説明により最も良く理解されるで
あろう。The novel features of the invention are set forth in the appended claims. The invention itself, as well as other features and advantages, will be best understood from the accompanying drawings and the following detailed description.

本発明に従つて製造された１トランジスタダイナミツク
メモリ セルが第１図から第５図までの図面に示され
ている。このセルはＮチヤンネルアクセス トランジス
タ10と、シリコン基板12内につくられた蓄積用コンデン
サ11とを有する。トランジスタ10は金属ゲート13を有し
ている。このゲートは細長いストリツプ14の一部分であ
り、そしてこのストリツプはメモリ アレイのための行
線路（すなわち、ワード線路）を構成している。このト
ランジスタのドレイン15はワード線路14に垂直な細長い
ビツト線路16の一部分である。図示される基板部分は大
きさが約3.8mm×10mm（150ミル×400ミル）のシリコン
バーの極く小さな部分である。このシリコン バー
は、テキサス・インストルーメンツ社に譲渡された、Po
teetおよびChang名の1984年６月出願の係属中特許出願
番号第 号に全体的に開示されているように、
これらのセルを2²⁰個、すなわち、1,048,576個有する。A one-transistor dynamic memory cell manufactured in accordance with the present invention is shown in the drawings of FIGS. The cell has an N channel access transistor 10 and a storage capacitor 11 made in a silicon substrate 12. The transistor 10 has a metal gate 13. This gate is part of an elongated strip 14 and this strip constitutes the row line (or word line) for the memory array. The drain 15 of this transistor is part of an elongated bit line 16 perpendicular to the word line 14. The substrate portion shown is a very small portion of a silicon bar measuring about 3.8 mm x 10 mm (150 mil x 400 mil). The silicon bar was transferred to Texas Instruments, Inc.
As generally disclosed in pending patent application No. teeet and Chang, filed June 1984,
2 ²⁰ these cells, that is, 1,048,576 Yes.

ビツト線路16は厚い熱的酸化物層17の下に埋め込まれて
いる。したがつて、金属ワード線路はこのビツト線路の
上を直接に通ることができる。面に沿つての横方向の隔
離はフイールド プレート18によつてえられる。このフ
イールド プレートはこの実施例ではポリシリコンで構
成され、そして電気的には基板電圧Vssに接続される。
フイールド プレート18内の穴19はトランジスタ10のゲ
ート13の領域を定める。The bit line 16 is buried under a thick thermal oxide layer 17. Therefore, the metal word line can pass directly over this bit line. Lateral isolation along the plane is provided by the field plate 18. The field plate is composed of polysilicon in this embodiment and is electrically connected to the substrate voltage Vss.
Hole 19 in field plate 18 defines the area of gate 13 of transistor 10.

本発明により、コンデンサ11は溝20を有する。この溝20
は、RIE（Reactive Ion Etch反応性イオンエツチング）
のような異方的エツチング技術によつて、シリコンの中
にエツチングであけられた穴である。溝20の幅は約１ミ
クロン、深さ約３ミクロンである。薄いシリコン酸化物
層21はこのコンデンサの誘電体である。薄いシリコン酸
化物22はトランジスタのゲートの絶縁体である。より厚
い酸化物被覆層23と窒化シリコン層24はフイールド プ
レート18の下の絶縁体になる。アースされたフイールド
プレート18は、金属ワード線路からポリシリコン16を
絶縁すると共に、また金属線路14に対する平らな表面を
供与する。According to the invention, the capacitor 11 has a groove 20. This groove 20
RIE (Reactive Ion Etch)
The holes are etched in the silicon by the anisotropic etching technique. The groove 20 has a width of about 1 micron and a depth of about 3 microns. The thin silicon oxide layer 21 is the dielectric of this capacitor. Thin silicon oxide 22 is the gate insulator of the transistor. The thicker oxide overlayer 23 and silicon nitride layer 24 provide insulation under the field plate 18. The grounded field plate 18 insulates the polysilicon 16 from the metal word lines and also provides a flat surface for the metal lines 14.

溝20とコンデンサ11はフイールド酸化物28の正方形の領
域内につくられる。フイールド酸化物28はその下にN⁺領
域29を有する。これは、酸化物17とビツト線路16の場合
と同様である。このN⁺領域29はアクセス トランジスタ
10のソースとして働き、そしてドレイン15からこのトラ
ンジスタのチヤンネル長だけ離れている。The trench 20 and the capacitor 11 are made in the square area of the field oxide 28. Field oxide 28 has an N ⁺ region 29 underneath. This is similar to the case of the oxide 17 and the bit line 16. This N ⁺ region 29 is an access transistor
It serves as the source of 10 and is separated from drain 15 by the length of this transistor's channel.

第１図から第５図までの図面に示されたセルの製造方法
は、第６図から第９図までの図面において説明されるで
あろう。シリコンの薄板は、その表面上に成長された厚
さ約1000Åの熱的シリコン酸化物23の層を有する。それ
から、この酸化物の上に、窒化シリコンの層24が沈着さ
れる。この酸化物・窒化物のサンドイツチ構造はフオト
リソグラフイツク段階によつてパターンにつくられ、ビ
ツト線路16のための露出した領域30と、コンデンサがつ
くられるべき領域31が作成される。イオン注入により、
N⁺領域32および33がつくられる。これらは、後で、N⁺ビ
ツト線路16とN⁺領域29をつくるであろう。The method of making the cell shown in the drawings of FIGS. 1-5 will be described in the drawings of FIGS. 6-9. The silicon slab has a layer of thermal silicon oxide 23 of about 1000Å thickness grown on its surface. Then, a layer 24 of silicon nitride is deposited on this oxide. This oxide-nitride sun-germany structure is patterned by a photolithographic step to create an exposed area 30 for the bit line 16 and an area 31 where the capacitor is to be created. By ion implantation,
N ⁺ regions 32 and 33 are created. These will later create N ⁺ bit lines 16 and N ⁺ regions 29.

第７図に示されているように、溝をつくるために、エツ
チング用マスク34が沈着される。このエツチング用マス
クは厚さ約8000Åのシリコン酸化物であつて、このシリ
コン酸化物は低圧化学的蒸気沈着法によつてつくられ
る。もしフオトレジストに対しシリコンの選択的エツチ
ングが十分に高度であるならば、フオトレジストを用い
ることもできる。溝20を定めるために、フオトリソグラ
フイにより、層34の中に穴35がつくられる。RIEのよう
な異方的エツチングを用いて、コンデンサ領域内に、溝
20が深さ約３ミクロンまで掘られる。実際には、用いら
れたエツチング工程に依存して、溝の底は上部と同じ幅
ではなく、底の方が少し狭い。したがつて、この溝は完
全な長方形ではなく、多少、円錐形になつている。Etching mask 34 is deposited to create the grooves, as shown in FIG. The etching mask is a silicon oxide having a thickness of about 8000Å, which is produced by a low pressure chemical vapor deposition method. If the selective etching of silicon is sufficiently high with respect to the photoresist, the photoresist can also be used. A hole 35 is created in layer 34 by photolithography to define groove 20. Anisotropic etching such as RIE is used to form trenches in the capacitor area.
20 is dug to a depth of about 3 microns. In practice, depending on the etching process used, the bottom of the groove is not as wide as the top, but rather a bit narrower at the bottom. Therefore, the groove is somewhat conical rather than perfectly rectangular.

本発明では、この溝エツチングは２段階工程である。第
7a図の拡大図に示されているように、最初のエツチング
は浅く行なわれる。このエツチングでは穴の中のシリコ
ンが除去されるが、また、マスク34の下の領域33もエツ
チングされて、穴を取り巻く領域36のところが少し除去
される。次に、蒸気中で熱的酸化が実行され、領域36の
中に酸化物36aが成長によつてつくられる。第7b図に示
されているように、この溝の中に酸化物37がまた成長す
るが、これはシリコンのドーピング量のために非常に薄
い。浅い溝の中のこの酸化物は掘り下げエツチングによ
つて除去される。領域36内の酸化物36aはマスク34の下
部がこれ以上エツチングされることを防止するエツチン
グ防止材料として働き、このために、エツチングにり溝
を所定の深さまで掘る工程を進めることができる。第１
図、第２図および第４図のリング36′のように完成した
時の構造体において、領域36が進行する範囲は極めてわ
ずかである。In the present invention, this groove etching is a two-step process. First
As shown in the enlarged view of Fig. 7a, the first etching is performed shallowly. While this etching removes the silicon in the holes, it also etches the area 33 under the mask 34, slightly removing the areas 36 surrounding the holes. Next, thermal oxidation is performed in steam, and oxide 36a is grown by growth in region 36. As shown in Figure 7b, oxide 37 also grows in this trench, but it is very thin due to the silicon doping. This oxide in the shallow trench is removed by drilling etching. The oxide 36a in the region 36 acts as an etching preventing material for preventing the lower portion of the mask 34 from being etched further, and therefore, the process of digging the etching groove to a predetermined depth can be performed. First
In the completed structure, such as ring 36 'of FIGS. 2, 2 and 4, the extent to which region 36 travels is very small.

HFのような従来の酸化物エツチング剤を用いることによ
り、この溝マスク34が除去される。このエツチング剤に
よるエツチングは窒化物24のところで停止するであろ
う。第８図に示されているように、次に、酸化物17およ
び28をN⁺領域32および33の上に成長させる。この酸化物
は、溝20の中の極くわずかにドープされたシリコンの上
よりもN⁺シリコンの上では、何倍も速く成長する。した
がつて、酸化物17および28の厚さは約4000Åであるが、
溝の中では約200Åの厚さしかない。この薄い酸化物が
溝の中に成長し、そして除去される。その後で、酸化物
21として再び成長させる。第９図に示されているよう
に、ポリシリコンの層が等方的工程により沈着される。
したがつて、このポリシリコンの層は、溝の側壁とこの
薄板の表面を、約2500Åのほぼ同じ厚さで被覆する。次
に、酸化物層26がこの薄板の表面全体をわたつて沈着さ
れ、この表面が平坦化し、また溝20が埋められる。この
酸化物26は、また、ワード線路を表面から隔離するであ
ろう。このポリシリコン・酸化物の積層体がフオトレジ
ストを用いてパターンにつくられ、フイールド プレー
ト18とコンデンサ プレート25がつくられる。すなわ
ち、穴19がトランジスタ10のためにあけられる。The groove mask 34 is removed by using a conventional oxide etching agent such as HF. Etching with this etching agent will stop at nitride 24. As shown in FIG. 8, oxides 17 and 28 are then grown over N ⁺ regions 32 and 33. This oxide grows many times faster on N ⁺ silicon than on the slightly lightly doped silicon in trench 20. Therefore, the thickness of oxides 17 and 28 is about 4000Å,
There is only about 200Å thickness in the groove. This thin oxide grows in the trench and is removed. Then the oxide
Grow again as 21. A layer of polysilicon is deposited by an isotropic process, as shown in FIG.
Therefore, this layer of polysilicon covers the trench sidewalls and the surface of the lamella with approximately the same thickness of about 2500Å. Next, an oxide layer 26 is deposited across the surface of the sheet, which surface is planarized and the trench 20 is filled. This oxide 26 will also isolate the word line from the surface. The polysilicon / oxide stack is patterned using photoresist to form the field plate 18 and the capacitor plate 25. That is, hole 19 is drilled for transistor 10.

第１図から第４図までの図面に再び戻ると、ゲート領域
の酸化物が除去され、そして酸化物22が成長により再び
つくられる。この時点において、穴19の周縁付近のポリ
シリコンの露出した端部の上に、熱的酸化物が成長され
る。それから、ワード線路がつくられる。このワード線
路の作成は、この薄板の表面全体にモリブデンの層を沈
着することにより、そしてそれをフオトリソグラフイに
よつてパターンに作ることによつて行なわれるが、その
際、ゲート13とワード線路14とがつくられる。この上表
面上に保護用被覆層（図示されていない）がつくられ、
そしてそれから、この被覆層がパターンにつくられて、
接合用パツドを露出させる。その後、この薄板が検査さ
れ、そして個個のバーに切断される。これらのバーは半
導体パツケージの中に取り付けられる。Returning again to Figures 1 to 4, the oxide in the gate region is removed and the oxide 22 is recreated by growth. At this point, thermal oxide is grown on the exposed edges of the polysilicon near the periphery of hole 19. Then the word line is created. The word line is made by depositing a layer of molybdenum over the surface of the sheet and by patterning it with photolithography, with the gate 13 and the word line. 14 and is made. A protective coating (not shown) is formed on this upper surface,
And then this cover layer was patterned
The bonding pad is exposed. The sheet is then inspected and cut into individual bars. These bars are mounted in a semiconductor package.

本発明は例示された実施例に基づいて説明されたけれど
も、この説明はそれに限定されることを意味するもので
はない。本明細書に基づけば、等業者にとつては、例示
された実施例にいろいろな変更を行なうこと、および他
の実施例の可能であることは明らかであろう。したがつ
て、このような変更実施例やその他の実施例は特許請求
の範囲内に入るものである。Although the present invention has been described with reference to illustrated embodiments, this description is not meant to be so limited. Based on the present specification, it will be apparent to those skilled in the art that various modifications can be made to the illustrated embodiment and that other embodiments are possible. Accordingly, such modified embodiments and other embodiments are within the scope of the claims.

〔発明の効果〕〔The invention's effect〕

本発明により、半導体基板上で占有する面積が極めて小
さいけれども十分な大きさの静電容量をもつたコンデン
サを、歩留りよくかつ高い信頼性をもつて製造すること
ができる。このことにより、基板上に極めて小形のダイ
ナミツク・メモリ・セルをうることができ、したがつて
極めて大きな集積度をうることができる。According to the present invention, it is possible to manufacture a capacitor having a sufficiently large capacitance while occupying an extremely small area on a semiconductor substrate, with high yield and high reliability. This makes it possible to obtain a very small dynamic memory cell on the substrate, and thus an extremely high degree of integration.

【図面の簡単な説明】[Brief description of drawings]

第１図は、本発明によるメモリ・セルを有する、半導体
ダイナミツク読み出し・書き込みメモリの中のメモリ・
セル アレイの極く一部分を拡大した平面図、 第２図は第１図の線２−２に沿つてとられた第１図のセ
ルの横断面図、 第３図は第１図の線３−３に沿つてとられた第１図のセ
ルの横断面図、 第４図は第１図の線４−４に沿つてとられた第１図のセ
ルの横断面図、 第５図は第１図から第４図までの図面のメモリ・セルの
概要電気回路図、 第６図から第９図までの図面は、製造の逐次の段階を示
した、第２図に対応した第１図のセルの横断面図。 〔符号の説明〕 10……アクセス・トランジスタ 11……コンデンサ 13……金属ゲート 14……ワード線路 16……ビツト線路 17,28……厚い熱的酸化物 18……フイールド・プレート 20……溝 29……N⁺領域 36′……熱的フイールド酸化物FIG. 1 shows a memory of a semiconductor dynamic read / write memory having a memory cell according to the present invention.
2 is a cross-sectional view of the cell of FIG. 1 taken along line 2-2 of FIG. 1; FIG. 3 is line 3 of FIG. 1; 3 is a cross-sectional view of the cell of FIG. 1 taken along line -3, FIG. 4 is a cross-sectional view of the cell of FIG. 1 taken along line 4-4 of FIG. 1, and FIG. A schematic electrical circuit diagram of the memory cell in the drawings of FIGS. 1 to 4, the drawings of FIGS. 6 to 9 showing the successive stages of manufacture, corresponding to FIG. Sectional view of the cell of FIG. [Explanation of symbols] 10 …… Access transistor 11 …… Capacitor 13 …… Metal gate 14 …… Word line 16 …… Bit line 17,28 …… Thick thermal oxide 18 …… Field plate 20 …… Groove 29 …… N ⁺ region 36 ′ …… Thermal field oxide

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロバート アール・ドアリング アメリカ合衆国テキサス州プラノ，モンテ イセロ サークル 2373 (72)発明者 グレゴリイ ジエイ・アームストロング アメリカ合衆国テキサス州ヒユーストン, クラブ クリーク 9803 (56)参考文献 特開 昭60−254768（ＪＰ，Ａ) 欧州特許出願公開66081（ＥＰ，Ａ) 欧州特許出願公開70426（ＥＰ，Ａ) ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Robert Earl Doring, Monte Isello Circle, Plano, Texas, United States 2373 (72) Inventor Gregory Giei Armstrong, Club Creek, Hyuseton, Texas 9803 (56) References Special Kai 60-254768 (JP, A) European patent application publication 66081 (EP, A) European patent application publication 70426 (EP, A)

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】半導体基板の１つの表面上にメモリ・セル
を作成する製造法であって、 ビット線路領域とコンデンサ領域を露出するためにパタ
ーンにつくられた酸化物マスクを前記表面上につくる段
階と、 前記ビット線路領域と前記コンデンサ領域の中の前記表
面の中へ不純物を注入する段階であって、それによって
強くドープされた領域がえられ、かつ、前記酸化物マス
クによって前記注入がマスク部分で妨げられる、前記注
入段階と、 前記表面の前記コンデンサ領域の一部分だけを露出する
ために前記表面をマスクする段階と、 その幅の寸法よりも大きな寸法の深さを有する溝をつく
るべき前記部分内の前記表面をエッチングする段階であ
って、前記強くドープされた領域のすぐ下の深さまでエ
ッチングする第１エッチング段階と、その後で行なわれ
る前記強くドープされた領域の中に挿入されかつ前記溝
を取り巻く熱的酸化物を成長させる段階と、その後でさ
らに行なわれる前記溝を完成した深さにするのになお残
っている部分をエッチングする第２エッチング段階とを
有する前記エッチング段階と、 熱的酸化物を成長させる段階であって、前記ビット線路
領域内と前記コンデンサ領域内との前記表面上に厚い熱
的酸化物を成長させ、そのさい前記不純物が前記熱的酸
化物の下に強くドープされた領域をつくり、前記溝の中
には前記強くドープされた領域の上の熱的酸化物の厚さ
よりもずっと小さな厚さの熱的酸化物を成長させる熱的
酸化物の前記成長段階と、 前記溝の中に広がっており絶縁体の被覆体によって前記
基板から絶縁された導電層を前記表面上につくる段階
と、 前記ビット線路領域と前記コンデンサ領域との間のチャ
ンネル領域内の前記導電層の中に穴をあける段階と、 前記表面上に導体を沈着し、かつ、前記導体をパターン
につくりそれにより前記表面内にあって前記ビット線路
領域に垂直であるワード線路の中でかつ前記穴の中にト
ランジスタ・ゲートを作る段階、とを有するメモリ・セ
ルの前記製造法。1. A method of making a memory cell on one surface of a semiconductor substrate, wherein a patterned oxide mask is formed on the surface to expose bit line regions and capacitor regions. Implanting an impurity into the surface in the bit line region and the capacitor region, whereby a heavily doped region is obtained, and the implant masks the implant. Interrupted by a portion, the implanting step, masking the surface to expose only a portion of the capacitor area of the surface, and forming a groove having a depth greater than its width dimension. Etching the surface in the portion, the first etching step etching to a depth just below the heavily doped region; A subsequent step of growing a thermal oxide which is inserted into the heavily doped region and surrounds the groove, and which is then left for further processing of the groove to the finished depth. A second etching step for etching a portion, and a step of growing a thermal oxide, wherein a thick thermal oxide is deposited on the surface in the bit line region and the capacitor region. When grown, the impurities create a heavily doped region below the thermal oxide, in the trench a thickness that is much less than the thickness of the thermal oxide above the heavily doped region. A step of growing a thermal oxide to grow a thermal oxide on the surface, and a step of forming a conductive layer on the surface that extends from the substrate and is insulated from the substrate by an insulator coating. Drilling a hole in the conductive layer in the channel region between the bit line region and the capacitor region, depositing a conductor on the surface and patterning the conductor thereby forming a surface in the surface. Forming a transistor gate in a word line that is perpendicular to the bit line region and in the hole.