JPH0721960B2 - テレビジョン信号の遅延装置 - Google Patents
テレビジョン信号の遅延装置Info
- Publication number
- JPH0721960B2 JPH0721960B2 JP58232586A JP23258683A JPH0721960B2 JP H0721960 B2 JPH0721960 B2 JP H0721960B2 JP 58232586 A JP58232586 A JP 58232586A JP 23258683 A JP23258683 A JP 23258683A JP H0721960 B2 JPH0721960 B2 JP H0721960B2
- Authority
- JP
- Japan
- Prior art keywords
- register
- charge
- television signal
- width
- source region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000000758 substrate Substances 0.000 claims description 14
- 239000004065 semiconductor Substances 0.000 claims description 10
- 239000010410 layer Substances 0.000 description 32
- 238000009792 diffusion process Methods 0.000 description 16
- 238000000034 method Methods 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 235000015067 sauces Nutrition 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
- G11C19/282—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements with charge storage in a depletion layer, i.e. charge coupled devices [CCD]
- G11C19/285—Peripheral circuits, e.g. for writing into the first stage; for reading-out of the last stage
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
- H01L27/1057—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components comprising charge coupled devices [CCD] or charge injection devices [CID]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/762—Charge transfer devices
- H01L29/765—Charge-coupled devices
- H01L29/768—Charge-coupled devices with field effect produced by an insulated gate
- H01L29/76808—Input structures
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Television Signal Processing For Recording (AREA)
- Processing Of Color Television Signals (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、信号電荷が転送されるCCD遅延線等のレジス
タを有する電荷結合装置により構成され、入力テレビジ
ョン信号の同期信号のピーク値を所望の電圧レベルにク
ランプするようにしたテレビジョン信号の遅延装置に関
する。
タを有する電荷結合装置により構成され、入力テレビジ
ョン信号の同期信号のピーク値を所望の電圧レベルにク
ランプするようにしたテレビジョン信号の遅延装置に関
する。
背景技術とその問題点 近年、テレビジヨン受像機等において、ビデオ信号等の
アナログ信号の遅延処理のために、CCD遅延線が多く用
いられている。このCCD遅延線においては、入力部に所
定の直流バイアス電圧を与えた状態で信号を入力するの
が通常である。
アナログ信号の遅延処理のために、CCD遅延線が多く用
いられている。このCCD遅延線においては、入力部に所
定の直流バイアス電圧を与えた状態で信号を入力するの
が通常である。
上述の直流バイアス電圧は、従来、遅延線の外部に設け
られているボリウム等により所定値に調節していた。し
かしながら、このような方法では、遅延線の入力部の温
度特性によつて、温度が変化するとバイアス電圧レベル
が変化してしまつたり、また所定のバイアス電圧レベル
に調節するために手間がかかる等の問題があつた。
られているボリウム等により所定値に調節していた。し
かしながら、このような方法では、遅延線の入力部の温
度特性によつて、温度が変化するとバイアス電圧レベル
が変化してしまつたり、また所定のバイアス電圧レベル
に調節するために手間がかかる等の問題があつた。
発明の目的 本発明は、上述の問題にかんがみ、直流バイアス電圧レ
ベルを所定値に自動調節することができると共に、温度
変化による直流バイアス電圧レベルの変化を防止するこ
とができ、さらに、簡単な構成により入力テレビジョン
信号の同期信号のピーク値を所望の電圧レベルに確実か
つ効果的にクランプすることができるテレビジョン信号
の遅延装置を提供することを目的とする。
ベルを所定値に自動調節することができると共に、温度
変化による直流バイアス電圧レベルの変化を防止するこ
とができ、さらに、簡単な構成により入力テレビジョン
信号の同期信号のピーク値を所望の電圧レベルに確実か
つ効果的にクランプすることができるテレビジョン信号
の遅延装置を提供することを目的とする。
発明の概要 本発明は、半導体基板と、テレビジョン信号が交流結合
されるソース領域を有し、上記半導体基板中に形成され
た第１のレジスタと、上記第１のレジスタとは実質的に
同一構造のソース領域を有し、上記半導体基板中に上記
第１のレジスタに対して並列的に配置された第２のレジ
スタと、上記第２のレジスタと実質的に同一の出力構造
と直流バイアスが供給されるソース領域とをそれぞれ有
し、上記半導体基板中に上記第１及び第２のレジスタに
対してそれぞれ並列的に配置された第３のレジスタと、
上記第１、第２及び第３のレジスタ上に絶縁層を介して
それぞれ形成され、これら第１、第２及び第３のレジス
タ中で電荷の蓄積または転送を行うための複数の電極
と、上記第２及び第３のレジスタからそれぞれ出力され
る電荷量の差を検出し、この差の電荷量に基づく帰還電
圧を上記第２のレジスタのソース領域に帰還して、上記
第２及び第３のレジスタ中をそれぞれ転送される電荷量
を実質的に等しく保つための調節手段とをそれぞれ具備
すると共に、上記第１のレジスタの上記ソース領域に上
記帰還電圧と実質的に同一の電圧が印加されるように構
成し、上記第３のレジスタの入力部の第１の幅を上記テ
レビジョン信号の最大振幅にほぼ対応しかつ上記第２の
レジスタの入力部の第２の幅よりも小さくてこの第２の
幅の1/2よりも大きい所望の値に設定し、上記テレビジ
ョン信号の同期信号のピーク値を上記第３のレジスタの
上記第１の幅に応じて設定される所望の電圧レベルにク
ランプするように構成したことを特徴とするテレビジョ
ン信号の遅延装置に係るものである。このように構成す
ることによつて、第１のレジスタの入力部に与えられる
直流バイアス電圧レベルを所定値に自動調節することが
できると共に、温度変化による直流バイアス電圧レベル
の変化を防止することができ、さらに、簡単な構成によ
り入力テレビジョン信号の同期信号のピーク値をダイナ
ミックレンジの中央に対応した電圧レベルよりも小さい
所望の電圧レベルに確実かつ効果的にクランプすること
ができる。
されるソース領域を有し、上記半導体基板中に形成され
た第１のレジスタと、上記第１のレジスタとは実質的に
同一構造のソース領域を有し、上記半導体基板中に上記
第１のレジスタに対して並列的に配置された第２のレジ
スタと、上記第２のレジスタと実質的に同一の出力構造
と直流バイアスが供給されるソース領域とをそれぞれ有
し、上記半導体基板中に上記第１及び第２のレジスタに
対してそれぞれ並列的に配置された第３のレジスタと、
上記第１、第２及び第３のレジスタ上に絶縁層を介して
それぞれ形成され、これら第１、第２及び第３のレジス
タ中で電荷の蓄積または転送を行うための複数の電極
と、上記第２及び第３のレジスタからそれぞれ出力され
る電荷量の差を検出し、この差の電荷量に基づく帰還電
圧を上記第２のレジスタのソース領域に帰還して、上記
第２及び第３のレジスタ中をそれぞれ転送される電荷量
を実質的に等しく保つための調節手段とをそれぞれ具備
すると共に、上記第１のレジスタの上記ソース領域に上
記帰還電圧と実質的に同一の電圧が印加されるように構
成し、上記第３のレジスタの入力部の第１の幅を上記テ
レビジョン信号の最大振幅にほぼ対応しかつ上記第２の
レジスタの入力部の第２の幅よりも小さくてこの第２の
幅の1/2よりも大きい所望の値に設定し、上記テレビジ
ョン信号の同期信号のピーク値を上記第３のレジスタの
上記第１の幅に応じて設定される所望の電圧レベルにク
ランプするように構成したことを特徴とするテレビジョ
ン信号の遅延装置に係るものである。このように構成す
ることによつて、第１のレジスタの入力部に与えられる
直流バイアス電圧レベルを所定値に自動調節することが
できると共に、温度変化による直流バイアス電圧レベル
の変化を防止することができ、さらに、簡単な構成によ
り入力テレビジョン信号の同期信号のピーク値をダイナ
ミックレンジの中央に対応した電圧レベルよりも小さい
所望の電圧レベルに確実かつ効果的にクランプすること
ができる。
実施例 以下、本発明を適用したテレビジョン信号の遅延装置の
実施例として、二相形式で動作する二層電極構造のｎチ
ヤネルBCCD（埋め込みチヤネルCCD）から成るCCD遅延線
を有する電荷結合装置により構成されたテレビジョン信
号の遅延装置につき、図面を参照しながら説明する。
実施例として、二相形式で動作する二層電極構造のｎチ
ヤネルBCCD（埋め込みチヤネルCCD）から成るCCD遅延線
を有する電荷結合装置により構成されたテレビジョン信
号の遅延装置につき、図面を参照しながら説明する。
第１図及び第２図は、上記電荷結合装置の原理を説明す
るためのものである。そして、これらの第１図及び第２
図に示す電荷結合装置においては、ｐ型シリコン基板
（１）中に、信号電荷が転送されかつ所定幅ａを有する
第１のレジスタ（２）（CCD遅延線）と、この第１のレ
ジスタ（２）と同一の幅ａと長さｌとを有する第２のレ
ジスタ（３）と、第２のレジスタ（３）と同じく長さｌ
を有する第３のレジスタ（４）とがそれぞれ形成されて
いる。なお第３のレジスタ（４）は、その入力側が長さ
l1に亘つて幅a/2を有し、またその出力側が長さl2に亘
つて幅ａを有している。また上記第１、第２及び第３の
レジスタ（２）（３）（４）は、上記ｐ型シリコン基板
（１）の表面に形成されているｎ層から成つている。
るためのものである。そして、これらの第１図及び第２
図に示す電荷結合装置においては、ｐ型シリコン基板
（１）中に、信号電荷が転送されかつ所定幅ａを有する
第１のレジスタ（２）（CCD遅延線）と、この第１のレ
ジスタ（２）と同一の幅ａと長さｌとを有する第２のレ
ジスタ（３）と、第２のレジスタ（３）と同じく長さｌ
を有する第３のレジスタ（４）とがそれぞれ形成されて
いる。なお第３のレジスタ（４）は、その入力側が長さ
l1に亘つて幅a/2を有し、またその出力側が長さl2に亘
つて幅ａを有している。また上記第１、第２及び第３の
レジスタ（２）（３）（４）は、上記ｐ型シリコン基板
（１）の表面に形成されているｎ層から成つている。
上記第１のレジスタ（２）の入力側の一端には、n+層か
ら成るソース領域（５）が形成されている。また上記第
１のレジスタ（２）上には、SiO2から成る絶縁層（６）
を介して、それぞれDOPOS（不純物をドーブした多結晶
シリコン）から成る第１及び第２の入力ゲート電極
（７）（８）と、第１層の多数の転送電極（９）及び第
２層の多数の転送電極（10）とが形成されている。なお
上記第１層及び第２層の転送電極（９）（10）並びに第
１及び第２の入力ゲート電極（７）（８）は、SiO2から
成る層間絶縁膜（11）によつて互いに電気的に絶縁され
ている。また上記第１及び第２の入力ゲート電極（７）
（８）は第２のレジスタ（３）上に迄延びて形成されて
いて、第２のレジスタ（３）の第１及び第２の入力ゲー
ト電極を兼用している。さらに上記第１層及び第２層の
転送電極（９）（10）は第２及び第３のレジスタ（３）
（４）上に迄延びて形成されていて、これらの第２及び
第３のレジスタ（３）（４）の第１層及び第２層の転送
電極を兼用している。
ら成るソース領域（５）が形成されている。また上記第
１のレジスタ（２）上には、SiO2から成る絶縁層（６）
を介して、それぞれDOPOS（不純物をドーブした多結晶
シリコン）から成る第１及び第２の入力ゲート電極
（７）（８）と、第１層の多数の転送電極（９）及び第
２層の多数の転送電極（10）とが形成されている。なお
上記第１層及び第２層の転送電極（９）（10）並びに第
１及び第２の入力ゲート電極（７）（８）は、SiO2から
成る層間絶縁膜（11）によつて互いに電気的に絶縁され
ている。また上記第１及び第２の入力ゲート電極（７）
（８）は第２のレジスタ（３）上に迄延びて形成されて
いて、第２のレジスタ（３）の第１及び第２の入力ゲー
ト電極を兼用している。さらに上記第１層及び第２層の
転送電極（９）（10）は第２及び第３のレジスタ（３）
（４）上に迄延びて形成されていて、これらの第２及び
第３のレジスタ（３）（４）の第１層及び第２層の転送
電極を兼用している。
また上記第２のレジスタ（３）の入力側の一端には、第
１のレジスタ（２）のソース領域（５）と同一のソース
領域（12）が、また他端にはn+層から成る浮動拡散領域
（13）がそれぞれ形成されている。さらに浮動拡散領域
（13）から所定間隔離れた部分のｐ型シリコン基板
（１）中にはプレチヤージドレイン領域（14）が形成さ
れている。また上記第２のレジスタ（３）上には、上記
第１及び第２の入力ゲート電極（７）（８）並びに第１
層及び第２層の転送電極（９）（10）に加えて、それぞ
れDOPOSから成る出力ゲート電極（15）及びプレチヤー
ジゲート電極（16）が形成されている。なおこれらの出
力ゲート電極（15）及びプレチヤージゲート電極（16）
は第３のレジスタ（４）上に迄延びて形成されていて、
第３のレジスタ（４）の出力ゲート電極及びプレチヤー
ジゲート電極を兼用している。
１のレジスタ（２）のソース領域（５）と同一のソース
領域（12）が、また他端にはn+層から成る浮動拡散領域
（13）がそれぞれ形成されている。さらに浮動拡散領域
（13）から所定間隔離れた部分のｐ型シリコン基板
（１）中にはプレチヤージドレイン領域（14）が形成さ
れている。また上記第２のレジスタ（３）上には、上記
第１及び第２の入力ゲート電極（７）（８）並びに第１
層及び第２層の転送電極（９）（10）に加えて、それぞ
れDOPOSから成る出力ゲート電極（15）及びプレチヤー
ジゲート電極（16）が形成されている。なおこれらの出
力ゲート電極（15）及びプレチヤージゲート電極（16）
は第３のレジスタ（４）上に迄延びて形成されていて、
第３のレジスタ（４）の出力ゲート電極及びプレチヤー
ジゲート電極を兼用している。
次に上記第３のレジスタ（４）の入力側の一端には、n+
層から成るソース領域（17）が、また他端には第２のレ
ジスタ（３）の浮動拡散領域（13）と同一の浮動拡散領
域（18）がそれぞれ形成されている。さらにこの浮動拡
散領域（18）から所定間隔離れて、第２のレジスタ
（３）のプレチヤージドレイン領域（14）と同一のプレ
チヤージドレイン領域（19）が形成されている。また上
記第３のレジスタ（４）上には、第１層及び第２層の転
送電極（９）（10）、出力ゲート電極（15）及びプレチ
ヤージゲート電極（16）に加えて、上記第１及び第２の
レジスタ（２）（３）の第１及び第２の入力ゲート電極
（７）（８）に対応する位置にDOPOSから成る第１層及
び第２層の転送電極（20）（21）が形成されている。
層から成るソース領域（17）が、また他端には第２のレ
ジスタ（３）の浮動拡散領域（13）と同一の浮動拡散領
域（18）がそれぞれ形成されている。さらにこの浮動拡
散領域（18）から所定間隔離れて、第２のレジスタ
（３）のプレチヤージドレイン領域（14）と同一のプレ
チヤージドレイン領域（19）が形成されている。また上
記第３のレジスタ（４）上には、第１層及び第２層の転
送電極（９）（10）、出力ゲート電極（15）及びプレチ
ヤージゲート電極（16）に加えて、上記第１及び第２の
レジスタ（２）（３）の第１及び第２の入力ゲート電極
（７）（８）に対応する位置にDOPOSから成る第１層及
び第２層の転送電極（20）（21）が形成されている。
なお第２及び第３のレジスタ（３）（４）のプレチヤー
ジドレイン領域（14）（19）は、浮動拡散領域（13）
（18）の電荷を後述のスイツチ（25）の開閉動作に関連
して蓄積するためのものであり、プレチヤージゲート電
極（16）によつて電荷の蓄積が制御される。
ジドレイン領域（14）（19）は、浮動拡散領域（13）
（18）の電荷を後述のスイツチ（25）の開閉動作に関連
して蓄積するためのものであり、プレチヤージゲート電
極（16）によつて電荷の蓄積が制御される。
また上記第２のレジスタ（３）の浮動拡散領域（13）
は、MOS FET（22）（23）から成るソース・ホロワ（2
4）及びMOS FET（図示せず）から成るスイツチ（25）を
介して、差動増幅器（26）のマイナス端子（26a）に接
続されている。同様に、第３のレジスタ（４）の浮動拡
散領域（18）は、MOS FET（27）（28）から成るソース
・ホロワ（29）及びMOS FET（図示せず）から成るスイ
ツチ（30）を介して、上記差動増幅器（26）のプラス端
子（26b）に接続されている。
は、MOS FET（22）（23）から成るソース・ホロワ（2
4）及びMOS FET（図示せず）から成るスイツチ（25）を
介して、差動増幅器（26）のマイナス端子（26a）に接
続されている。同様に、第３のレジスタ（４）の浮動拡
散領域（18）は、MOS FET（27）（28）から成るソース
・ホロワ（29）及びMOS FET（図示せず）から成るスイ
ツチ（30）を介して、上記差動増幅器（26）のプラス端
子（26b）に接続されている。
上記差動増幅器（26）の出力端子（26c）は、第２のレ
ジスタ（３）のソース領域（12）に接続されると共に、
抵抗（31）を介して第１のレジスタ（２）のソース領域
（５）に接続されている。またこのソース領域（５）に
は、コンデンサ（32）を介して信号源（33）が接続され
ているので、信号源（33）の出力は、コンデンサ（32）
により交流結合された入力信号として、ソース領域
（５）に供給される。なお抵抗（31）は、信号源（33）
を差動増幅器（26）及び第２のレジスタ（３）から分離
するためのものである。
ジスタ（３）のソース領域（12）に接続されると共に、
抵抗（31）を介して第１のレジスタ（２）のソース領域
（５）に接続されている。またこのソース領域（５）に
は、コンデンサ（32）を介して信号源（33）が接続され
ているので、信号源（33）の出力は、コンデンサ（32）
により交流結合された入力信号として、ソース領域
（５）に供給される。なお抵抗（31）は、信号源（33）
を差動増幅器（26）及び第２のレジスタ（３）から分離
するためのものである。
なお上記ソース・ホロワ（24）（29）、スイツチ（25）
（30）、差動増幅器（26）、抵抗（31）及びコンデンサ
（32）は、第１、第２及び第３のレジスタ（２）（３）
（４）等と同様にｐ型シリコン基板（１）上に形成され
ている。
（30）、差動増幅器（26）、抵抗（31）及びコンデンサ
（32）は、第１、第２及び第３のレジスタ（２）（３）
（４）等と同様にｐ型シリコン基板（１）上に形成され
ている。
次に上述のように構成された電荷結合装置の動作につき
説明する。なお以下においては、第３図に示すように、
第１のレジスタ（２）をダイナミツクレンジの中央
（V0）に直流バイアスする場合を考える。
説明する。なお以下においては、第３図に示すように、
第１のレジスタ（２）をダイナミツクレンジの中央
（V0）に直流バイアスする場合を考える。
第１図及び第２図において、第３のレジスタ（４）のソ
ース領域（17）に接続されている電源（34）の電圧を十
分大きくすることによつて、この第３のレジスタ（４）
にその最大取り扱い電荷量に等しい電荷を常時転送させ
ておく。なお電荷の転送は、第１層の転送電極（９）
（20）と第２層の転送電極（10）（21）とから成る対に
所定の二相の電圧（クロツクパルス電圧）φ１、φ２を
印加することによつて行われる。また電荷の転送方向
は、互いに対をなす上記第１層の転送電極（９）（20）
と上記第２層の転送電極（10）（21）との間に所定の電
位差（電池（35）で示す）を設けることによつてレジス
タに非対称なポテンシヤル井戸を形成することにより決
定されている。
ース領域（17）に接続されている電源（34）の電圧を十
分大きくすることによつて、この第３のレジスタ（４）
にその最大取り扱い電荷量に等しい電荷を常時転送させ
ておく。なお電荷の転送は、第１層の転送電極（９）
（20）と第２層の転送電極（10）（21）とから成る対に
所定の二相の電圧（クロツクパルス電圧）φ１、φ２を
印加することによつて行われる。また電荷の転送方向
は、互いに対をなす上記第１層の転送電極（９）（20）
と上記第２層の転送電極（10）（21）との間に所定の電
位差（電池（35）で示す）を設けることによつてレジス
タに非対称なポテンシヤル井戸を形成することにより決
定されている。
次に上述のようにして第３のレジスタ（４）中を転送さ
れて浮動拡散領域（18）に到達した電荷は、ソース・ホ
ロワ（29）によつて電圧に変換された後、スイツチ（3
0）によりサンプル・ホールドが行われる。このように
して、差動増幅器（26）のプラス端子（26b）に、第３
のレジスタ（４）の最大取り扱い電荷量に応じた大きさ
の電圧が供給される。ところで、電荷結合装置の動作開
始時においては、第２のレジスタ（３）には電荷が存在
しないため、差動増幅器（26）のマイナス端子（26a）
への供給電圧は０となる。そして、差動増幅器（26）の
出力端子（26c）から、プラス端子（26b）及びマイナス
端子（26a）にそれぞれ供給される電圧の差に応じた大
きさの帰還電圧が第２のレジスタ（３）のソース領域
（12）に供給されるので、この帰還電圧によつて上記ソ
ース領域（12）のポテンシヤル井戸は所定の深さにな
る。この状態で第１及び第２の入力ゲート電極（７）
（８）に所定のサンプリングパルス電圧V1、V2を印加す
れば、ソース領域（12）から、第１層及び第２層の転送
電極（９）（10）下の第２のレジスタ（３）中に電荷が
供給される。次いでこの電荷は上記第１層及び第２層の
転送電極（９）（10）によつて上記第２のレジスタ
（３）中を転送され、最終的に浮動拡散領域（13）に転
送される。なお第１層及び第２層の転送電極（９）（1
0）並びに出力ゲート電極（15）は第２のレジスタ
（３）と第３のレジスタ（４）とで共通であるため、第
２のレジスタ（３）の浮動拡散領域（13）に上記電荷が
転送されるタイミングと同一のタイミングで、第３のレ
ジスタ（４）の浮動拡散領域（18）にもこの第３のレジ
スタ（４）の最大取り扱い電荷量に等しい量の電荷が転
送される。
れて浮動拡散領域（18）に到達した電荷は、ソース・ホ
ロワ（29）によつて電圧に変換された後、スイツチ（3
0）によりサンプル・ホールドが行われる。このように
して、差動増幅器（26）のプラス端子（26b）に、第３
のレジスタ（４）の最大取り扱い電荷量に応じた大きさ
の電圧が供給される。ところで、電荷結合装置の動作開
始時においては、第２のレジスタ（３）には電荷が存在
しないため、差動増幅器（26）のマイナス端子（26a）
への供給電圧は０となる。そして、差動増幅器（26）の
出力端子（26c）から、プラス端子（26b）及びマイナス
端子（26a）にそれぞれ供給される電圧の差に応じた大
きさの帰還電圧が第２のレジスタ（３）のソース領域
（12）に供給されるので、この帰還電圧によつて上記ソ
ース領域（12）のポテンシヤル井戸は所定の深さにな
る。この状態で第１及び第２の入力ゲート電極（７）
（８）に所定のサンプリングパルス電圧V1、V2を印加す
れば、ソース領域（12）から、第１層及び第２層の転送
電極（９）（10）下の第２のレジスタ（３）中に電荷が
供給される。次いでこの電荷は上記第１層及び第２層の
転送電極（９）（10）によつて上記第２のレジスタ
（３）中を転送され、最終的に浮動拡散領域（13）に転
送される。なお第１層及び第２層の転送電極（９）（1
0）並びに出力ゲート電極（15）は第２のレジスタ
（３）と第３のレジスタ（４）とで共通であるため、第
２のレジスタ（３）の浮動拡散領域（13）に上記電荷が
転送されるタイミングと同一のタイミングで、第３のレ
ジスタ（４）の浮動拡散領域（18）にもこの第３のレジ
スタ（４）の最大取り扱い電荷量に等しい量の電荷が転
送される。
次に上述の第２のレジスタ（３）の浮動拡散領域（13）
と第３のレジスタ（４）の浮動拡散領域（18）とにそれ
ぞれ転送された上記電荷は、ソース・ホロワ（24）（2
9）によつてそれぞれ電圧に変換された後、同一のタイ
ミングでサンプル・ホールドが行われる。この結果、差
動増幅器（26）のマイナス端子（26a）には第２のレジ
スタ（３）中を転送されている電荷量に応じた大きさの
電圧が、またそのプラス端子（26b）には第３のレジス
タ（４）の最大取り扱い電荷量に応じた大きさの電圧が
それぞれ供給される。このようにして、差動増幅器（2
6）の出力端子（26c）から、上記マイナス端子（26a）
及びプラス端子（26b）にそれぞれ供給される電圧の差
に応じた大きさの帰還電圧が再び出力され、この出力さ
れた帰還電圧によつて第２のレジスタ（３）のソース領
域（12）のポテンシヤル井戸の深さが変えられる。この
結果、第２のレジスタ（３）中を転送される電荷量が再
び変化する。
と第３のレジスタ（４）の浮動拡散領域（18）とにそれ
ぞれ転送された上記電荷は、ソース・ホロワ（24）（2
9）によつてそれぞれ電圧に変換された後、同一のタイ
ミングでサンプル・ホールドが行われる。この結果、差
動増幅器（26）のマイナス端子（26a）には第２のレジ
スタ（３）中を転送されている電荷量に応じた大きさの
電圧が、またそのプラス端子（26b）には第３のレジス
タ（４）の最大取り扱い電荷量に応じた大きさの電圧が
それぞれ供給される。このようにして、差動増幅器（2
6）の出力端子（26c）から、上記マイナス端子（26a）
及びプラス端子（26b）にそれぞれ供給される電圧の差
に応じた大きさの帰還電圧が再び出力され、この出力さ
れた帰還電圧によつて第２のレジスタ（３）のソース領
域（12）のポテンシヤル井戸の深さが変えられる。この
結果、第２のレジスタ（３）中を転送される電荷量が再
び変化する。
このようにして、第２のレジスタ（３）中を転送される
電荷量が第３のレジスタ（４）中を転送される電荷量と
等しくなるように、差動増幅器（26）の出力端子（26
c）から帰還電圧が出力され、この帰還電圧が第２のレ
ジスタ（３）のソース領域（12）に供給されるようにな
つている。このため、定常状態においては第２のレジス
タ（３）中を転送される電荷量は常に第３のレジスタ
（４）中を転送されるその最大取り扱い電荷量と等しく
保たれる。
電荷量が第３のレジスタ（４）中を転送される電荷量と
等しくなるように、差動増幅器（26）の出力端子（26
c）から帰還電圧が出力され、この帰還電圧が第２のレ
ジスタ（３）のソース領域（12）に供給されるようにな
つている。このため、定常状態においては第２のレジス
タ（３）中を転送される電荷量は常に第３のレジスタ
（４）中を転送されるその最大取り扱い電荷量と等しく
保たれる。
ところで、上記第２のレジスタ（３）の幅は既述のよう
に第３のレジスタ（４）の入力側の部分の幅の２倍であ
るから、第２のレジスタ（３）の最大取り扱い電荷量は
第３のレジスタ（４）の最大取り扱い電荷量の２倍であ
る。このため、第２のレジスタ（３）は、その最大取り
扱い電荷量の1/2のバイアス条件で動作していることに
なる。そして、第１図及び第２図に示す原理例において
は、第１のレジスタ（２）の幅を第２のレジスタ（３）
の幅と等しくし、第１のレジスタ（２）のソース領域
（５）と第２のレジスタ（３）のソース領域（12）を同
一に構成しているばかりでなく、第１及び第２の入力ゲ
ート電極（７）（８）を共通にすることにより、第１の
レジスタ（２）と第２のレジスタ（３）とを同一の入力
構造にしているので、第１のレジスタ（２）もその最大
取り扱い電荷量の1/2のバイアス条件になつていること
になり、第３図に示すバイアス条件が実現されたことに
なる。従つて、信号源（33）により、第１のレジスタ
（２）のソース領域（５）にコンデンサ（32）を介して
正弦波入力信号を加えれば、第４図に示すように、ダイ
ナミツクレンジの1/2の点を中心として動作することが
わかる。
に第３のレジスタ（４）の入力側の部分の幅の２倍であ
るから、第２のレジスタ（３）の最大取り扱い電荷量は
第３のレジスタ（４）の最大取り扱い電荷量の２倍であ
る。このため、第２のレジスタ（３）は、その最大取り
扱い電荷量の1/2のバイアス条件で動作していることに
なる。そして、第１図及び第２図に示す原理例において
は、第１のレジスタ（２）の幅を第２のレジスタ（３）
の幅と等しくし、第１のレジスタ（２）のソース領域
（５）と第２のレジスタ（３）のソース領域（12）を同
一に構成しているばかりでなく、第１及び第２の入力ゲ
ート電極（７）（８）を共通にすることにより、第１の
レジスタ（２）と第２のレジスタ（３）とを同一の入力
構造にしているので、第１のレジスタ（２）もその最大
取り扱い電荷量の1/2のバイアス条件になつていること
になり、第３図に示すバイアス条件が実現されたことに
なる。従つて、信号源（33）により、第１のレジスタ
（２）のソース領域（５）にコンデンサ（32）を介して
正弦波入力信号を加えれば、第４図に示すように、ダイ
ナミツクレンジの1/2の点を中心として動作することが
わかる。
第１図及び第２図に示す原理例によれば、差動増幅器
（26）の作用によつて、第１のレジスタ（２）の直流バ
イアス電圧レベルを自動的にダイナミツクレンジの中央
に設定することができる。このため、バイアス電圧レベ
ルを調節するために従来のようにボリウムを用いる必要
が全くないばかりでなく、バイアス電圧レベルを調節す
ること自体が不要となる。また第１のレジスタ（２）と
第２のレジスタ（３）の入力構造を同一にすると共に、
第２のレジスタ（３）と第３のレジスタ（４）の出力構
造を同一にしているので、温度が変化した場合、第１の
レジスタ（２）の入力部及び第２のレジスタ（３）の入
力部は共に同一の影響を受け、また第２のレジスタ
（３）の出力部及び第３のレジスタ（４）の出力部も共
に同一の影響を受ける。このため、温度変化による第１
のレジスタ（２）の直流バイアス電圧レベルの変化を防
止することができる。
（26）の作用によつて、第１のレジスタ（２）の直流バ
イアス電圧レベルを自動的にダイナミツクレンジの中央
に設定することができる。このため、バイアス電圧レベ
ルを調節するために従来のようにボリウムを用いる必要
が全くないばかりでなく、バイアス電圧レベルを調節す
ること自体が不要となる。また第１のレジスタ（２）と
第２のレジスタ（３）の入力構造を同一にすると共に、
第２のレジスタ（３）と第３のレジスタ（４）の出力構
造を同一にしているので、温度が変化した場合、第１の
レジスタ（２）の入力部及び第２のレジスタ（３）の入
力部は共に同一の影響を受け、また第２のレジスタ
（３）の出力部及び第３のレジスタ（４）の出力部も共
に同一の影響を受ける。このため、温度変化による第１
のレジスタ（２）の直流バイアス電圧レベルの変化を防
止することができる。
また第１図及び第２図に示す原理例によれば、第２のレ
ジスタ（３）の幅を第３のレジスタ（４）の入力側の部
分の幅の２倍にすることによつて、バイアス点をダイナ
ミツクレンジの中央に設定している。そしてレジスタの
幅は、半導体装置の製造工程の露光工程において用いら
れるフオトマスクパターンによつて決めることができる
ので、バイアス電圧レベルを所定値に高精度かつ再現性
良く設定することができる。
ジスタ（３）の幅を第３のレジスタ（４）の入力側の部
分の幅の２倍にすることによつて、バイアス点をダイナ
ミツクレンジの中央に設定している。そしてレジスタの
幅は、半導体装置の製造工程の露光工程において用いら
れるフオトマスクパターンによつて決めることができる
ので、バイアス電圧レベルを所定値に高精度かつ再現性
良く設定することができる。
さらに第１図及び第２図に示す原理例においては、第
１、第２及び第３のレジスタ（２）（３）（４）を互い
に並列的に配置しているので、第１層及び第２層の転送
電極（９）（10）を第１、第２及び第３のレジスタ
（２）（３）（４）で共通に、また第１及び第２の入力
ゲート電極（７）（８）を第１及び第２のレジスタ
（２）（３）で共通に、さらに出力ゲート電極（15）及
びプレチヤージゲート電極（16）を第２及び第３のレジ
スタ（３）（４）で共通にすることができる。
１、第２及び第３のレジスタ（２）（３）（４）を互い
に並列的に配置しているので、第１層及び第２層の転送
電極（９）（10）を第１、第２及び第３のレジスタ
（２）（３）（４）で共通に、また第１及び第２の入力
ゲート電極（７）（８）を第１及び第２のレジスタ
（２）（３）で共通に、さらに出力ゲート電極（15）及
びプレチヤージゲート電極（16）を第２及び第３のレジ
スタ（３）（４）で共通にすることができる。
なお第１図及び第２図に示す原理例においては、第３の
レジスタ（４）の入力側の部分の幅をa/2（すなわち、
第２のレジスタ（３）の入力側の部分の幅の1/2の値）
とした。したがって、例えば、第５図に示すテレビジョ
ン信号を入力信号とした場合、このテレビジョン信号の
下側のピーク値（同期信号のピーク値）がダイナミック
レンジの中央に設定されているから、上記ピーク値はダ
イナミックレンジの中央に対応した電圧レベルにクラン
プされ、このために、上記ピーク値をこの電圧レベルよ
りも小さい所望の電圧レベルにクランプすることができ
ない。
レジスタ（４）の入力側の部分の幅をa/2（すなわち、
第２のレジスタ（３）の入力側の部分の幅の1/2の値）
とした。したがって、例えば、第５図に示すテレビジョ
ン信号を入力信号とした場合、このテレビジョン信号の
下側のピーク値（同期信号のピーク値）がダイナミック
レンジの中央に設定されているから、上記ピーク値はダ
イナミックレンジの中央に対応した電圧レベルにクラン
プされ、このために、上記ピーク値をこの電圧レベルよ
りも小さい所望の電圧レベルにクランプすることができ
ない。
本発明は、第１図及び第２図に示す原理例におけるこの
ような欠点を是正して、入力テレビジョン信号の同期信
号のピーク値をダイナミックレンジの中央に対応した電
圧レベルよりも小さい所望の電圧レベルにクランプし得
るようにするために、第３のレジスタ（４）の入力側の
部分の幅をａよりも小さくa/2よりも大きい所望の値に
設定している。したがって、本発明によれば、第３のレ
ジスタ（４）は、その入力側の部分の幅と第２のレジス
タ（３）の入力側の部分の幅ａとの比に応じて、第２の
レジスタ（３）の最大取り扱い電荷量よりも小さくこの
最大取り扱い電荷量の1/2の電荷量よりも大きい所望の
最大取り扱い電荷量を有することができるから、入力テ
レビジョン信号の同期信号のピーク値を第３のレジスタ
（４）の入力側の部分の幅に応じた所望の電圧レベルに
クランプすることができる。
ような欠点を是正して、入力テレビジョン信号の同期信
号のピーク値をダイナミックレンジの中央に対応した電
圧レベルよりも小さい所望の電圧レベルにクランプし得
るようにするために、第３のレジスタ（４）の入力側の
部分の幅をａよりも小さくa/2よりも大きい所望の値に
設定している。したがって、本発明によれば、第３のレ
ジスタ（４）は、その入力側の部分の幅と第２のレジス
タ（３）の入力側の部分の幅ａとの比に応じて、第２の
レジスタ（３）の最大取り扱い電荷量よりも小さくこの
最大取り扱い電荷量の1/2の電荷量よりも大きい所望の
最大取り扱い電荷量を有することができるから、入力テ
レビジョン信号の同期信号のピーク値を第３のレジスタ
（４）の入力側の部分の幅に応じた所望の電圧レベルに
クランプすることができる。
本発明の一実施例による電荷結合装置は、第１図及び第
２図に示す原理例において、第３のレジスタ（４）の入
力側の部分の幅を（3a）/4に選定したものである。した
がって、特開昭58-77376号公報の第５図に例示されてい
るような従来周知のクランプ回路を用いれば、第５図に
示すように、第１のレジスタ（２）のダイナミックレン
ジの3/4の点にバイアスされる。この場合には、入力テ
レビジョン信号の下側のピーク値（同期信号のピーク
値）をダイナミックレンジの3/4の点の電圧レベルにク
ランプすればよい。
２図に示す原理例において、第３のレジスタ（４）の入
力側の部分の幅を（3a）/4に選定したものである。した
がって、特開昭58-77376号公報の第５図に例示されてい
るような従来周知のクランプ回路を用いれば、第５図に
示すように、第１のレジスタ（２）のダイナミックレン
ジの3/4の点にバイアスされる。この場合には、入力テ
レビジョン信号の下側のピーク値（同期信号のピーク
値）をダイナミックレンジの3/4の点の電圧レベルにク
ランプすればよい。
なお上述の実施例（第１図及び第２図に示す原理例も同
じ）においては、第２及び第３のレジスタ（３）（４）
の浮動拡散領域（13）（18）に転送される電荷をソース
・ホロワ（24）（29）によつて電圧に変換後、差動増幅
器（26）によつてそれぞれの電圧を比較検出している
が、例えば次のようにしてもよい。即ち、第６図に示す
ように、第２及び第３のレジスタ（３）（４）上に絶縁
膜（６）を介してDOPOSから成る浮遊ゲート電極（36）
（37）をそれぞれ形成し、これらの浮遊ゲート電極（3
6）（37）をソース・ホロワ（24）（29）に接続するよ
うにしてもよい。なおこの場合には、第２及び第３のレ
ジスタ（３）（４）中を転送される電荷を上記浮遊ゲー
ト電極（36）（37）に生ずる鏡像電荷として検出するこ
とができる。またMOS FET（38）はリセツトスイツチで
あつて、このスイツチのオン・オフにより浮遊ゲート電
極（36）のポテンシヤルが制御される。なお浮遊ゲート
電極（36）（37）中の電荷をソース・ホロワ（24）（2
9）によつて電圧に変換後、差動増幅器（26）によつて
両電圧を比較検出することは上述の実施例と同様であ
る。
じ）においては、第２及び第３のレジスタ（３）（４）
の浮動拡散領域（13）（18）に転送される電荷をソース
・ホロワ（24）（29）によつて電圧に変換後、差動増幅
器（26）によつてそれぞれの電圧を比較検出している
が、例えば次のようにしてもよい。即ち、第６図に示す
ように、第２及び第３のレジスタ（３）（４）上に絶縁
膜（６）を介してDOPOSから成る浮遊ゲート電極（36）
（37）をそれぞれ形成し、これらの浮遊ゲート電極（3
6）（37）をソース・ホロワ（24）（29）に接続するよ
うにしてもよい。なおこの場合には、第２及び第３のレ
ジスタ（３）（４）中を転送される電荷を上記浮遊ゲー
ト電極（36）（37）に生ずる鏡像電荷として検出するこ
とができる。またMOS FET（38）はリセツトスイツチで
あつて、このスイツチのオン・オフにより浮遊ゲート電
極（36）のポテンシヤルが制御される。なお浮遊ゲート
電極（36）（37）中の電荷をソース・ホロワ（24）（2
9）によつて電圧に変換後、差動増幅器（26）によつて
両電圧を比較検出することは上述の実施例と同様であ
る。
さらに、例えば第７図に示すように、プレチヤージドレ
イン領域（14）（19）と電源VDDとの間に抵抗（39）（4
0）をそれぞれ接続し、この間の電圧降下を差動増幅器
（26）によつて比較検出するようにしてもよい。
イン領域（14）（19）と電源VDDとの間に抵抗（39）（4
0）をそれぞれ接続し、この間の電圧降下を差動増幅器
（26）によつて比較検出するようにしてもよい。
また上述の実施例においては、第１、第２及び第３のレ
ジスタ（２）（３）（４）にソース領域（５）（12）
（17）をそれぞれ形成し、これらのソース領域（５）
（12）（17）に電圧を印加することによつて信号を入力
する方法（ダイオード・カツトオフ法）を用いたが、他
の方法、例えば電位平衡法等を用いてもよい。なお差動
増幅器（26）の接続の仕方は、入力方式に応じて変えれ
ばよい。
ジスタ（２）（３）（４）にソース領域（５）（12）
（17）をそれぞれ形成し、これらのソース領域（５）
（12）（17）に電圧を印加することによつて信号を入力
する方法（ダイオード・カツトオフ法）を用いたが、他
の方法、例えば電位平衡法等を用いてもよい。なお差動
増幅器（26）の接続の仕方は、入力方式に応じて変えれ
ばよい。
応用例 上述の実施例においては、本発明を二相形式で動作する
二層電極構造のｎチヤネルBCCDから成るCCD遅延線を有
する電荷結合装置により構成されたテレビジョン信号の
遅延装置に適用した場合につき説明したが、表面チヤネ
ルCCDから成るCCD遅延線を有する電荷結合装置により構
成されたテレビジョン信号の遅延装置に対しても適用す
ることができることは勿論、三相またはそれよりも多相
の構成のCCD遅延線を有する電荷結合装置により構成さ
れたテレビジョン信号の遅延装置に対しても、また単層
電極構造または三層以上の多層の電極構造のCCD遅延線
を有する電荷結合装置により構成されたテレビジョン信
号の遅延装置にも適用することができる。
二層電極構造のｎチヤネルBCCDから成るCCD遅延線を有
する電荷結合装置により構成されたテレビジョン信号の
遅延装置に適用した場合につき説明したが、表面チヤネ
ルCCDから成るCCD遅延線を有する電荷結合装置により構
成されたテレビジョン信号の遅延装置に対しても適用す
ることができることは勿論、三相またはそれよりも多相
の構成のCCD遅延線を有する電荷結合装置により構成さ
れたテレビジョン信号の遅延装置に対しても、また単層
電極構造または三層以上の多層の電極構造のCCD遅延線
を有する電荷結合装置により構成されたテレビジョン信
号の遅延装置にも適用することができる。
発明の効果 本発明によれば、第１のレジスタの入力部に与えられる
直流バイアス電圧レベルを所定値に自動調節することが
できると共に、温度変化による直流バイアス電圧レベル
の変化を防止することができる。
直流バイアス電圧レベルを所定値に自動調節することが
できると共に、温度変化による直流バイアス電圧レベル
の変化を防止することができる。
また、第２のレジスタを第１のレジスタに対して並列的
に、第３のレジスタを第１及び第２のレジスタに対して
それぞれ並列的に半導体基板中にそれぞれ形成している
ので、第１、第２及び第３のレジスタのうちの２つまた
は３つのレジスタの転送電極及び入出力ゲート電極等を
共通にすることができる。
に、第３のレジスタを第１及び第２のレジスタに対して
それぞれ並列的に半導体基板中にそれぞれ形成している
ので、第１、第２及び第３のレジスタのうちの２つまた
は３つのレジスタの転送電極及び入出力ゲート電極等を
共通にすることができる。
また、第３のレジスタの入力部の第１の幅を第２のレジ
スタの入力部の第２の幅よりも小さくてこの第２の幅の
1/2よりも大きい所望の値に設定し、上記テレビジョン
信号の同期信号のピーク値を上記第１の幅に応じて設定
される所望の電圧レベルにクランプするようにしたの
で、簡単な構成によりテレビジョン信号の同期信号のピ
ーク値をダイナミックレンジの中央に対応した電圧レベ
ルよりも小さい所望の電圧レベルに確実かつ効果的にク
ランプすることができ、しかも、この場合、上記第１の
幅をテレビジョン信号の最大振幅にほゞ対応させるよう
にしたので、第５図に示すように、クランプされるテレ
ビジョン信号の最大振幅を上記所望の電圧レベルとダイ
ナミックレンジの上限との間隔にほゞ対応させることが
でき、このために、テレビジョン信号を歪を生じさせる
ことなく、できるだけ高振幅で第１のレジスタ中を伝送
させることができる。
スタの入力部の第２の幅よりも小さくてこの第２の幅の
1/2よりも大きい所望の値に設定し、上記テレビジョン
信号の同期信号のピーク値を上記第１の幅に応じて設定
される所望の電圧レベルにクランプするようにしたの
で、簡単な構成によりテレビジョン信号の同期信号のピ
ーク値をダイナミックレンジの中央に対応した電圧レベ
ルよりも小さい所望の電圧レベルに確実かつ効果的にク
ランプすることができ、しかも、この場合、上記第１の
幅をテレビジョン信号の最大振幅にほゞ対応させるよう
にしたので、第５図に示すように、クランプされるテレ
ビジョン信号の最大振幅を上記所望の電圧レベルとダイ
ナミックレンジの上限との間隔にほゞ対応させることが
でき、このために、テレビジョン信号を歪を生じさせる
ことなく、できるだけ高振幅で第１のレジスタ中を伝送
させることができる。
第１図は本発明を適用したテレビジョン信号の遅延装置
を構成する電荷結合装置の原理を説明するための二相形
式で動作する二層電極構造のｎチヤネルBCCDから成るCC
D遅延線を有する電荷結合装置の断面図、第２図は第１
図に示す電荷結合装置の平面図、第３図及び第４図は第
１図及び第２図に示す原理例におけるCCD遅延線の入出
力伝達特性を示すグラフ、第５図は本発明の一実施例に
おけるCCD遅延線の入出力伝達特性を示すグラフ、第６
図及び第７図は電荷検出方式の別の実施例を説明するた
めの第１図と同様な断面図である。 なお図面に用いた符号において、 （１）……ｐ型シリコン基板 （２）……第１のレジスタ （３）……第２のレジスタ （４）……第３のレジスタ （６）……絶縁層 （７）……第１の入力ゲート電極 （８）……第２の入力ゲート電極 （９）（20）……第１層の転送電極 （10）（21）……第２層の転送電極 （13）（18）……浮動拡散領域 （26）……差動増幅器（調節手段） （33）……信号源 である。
を構成する電荷結合装置の原理を説明するための二相形
式で動作する二層電極構造のｎチヤネルBCCDから成るCC
D遅延線を有する電荷結合装置の断面図、第２図は第１
図に示す電荷結合装置の平面図、第３図及び第４図は第
１図及び第２図に示す原理例におけるCCD遅延線の入出
力伝達特性を示すグラフ、第５図は本発明の一実施例に
おけるCCD遅延線の入出力伝達特性を示すグラフ、第６
図及び第７図は電荷検出方式の別の実施例を説明するた
めの第１図と同様な断面図である。 なお図面に用いた符号において、 （１）……ｐ型シリコン基板 （２）……第１のレジスタ （３）……第２のレジスタ （４）……第３のレジスタ （６）……絶縁層 （７）……第１の入力ゲート電極 （８）……第２の入力ゲート電極 （９）（20）……第１層の転送電極 （10）（21）……第２層の転送電極 （13）（18）……浮動拡散領域 （26）……差動増幅器（調節手段） （33）……信号源 である。
Claims (1)
- 【請求項１】半導体基板と、 テレビジョン信号が交流結合されるソース領域を有し、
上記半導体基板中に形成された第１のレジスタと、 上記第１のレジスタとは実質的に同一構造のソース領域
を有し、上記半導体基板中に上記第１のレジスタに対し
て並列的に配置された第２のレジスタと、 上記第２のレジスタと実質的に同一の出力構造と直流バ
イアスが供給されるソース領域とをそれぞれ有し、上記
半導体基板中に上記第１及び第２のレジスタに対してそ
れぞれ並列的に配置された第３のレジスタと、 上記第１、第２及び第３のレジスタ上に絶縁層を介して
それぞれ形成され、これら第１、第２及び第３のレジス
タ中で電荷の蓄積または転送を行うための複数の電極
と、 上記第２及び第３のレジスタからそれぞれ出力される電
荷量の差を検出し、この差の電荷量に基づく帰還電圧を
上記第２のレジスタのソース領域に帰還して、上記第２
及び第３のレジスタ中をそれぞれ転送される電荷量を実
質的に等しく保つための調節手段とをそれぞれ具備する
と共に、 上記第１のレジスタの上記ソース領域に上記帰還電圧と
実質的に同一の電圧が印加されるように構成し、 上記第３のレジスタの入力部の第１の幅を上記テレビジ
ョン信号の最大振幅にほぼ対応しかつ上記第２のレジス
タの入力部の第２の幅よりも小さくてこの第２の幅の1/
2よりも大きい所望の値に設定し、 上記テレビジョン信号の同期信号のピーク値を上記第３
のレジスタの上記第１の幅に応じて設定される所望の電
圧レベルにクランプするように構成したことを特徴とす
るテレビジョン信号の遅延装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58232586A JPH0721960B2 (ja) | 1983-12-09 | 1983-12-09 | テレビジョン信号の遅延装置 |
| CA000469477A CA1234917A (en) | 1983-12-09 | 1984-12-06 | Input structure for charge coupled devices with controllable input bias |
| DE8484114928T DE3484190D1 (de) | 1983-12-09 | 1984-12-07 | Ladungsgekoppeltes bauelement mit steuerbarer gleichstrom-eingangsspannung. |
| EP19840114928 EP0147697B1 (en) | 1983-12-09 | 1984-12-07 | Charge coupled device with controllable input bias |
| US07/102,432 US5029189A (en) | 1983-12-09 | 1987-09-29 | Input structure for charge coupled devices with controllable input bias |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58232586A JPH0721960B2 (ja) | 1983-12-09 | 1983-12-09 | テレビジョン信号の遅延装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60124097A JPS60124097A (ja) | 1985-07-02 |
| JPH0721960B2 true JPH0721960B2 (ja) | 1995-03-08 |
Family
ID=16941676
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58232586A Expired - Lifetime JPH0721960B2 (ja) | 1983-12-09 | 1983-12-09 | テレビジョン信号の遅延装置 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0147697B1 (ja) |
| JP (1) | JPH0721960B2 (ja) |
| CA (1) | CA1234917A (ja) |
| DE (1) | DE3484190D1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5086440A (en) * | 1989-04-18 | 1992-02-04 | Sony Corporation | Charge coupled device with enhanced input structure |
| GB2197556B (en) * | 1986-10-01 | 1990-08-29 | Sony Corp | Charge coupled devices |
| US5210777A (en) * | 1989-04-17 | 1993-05-11 | Sony Corporation | Charge coupled device having switched inverting and non-inverting input signal paths, input biassing circuit and temperature compensation |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4139784A (en) * | 1977-08-02 | 1979-02-13 | Rca Corporation | CCD Input circuits |
| JPH041960A (ja) * | 1990-04-18 | 1992-01-07 | Matsushita Electric Ind Co Ltd | テープレコーダのブレーキ機構 |
-
1983
- 1983-12-09 JP JP58232586A patent/JPH0721960B2/ja not_active Expired - Lifetime
-
1984
- 1984-12-06 CA CA000469477A patent/CA1234917A/en not_active Expired
- 1984-12-07 DE DE8484114928T patent/DE3484190D1/de not_active Expired - Lifetime
- 1984-12-07 EP EP19840114928 patent/EP0147697B1/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| EP0147697A3 (en) | 1987-04-15 |
| JPS60124097A (ja) | 1985-07-02 |
| CA1234917A (en) | 1988-04-05 |
| EP0147697B1 (en) | 1991-02-27 |
| EP0147697A2 (en) | 1985-07-10 |
| DE3484190D1 (de) | 1991-04-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4686648A (en) | Charge coupled device differencer | |
| US4993053A (en) | Charge transfer device provided with an improved output stage | |
| JPS6215960B2 (ja) | ||
| EP0324456B1 (en) | An output circuit of a charge transfer device | |
| JPS63120465A (ja) | 電荷転送装置 | |
| US4616249A (en) | Solid state image pick-up element of static induction transistor type | |
| JPH04298176A (ja) | 固体撮像装置 | |
| US4132903A (en) | CCD output circuit using thin film transistor | |
| JPH0721960B2 (ja) | テレビジョン信号の遅延装置 | |
| US5029189A (en) | Input structure for charge coupled devices with controllable input bias | |
| US4075514A (en) | Sensing circuit for semiconductor charge transfer devices | |
| US4584697A (en) | Four-phase charge-coupled device having an oversized electrode | |
| JP2864553B2 (ja) | Ｃｃｄ遅延装置 | |
| JPS6112408B2 (ja) | ||
| JP3208829B2 (ja) | 電荷結合装置 | |
| JP2513190B2 (ja) | 電荷結合装置 | |
| JP2569501B2 (ja) | 電荷結合装置 | |
| US4028715A (en) | Use of floating diffusion for low-noise electrical inputs in CCD's | |
| US5086440A (en) | Charge coupled device with enhanced input structure | |
| US4245199A (en) | Semiconductor CCD transversal filter with controllable threshold level | |
| JP2540060B2 (ja) | Ｃｃｄ遅延線 | |
| US4140923A (en) | Charge transfer output circuits | |
| JP4536234B2 (ja) | 電荷結合素子 | |
| JPH02122668A (ja) | 固体撮像装置 | |
| JPH0427697B2 (ja) |