JPH0721239A - デザインルールチェック実行装置 - Google Patents
デザインルールチェック実行装置Info
- Publication number
- JPH0721239A JPH0721239A JP5150734A JP15073493A JPH0721239A JP H0721239 A JPH0721239 A JP H0721239A JP 5150734 A JP5150734 A JP 5150734A JP 15073493 A JP15073493 A JP 15073493A JP H0721239 A JPH0721239 A JP H0721239A
- Authority
- JP
- Japan
- Prior art keywords
- layout
- verification
- data
- rule file
- check
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 集積回路の大規模レイアウト設計データに対
するレイアウト検証の実行時間を短縮する。 【構成】 レイアウト検証のデザイン・ルールのチェッ
ク項目をあらかじめいくつかの互いに独立な項目グルー
プに分割し、その項目グループごとにレイアウト検証を
行う。 【効果】 従来のレイアウト検証実行プログラムを改造
することなく、レイアウト検証の実行時間をチェック項
目の分割数に反比例して短縮させることができる。
するレイアウト検証の実行時間を短縮する。 【構成】 レイアウト検証のデザイン・ルールのチェッ
ク項目をあらかじめいくつかの互いに独立な項目グルー
プに分割し、その項目グループごとにレイアウト検証を
行う。 【効果】 従来のレイアウト検証実行プログラムを改造
することなく、レイアウト検証の実行時間をチェック項
目の分割数に反比例して短縮させることができる。
Description
【０００１】
【産業上の利用分野】本発明は、集積回路の大規模レイ
アウト設計データに対するレイアウト検証に利用する。
本発明は、複雑かつ多量のデザイン・ルール・チェック
のチェック項目をあらかじめいくつかの互いに独立なグ
ループに分割し、その項目グループ毎に処理を行い高速
にレイアウト検証を実行することができるデザインルー
ルチェック実行装置に関する。
アウト設計データに対するレイアウト検証に利用する。
本発明は、複雑かつ多量のデザイン・ルール・チェック
のチェック項目をあらかじめいくつかの互いに独立なグ
ループに分割し、その項目グループ毎に処理を行い高速
にレイアウト検証を実行することができるデザインルー
ルチェック実行装置に関する。
【０００２】
【従来の技術】近年の集積回路の大規模化、高密度化に
伴い、レイアウト設計データのレイアウト検証は一度に
大量の図形データを扱わねばならず、その処理時間は増
加の一途をたどっている。このため、レイアウト検証を
より高速で行う方法が従来より検討されてきた。
伴い、レイアウト設計データのレイアウト検証は一度に
大量の図形データを扱わねばならず、その処理時間は増
加の一途をたどっている。このため、レイアウト検証を
より高速で行う方法が従来より検討されてきた。
【０００３】図７は従来例におけるレイアウト設計デー
タを領域分割することによってレイアウト検証を並列処
理する場合の処理動作の流れを示すフローチャートであ
る。
タを領域分割することによってレイアウト検証を並列処
理する場合の処理動作の流れを示すフローチャートであ
る。
【０００４】まず、レイアウト設計データに対して、領
域分割処理を行い（ステップ１）、データをいくつかの
領域に分割し、この分割されたそれぞれの領域のデータ
を入力としてデザイン・ルールのチェック項目が記述さ
れたルール・ファイルの項目に従ってレイアウト検証を
並列に行う（ステップ２）。次いで、それぞれの検証結
果が出力されたときに、各検証結果のエラーデータを合
成し（ステップ３）、レイアウト設計データ全体に対応
するひとつの結果データを得る。この例の場合、各検証
処理は、各入力データが分割されて小さくなっているの
で処理時間は短縮され、全体の処理時間は高速化される
（特開平２−１２５３６９号公報参照）。
域分割処理を行い（ステップ１）、データをいくつかの
領域に分割し、この分割されたそれぞれの領域のデータ
を入力としてデザイン・ルールのチェック項目が記述さ
れたルール・ファイルの項目に従ってレイアウト検証を
並列に行う（ステップ２）。次いで、それぞれの検証結
果が出力されたときに、各検証結果のエラーデータを合
成し（ステップ３）、レイアウト設計データ全体に対応
するひとつの結果データを得る。この例の場合、各検証
処理は、各入力データが分割されて小さくなっているの
で処理時間は短縮され、全体の処理時間は高速化される
（特開平２−１２５３６９号公報参照）。
【０００５】図８は従来例におけるレイアウト設計デー
タのレイヤーをあらかじめ指定しチェック項目を限定し
て検証を行う場合の処理動作の流れを示すフローチャー
トである。
タのレイヤーをあらかじめ指定しチェック項目を限定し
て検証を行う場合の処理動作の流れを示すフローチャー
トである。
【０００６】レイアウト設計データの全レイヤーのう
ち、チェックしたいレイヤーをいくつかあらかじめ指定
し（ステップ１）、そのレイヤーのチェックに必要なチ
ェック項目をルール・ファイルから選択して厳選チェッ
ク項目を出力し（ステップ２）、このチェック項目だけ
についてレイアウト検証を実行する（ステップ３）。こ
の例の場合も処理時間が短縮され、検証結果のデータ量
が減るため検証結果確認作業を容易に行うことができる
（特開平３−７７３４６号公報参照）。
ち、チェックしたいレイヤーをいくつかあらかじめ指定
し（ステップ１）、そのレイヤーのチェックに必要なチ
ェック項目をルール・ファイルから選択して厳選チェッ
ク項目を出力し（ステップ２）、このチェック項目だけ
についてレイアウト検証を実行する（ステップ３）。こ
の例の場合も処理時間が短縮され、検証結果のデータ量
が減るため検証結果確認作業を容易に行うことができる
（特開平３−７７３４６号公報参照）。
【０００７】
【発明が解決しようとする課題】このように従来の方式
では、入力されるデータを小さく限定していることから
レイアウト検証実行時間を短縮することができるが、領
域分割による方式は、個々の領域に対して通常のレイア
ウト検証処理を行った場合に、領域の境界線周辺のレイ
アウトデータで二つの領域に分断されてしまったデータ
に関してはチェックすることができず、これを解消する
ためにはレイアウト検証実行プログラム側でこの領域境
界周辺のデータ処理に関して特別な処置を施す必要があ
り、この場合、エラーの見逃しが生じ易くなり、プログ
ラム改造の煩わしさを伴う問題がある。
では、入力されるデータを小さく限定していることから
レイアウト検証実行時間を短縮することができるが、領
域分割による方式は、個々の領域に対して通常のレイア
ウト検証処理を行った場合に、領域の境界線周辺のレイ
アウトデータで二つの領域に分断されてしまったデータ
に関してはチェックすることができず、これを解消する
ためにはレイアウト検証実行プログラム側でこの領域境
界周辺のデータ処理に関して特別な処置を施す必要があ
り、この場合、エラーの見逃しが生じ易くなり、プログ
ラム改造の煩わしさを伴う問題がある。
【０００８】また、レイヤー指定の方式は、チェックを
かけるレイヤーを幾つかに絞ることが実行時間短縮の前
提となっているために、多くのレイヤーに係わる複雑な
チェックを実行したい場合には、ほとんど効果がなく、
したがって大規模化する集積回路のレイアウト設計デー
タの検証には適さない問題がある。
かけるレイヤーを幾つかに絞ることが実行時間短縮の前
提となっているために、多くのレイヤーに係わる複雑な
チェックを実行したい場合には、ほとんど効果がなく、
したがって大規模化する集積回路のレイアウト設計デー
タの検証には適さない問題がある。
【０００９】本発明はこのような問題を解決するもの
で、従来のレイアウト検証実行プログラムを改造するこ
となく効率よく、かつ正確に検証を行うことができる装
置を提供することを目的とする。
で、従来のレイアウト検証実行プログラムを改造するこ
となく効率よく、かつ正確に検証を行うことができる装
置を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明は、処理の種類お
よび処理に使う層の組合せで表現されたチェック項目が
記録されたルール・ファイルと、入力された被検査デー
タが記録されたレイアウトデータと、前記ルール・ファ
イルから読出されたチェック項目の命令にしたがって前
記レイアウトデータから対応する層のデータを選択する
レイヤー選択処理手段と、このレイヤー選択処理手段で
選択されたデータについてレイアウト検証を実行するレ
イアウト検証手段とを備えたデザインルールチェック実
行装置において、前記ルール・ファイル、前記レイアウ
トデータ、前記レイヤー選択処理手段、および前記レイ
アウト検証手段は複数ｎ系列が並列的に設けられ、全部
のチェック項目が記録された一つの基本ルール・ファイ
ルから前記複数ｎ系列の各ルール・ファイルに対して、
そのチェック項目を前記レイアウト検証の実行に先立っ
て互いに独立に処理できるグループ毎に分割して分配す
る手段を備え、前記レイアウト検証を複数ｎ系列にわた
り同時平行的に実行する手段を備えたことを特徴とす
る。
よび処理に使う層の組合せで表現されたチェック項目が
記録されたルール・ファイルと、入力された被検査デー
タが記録されたレイアウトデータと、前記ルール・ファ
イルから読出されたチェック項目の命令にしたがって前
記レイアウトデータから対応する層のデータを選択する
レイヤー選択処理手段と、このレイヤー選択処理手段で
選択されたデータについてレイアウト検証を実行するレ
イアウト検証手段とを備えたデザインルールチェック実
行装置において、前記ルール・ファイル、前記レイアウ
トデータ、前記レイヤー選択処理手段、および前記レイ
アウト検証手段は複数ｎ系列が並列的に設けられ、全部
のチェック項目が記録された一つの基本ルール・ファイ
ルから前記複数ｎ系列の各ルール・ファイルに対して、
そのチェック項目を前記レイアウト検証の実行に先立っ
て互いに独立に処理できるグループ毎に分割して分配す
る手段を備え、前記レイアウト検証を複数ｎ系列にわた
り同時平行的に実行する手段を備えたことを特徴とす
る。
【００１１】前記複数ｎ系列のレイアウト検証手段の検
証結果を合成する結果合成処理手段を備え、前記複数ｎ
系列のレイアウト検証手段の検証結果をそれぞれ個別に
蓄積するｎ系列の検証結果ファイルを備えることが望ま
しい。
証結果を合成する結果合成処理手段を備え、前記複数ｎ
系列のレイアウト検証手段の検証結果をそれぞれ個別に
蓄積するｎ系列の検証結果ファイルを備えることが望ま
しい。
【００１２】
【作用】処理の種類および処理に使う層の組み合わせで
チェック項目が表現されている入力ルール・ファイルか
ら層のつながりのあるものをまとめ、複数のグループと
して互いに独立した分割ルール・ファイルに取り出す。
この分割ルール・ファイルの内容とレイアウト設計デー
タとを入力してレイヤー選択処理を行い、レイアウト設
計データに存在するレイヤーのうち分割ルールファイル
に登場する入力レイヤーをあらかじめレイアウト検証処
理対象として取り出し、デザイン・ルール・チェックを
行いそれぞれ独立にレイアウト検証を実行する。各検証
処理がすべて終了し出力されたエラーデータの合成処理
を行い、複数ファイルのデータを一つにまとめる。
チェック項目が表現されている入力ルール・ファイルか
ら層のつながりのあるものをまとめ、複数のグループと
して互いに独立した分割ルール・ファイルに取り出す。
この分割ルール・ファイルの内容とレイアウト設計デー
タとを入力してレイヤー選択処理を行い、レイアウト設
計データに存在するレイヤーのうち分割ルールファイル
に登場する入力レイヤーをあらかじめレイアウト検証処
理対象として取り出し、デザイン・ルール・チェックを
行いそれぞれ独立にレイアウト検証を実行する。各検証
処理がすべて終了し出力されたエラーデータの合成処理
を行い、複数ファイルのデータを一つにまとめる。
【００１３】これにより、従来のレイアウト検証実行プ
ログラムを改造することなく、実行時間を短縮して効率
よくレイアウト検証を行うことができ、分割によるエラ
ー見逃しのない正しい検証結果を得ることができる。
ログラムを改造することなく、実行時間を短縮して効率
よくレイアウト検証を行うことができ、分割によるエラ
ー見逃しのない正しい検証結果を得ることができる。
【００１４】
【実施例】次に、本発明実施例を図面に基づいて説明す
る。
る。
【００１５】（第一実施例）図１は本発明第一実施例の
構成を示すブロック図、図２は本発明第一実施例におけ
るルール・ファイルの内容を示す図、図３は本発明第一
実施例における分割ルール・ファイルの内容を示す図で
ある。
構成を示すブロック図、図２は本発明第一実施例におけ
るルール・ファイルの内容を示す図、図３は本発明第一
実施例における分割ルール・ファイルの内容を示す図で
ある。
【００１６】本発明第一実施例は、処理の種類および処
理に使う層の組合せで表現されたチェック項目が記録さ
れたルール・ファイル１１と、入力された被検査データ
が記録されたレイアウトデータ１２と、ルール・ファイ
ル１１からチェック項目を取り込み集積回路の各層のつ
ながりのあるものをまとめて互いに独立したチェック項
目のグループとして分割ルール・ファイル１４に一時格
納する項目分割処理手段１と、ルール・ファイル１１か
ら読出されたチェック項目の命令にしたがってレイアウ
トデータ１２から対応する層のデータを選択するレイヤ
ー選択処理手段２と、このレイヤー選択処理手段２で選
択されたデータについてレイアウト検証を実行するレイ
アウト検証手段３とを備え、さらに、本発明の特徴とし
て、ルール・ファイル１１、レイアウトデータ１２、レ
イヤー選択処理手段２、およびレイアウト検証手段３は
複数ｎ系列が並列的に設けられ、全部のチェック項目が
記録された一つの基本ルール・ファイルから前記複数ｎ
系列の各ルール・ファイル１１に対して、そのチェック
項目を前記レイアウト検証の実行に先立って互いに独立
に処理できるグループ毎に分割して分配する手段を備
え、前記レイアウト検証を複数ｎ系列にわたり同時平行
的に実行する手段を備える。
理に使う層の組合せで表現されたチェック項目が記録さ
れたルール・ファイル１１と、入力された被検査データ
が記録されたレイアウトデータ１２と、ルール・ファイ
ル１１からチェック項目を取り込み集積回路の各層のつ
ながりのあるものをまとめて互いに独立したチェック項
目のグループとして分割ルール・ファイル１４に一時格
納する項目分割処理手段１と、ルール・ファイル１１か
ら読出されたチェック項目の命令にしたがってレイアウ
トデータ１２から対応する層のデータを選択するレイヤ
ー選択処理手段２と、このレイヤー選択処理手段２で選
択されたデータについてレイアウト検証を実行するレイ
アウト検証手段３とを備え、さらに、本発明の特徴とし
て、ルール・ファイル１１、レイアウトデータ１２、レ
イヤー選択処理手段２、およびレイアウト検証手段３は
複数ｎ系列が並列的に設けられ、全部のチェック項目が
記録された一つの基本ルール・ファイルから前記複数ｎ
系列の各ルール・ファイル１１に対して、そのチェック
項目を前記レイアウト検証の実行に先立って互いに独立
に処理できるグループ毎に分割して分配する手段を備
え、前記レイアウト検証を複数ｎ系列にわたり同時平行
的に実行する手段を備える。
【００１７】また、複数ｎ系列のレイアウト検証手段３
の検証結果を合成する結果合成処理手段４と、複数ｎ系
列のレイアウト検証手段３の検証結果をそれぞれ個別に
蓄積するｎ系列の検証結果ファイル１３とを備える。
の検証結果を合成する結果合成処理手段４と、複数ｎ系
列のレイアウト検証手段３の検証結果をそれぞれ個別に
蓄積するｎ系列の検証結果ファイル１３とを備える。
【００１８】次に、このように構成された本発明第一実
施例の処理動作について説明する。図４は本発明第一実
施例における処理動作の流れを示すフローチャートであ
る。ルール・ファイルには図２に示すように、１行ごと
にチェックする項目が記してあり、処理の種類および処
理に使う層の組み合わせで実現される。例えば、１行目
は、１層と２層をＡＮＤ演算して１０層に出力すること
を示す。ＡＮＤ、ＯＲ、ＮＯＴは図形演算コマンドを表
し、ＩＮＴ、ＥＸＴ、ＥＮＣは線間チェックコマンドを
表している。このルール・ファイルの層番号のつながり
を線間チェック項目側から追跡すると、５行目のＥＮＣ
演算は４行目のＮＯＴ演算の結果と９層を使って行われ
ている。同様に６行目のＩＮＴチェックは１行目のＡＮ
Ｄ演算の結果の１０層と、２行目のＯＲ演算の結果の１
１層を使って行われ、７行目のＥＸＴチェックは３行目
のＡＮＤ演算の結果の１２層を使って行われることがわ
かる。従って、これらの層のつながりがあるもの同士を
まとめて一つのグループにすると、互いに全く独立であ
る三つのチェック項目グループに分割することができ
る。このようにして一つのルールファイルを図３に示す
ような三つの分割ルールファイル（１）〜（３）に分割
する（ステップ１）。
施例の処理動作について説明する。図４は本発明第一実
施例における処理動作の流れを示すフローチャートであ
る。ルール・ファイルには図２に示すように、１行ごと
にチェックする項目が記してあり、処理の種類および処
理に使う層の組み合わせで実現される。例えば、１行目
は、１層と２層をＡＮＤ演算して１０層に出力すること
を示す。ＡＮＤ、ＯＲ、ＮＯＴは図形演算コマンドを表
し、ＩＮＴ、ＥＸＴ、ＥＮＣは線間チェックコマンドを
表している。このルール・ファイルの層番号のつながり
を線間チェック項目側から追跡すると、５行目のＥＮＣ
演算は４行目のＮＯＴ演算の結果と９層を使って行われ
ている。同様に６行目のＩＮＴチェックは１行目のＡＮ
Ｄ演算の結果の１０層と、２行目のＯＲ演算の結果の１
１層を使って行われ、７行目のＥＸＴチェックは３行目
のＡＮＤ演算の結果の１２層を使って行われることがわ
かる。従って、これらの層のつながりがあるもの同士を
まとめて一つのグループにすると、互いに全く独立であ
る三つのチェック項目グループに分割することができ
る。このようにして一つのルールファイルを図３に示す
ような三つの分割ルールファイル（１）〜（３）に分割
する（ステップ１）。
【００１９】次に、この分割ルール・ファイルの内容と
レイアウト設計データとを入力としてレイヤー選択処理
を行う（ステップ２）。この処理は、入力されたレイア
ウト設計データに存在するレイヤーのうち分割ルール・
ファイルに登場する入力レイヤーのみをあらかじめレイ
アウト検証処理対象として取り出しておくものである。
図３に示すルール・ファイル（１）の場合は、１層、２
層、３層、４層を選び出し、ルール・ファイル（２）の
場合は５層、６層を選び出し、ルール・ファイル３の場
合は７層、８層、９層をそれぞれ選び出しておき、これ
らの取り出されたデータとルール・ファイルをもとにし
てデザイン・ルール・チェックを行いそれぞれ全く独立
にレイアウト検証を実行する（ステップ３）。
レイアウト設計データとを入力としてレイヤー選択処理
を行う（ステップ２）。この処理は、入力されたレイア
ウト設計データに存在するレイヤーのうち分割ルール・
ファイルに登場する入力レイヤーのみをあらかじめレイ
アウト検証処理対象として取り出しておくものである。
図３に示すルール・ファイル（１）の場合は、１層、２
層、３層、４層を選び出し、ルール・ファイル（２）の
場合は５層、６層を選び出し、ルール・ファイル３の場
合は７層、８層、９層をそれぞれ選び出しておき、これ
らの取り出されたデータとルール・ファイルをもとにし
てデザイン・ルール・チェックを行いそれぞれ全く独立
にレイアウト検証を実行する（ステップ３）。
【００２０】各検証処理が全て終了したときに、各検証
処理により出力された結果のエラーデータの合成処理を
行う（ステップ４）。この各エラーデータは、ルールフ
ァイルの分割方法により互いに重複データがないので、
この結果合成処理は単純に複数ファイルのデータを一つ
にまとめるだけの処理となる。
処理により出力された結果のエラーデータの合成処理を
行う（ステップ４）。この各エラーデータは、ルールフ
ァイルの分割方法により互いに重複データがないので、
この結果合成処理は単純に複数ファイルのデータを一つ
にまとめるだけの処理となる。
【００２１】（第二実施例）図５は本発明第二実施例の
構成を示すブロック図。図６は本発明第二実施例におけ
る処理動作の流れを示すフローチャートである。
構成を示すブロック図。図６は本発明第二実施例におけ
る処理動作の流れを示すフローチャートである。
【００２２】本発明第二実施例は第一実施例における結
果合成処理手段４が取り除かれて構成されたものでその
他は第一実施例と同様である。本第二実施例の利点は、
分割された各検証処理を並列で行い結果合成処理をする
場合には全ての分割部分の検証処理の終了を待ち合わせ
る必要があるが、各検証結果を別々で出力することによ
り早く処理の終わったものから結果を確認することがで
きるので、一つの分割部分の実行時間が他に比較して著
しく長くなってしまった場合でも効率よく検証すること
ができるところにある。
果合成処理手段４が取り除かれて構成されたものでその
他は第一実施例と同様である。本第二実施例の利点は、
分割された各検証処理を並列で行い結果合成処理をする
場合には全ての分割部分の検証処理の終了を待ち合わせ
る必要があるが、各検証結果を別々で出力することによ
り早く処理の終わったものから結果を確認することがで
きるので、一つの分割部分の実行時間が他に比較して著
しく長くなってしまった場合でも効率よく検証すること
ができるところにある。
【００２３】
【発明の効果】以上説明したように本発明によれば、従
来のレイアウト検証実行プログラムを改造することなく
分割して効率よく実行することができるとともに、正し
い検証結果を得ることができる効果がある。さらに、分
割された各レイアウト検証を並列処理で行った場合に
は、ルール・ファイルを分割した数にほぼ反比例して実
行時間を短縮させることができ、分割によりエラーの見
逃しをなくすことができる。
来のレイアウト検証実行プログラムを改造することなく
分割して効率よく実行することができるとともに、正し
い検証結果を得ることができる効果がある。さらに、分
割された各レイアウト検証を並列処理で行った場合に
は、ルール・ファイルを分割した数にほぼ反比例して実
行時間を短縮させることができ、分割によりエラーの見
逃しをなくすことができる。
【図１】本発明第一実施例の構成を示すブロック図。
【図２】本発明第一実施例におけるルール・ファイルの
内容を示す図。
内容を示す図。
【図３】本発明第一実施例における分割ルール・ファイ
ルの内容を示す図。
ルの内容を示す図。
【図４】本発明第一実施例における処理動作の流れを示
すフローチャート。
すフローチャート。
【図５】本発明第二実施例の構成を示すブロック図。
【図６】本発明第二実施例における処理動作の流れを示
すフローチャート。
すフローチャート。
【図７】従来例におけるレイアウト設計データを領域分
割することによりレイアウト検証を並列処理する場合の
流れを示すフローチャート。
割することによりレイアウト検証を並列処理する場合の
流れを示すフローチャート。
【図８】従来例におけるレイアウト設計データのレイヤ
ーをあらかじめ指定しチェック項目を限定して検証を行
う場合の処理動作の流れを示すフローチャート。
ーをあらかじめ指定しチェック項目を限定して検証を行
う場合の処理動作の流れを示すフローチャート。
１ 項目分割処理手段 ２ レイヤー選択処理手段 ３ レイアウト検証手段 ４ 結果合成処理手段 １１ ルール・ファイル １２ レイアウトデータ １３ 検証結果ファイル １４ 分割ルール・ファイル
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04
Claims (3)
- 【請求項１】 処理の種類および処理に使う層の組合せ
で表現されたチェック項目が記録されたルール・ファイ
ルと、入力された被検査データが記録されたレイアウト
データと、前記ルール・ファイルから読出されたチェッ
ク項目の命令にしたがって前記レイアウトデータから対
応する層のデータを選択するレイヤー選択処理手段と、
このレイヤー選択処理手段で選択されたデータについて
レイアウト検証を実行するレイアウト検証手段とを備え
たデザインルールチェック実行装置において、 前記ルール・ファイル、前記レイアウトデータ、前記レ
イヤー選択処理手段、および前記レイアウト検証手段は
複数ｎ系列が並列的に設けられ、 全部のチェック項目が記録された一つの基本ルール・フ
ァイルから前記複数ｎ系列の各ルール・ファイルに対し
て、そのチェック項目を前記レイアウト検証の実行に先
立って互いに独立に処理できるグループ毎に分割して分
配する手段を備え、 前記レイアウト検証を複数ｎ系列にわたり同時平行的に
実行する手段を備えたことを特徴とするデザインルール
チェック実行装置。 - 【請求項２】 前記複数ｎ系列のレイアウト検証手段の
検証結果を合成する結果合成処理手段を備えた請求項１
記載のデザインルールチェック実行装置。 - 【請求項３】 前記複数ｎ系列のレイアウト検証手段の
検証結果をそれぞれ個別に蓄積するｎ系列の検証結果フ
ァイルを備えた請求項１記載のデザインルールチェック
実行装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5150734A JPH0721239A (ja) | 1993-06-22 | 1993-06-22 | デザインルールチェック実行装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5150734A JPH0721239A (ja) | 1993-06-22 | 1993-06-22 | デザインルールチェック実行装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0721239A true JPH0721239A (ja) | 1995-01-24 |
Family
ID=15503252
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5150734A Pending JPH0721239A (ja) | 1993-06-22 | 1993-06-22 | デザインルールチェック実行装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0721239A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0928012A2 (en) * | 1997-12-12 | 1999-07-07 | Lsi Logic Corporation | Optical proximity correction method and apparatus |
| JP2004502259A (ja) * | 2000-07-03 | 2004-01-22 | カデンス デザイン システムズ， インコーポレイテッド | 階層型金属末端、包囲、および曝露をチェックする方法およびシステム |
| CN104239590A (zh) * | 2013-06-21 | 2014-12-24 | 北京华大九天软件有限公司 | 一种集成电路版图验证中的图形结构调整方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04362784A (ja) * | 1991-06-10 | 1992-12-15 | Ricoh Co Ltd | パターン検証方法 |
-
1993
- 1993-06-22 JP JP5150734A patent/JPH0721239A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04362784A (ja) * | 1991-06-10 | 1992-12-15 | Ricoh Co Ltd | パターン検証方法 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0928012A2 (en) * | 1997-12-12 | 1999-07-07 | Lsi Logic Corporation | Optical proximity correction method and apparatus |
| EP0928012A3 (en) * | 1997-12-12 | 1999-07-14 | Lsi Logic Corporation | Optical proximity correction method and apparatus |
| JP2004502259A (ja) * | 2000-07-03 | 2004-01-22 | カデンス デザイン システムズ， インコーポレイテッド | 階層型金属末端、包囲、および曝露をチェックする方法およびシステム |
| CN104239590A (zh) * | 2013-06-21 | 2014-12-24 | 北京华大九天软件有限公司 | 一种集成电路版图验证中的图形结构调整方法 |
| CN104239590B (zh) * | 2013-06-21 | 2017-11-14 | 北京华大九天软件有限公司 | 一种集成电路版图验证中的小单元层次结构调整方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH04237341A (ja) | インタフェース検証処理方式 | |
| JPH0721239A (ja) | デザインルールチェック実行装置 | |
| US7290174B1 (en) | Methods and apparatus for generating test instruction sequences | |
| JP2003030266A (ja) | 半導体集積回路の配線経路設定方法 | |
| US6189129B1 (en) | Figure operation of layout for high speed processing | |
| JP2557856B2 (ja) | Ｃａｄシステム | |
| JP2513219B2 (ja) | デ−タ処理用プロセツサ | |
| JPH0214734B2 (ja) | ||
| JP2705548B2 (ja) | 印刷回路基板設計支援装置 | |
| JP2535823B2 (ja) | 階層的パタ―ンレイアウト方法 | |
| JP2500385B2 (ja) | 入力デ―タ管理方式 | |
| JP2663903B2 (ja) | 工程パスチェック方法及び装置 | |
| JP2926803B2 (ja) | ソート処理方法 | |
| JP2789856B2 (ja) | 回路設計における設計管理手法 | |
| JPH07319936A (ja) | フロー図生成装置 | |
| JPH06273287A (ja) | 構造解析評価装置 | |
| JPS58222366A (ja) | 並列演算装置 | |
| JPH01318300A (ja) | 実装順序決定処理方式 | |
| JPH06103333A (ja) | 論理シミュレーション結果の表示方法 | |
| JPH03262050A (ja) | パラメータパターンデータ作成装置 | |
| JPH0612557B2 (ja) | 論理装置デイレイチエツク方法 | |
| JPH03265941A (ja) | インタフェース検証処理方式 | |
| JPH07253901A (ja) | 情報処理装置の試験方法 | |
| JPH02113370A (ja) | 論理回路図作成方法 | |
| JPH0358278A (ja) | 計算機による回路設計支援システム |