JPH07212210A - Semiconductor integrated circuit - Google Patents
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- JPH07212210A JPH07212210A JP6001087A JP108794A JPH07212210A JP H07212210 A JPH07212210 A JP H07212210A JP 6001087 A JP6001087 A JP 6001087A JP 108794 A JP108794 A JP 108794A JP H07212210 A JPH07212210 A JP H07212210A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、入力信号のノイズを
低減するバッファ回路を有する半導体集積回路に関し、
特にその様なバッファ回路が相補型ＭＯＳトランジスタ
で構成されている半導体集積回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit having a buffer circuit for reducing noise of an input signal,
In particular, it relates to a semiconductor integrated circuit in which such a buffer circuit is composed of complementary MOS transistors.
【０００２】[0002]
【従来の技術】図３は、入力信号からノイズを除去する
機能を有する従来のバッファ回路の構成を示す回路図で
ある。図３において、１は従来のバッファ回路、２は入
力信号が入力するバッファ回路１の入力端子、３はバッ
ファ回路１で入力信号からノイズを除去するとともにバ
ッファされた信号が出力される出力端子、４及び５はバ
ッファ回路１を駆動するための電源を供給するための電
源電位点及び接地電位点である。ここで、電源電位点４
から供給される電源電位ＶDDは、接地電位点５から供給
される接地電位ＧＮＤよりも高電位である。2. Description of the Related Art FIG. 3 is a circuit diagram showing a structure of a conventional buffer circuit having a function of removing noise from an input signal. In FIG. 3, 1 is a conventional buffer circuit, 2 is an input terminal of the buffer circuit 1 for inputting an input signal, 3 is an output terminal for removing noise from the input signal in the buffer circuit 1 and outputting a buffered signal, Reference numerals 4 and 5 are a power supply potential point and a ground potential point for supplying power to drive the buffer circuit 1. Here, the power supply potential point 4
The power supply potential V DD supplied from is higher than the ground potential GND supplied from the ground potential point 5.
【０００３】また、図において、６はＰチャネルＭＯＳ
トランジスタ、７はＮチャネルＭＯＳトランジスタであ
り、ＰチャネルＭＯＳトランジスタ６はソース電極を電
源電位点４に接続するとともにゲート電極を入力端子２
に接続しており、ＮチャネルＭＯＳトランジスタ７はソ
ース電極を接地電位点５に接続するとともにゲート電極
を入力端子２に接続しており、トランジスタ６，７のド
レイン電極は互いに接続されている。そして、Ｐチャネ
ルＭＯＳトランジスタ６とＮチャネルＭＯＳトランジス
タ７とは、それらのゲート電極を入力端とし、ドレイン
電極を出力端として、入力端から入力した信号を反転し
て出力端から出力するインバータ回路ＩＮ１を構成して
いる。In the figure, 6 is a P channel MOS.
Transistor 7 is an N-channel MOS transistor, and P-channel MOS transistor 6 has a source electrode connected to power supply potential point 4 and a gate electrode connected to input terminal 2
The N-channel MOS transistor 7 has its source electrode connected to the ground potential point 5 and its gate electrode connected to the input terminal 2, and the drain electrodes of the transistors 6 and 7 are connected to each other. The P-channel MOS transistor 6 and the N-channel MOS transistor 7 have their gate electrodes as input ends and their drain electrodes as output ends, and an inverter circuit IN1 that inverts a signal input from the input end and outputs the inverted signal from the output end. Are configured.
【０００４】また、図において、８はＰチャネルＭＯＳ
トランジスタ、９はＮチャネルＭＯＳトランジスタであ
り、ＰチャネルＭＯＳトランジスタ８はソース電極を電
源電位点４に接続するとともにドレイン電極を出力端子
３に接続しており、ＮチャネルＭＯＳトランジスタ９は
ソース電極を接地電位点５に接続するとともにドレイン
電極を出力端子３に接続しており、トランジスタ８，９
のゲート電極は互いに接続されている。そして、Ｐチャ
ネルＭＯＳトランジスタ８とＮチャネルＭＯＳトランジ
スタ９とは、それらのゲート電極を入力端とし、ドレイ
ン電極を出力端として、入力端から入力した信号を反転
して出力端から出力するインバータ回路ＩＮ２を構成し
ている。In the figure, 8 is a P channel MOS
Transistor 9 is an N-channel MOS transistor, P-channel MOS transistor 8 has its source electrode connected to power supply potential point 4 and its drain electrode connected to output terminal 3, and N-channel MOS transistor 9 has its source electrode grounded. The drain electrode is connected to the output terminal 3 while being connected to the potential point 5, and the transistors 8 and 9 are connected.
Gate electrodes of are connected to each other. The P-channel MOS transistor 8 and the N-channel MOS transistor 9 have their gate electrodes as input ends and their drain electrodes as output ends, and an inverter circuit IN2 that inverts a signal input from the input end and outputs the inverted signal from the output end. Are configured.
【０００５】そして、インバータ回路ＩＮ１の出力端と
インバータ回路ＩＮ２の入力端とは、抵抗１０を介して
接続されている。The output end of the inverter circuit IN1 and the input end of the inverter circuit IN2 are connected via a resistor 10.
【０００６】次に、このバッファ回路の動作について図
４のタイミングチャートを用いて説明する。信号Ｓ1 は
入力端子２から入力される入力信号、信号Ｓ2 はインバ
ータ回路ＩＮ１の出力信号、信号Ｓ3 はインバータ回路
ＩＮ２の入力端に入力される信号、信号Ｓ4 はインバー
タ回路ＩＮ２の出力信号である。Next, the operation of this buffer circuit will be described with reference to the timing chart of FIG. The signal S 1 is an input signal input from the input terminal 2, the signal S 2 is an output signal of the inverter circuit IN1, the signal S 3 is a signal input to the input terminal of the inverter circuit IN2, and the signal S 4 is an output of the inverter circuit IN2. It is a signal.
【０００７】期間Ｔ0 において、入力信号Ｓ1 は“Ｌ”
である。このとき、インバータ回路ＩＮ１のＰチャネル
ＭＯＳトランジスタ６がオン、ＮチャネルＭＯＳトラン
ジスタ７がオフの状態であり、インバータ回路ＩＮ１の
出力信号Ｓ2 は“Ｈ”である。そして、抵抗１０を介し
てインバータ回路ＩＮ１の出力端に接続されているイン
バータ回路ＩＮ２の入力端には、入力信号Ｓ3 として
“Ｈ”が入力している。入力信号Ｓ3 が“Ｈ”であるた
め、インバータ回路ＩＮ２のＰチャネルＭＯＳトランジ
スタ８がオフ、ＮチャネルＭＯＳトランジスタ９がオン
の状態である。従って、出力信号Ｓ4 は“Ｌ”となる。In the period T 0 , the input signal S 1 is "L".
Is. At this time, P-channel MOS transistor 6 is turned on, N-channel MOS transistor 7 of the inverter circuit IN1 is in the OFF state, the output signal S 2 of the inverter circuit IN1 is "H". Then, “H” is input as the input signal S 3 to the input terminal of the inverter circuit IN2 connected to the output terminal of the inverter circuit IN1 via the resistor 10. Since the input signal S 3 is "H", P-channel MOS transistor 8 of the inverter circuit IN2 is turned off, N-channel MOS transistor 9 is ON. Therefore, the output signal S 4 becomes “L”.
【０００８】次に、期間Ｔ1 において、入力信号Ｓ1 が
“Ｌ”から“Ｈ”に変化して安定する。このとき、イン
バータ回路ＩＮ１のＰチャネルＭＯＳトランジスタ６が
オフ状態に移行するとともにＮチャネルＭＯＳトランジ
スタ７がオン状態に移行するため、インバータ回路ＩＮ
１の出力信号Ｓ2 は“Ｈ”から“Ｌ”に変化する。出力
信号Ｓ2 の変化は、信号Ｓ1 の変化に対してあまり大き
な遅れは生じない。そして、信号Ｓ2 の変化に伴って信
号Ｓ3 の変化が起こるが、抵抗１０によってＭＯＳトラ
ンジスタ８，９のゲート電極にながれる電流が制限され
るためその変化の速度は遅く、信号Ｓ3 は緩やかに
“Ｈ”から“Ｌ”に変わる。信号Ｓ3 がＰチャネルＭＯ
Ｓトランジスタ８のしきい電圧より低くなるとトランジ
スタ８はオンする。また、信号Ｓ3 がＮチャネルＭＯＳ
トランジスタ９のしきい電圧より低くなるとトランジス
タ９はオフする。従って、インバータ回路ＩＮ２の出力
信号Ｓ4 は“Ｌ”から“Ｈ”に緩やかに変化して“Ｈ”
で安定する。Next, in the period T 1 , the input signal S 1 changes from "L" to "H" and becomes stable. At this time, since the P-channel MOS transistor 6 of the inverter circuit IN1 shifts to the OFF state and the N-channel MOS transistor 7 shifts to the ON state, the inverter circuit IN1.
The output signal S 2 of 1 changes from "H" to "L". The change in the output signal S 2 does not cause a large delay with respect to the change in the signal S 1 . Then, the change of the signal S 3 occurs with the change of the signal S 2 , but since the resistance 10 limits the current flowing to the gate electrodes of the MOS transistors 8 and 9, the change speed is slow and the signal S 3 is gentle. Changes from "H" to "L". Signal S 3 is P channel MO
When the voltage becomes lower than the threshold voltage of the S transistor 8, the transistor 8 turns on. In addition, the signal S 3 is an N-channel MOS
When the voltage becomes lower than the threshold voltage of the transistor 9, the transistor 9 turns off. Therefore, the output signal S 4 of the inverter circuit IN2 changes gradually from "L" to "H" and changes to "H".
Stabilizes at.
【０００９】次に、期間Ｔ3 において、入力信号Ｓ1 は
“Ｌ”レベルにある状態で、入力信号Ｓ1 には、細いパ
ルス状のノイズ（Ｈ電位ノイズ）が乗っている。細いパ
ルス状のノイズがインバータ回路ＩＮ１の入力端に入力
されると、ノイズの発生している期間だけＰチャネルＭ
ＯＳトランジスタ６がオフするとともにＮチャネルＭＯ
Ｓトランジスタ７がオンして、信号Ｓ2 にも瞬間的に
“Ｌ”レベルになる細いパルス状のノイズが現れる。し
かし、ノイズのパルス幅が短いと、トランジスタ８，９
のゲート電極に流れる電流が少ないため、トランジスタ
８，９のゲート電極を十分に“Ｌ”レベルにすることが
できない。そのため、トランジスタ８，９のしきい電圧
をこえることができず、インバータ回路ＩＮ２はほとん
ど動作しない。従って、インバータ回路ＩＮ２の出力信
号Ｓ4 にはノイズが乗らない。Next, during the period T 3 , while the input signal S 1 is at the "L" level, a thin pulse noise (H potential noise) is added to the input signal S 1 . When a thin pulsed noise is input to the input terminal of the inverter circuit IN1, the P-channel M
When the OS transistor 6 is turned off, the N-channel MO
The S-transistor 7 is turned on, and a thin pulse-like noise that instantaneously becomes the “L” level appears in the signal S 2 . However, if the noise pulse width is short, the transistors 8, 9
Since the current flowing through the gate electrodes of the transistors 8 and 9 is small, the gate electrodes of the transistors 8 and 9 cannot be sufficiently set to the "L" level. Therefore, the threshold voltage of the transistors 8 and 9 cannot be exceeded, and the inverter circuit IN2 hardly operates. Therefore, noise is not added to the output signal S 4 of the inverter circuit IN2.
【００１０】また、期間Ｔ4 において、入力信号Ｓ1 が
“Ｈ”レベルにある状態で、入力信号Ｓ1 には細いパル
ス状のノイズ（Ｌ電位ノイズ）が乗っている。しかしこ
のときも、期間Ｔ3 で発生したＨ電位ノイズと同様に、
バッファ１でＬ電位ノイズが除去され、信号Ｓ4 には細
いパルス状のノイズは見られない。Further, in the period T 4 , with the input signal S 1 at the "H" level, a thin pulse noise (L potential noise) is added to the input signal S 1 . However, even at this time, like the H potential noise generated in the period T 3 ,
The L potential noise is removed by the buffer 1, and no thin pulse noise is found in the signal S 4 .
【００１１】[0011]
【発明が解決しようとする課題】半導体製造プロセスに
おいて、半導体集積回路の微細化が進み、トランジスタ
の能力が向上しており、トランジスタ一段当たりの遅延
時間は短くなる傾向にある。集積度が向上してさらに微
細化が進むと、データに乗るノイズを除去することが困
難となるという問題点があった。In the semiconductor manufacturing process, the miniaturization of semiconductor integrated circuits has advanced, the performance of transistors has improved, and the delay time per transistor stage tends to become shorter. When the degree of integration is improved and the device is further miniaturized, it is difficult to remove noise on the data.
【００１２】その問題点を回避するため、従来のバッフ
ァ回路は以上のように構成され、ノイズを除去できるよ
うにしている。しかし、そのためインバータ回路ＩＮ２
のトランジスタ８，９のゲート電極の電位の変化が緩や
かになり、電源電位点４からトランジスタ８，９を通し
て接地電位点５にながれる貫通電流が増加する等という
問題点があった。In order to avoid the problem, the conventional buffer circuit is constructed as described above to remove noise. However, because of that, the inverter circuit IN2
There is a problem that the change in the potential of the gate electrodes of the transistors 8 and 9 becomes gradual, and the through current flowing from the power supply potential point 4 to the ground potential point 5 through the transistors 8 and 9 increases.
【００１３】この発明は上記のような問題点を解消する
ためになされたもので、入力された信号からノイズを除
去するとともに消費電流が低減できるバッファ回路を備
えた半導体集積回路を得ることを目的とする。The present invention has been made to solve the above problems, and an object thereof is to obtain a semiconductor integrated circuit having a buffer circuit capable of removing noise from an input signal and reducing current consumption. And
【００１４】[0014]
【課題を解決するための手段】第１の発明に係る半導体
集積回路は、（ａ）入力端子と出力端子とを有し、前記
入力端子から入力した入力信号の反転論理を前記出力端
子から出力するインバータ回路と、（ｂ）前記インバー
タ回路の前記出力端子に接続した一方端子と、前記イン
バータ回路の前記入力端子に接続した制御端子と、他方
端子とを有し、前記制御端子から入力した制御信号によ
って前記一方端子と前記他方端子との間の接続／非接続
を選択する第１のスイッチ手段と、（ｃ）前記インバー
タ回路の前記出力端子に接続した一方端子と、前記イン
バータ回路の前記入力端子に接続した制御端子と、他方
端子とを有し、前記制御端子から入力した制御信号によ
って、前記第１のスイッチ手段に対して相補的に、前記
一方端子と前記他方端子との間の非接続／接続を選択す
る第２のスイッチ手段と、（ｄ）前記第１のスイッチ手
段の前記他方端子と接続した制御電極と、第１の電位に
接続した一方電極と、他方電極とを有し、前記第１のス
イッチ手段を接続状態とする信号の反転論理によってオ
ンする第１導電型の第１の絶縁ゲート型トランジスタ
と、（ｅ）前記第２のスイッチ手段の前記他方端子に接
続した制御電極と、前記第１の電位と異なる第２の電位
に接続した一方電極と、前記第１の絶縁ゲート型トラン
ジスタの前記他方電極に接続した他方電極とを有し、前
記第２のスイッチ手段を接続状態とする信号の反転論理
によってオンする第２導電型の第２の絶縁ゲート型トラ
ンジスタと、（ｆ）前記第１の絶縁ゲート型トランジス
タの前記制御電極と前記インバータ回路の出力端子との
間に抵抗を付加する第１の抵抗手段と、（ｇ）前記第２
の絶縁ゲート型トランジスタの前記制御電極と前記イン
バータ回路の出力端子との間に抵抗を付加する第２の抵
抗手段と、（ｈ）前記第１の電位に接続した一方端と、
前記第１の絶縁ゲート型トランジスタの前記制御電極と
の間に接続した他方端とを有し、前記第１のスイッチ手
段が非接続状態のときに前記第１の絶縁ゲート型トラン
ジスタの前記制御電極を第１の電位に固定する第１の電
位固定手段と、（ｉ）前記第２の電位に接続した一方端
と、前記第２の絶縁ゲート型トランジスタの前記制御電
極との間に接続した他方端とを有し、前記第２のスイッ
チ手段が非接続状態のときに前記第２の絶縁ゲート型ト
ランジスタの前記制御電極を第２の電位に固定する第２
の電位固定手段とを備えて構成されている。A semiconductor integrated circuit according to a first aspect of the present invention has (a) an input terminal and an output terminal, and an inverted logic of an input signal input from the input terminal is output from the output terminal. An inverter circuit, and (b) one terminal connected to the output terminal of the inverter circuit, a control terminal connected to the input terminal of the inverter circuit, and the other terminal, and the control input from the control terminal. First switch means for selecting connection / non-connection between the one terminal and the other terminal by a signal; (c) one terminal connected to the output terminal of the inverter circuit; and the input of the inverter circuit. A control terminal connected to the terminal and the other terminal, and the one terminal and the other terminal are complementary to the first switch means by a control signal input from the control terminal. Second switch means for selecting non-connection / connection with the terminal, (d) a control electrode connected to the other terminal of the first switch means, and one electrode connected to a first potential, A first insulated gate transistor of a first conductivity type, which has the other electrode and is turned on by an inversion logic of a signal for connecting the first switch means, and (e) the second switch means. A control electrode connected to the other terminal, one electrode connected to a second potential different from the first potential, and the other electrode connected to the other electrode of the first insulated gate transistor, A second insulated gate transistor of a second conductivity type that is turned on by the inversion logic of a signal that brings the second switch means into a connected state; (f) the control electrode of the first insulated gate transistor and the inverter circuit. A first resistance means for a resistor connected between the output terminal, (g) said second
Second resistance means for adding resistance between the control electrode of the insulated gate transistor and the output terminal of the inverter circuit; and (h) one end connected to the first potential,
The other end connected to the control electrode of the first insulated gate transistor and the control electrode of the first insulated gate transistor when the first switch means is in a non-connected state. Potential fixing means for fixing the voltage to a first potential, and (i) the other end connected between the one end connected to the second potential and the control electrode of the second insulated gate transistor. A second end for fixing the control electrode of the second insulated gate transistor to a second potential when the second switch means is in a non-connection state.
And an electric potential fixing means.
【００１５】第２の発明に係る半導体集積回路は、第１
の発明の半導体集積回路において、前記第１のスイッチ
手段及び前記第１の抵抗手段は、前記インバータ回路の
前記入力端子に接続した制御電極と、前記インバータ回
路の前記出力端子に接続した一方電極と、前記第１の絶
縁ゲート型トランジスタの前記制御電極に接続した他方
電極とを有する第２導電型の第３の絶縁ゲート型トラン
ジスタを含み、前記第２のスイッチ手段及び前記第２の
抵抗手段は、前記インバータ回路の前記入力端子に接続
した制御電極と、前記インバータ回路の前記出力端子に
接続した一方電極と、前記第２の絶縁ゲート型トランジ
スタの前記制御電極に接続した他方電極とを有する第１
導電型の第４の絶縁ゲート型トランジスタを含んで構成
されている。A semiconductor integrated circuit according to a second invention is the first semiconductor integrated circuit.
In the semiconductor integrated circuit of the invention described above, the first switch means and the first resistance means include a control electrode connected to the input terminal of the inverter circuit, and a first electrode connected to the output terminal of the inverter circuit. A third insulated gate transistor of a second conductivity type having a second electrode connected to the control electrode of the first insulated gate transistor, the second switch means and the second resistor means being A control electrode connected to the input terminal of the inverter circuit, one electrode connected to the output terminal of the inverter circuit, and the other electrode connected to the control electrode of the second insulated gate transistor 1
It is configured to include a conductive fourth insulated gate transistor.
【００１６】第３の発明に係る半導体集積回路は、第１
の発明の半導体集積回路において、前記第１の電位固定
手段は、前記インバータ回路の前記入力端子に接続した
制御電極と、前記第１の電位に接続した一方電極と、前
記第１の絶縁ゲート型トランジスタの前記制御電極に接
続した他方電極とを有する第１導電型の第３の絶縁ゲー
ト型トランジスタを含み、第２の電位固定手段は、前記
インバータ回路の前記入力端子に接続した制御電極と、
前記第２の電位に接続した一方電極と、前記第２の絶縁
ゲート型トランジスタの前記制御電極に接続した他方電
極とを有する第２導電型の第４の絶縁ゲート型トランジ
スタを含んで構成されている。A semiconductor integrated circuit according to a third invention is the first integrated circuit.
In the semiconductor integrated circuit of the present invention, the first potential fixing means includes a control electrode connected to the input terminal of the inverter circuit, a first electrode connected to the first potential, and the first insulated gate type. A third insulated gate transistor of the first conductivity type having a second electrode connected to the control electrode of the transistor, wherein the second potential fixing means includes a control electrode connected to the input terminal of the inverter circuit;
And a fourth insulated gate transistor of the second conductivity type having one electrode connected to the second potential and the other electrode connected to the control electrode of the second insulated gate transistor. There is.
【００１７】[0017]
【作用】第１の発明における第１のスイッチ手段は、第
１の絶縁ゲート型トランジスタがオフ状態になるとき非
接続状態となって、第１の絶縁ゲート型トランジスタの
制御電極をインバータ回路の出力端子から電気的に切り
離すとともに、第１の電位固定手段によってインバータ
回路の入力端子の入力信号の変化に遅れることなく、第
１の絶縁ゲート型トランジスタの制御電極を第１の電位
に固定して、第２の絶縁ゲート型トランジスタがオンす
るよりも早く第１の絶縁ゲート型トランジスタをオフ状
態にすることができる。従って、第１の絶縁ゲート型ト
ランジスタがオフするときの貫通電流を小さくすること
ができる。The first switch means in the first invention is in a non-connection state when the first insulated gate transistor is in an off state, and the control electrode of the first insulated gate transistor is output to the inverter circuit. While being electrically separated from the terminal, the first potential fixing means fixes the control electrode of the first insulated gate transistor to the first potential without delaying the change of the input signal of the input terminal of the inverter circuit, The first insulated gate transistor can be turned off earlier than the second insulated gate transistor is turned on. Therefore, it is possible to reduce the shoot-through current when the first insulated gate transistor is turned off.
【００１８】第２のスイッチ手段は、第２の絶縁ゲート
型トランジスタがオフ状態になるとき非接続状態となっ
て、第２の絶縁ゲート型トランジスタの制御電極をイン
バータ回路の出力端子から電気的に切り離すとともに、
第２の電位固定手段によって、インバータ回路の入力端
子の入力信号の変化に遅れることなく、第２の絶縁ゲー
ト型トランジスタの制御電極を第２の電位に固定して、
第１の絶縁ゲート型トランジスタがオンするよりも早く
第２の絶縁ゲート型トランジスタをオフ状態にすること
ができる。従って、第２の絶縁ゲート型トランジスタが
オフするときの貫通電流を小さくすることができる。The second switch means is in a non-connection state when the second insulated gate transistor is turned off, and the control electrode of the second insulated gate transistor is electrically connected to the output terminal of the inverter circuit. Along with disconnecting
The second potential fixing means fixes the control electrode of the second insulated gate transistor to the second potential without delaying the change of the input signal of the input terminal of the inverter circuit,
The second insulated gate transistor can be turned off earlier than the first insulated gate transistor is turned on. Therefore, the shoot-through current when the second insulated gate transistor is turned off can be reduced.
【００１９】また、第１及び第２の抵抗手段によって、
第１及び第２の絶縁ゲート型トランジスタのオンする速
度を緩やかにすることができ入力信号に寄生するパルス
幅の短いノイズを除去することができる。Further, by the first and second resistance means,
The turn-on speed of the first and second insulated gate transistors can be slowed down, and noise having a short pulse width parasitic on the input signal can be removed.
【００２０】第２の発明における第３及び第４の絶縁ゲ
ート型トランジスタは、第１及び第２のスイッチ手段と
第１及び第２の抵抗手段との両方の働きをするので、回
路の構成を簡略化することができる。The third and fourth insulated gate type transistors in the second aspect of the invention function as both the first and second switch means and the first and second resistance means, so that the circuit configuration is changed. It can be simplified.
【００２１】第３の発明における第３及び第４の絶縁ゲ
ート型トランジスタは、それぞれ、第１、第２の絶縁ゲ
ート型トランジスタがオンするときゆるやかにスイッチ
ングして、オフ状態となり、ゆるやかに第１、第２の絶
縁ゲート型トランジスタの制御電極を第１、第２の電位
にすることができ、第１及び第２の絶縁ゲート型トラン
ジスタがオンする速度を下げることができる。The third and fourth insulated gate type transistors in the third aspect of the invention are switched slowly when the first and second insulated gate type transistors are turned on, and are turned off, so that the first insulated gate type transistor is gently turned on. The control electrodes of the second and second insulated gate transistors can be set to the first and second potentials, and the speed at which the first and second insulated gate transistors are turned on can be reduced.
【００２２】[0022]
【実施例】以下、この発明の一実施例を図について説明
する。図１はこの発明の一実施例による半導体集積回路
のバッファ回路の構成を示す回路図である。図１におい
て、１ａは従来のバッファ回路、２は入力信号が入力す
るバッファ回路１ａの入力端子、３はバッファ回路１ａ
で入力信号からノイズを除去するとともにバッファされ
た信号が出力される出力端子、４及び５はバッファ回路
１ａを駆動するための電源を供給するための電源電位点
及び接地電位点である。ここで、電源電位点４から供給
される電源電位ＶDDは、接地電位点５から供給される接
地電位ＧＮＤよりも高電位である。DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings. 1 is a circuit diagram showing the configuration of a buffer circuit of a semiconductor integrated circuit according to an embodiment of the present invention. In FIG. 1, 1a is a conventional buffer circuit, 2 is an input terminal of the buffer circuit 1a to which an input signal is input, and 3 is a buffer circuit 1a.
Output terminals 4 and 5 for removing noise from the input signal and outputting a buffered signal are a power supply potential point and a ground potential point for supplying power for driving the buffer circuit 1a. Here, the power supply potential V DD supplied from the power supply potential point 4 is higher than the ground potential GND supplied from the ground potential point 5.
【００２３】また、図において、１６はＰチャネルＭＯ
Ｓトランジスタ、１７はＮチャネルＭＯＳトランジスタ
であり、ＰチャネルＭＯＳトランジスタ１６はソース電
極を電源電位点４に接続するとともにゲート電極を入力
端子２に接続しており、ＮチャネルＭＯＳトランジスタ
１７はソース電極を接地電位点５に接続するとともにゲ
ート電極を入力端子２に接続しており、トランジスタ１
６，１７のドレイン電極は互いに接続されている。そし
て、ＰチャネルＭＯＳトランジスタ１６とＮチャネルＭ
ＯＳトランジスタ１７とは、それらのゲート電極を入力
端とし、ドレイン電極を出力端として、入力端から入力
した信号を反転して出力端から出力するインバータ回路
ＩＮ３を構成している。In the figure, 16 is a P channel MO.
S-channel transistor 17 is an N-channel MOS transistor, P-channel MOS transistor 16 has a source electrode connected to power supply potential point 4 and a gate electrode connected to input terminal 2, and N-channel MOS transistor 17 has a source electrode. The gate electrode is connected to the ground potential point 5 and the gate electrode is connected to the input terminal 2.
The drain electrodes of 6 and 17 are connected to each other. The P channel MOS transistor 16 and the N channel M
The OS transistor 17 constitutes an inverter circuit IN3 that inverts a signal input from the input terminal and outputs the inverted signal from the output terminal by using those gate electrodes as input terminals and the drain electrodes as output terminals.
【００２４】また、図において、１８はゲート電極をイ
ンバータ回路ＩＮ３の入力端子に接続するとともに一方
の電流電極をインバータ回路ＩＮ３の出力端子に接続し
たＮチャネルＭＯＳトランジスタ、１９はゲート電極を
インバータ回路ＩＮ３の入力端子に接続するとともに一
方の電流電極をインバータ回路ＩＮ３の出力端子に接続
したＰチャネルＭＯＳトランジスタ、２０はゲート電極
をＮチャネルＭＯＳトランジスタ１８の他方の電流電極
に接続するとともにソース電極を電源電位点４に接続し
たＰチャネルＭＯＳトランジスタ、２１はゲート電極を
ＰチャネルＭＯＳトランジスタ１９の他方の電流電極に
接続するとともにソース電極を接地電位点に接続したＮ
チャネルＭＯＳトランジスタである。そして、トランジ
スタ２０，２１のドレイン電極は共に出力端子３に接続
されている。In the figure, 18 is an N-channel MOS transistor having a gate electrode connected to the input terminal of the inverter circuit IN3 and one current electrode connected to the output terminal of the inverter circuit IN3, and 19 is a gate electrode of the inverter circuit IN3. Of the N-channel MOS transistor 18 and the source electrode of which is connected to the power supply potential of the N-channel MOS transistor 18 and the gate electrode of which is connected to the output terminal of the inverter circuit IN3. The P-channel MOS transistor connected to the point 4 has a gate electrode N connected to the other current electrode of the P-channel MOS transistor 19 and the source electrode connected to the ground potential point N.
It is a channel MOS transistor. The drain electrodes of the transistors 20 and 21 are both connected to the output terminal 3.
【００２５】図において、２２はゲート電極をインバー
タ回路ＩＮ３の入力端子に、ソース電極を電源電位点５
に、そしてドレイン電極をＰチャネルＭＯＳトランジス
タ２０のゲート電極に接続したＰチャネルＭＯＳトラン
ジスタである。トランジスタ２２はＰチャネルＭＯＳト
ランジスタ２０のゲート電極の電位が不定となってトラ
ンジスタ２０の動作が不安定になるのを防止するため、
ＮチャネルＭＯＳトランジスタ１８がオフしていると
き、トランジスタ２０のゲート電極の電位を電源電位に
固定するためのプルアップトランジスタである。２３は
ゲート電極をインバータ回路ＩＮ３の入力端子に、ソー
ス電極を接地電位点４に、そしてドレイン電極をＮチャ
ネルＭＯＳトランジスタ２１のゲート電極に接続したＮ
チャネルＭＯＳトランジスタである。トランジスタ２３
はＮチャネルＭＯＳトランジスタ２１のゲート電極の電
位が不定となってトランジスタ２１の動作が不安定にな
るのを防止するため、ＰチャネルＭＯＳトランジスタ１
９がオフしているとき、トランジスタ２１のゲート電極
の電位を接地電位に固定するためのプルダウントランジ
スタである。In the figure, reference numeral 22 designates a gate electrode as an input terminal of the inverter circuit IN3 and a source electrode as a power supply potential point 5
And a drain electrode connected to the gate electrode of the P-channel MOS transistor 20. The transistor 22 prevents the operation of the transistor 20 from becoming unstable because the potential of the gate electrode of the P-channel MOS transistor 20 becomes unstable.
It is a pull-up transistor for fixing the potential of the gate electrode of the transistor 20 to the power supply potential when the N-channel MOS transistor 18 is off. Reference numeral 23 is an N-type gate electrode connected to the input terminal of the inverter circuit IN3, the source electrode to the ground potential point 4, and the drain electrode to the gate electrode of the N-channel MOS transistor 21.
It is a channel MOS transistor. Transistor 23
In order to prevent the potential of the gate electrode of the N-channel MOS transistor 21 from becoming unstable and the operation of the transistor 21 becoming unstable, the P-channel MOS transistor 1
It is a pull-down transistor for fixing the potential of the gate electrode of the transistor 21 to the ground potential when 9 is off.
【００２６】次に、このバッファ回路の動作について図
２のタイミングチャートを用いて説明する。信号Ｓ5 は
入力端子２から入力される入力信号、信号Ｓ6 はインバ
ータ回路ＩＮ３の出力信号、信号Ｓ7 はＰチャネルＭＯ
Ｓトランジスタ２０のゲート電極に入力される信号、信
号Ｓ8 はＮチャネルＭＯＳトランジスタ２１のゲート電
極に入力される信号、信号Ｓ9 はバッファ回路１ａの出
力信号である。Next, the operation of this buffer circuit will be described with reference to the timing chart of FIG. The signal S 5 is the input signal input from the input terminal 2, the signal S 6 is the output signal of the inverter circuit IN 3, and the signal S 7 is the P channel MO.
A signal input to the gate electrode of the S transistor 20, a signal S 8 is a signal input to the gate electrode of the N-channel MOS transistor 21, and a signal S 9 is an output signal of the buffer circuit 1a.
【００２７】期間Ｔ5 において、入力信号Ｓ5 は“Ｌ”
である。このとき、インバータ回路ＩＮ３のＰチャネル
ＭＯＳトランジスタ１６がオン、ＮチャネルＭＯＳトラ
ンジスタ１７がオフの状態であり、インバータ回路ＩＮ
３の出力信号Ｓ6 は“Ｈ”である。In the period T 5 , the input signal S 5 is "L".
Is. At this time, the P-channel MOS transistor 16 of the inverter circuit IN3 is on and the N-channel MOS transistor 17 of the inverter circuit IN3 is off.
The output signal S 6 of No. 3 is "H".
【００２８】そして、信号Ｓ5 が“Ｌ”であるためＮチ
ャネルＭＯＳトランジスタ１８がオフするとともにＰチ
ャネルＭＯＳトランジスタ２２がオンしており、Ｐチャ
ネルＭＯＳトランジスタ２２を介して電源電位点４に接
続されているＰチャネルＭＯＳトランジスタ２０のゲー
ト電極には入力信号Ｓ7 として“Ｈ”が入力している。
また、信号Ｓ5 が“Ｌ”であるためＮチャネルＭＯＳト
ランジスタ２３がオフするとともにＰチャネルＭＯＳト
ランジスタ１９がオンしており、ＰチャネルＭＯＳトラ
ンジスタ１９を介してインバータ回路ＩＮ３の出力端に
接続されているＰチャネルＭＯＳトランジスタ２０のゲ
ート電極には入力信号Ｓ8 として“Ｈ”が入力してい
る。Since the signal S 5 is "L", the N-channel MOS transistor 18 is turned off and the P-channel MOS transistor 22 is turned on, and is connected to the power supply potential point 4 via the P-channel MOS transistor 22. "H" is input as an input signal S 7 to the gate electrode of the P-channel MOS transistor 20 which is in operation.
Further, since the signal S 5 is “L”, the N-channel MOS transistor 23 is turned off and the P-channel MOS transistor 19 is turned on, and is connected to the output terminal of the inverter circuit IN 3 via the P-channel MOS transistor 19. "H" is input as an input signal S 8 to the gate electrode of the P-channel MOS transistor 20.
【００２９】トランジスタ２０，２１のゲート電極が共
に“Ｈ”であるため、ＰチャネルＭＯＳトランジスタ２
０がオフ、ＮチャネルＭＯＳトランジスタ２１がオンの
状態である。従って、出力信号Ｓ9 は“Ｌ”となる。Since the gate electrodes of the transistors 20 and 21 are both "H", the P-channel MOS transistor 2
0 is off and the N-channel MOS transistor 21 is on. Therefore, the output signal S 9 becomes "L".
【００３０】次に、期間Ｔ6 において、入力信号Ｓ5 が
“Ｌ”から“Ｈ”に変化して安定する。インバータ回路
ＩＮ３のＰチャネルＭＯＳトランジスタ１６がオフ状態
に移行するとともにＮチャネルＭＯＳトランジスタ１７
がオン状態に移行するため、インバータ回路ＩＮ３の出
力信号Ｓ6 は“Ｈ”から“Ｌ”に変化する。このとき、
出力信号Ｓ6 の変化は、信号Ｓ5 の変化に対してあまり
大きな遅れは生じない。また、ゲート電極に入力信号Ｓ
5 を入力しているトランジスタ１８，１９，２２，２３
について、ＰチャネルＭＯＳトランジスタ１９，２２は
オン状態からオフ状態へ移行し、ＮチャネルＭＯＳトラ
ンジスタ１８，２３はオフ状態からオン状態に移行す
る。ＮチャネルＭＯＳトランジスタ２３がオン状態にな
ると、ＮチャネルＭＯＳトランジスタ２１のゲート電極
（信号Ｓ8 ）は“Ｌ”となるため、トランジスタ２１は
オフする。Next, in the period T 6 , the input signal S 5 changes from "L" to "H" and becomes stable. The P-channel MOS transistor 16 of the inverter circuit IN3 is turned off and the N-channel MOS transistor 17 is turned off.
Is turned on, the output signal S 6 of the inverter circuit IN3 changes from "H" to "L". At this time,
The change in the output signal S 6 does not cause a large delay with respect to the change in the signal S 5 . The input signal S is applied to the gate electrode.
Transistors 18, 19, 22, 23 inputting 5
With respect to, the P-channel MOS transistors 19 and 22 shift from the ON state to the OFF state, and the N-channel MOS transistors 18 and 23 shift from the OFF state to the ON state. When the N-channel MOS transistor 23 is turned on, the gate electrode (signal S 8 ) of the N-channel MOS transistor 21 becomes “L”, so that the transistor 21 is turned off.
【００３１】そして、信号Ｓ6 の変化に伴って信号Ｓ7
の変化が起こるが、ＭＯＳトランジスタ１８のオン抵抗
によって、及びＭＯＳトランジスタ２２のオフ遷移時間
によって、ＭＯＳトランジスタ２０のゲート電極から流
れだす電流が制限されるため、ＭＯＳトランジスタ２０
のゲート電極の電位が下降する速度は遅く、信号Ｓ7は
緩やかに“Ｈ”から“Ｌ”に変わる。信号Ｓ7 がＰチャ
ネルＭＯＳトランジスタ２０のしきい電圧より低くなる
とトランジスタ２０はオンする。信号Ｓ7 が閾値電圧よ
り低くなると出力信号Ｓ9 は“Ｌ”から“Ｈ”に速やか
に変化して“Ｈ”で安定する。なお、信号Ｓ8 が“Ｌ”
になってＮチャネルＭＯＳトランジスタ２１がオフした
ときに、信号Ｓ7 が“Ｈ”でＰチャネルＭＯＳトランジ
スタ２０がオフ状態で、一時的にハイインピーダンス状
態となる場合もありうるが、寄生容量等により信号Ｓ9
は前の状態である“Ｌ”を保持する。Then, as the signal S 6 changes, the signal S 7
However, the current flowing from the gate electrode of the MOS transistor 20 is limited by the on-resistance of the MOS transistor 18 and the off-transition time of the MOS transistor 22.
The speed at which the potential of the gate electrode falls is slow, and the signal S 7 gently changes from “H” to “L”. When the signal S 7 becomes lower than the threshold voltage of the P-channel MOS transistor 20, the transistor 20 turns on. When the signal S 7 becomes lower than the threshold voltage, the output signal S 9 quickly changes from “L” to “H” and stabilizes at “H”. The signal S 8 is "L"
When the N-channel MOS transistor 21 is turned off due to the above, there is a possibility that the signal S 7 is “H” and the P-channel MOS transistor 20 is in the off state, and the high impedance state is temporarily generated. Signal S 9
Holds the previous state "L".
【００３２】次に、期間Ｔ7 において、入力信号Ｓ5 が
“Ｈ”から“Ｌ”に変化して安定する。インバータ回路
ＩＮ３のＰチャネルＭＯＳトランジスタ１６がオン状態
に移行するとともにＮチャネルＭＯＳトランジスタ１７
がオフ状態に移行するため、インバータ回路ＩＮ３の出
力信号Ｓ6 は“Ｌ”から“Ｈ”に変化する。このとき、
出力信号Ｓ6 の変化は、信号Ｓ5 の変化に対してあまり
大きな遅れは生じない。また、ゲート電極に入力信号Ｓ
5 を入力しているトランジスタ１８，１９，２２，２３
について、ＰチャネルＭＯＳトランジスタ１９，２２は
オフ状態からオン状態へ移行し、ＮチャネルＭＯＳトラ
ンジスタ１８，２３はオン状態からオフ状態に移行す
る。ＰチャネルＭＯＳトランジスタ２２がオン状態にな
ると、ＰチャネルＭＯＳトランジスタ２０のゲート電極
（信号Ｓ7 ）は“Ｈ”となるため、トランジスタ２０は
オフする。Next, in the period T 7 , the input signal S 5 changes from "H" to "L" and becomes stable. The P-channel MOS transistor 16 of the inverter circuit IN3 is turned on and the N-channel MOS transistor 17 is turned on.
Is turned off, the output signal S 6 of the inverter circuit IN3 changes from "L" to "H". At this time,
The change in the output signal S 6 does not cause a large delay with respect to the change in the signal S 5 . The input signal S is applied to the gate electrode.
Transistors 18, 19, 22, 23 inputting 5
With respect to, the P-channel MOS transistors 19 and 22 shift from the OFF state to the ON state, and the N-channel MOS transistors 18 and 23 shift from the ON state to the OFF state. When the P-channel MOS transistor 22 is turned on, the gate electrode (signal S 7 ) of the P-channel MOS transistor 20 becomes “H”, so that the transistor 20 is turned off.
【００３３】そして、信号Ｓ6 の変化に伴って信号Ｓ8
の変化が起こるが、ＭＯＳトランジスタ１９のオン抵抗
によって、及びＭＯＳトランジスタ２３のオフ遷移時間
によって、ＭＯＳトランジスタ２１のゲート電極に流れ
込む電流が制限されるため、ＭＯＳトランジスタ２１の
ゲート電極の電位の上昇する速度は遅く、信号Ｓ8 は緩
やかに“Ｌ”から“Ｈ”に変わる。信号Ｓ8 がＮチャネ
ルＭＯＳトランジスタ２１のしきい電圧をこえるとトラ
ンジスタ２１はオンする。信号Ｓ8 が閾値電圧を超える
と出力信号Ｓ9 は“Ｌ”から“Ｈ”に速やかに変化して
“Ｈ”で安定する。なお、信号Ｓ7 が“Ｈ”になってＰ
チャネルＭＯＳトランジスタ２０がオフしたときに、信
号Ｓ8 が“Ｌ”でＮチャネルＭＯＳトランジスタ２１が
まだオフ状態で、一時的にハイインピーダンス状態とな
る場合もありうるが、寄生容量等により信号Ｓ9 は前の
状態である“Ｈ”を保持する。Then, as the signal S 6 changes, the signal S 8
However, since the current flowing into the gate electrode of the MOS transistor 21 is limited by the ON resistance of the MOS transistor 19 and the OFF transition time of the MOS transistor 23, the potential of the gate electrode of the MOS transistor 21 rises. The speed is slow, and the signal S 8 gently changes from “L” to “H”. When the signal S 8 exceeds the threshold voltage of the N-channel MOS transistor 21, the transistor 21 turns on. When the signal S 8 exceeds the threshold voltage, the output signal S 9 quickly changes from “L” to “H” and stabilizes at “H”. In addition, the signal S 7 becomes “H” and P
When channel MOS transistor 20 is turned off, N-channel MOS transistor 21 is still turned off by the signal S 8 is "L", temporarily but there may be a case where a high-impedance state, the signal S 9 by the parasitic capacitance or the like Holds the previous state of "H".
【００３４】このように、信号Ｓ7 が“Ｈ”から“Ｌ”
に変化する時間と、信号Ｓ8 が“Ｈ”からＬに変化する
時間との間に時間差を設けることによって、トランジス
タ２０，２１が同時にオンしている時間を少なくして、
あるいは同時にオンしている時間を無くしてトランジス
タ２０，２１を流れる貫通電流を小さくすることができ
る。In this way, the signal S 7 changes from "H" to "L".
By providing a time difference between the time when the signal S 8 changes to “L” and the time when the signal S 8 changes from “H” to L, the time in which the transistors 20 and 21 are simultaneously turned on is reduced,
Alternatively, it is possible to reduce the through current flowing through the transistors 20 and 21 by eliminating the time when the transistors are turned on at the same time.
【００３５】次に、期間Ｔ8 において、入力信号Ｓ
5 は、“Ｌ”レベルにある状態で細いパルス状のノイズ
（Ｈ電位ノイズ）が乗っている。細いパルス状のノイズ
がインバータ回路ＩＮ３の入力端に入力されると、ノイ
ズの発生している期間だけＰチャネルＭＯＳトランジス
タ１６がオフするとともにＮチャネルＭＯＳトランジス
タ１７がオンして、信号Ｓ6 にも瞬間的に“Ｌ”レベル
になる細いパルス状のノイズが現れる。このノイズによ
って信号Ｓ8 にも瞬間的に“Ｌ”レベルになる細いパル
ス状のノイズが現れる。Next, in the period T 8 , the input signal S
In the state of “ 5 ”, thin pulse-shaped noise (H potential noise) 5 is present. When a thin pulsed noise is input to the input terminal of the inverter circuit IN3, the P-channel MOS transistor 16 is turned off and the N-channel MOS transistor 17 is turned on only during the noise generation period, and the signal S 6 A thin pulse-like noise that instantaneously becomes "L" level appears. Due to this noise, a thin pulse-like noise that instantaneously becomes “L” level also appears in the signal S 8 .
【００３６】しかし、ノイズのパルス幅が短いと、トラ
ンジスタ１８のオン抵抗が高く、ＭＯＳトランジスタ２
０のゲート電極から流れ出す電流が少ないため、トラン
ジスタ２０のゲート電極を十分に“Ｌ”レベルにするこ
とができない。そのため、トランジスタ２０のしきい電
圧をこえることができず、トランジスタ２０はほとんど
動作しない。従って、出力信号Ｓ9 にはノイズが乗らな
い。However, when the noise pulse width is short, the on-resistance of the transistor 18 is high, and the MOS transistor 2
Since the current flowing out from the gate electrode of 0 is small, the gate electrode of the transistor 20 cannot be sufficiently set to the “L” level. Therefore, the threshold voltage of the transistor 20 cannot be exceeded, and the transistor 20 hardly operates. Therefore, no noise is added to the output signal S 9 .
【００３７】また、期間Ｔ9 において、入力信号Ｓ
5 は、“Ｈ”レベルにある状態で細いパルス状のノイズ
（Ｌ電位ノイズ）が乗る場合についても、トランジスタ
２１がほとんど動作しないため、出力信号Ｓ9 にはノイ
ズが乗らない。In the period T 9 , the input signal S
In No. 5 , the output signal S 9 does not contain noise because the transistor 21 hardly operates even when thin pulse-like noise (L potential noise) is included in the state of “H” level.
【００３８】[0038]
【発明の効果】以上のように請求項１記載の発明の半導
体集積回路によれば、（ｂ）インバータ回路の出力端子
に接続した一方端子と、インバータ回路の入力端子に接
続した制御端子と、他方端子とを有し、制御端子から入
力した制御信号によって一方端子と他方端子との間の接
続／非接続を選択する第１のスイッチ手段と、（ｃ）イ
ンバータ回路の出力端子に接続した一方端子と、インバ
ータ回路の入力端子に接続した制御端子と、他方端子と
を有し、制御端子から入力した制御信号によって、第１
のスイッチ手段に対して相補的に、一方端子と他方端子
との間の非接続／接続を選択する第２のスイッチ手段
と、（ｄ）第１のスイッチ手段の他方端子と接続した制
御電極と、第１の電位に接続した一方電極と、他方電極
とを有し、第１のスイッチ手段を接続状態とする信号の
反転論理によってオンする第１導電型の第１の絶縁ゲー
ト型トランジスタと、（ｅ）第２のスイッチ手段の他方
端子に接続した制御電極と、第１の電位と異なる第２の
電位に接続した一方電極と、第１の絶縁ゲート型トラン
ジスタの他方電極に接続した他方電極とを有し、第２の
スイッチ手段を接続状態とする信号の反転論理によって
オンする第２導電型の第２の絶縁ゲート型トランジスタ
と、（ｆ）第１の絶縁ゲート型トランジスタの制御電極
とインバータ回路の出力端子との間に抵抗を付加する第
１の抵抗手段と、（ｇ）第２の絶縁ゲート型トランジス
タの制御電極とインバータ回路の出力端子との間に抵抗
を付加する第２の抵抗手段と、（ｈ）第１の電位に接続
した一方端と、第１の絶縁ゲート型トランジスタの制御
電極との間に接続した他方端とを有し、第１のスイッチ
手段が非接続状態のときに第１の絶縁ゲート型トランジ
スタの制御電極を第１の電位に固定する第１の電位固定
手段と、（ｉ）第２の電位に接続した一方端と、第２の
絶縁ゲート型トランジスタの制御電極との間に接続した
他方端とを有し、第２のスイッチ手段が非接続状態のと
きに第２の絶縁ゲート型トランジスタの制御電極を第２
の電位に固定する第２の電位固定手段とを備えて構成さ
れているので、第１及び第２の絶縁ゲート型トランジス
タを別々に駆動して、第１及び第２の抵抗手段により入
力信号のノイズを除去するとともに、第１及び第２のス
イッチ手段と第１及び第２の電位固定手段とにより貫通
電流をなくして消費電流を小さくすることができるとい
う効果がある。As described above, according to the semiconductor integrated circuit of the invention described in claim 1, (b) one terminal connected to the output terminal of the inverter circuit, and the control terminal connected to the input terminal of the inverter circuit, First switch means having another terminal and selecting connection / non-connection between the one terminal and the other terminal by a control signal input from the control terminal; and (c) one connected to the output terminal of the inverter circuit. A first terminal, a control terminal connected to the input terminal of the inverter circuit, and the other terminal;
Complementary to the switch means, the second switch means for selecting non-connection / connection between the one terminal and the other terminal, and (d) the control electrode connected to the other terminal of the first switch means. A first insulated gate transistor of a first conductivity type having one electrode connected to the first potential and the other electrode, and being turned on by the inversion logic of a signal that brings the first switch means into a connected state, (E) A control electrode connected to the other terminal of the second switch means, one electrode connected to a second potential different from the first potential, and the other electrode connected to the other electrode of the first insulated gate transistor And a second insulated gate transistor of the second conductivity type that is turned on by the inversion logic of a signal that brings the second switch means into a connected state, and (f) a control electrode of the first insulated gate transistor. Inverter circuit A first resistance means for adding a resistance between the input terminal and the input terminal, and (g) second resistance means for adding a resistance between the control electrode of the second insulated gate transistor and the output terminal of the inverter circuit. (H) has one end connected to the first potential and the other end connected between the control electrode of the first insulated gate transistor, and when the first switch means is in a non-connection state, First potential fixing means for fixing the control electrode of the first insulated gate transistor to the first potential; (i) one end connected to the second potential; and the control electrode of the second insulated gate transistor And the other end connected between the second switch means and the second switch means when the second switch means is in a non-connected state.
And a second potential fixing means for fixing the input signal of the input signal by the first and second resistance means. There is an effect that the noise can be removed and the consumption current can be reduced by eliminating the through current by the first and second switch means and the first and second potential fixing means.
【００３９】請求項２記載の発明の半導体集積回路によ
れば、第１のスイッチ手段及び第１の抵抗手段は、イン
バータ回路の入力端子に接続した制御電極と、インバー
タ回路の出力端子に接続した一方電極と、第１の絶縁ゲ
ート型トランジスタの制御電極に接続した他方電極とを
有する第２導電型の第３の絶縁ゲート型トランジスタを
含み、第２のスイッチ手段及び第２の抵抗手段は、イン
バータ回路の入力端子に接続した制御電極と、インバー
タ回路の出力端子に接続した一方電極と、第２の絶縁ゲ
ート型トランジスタの制御電極に接続した他方電極とを
有する第１導電型の第４の絶縁ゲート型トランジスタを
含むことを特徴とするので、第３及び第４の絶縁ゲート
型トランジスタが複数の機能を兼ねることにより、バッ
ファ回路の構成を簡素化して半導体集積回路の集積度を
向上することができるという効果がある。According to the semiconductor integrated circuit of the second aspect of the invention, the first switch means and the first resistance means are connected to the control electrode connected to the input terminal of the inverter circuit and the output terminal of the inverter circuit. The second switch means and the second resistance means, including a third insulated gate transistor of the second conductivity type having one electrode and the other electrode connected to the control electrode of the first insulated gate transistor; A fourth electrode of the first conductivity type having a control electrode connected to the input terminal of the inverter circuit, one electrode connected to the output terminal of the inverter circuit, and the other electrode connected to the control electrode of the second insulated gate transistor Since the third embodiment includes the insulated gate transistor, the third and fourth insulated gate transistors have a plurality of functions so that the buffer circuit can be configured. There is an effect that it is possible to improve the degree of integration of semiconductor integrated circuits by hydrogenation.
【００４０】請求項３記載の発明の半導体集積回路によ
れば、第１の電位固定手段は、インバータ回路の入力端
子に接続した制御電極と、第１の電位に接続した一方電
極と、第１の絶縁ゲート型トランジスタの制御電極に接
続した他方電極とを有する第１導電型の第３の絶縁ゲー
ト型トランジスタを含み、第２の電位固定手段は、イン
バータ回路の入力端子に接続した制御電極と、第２の電
位に接続した一方電極と、第２の絶縁ゲート型トランジ
スタの制御電極に接続した他方電極とを有する第２導電
型の第４の絶縁ゲート型トランジスタを含むことを特徴
とするので、入力信号のノイズを除去するとともに、第
１及び第２のスイッチ手段と第２及び第３の絶縁ゲート
型トランジスタとにより貫通電流をなくして消費電流を
十分小さくすることができるという効果がある。According to another aspect of the semiconductor integrated circuit of the present invention, the first potential fixing means includes the control electrode connected to the input terminal of the inverter circuit, the one electrode connected to the first potential, and the first electrode. The third insulated gate transistor of the first conductivity type having the other electrode connected to the control electrode of the insulated gate transistor, and the second potential fixing means includes a control electrode connected to the input terminal of the inverter circuit. , A second conductivity type fourth insulated gate transistor having one electrode connected to the second potential and the other electrode connected to the control electrode of the second insulated gate transistor. , The noise of the input signal is removed, and the through current is eliminated by the first and second switch means and the second and third insulated gate transistors to sufficiently reduce the current consumption. There is an effect that it is.
【図１】この発明の一実施例による半導体集積回路に用
いられるバッファ回路の構成を示す回路図である。FIG. 1 is a circuit diagram showing a configuration of a buffer circuit used in a semiconductor integrated circuit according to an embodiment of the present invention.
【図２】図１に示したバッファ回路の動作を示すタイミ
ングチャートである。FIG. 2 is a timing chart showing the operation of the buffer circuit shown in FIG.
【図３】従来の半導体集積回路に用いられるバッファ回
路の構成を示す回路図である。FIG. 3 is a circuit diagram showing a configuration of a buffer circuit used in a conventional semiconductor integrated circuit.
【図４】図３に示したバッファ回路の動作を示すタイミ
ングチャートである。FIG. 4 is a timing chart showing an operation of the buffer circuit shown in FIG.
１，１ａ バッファ回路 ＩＮ１〜ＩＮ３ インバータ回路 1, 1a buffer circuit IN1 to IN3 inverter circuit
Claims (3)
記入力端子から入力した入力信号の反転論理を前記出力
端子から出力するインバータ回路と、 （ｂ）前記インバータ回路の前記出力端子に接続した一
方端子と、前記インバータ回路の前記入力端子に接続し
た制御端子と、他方端子とを有し、前記制御端子から入
力した制御信号によって前記一方端子と前記他方端子と
の間の接続／非接続を選択する第１のスイッチ手段と、 （ｃ）前記インバータ回路の前記出力端子に接続した一
方端子と、前記インバータ回路の前記入力端子に接続し
た制御端子と、他方端子とを有し、前記制御端子から入
力した制御信号によって、前記第１のスイッチ手段に対
して相補的に、前記一方端子と前記他方端子との間の非
接続／接続を選択する第２のスイッチ手段と、 （ｄ）前記第１のスイッチ手段の前記他方端子と接続し
た制御電極と、第１の電位に接続した一方電極と、他方
電極とを有し、前記第１のスイッチ手段を接続状態とす
る信号の反転論理によってオンする第１導電型の第１の
絶縁ゲート型トランジスタと、 （ｅ）前記第２のスイッチ手段の前記他方端子に接続し
た制御電極と、前記第１の電位と異なる第２の電位に接
続した一方電極と、前記第１の絶縁ゲート型トランジス
タの前記他方電極に接続した他方電極とを有し、前記第
２のスイッチ手段を接続状態とする信号の反転論理によ
ってオンする第２導電型の第２の絶縁ゲート型トランジ
スタと、 （ｆ）前記第１の絶縁ゲート型トランジスタの前記制御
電極と前記インバータ回路の出力端子との間に抵抗を付
加する第１の抵抗手段と、 （ｇ）前記第２の絶縁ゲート型トランジスタの前記制御
電極と前記インバータ回路の出力端子との間に抵抗を付
加する第２の抵抗手段と、 （ｈ）前記第１の電位に接続した一方端と、前記第１の
絶縁ゲート型トランジスタの前記制御電極との間に接続
した他方端とを有し、前記第１のスイッチ手段が非接続
状態のときに前記第１の絶縁ゲート型トランジスタの前
記制御電極を第１の電位に固定する第１の電位固定手段
と、 （ｉ）前記第２の電位に接続した一方端と、前記第２の
絶縁ゲート型トランジスタの前記制御電極との間に接続
した他方端とを有し、前記第２のスイッチ手段が非接続
状態のときに前記第２の絶縁ゲート型トランジスタの前
記制御電極を第２の電位に固定する第２の電位固定手段
とを備える、半導体集積回路。1. An inverter circuit comprising: (a) an input terminal and an output terminal, the inverted logic of an input signal input from the input terminal being output from the output terminal; and (b) the output terminal of the inverter circuit. And a control terminal connected to the input terminal of the inverter circuit, and the other terminal, and a connection between the one terminal and the other terminal according to a control signal input from the control terminal. First switch means for selecting non-connection, (c) having one terminal connected to the output terminal of the inverter circuit, a control terminal connected to the input terminal of the inverter circuit, and the other terminal, A second switch for selecting non-connection / connection between the one terminal and the other terminal complementarily to the first switch means by a control signal input from the control terminal. Means, and (d) a control electrode connected to the other terminal of the first switch means, one electrode connected to a first potential, and the other electrode, and the first switch means is in a connected state. A first insulated gate transistor of a first conductivity type that is turned on by the inversion logic of the signal, and (e) a control electrode connected to the other terminal of the second switch means and different from the first potential. It has one electrode connected to the second potential and the other electrode connected to the other electrode of the first insulated gate transistor, and is turned on by the inversion logic of the signal that brings the second switch means into the connected state. A second insulated gate transistor of a second conductivity type, and (f) a first resistor for adding a resistor between the control electrode of the first insulated gate transistor and the output terminal of the inverter circuit. (G) second resistance means for adding resistance between the control electrode of the second insulated gate transistor and the output terminal of the inverter circuit; and (h) connected to the first potential. The first insulated gate transistor having one end and the other end connected between the control electrode of the first insulated gate transistor and the first switch means in a non-connected state. A first potential fixing means for fixing the control electrode to a first potential, and (i) one end connected to the second potential and the control electrode of the second insulated gate transistor. Second potential fixing means for fixing the control electrode of the second insulated gate transistor to the second potential when the second switch means is in the non-connection state. A semiconductor integrated circuit comprising:
抵抗手段は、 前記インバータ回路の前記入力端子に接続した制御電極
と、前記インバータ回路の前記出力端子に接続した一方
電極と、前記第１の絶縁ゲート型トランジスタの前記制
御電極に接続した他方電極とを有する第２導電型の第３
の絶縁ゲート型トランジスタを含み、 前記第２のスイッチ手段及び前記第２の抵抗手段は、 前記インバータ回路の前記入力端子に接続した制御電極
と、前記インバータ回路の前記出力端子に接続した一方
電極と、前記第２の絶縁ゲート型トランジスタの前記制
御電極に接続した他方電極とを有する第１導電型の第４
の絶縁ゲート型トランジスタを含む、請求項１記載の半
導体集積回路。2. The first switch means and the first resistance means include a control electrode connected to the input terminal of the inverter circuit, a first electrode connected to the output terminal of the inverter circuit, and the first electrode. A second conductivity type third electrode having the other electrode connected to the control electrode of the first insulated gate transistor
An insulated gate transistor, wherein the second switch means and the second resistance means include a control electrode connected to the input terminal of the inverter circuit, and a first electrode connected to the output terminal of the inverter circuit. A fourth of the first conductivity type having a second electrode connected to the control electrode of the second insulated gate transistor
2. The semiconductor integrated circuit according to claim 1, including the insulated gate transistor according to claim 1.
と、前記第１の電位に接続した一方電極と、前記第１の
絶縁ゲート型トランジスタの前記制御電極に接続した他
方電極とを有する第１導電型の第３の絶縁ゲート型トラ
ンジスタを含み、 第２の電位固定手段は、 前記インバータ回路の前記入力端子に接続した制御電極
と、前記第２の電位に接続した一方電極と、前記第２の
絶縁ゲート型トランジスタの前記制御電極に接続した他
方電極とを有する第２導電型の第４の絶縁ゲート型トラ
ンジスタを含む、請求項１記載の半導体集積回路。3. The first potential fixing means includes a control electrode connected to the input terminal of the inverter circuit, a first electrode connected to the first potential, and the first insulated gate transistor of the first insulated gate transistor. A third insulated gate transistor of the first conductivity type having the other electrode connected to the control electrode, wherein the second potential fixing means includes a control electrode connected to the input terminal of the inverter circuit; 2. The semiconductor according to claim 1, further comprising a fourth insulated gate transistor of the second conductivity type having one electrode connected to the potential of the second insulated gate transistor and the other electrode connected to the control electrode of the second insulated gate transistor. Integrated circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6001087A JPH07212210A (en) | 1994-01-11 | 1994-01-11 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6001087A JPH07212210A (en) | 1994-01-11 | 1994-01-11 | Semiconductor integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07212210A true JPH07212210A (en) | 1995-08-11 |
Family
ID=11491724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6001087A Pending JPH07212210A (en) | 1994-01-11 | 1994-01-11 | Semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07212210A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6304110B1 (en) | 1998-06-11 | 2001-10-16 | Mitsubishi Denki Kabushiki Kaisha | Buffer using dynamic threshold-voltage MOS transistor |
-
1994
- 1994-01-11 JP JP6001087A patent/JPH07212210A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6304110B1 (en) | 1998-06-11 | 2001-10-16 | Mitsubishi Denki Kabushiki Kaisha | Buffer using dynamic threshold-voltage MOS transistor |
| KR100302251B1 (en) * | 1998-06-11 | 2001-11-02 | 다니구찌 이찌로오, 기타오카 다카시 | Buffer using dynamic threshold-voltage mos transistor |
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