JPH07211909A - 薄膜トランジスタおよびその製造方法 - Google Patents
薄膜トランジスタおよびその製造方法Info
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- JPH07211909A JPH07211909A JP595494A JP595494A JPH07211909A JP H07211909 A JPH07211909 A JP H07211909A JP 595494 A JP595494 A JP 595494A JP 595494 A JP595494 A JP 595494A JP H07211909 A JPH07211909 A JP H07211909A
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Abstract
(57)【要約】
【目的】高速動作が可能でオフ電流が少なく閾値の変動
が小さいことに加えてオン電流が大きな薄膜トランジス
タを容易に製造する。 【構成】ゲート電極５８の下に形成されるチャネル領域
の半導体層１は、水素化アモルファスシリコン層５３と
多結晶シリコン層５４とが交互に複数積層された多層膜
構造を有している。その半導体層１はＭＢＥによって形
成される。ソース電極５５の下に形成されるソース領域
の半導体層２およびドレイン電極５６の下に形成される
ドレイン領域の半導体層３は、多層膜構造によらず水素
化アモルファスシリコン層だけから形成されている。
が小さいことに加えてオン電流が大きな薄膜トランジス
タを容易に製造する。 【構成】ゲート電極５８の下に形成されるチャネル領域
の半導体層１は、水素化アモルファスシリコン層５３と
多結晶シリコン層５４とが交互に複数積層された多層膜
構造を有している。その半導体層１はＭＢＥによって形
成される。ソース電極５５の下に形成されるソース領域
の半導体層２およびドレイン電極５６の下に形成される
ドレイン領域の半導体層３は、多層膜構造によらず水素
化アモルファスシリコン層だけから形成されている。
Description
【０００１】
【産業上の利用分野】本発明は、密着イメージセンサや
液晶ディスプレイの駆動回路などに用いられる薄膜トラ
ンジスタ（ＴＦＴ；Thin Film Transistor）およびその
製造方法に関するものである。
液晶ディスプレイの駆動回路などに用いられる薄膜トラ
ンジスタ（ＴＦＴ；Thin Film Transistor）およびその
製造方法に関するものである。
【０００２】
【従来の技術】従来、特開平３−８０５６９号公報（IP
C;H01L 29/784 ）に開示される薄膜トランジスタが提案
されている。
C;H01L 29/784 ）に開示される薄膜トランジスタが提案
されている。
【０００３】図４は、同公報に記載の第１実施例を示す
逆スタガー型ＴＦＴの断面図である。このＴＦＴの構造
は同公報の７欄１２行〜８欄１５行に記載されている。
２１はガラス等から成る絶縁基板、２２はタンタル（Ｔ
ａ）から成るゲート電極、２３はアモルファスシリコン
窒化膜（ａ−ＳｉＮｘ）から成る絶縁層、２４はプラズ
マＣＶＤ法あるいは反応性スパッタ法等によって形成さ
れる半導体層、２５は非晶質半導体である膜厚が５０Å
程度以下の水素化アモルファスシリコン（ａ−Ｓｉ：
Ｈ）層、２６は膜厚が１００Å程度以下の多結晶シリコ
ン（poly−Ｓｉ）層、２７はｎ+ −ａ−Ｓｉあるいはｎ
+ −poly−Ｓｉから成るオーミック接合層、２８はソー
ス電極、２９はドレイン電極である。このＴＦＴの構造
において特徴的なのは、ａ−Ｓｉ：Ｈ層２５とpoly−Ｓ
ｉ層２６とが交互に複数積層されて半導体層２４が形成
されている点である。これにより、同公報の８欄１６行
〜１２欄１９行に記載されているような作用および効果
が得られる。
逆スタガー型ＴＦＴの断面図である。このＴＦＴの構造
は同公報の７欄１２行〜８欄１５行に記載されている。
２１はガラス等から成る絶縁基板、２２はタンタル（Ｔ
ａ）から成るゲート電極、２３はアモルファスシリコン
窒化膜（ａ−ＳｉＮｘ）から成る絶縁層、２４はプラズ
マＣＶＤ法あるいは反応性スパッタ法等によって形成さ
れる半導体層、２５は非晶質半導体である膜厚が５０Å
程度以下の水素化アモルファスシリコン（ａ−Ｓｉ：
Ｈ）層、２６は膜厚が１００Å程度以下の多結晶シリコ
ン（poly−Ｓｉ）層、２７はｎ+ −ａ−Ｓｉあるいはｎ
+ −poly−Ｓｉから成るオーミック接合層、２８はソー
ス電極、２９はドレイン電極である。このＴＦＴの構造
において特徴的なのは、ａ−Ｓｉ：Ｈ層２５とpoly−Ｓ
ｉ層２６とが交互に複数積層されて半導体層２４が形成
されている点である。これにより、同公報の８欄１６行
〜１２欄１９行に記載されているような作用および効果
が得られる。
【０００４】図５は、同公報に記載の第２実施例を示す
スタガー型ＴＦＴの断面図である。このＴＦＴの構造は
同公報の１２欄２０行〜１３欄１５行に記載されてい
る。４１は絶縁基板、４２はＴａから成るソース電極、
４３はＴａから成るドレイン電極、４４は半導体層、４
５はａ−Ｓｉ：Ｈ層、４６はpoly−Ｓｉ層、４７は絶縁
層、４８はゲート電極である。このＴＦＴにおいても、
ａ−Ｓｉ：Ｈ層４５とpoly−Ｓｉ層４６とが交互に複数
積層されて半導体層４４が形成されている。これによ
り、図４に示す第１実施例と同様の作用および動作が得
られる上に、ソース電極およびドレイン電極４２，４３
が絶縁基板４１の表面上に形成されるため、各電極４
２，４３の配線を容易に形成することができる。
スタガー型ＴＦＴの断面図である。このＴＦＴの構造は
同公報の１２欄２０行〜１３欄１５行に記載されてい
る。４１は絶縁基板、４２はＴａから成るソース電極、
４３はＴａから成るドレイン電極、４４は半導体層、４
５はａ−Ｓｉ：Ｈ層、４６はpoly−Ｓｉ層、４７は絶縁
層、４８はゲート電極である。このＴＦＴにおいても、
ａ−Ｓｉ：Ｈ層４５とpoly−Ｓｉ層４６とが交互に複数
積層されて半導体層４４が形成されている。これによ
り、図４に示す第１実施例と同様の作用および動作が得
られる上に、ソース電極およびドレイン電極４２，４３
が絶縁基板４１の表面上に形成されるため、各電極４
２，４３の配線を容易に形成することができる。
【０００５】図６は、同公報に記載の第３実施例を示す
コプラナ（Coplanar）型ＴＦＴの断面図である。このＴ
ＦＴの構造は同公報の１３欄１６行〜１４欄１２行に記
載されている。５１は絶縁基板、５２は半導体層、５３
はａ−Ｓｉ：Ｈ層、５４はpoly−Ｓｉ層、５５はソース
電極、５６はドレイン電極、５７は絶縁層、５８はゲー
ト電極である。このＴＦＴにおいても、ａ−Ｓｉ：Ｈ層
５３とpoly−Ｓｉ層５４とが交互に複数積層されて半導
体層５２が形成されている。これにより、図４に示す第
１実施例と同様の作用および動作が得られる上に、平ら
な絶縁基板５１の上に半導体層５２を形成しているた
め、各層５３，５４の膜厚を均一にすることができる。
コプラナ（Coplanar）型ＴＦＴの断面図である。このＴ
ＦＴの構造は同公報の１３欄１６行〜１４欄１２行に記
載されている。５１は絶縁基板、５２は半導体層、５３
はａ−Ｓｉ：Ｈ層、５４はpoly−Ｓｉ層、５５はソース
電極、５６はドレイン電極、５７は絶縁層、５８はゲー
ト電極である。このＴＦＴにおいても、ａ−Ｓｉ：Ｈ層
５３とpoly−Ｓｉ層５４とが交互に複数積層されて半導
体層５２が形成されている。これにより、図４に示す第
１実施例と同様の作用および動作が得られる上に、平ら
な絶縁基板５１の上に半導体層５２を形成しているた
め、各層５３，５４の膜厚を均一にすることができる。
【０００６】尚、同公報の１４欄１６行〜１６欄１２行
に記載されているように、上記各実施例は変形が可能で
ある。例えば、poly−Ｓｉ層２６，４６，５４を単結晶
シリコン層に置き代えてもよい。その場合、単結晶シリ
コン層はpoly−Ｓｉ層に比べて結晶構造が均一であるた
め、キャリアの走行が円滑になり、ＴＦＴの動作精度が
向上する。
に記載されているように、上記各実施例は変形が可能で
ある。例えば、poly−Ｓｉ層２６，４６，５４を単結晶
シリコン層に置き代えてもよい。その場合、単結晶シリ
コン層はpoly−Ｓｉ層に比べて結晶構造が均一であるた
め、キャリアの走行が円滑になり、ＴＦＴの動作精度が
向上する。
【０００７】
【発明が解決しようとする課題】上記の各ＴＦＴにおい
ては、各半導体層（２４，４４，５２）全体が非晶質半
導体層（２５，４５，５３）とpoly−Ｓｉ層（２６，４
６，５４）または単結晶シリコン層とを交互に積層状態
に形成した多層膜構造になっている。しかし、各半導体
層全体が多層膜構造になっているということは、チャネ
ル領域だけでなくソース領域およびドレイン領域も多層
膜構造になっているということに外ならない。そのた
め、ソース領域およびドレイン領域におけるコンタクト
抵抗が増大してキャリアの移動が規制され、オン電流が
減少するという問題があった。
ては、各半導体層（２４，４４，５２）全体が非晶質半
導体層（２５，４５，５３）とpoly−Ｓｉ層（２６，４
６，５４）または単結晶シリコン層とを交互に積層状態
に形成した多層膜構造になっている。しかし、各半導体
層全体が多層膜構造になっているということは、チャネ
ル領域だけでなくソース領域およびドレイン領域も多層
膜構造になっているということに外ならない。そのた
め、ソース領域およびドレイン領域におけるコンタクト
抵抗が増大してキャリアの移動が規制され、オン電流が
減少するという問題があった。
【０００８】また、同公報によれば、各半導体層（２
４，４４，５２）はプラズマＣＶＤ法あるいは反応性ス
パッタ法によって形成されるとしている。しかし、その
ような方法によって同公報に記載されているような多層
膜構造を安定に形成するのは難しく、スループットを低
下させずに実用化するのは困難である。
４，４４，５２）はプラズマＣＶＤ法あるいは反応性ス
パッタ法によって形成されるとしている。しかし、その
ような方法によって同公報に記載されているような多層
膜構造を安定に形成するのは難しく、スループットを低
下させずに実用化するのは困難である。
【０００９】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、高速動作が可能でオフ
電流が少なく閾値の変動が小さいことに加えてオン電流
が大きな薄膜トランジスタを提供することにある。ま
た、本発明の別の目的は、そのような薄膜トランジスタ
を容易に製造することにある。
れたものであって、その目的は、高速動作が可能でオフ
電流が少なく閾値の変動が小さいことに加えてオン電流
が大きな薄膜トランジスタを提供することにある。ま
た、本発明の別の目的は、そのような薄膜トランジスタ
を容易に製造することにある。
【００１０】
【課題を解決するための手段】請求項１に記載の発明
は、チャネル領域の半導体層だけが超格子構造膜によっ
て形成されていることをその要旨とする。
は、チャネル領域の半導体層だけが超格子構造膜によっ
て形成されていることをその要旨とする。
【００１１】請求項２に記載の発明は、チャネル領域の
半導体層だけが超格子構造膜によって形成され、ソース
領域またはドレイン領域の少なくともいずれか一方の半
導体層は、少なくともその一部が超格子構造を有しない
ことをその要旨とする。
半導体層だけが超格子構造膜によって形成され、ソース
領域またはドレイン領域の少なくともいずれか一方の半
導体層は、少なくともその一部が超格子構造を有しない
ことをその要旨とする。
【００１２】請求項３に記載の発明は、非晶質半導体層
と多結晶シリコン層または単結晶シリコン層とが交互に
積層状態に形成された多層膜構造を有するチャネル領域
の半導体層と、積層構造を有しないソース領域およびド
レイン領域の半導体層とを備えたことをその要旨とす
る。
と多結晶シリコン層または単結晶シリコン層とが交互に
積層状態に形成された多層膜構造を有するチャネル領域
の半導体層と、積層構造を有しないソース領域およびド
レイン領域の半導体層とを備えたことをその要旨とす
る。
【００１３】請求項４に記載の発明は、絶縁基板上に超
格子構造膜を形成する工程と、その超格子構造膜のチャ
ネル領域に相当する部分だけを覆うようにエッチングマ
スクを形成する工程と、前記超格子構造膜の表面に適宜
なイオンを注入し、ソース領域またはドレイン領域の少
なくともいずれか一方に相当する部分の超格子構造を破
壊する工程とを備えたことをその要旨とする。
格子構造膜を形成する工程と、その超格子構造膜のチャ
ネル領域に相当する部分だけを覆うようにエッチングマ
スクを形成する工程と、前記超格子構造膜の表面に適宜
なイオンを注入し、ソース領域またはドレイン領域の少
なくともいずれか一方に相当する部分の超格子構造を破
壊する工程とを備えたことをその要旨とする。
【００１４】請求項５に記載の発明は、絶縁基板上に非
晶質半導体層と多結晶シリコン層または単結晶シリコン
層とが交互に積層状態に形成された多層膜構造を有する
半導体層を形成する工程と、その半導体層のチャネル領
域に相当する部分だけを覆うようにエッチングマスクを
形成する工程と、前記半導体層の表面にシリコンイオン
を注入し、ソース領域またはドレイン領域の少なくとも
いずれか一方に相当する部分を非晶質化する工程とを備
えたことをその要旨とする。
晶質半導体層と多結晶シリコン層または単結晶シリコン
層とが交互に積層状態に形成された多層膜構造を有する
半導体層を形成する工程と、その半導体層のチャネル領
域に相当する部分だけを覆うようにエッチングマスクを
形成する工程と、前記半導体層の表面にシリコンイオン
を注入し、ソース領域またはドレイン領域の少なくとも
いずれか一方に相当する部分を非晶質化する工程とを備
えたことをその要旨とする。
【００１５】
【作用】請求項１または請求項２に記載の発明によれ
ば、ソース領域またはドレイン領域におけるコンタクト
抵抗が増大することはなくキャリアの移動が規制されな
いため、オン電流を大きくすることができる。
ば、ソース領域またはドレイン領域におけるコンタクト
抵抗が増大することはなくキャリアの移動が規制されな
いため、オン電流を大きくすることができる。
【００１６】請求項３に記載の発明によれば、チャネル
領域の半導体層が前記多層膜構造を有するため、高速動
作が可能でオフ電流が少なく閾値の変動が小さくなる。
また、ソース領域およびドレイン領域の半導体層が積層
構造を有しないため、ソース領域またはドレイン領域に
おけるコンタクト抵抗が増大することはなくキャリアの
移動が規制されないため、オン電流を大きくすることが
できる。
領域の半導体層が前記多層膜構造を有するため、高速動
作が可能でオフ電流が少なく閾値の変動が小さくなる。
また、ソース領域およびドレイン領域の半導体層が積層
構造を有しないため、ソース領域またはドレイン領域に
おけるコンタクト抵抗が増大することはなくキャリアの
移動が規制されないため、オン電流を大きくすることが
できる。
【００１７】請求項４に記載の発明によれば、エッチン
グマスクを形成してイオン注入するだけの一般的で簡単
な工程により、請求項２に記載の薄膜トランジスタを容
易に製造することができる。
グマスクを形成してイオン注入するだけの一般的で簡単
な工程により、請求項２に記載の薄膜トランジスタを容
易に製造することができる。
【００１８】請求項５に記載の発明によれば、エッチン
グマスクを形成してイオン注入するだけの一般的で簡単
な工程により、請求項３に記載の薄膜トランジスタを容
易に製造することができる。
グマスクを形成してイオン注入するだけの一般的で簡単
な工程により、請求項３に記載の薄膜トランジスタを容
易に製造することができる。
【００１９】
【実施例】以下、本発明を具体化した各実施例を図面に
従って説明する。尚、各実施例において、図４〜図６に
示した従来例と同じ構成部材については符号を等しくし
てその詳細な説明を省略する。
従って説明する。尚、各実施例において、図４〜図６に
示した従来例と同じ構成部材については符号を等しくし
てその詳細な説明を省略する。
【００２０】（第１実施例）図１は、本発明の第１実施
例を示すコプラナ型ＴＦＴの断面図である。図６に示し
た従来例と本実施例との相違点は以下のとおりである。
例を示すコプラナ型ＴＦＴの断面図である。図６に示し
た従来例と本実施例との相違点は以下のとおりである。
【００２１】ゲート電極５８の下方に形成されるチャ
ネル領域の半導体層１は、従来例と同様に、ａ−Ｓｉ：
Ｈ層５３とpoly−Ｓｉ層５４とが交互に複数積層された
多層膜構造を有している。
ネル領域の半導体層１は、従来例と同様に、ａ−Ｓｉ：
Ｈ層５３とpoly−Ｓｉ層５４とが交互に複数積層された
多層膜構造を有している。
【００２２】ソース電極５５の下方に形成されるソー
ス領域の半導体層２およびドレイン電極５６の下方に形
成されるドレイン領域の半導体層３は、多層膜構造によ
らずａ−Ｓｉ：Ｈ層だけから形成されている。
ス領域の半導体層２およびドレイン電極５６の下方に形
成されるドレイン領域の半導体層３は、多層膜構造によ
らずａ−Ｓｉ：Ｈ層だけから形成されている。
【００２３】このような構造を形成するには、まず、Ｍ
ＢＥ（Molecular Beam Epitaxy）により、ガラス等から
成る絶縁基板５１の上にａ−Ｓｉ：Ｈ層５３とpoly−Ｓ
ｉ層５４とを交互に形成する。ＭＢＥによれば、プラズ
マＣＶＤ法や反応性スパッタ法に比べ、各層５３，５４
の膜厚が数１０Å程度以下の薄い場合でも安定かつ容易
に高いスループットで製造することができる。各層５
３，５４が交互に積層状態に形成された多層膜構造が完
成したら、チャネル領域（半導体層１）だけが覆われて
ソース領域（半導体層２）およびドレイン領域（半導体
層３）は露出されるように、その多層膜構造の表面にフ
ォトレジスト等によるエッチングマスクを成膜する。そ
して、多層膜構造の表面にシリコンイオンを注入する。
すると、各半導体層２，３の多層膜構造は崩れて非晶質
化し、各半導体層２，３はａ−Ｓｉ：Ｈ層だけから形成
されるようになる。一方、半導体層１の多層膜構造は保
持される。次に、各半導体層２，３の上に、Ｔａから成
るソース電極５５およびドレイン電極５６を形成する。
続いて、ａ−ＳｉＮｘから成る絶縁層５７を形成し、そ
の上にＴａから成るゲート電極５８を形成して、ＴＦＴ
が完成する。
ＢＥ（Molecular Beam Epitaxy）により、ガラス等から
成る絶縁基板５１の上にａ−Ｓｉ：Ｈ層５３とpoly−Ｓ
ｉ層５４とを交互に形成する。ＭＢＥによれば、プラズ
マＣＶＤ法や反応性スパッタ法に比べ、各層５３，５４
の膜厚が数１０Å程度以下の薄い場合でも安定かつ容易
に高いスループットで製造することができる。各層５
３，５４が交互に積層状態に形成された多層膜構造が完
成したら、チャネル領域（半導体層１）だけが覆われて
ソース領域（半導体層２）およびドレイン領域（半導体
層３）は露出されるように、その多層膜構造の表面にフ
ォトレジスト等によるエッチングマスクを成膜する。そ
して、多層膜構造の表面にシリコンイオンを注入する。
すると、各半導体層２，３の多層膜構造は崩れて非晶質
化し、各半導体層２，３はａ−Ｓｉ：Ｈ層だけから形成
されるようになる。一方、半導体層１の多層膜構造は保
持される。次に、各半導体層２，３の上に、Ｔａから成
るソース電極５５およびドレイン電極５６を形成する。
続いて、ａ−ＳｉＮｘから成る絶縁層５７を形成し、そ
の上にＴａから成るゲート電極５８を形成して、ＴＦＴ
が完成する。
【００２４】このように、本実施例においては、従来例
の作用および効果に関与するチャネル領域の多層膜構造
だけが残され、ソース領域およびドレイン領域は非晶質
層だけで形成されることになる。従って、本実施例によ
れば、図６に示した従来例の作用および効果（高速動作
が可能でオフ電流が少なく閾値の変動が小さい）はその
ままに、ソース領域およびドレイン領域におけるコンタ
クト抵抗を減少させてオン電流を大きくすることができ
る。また、ＭＢＥによって半導体層１を形成するため、
プラズマＣＶＤ法や反応性スパッタ法を用いる従来例に
比べて製造が容易になる。
の作用および効果に関与するチャネル領域の多層膜構造
だけが残され、ソース領域およびドレイン領域は非晶質
層だけで形成されることになる。従って、本実施例によ
れば、図６に示した従来例の作用および効果（高速動作
が可能でオフ電流が少なく閾値の変動が小さい）はその
ままに、ソース領域およびドレイン領域におけるコンタ
クト抵抗を減少させてオン電流を大きくすることができ
る。また、ＭＢＥによって半導体層１を形成するため、
プラズマＣＶＤ法や反応性スパッタ法を用いる従来例に
比べて製造が容易になる。
【００２５】（第２実施例）図２は、本発明の第２実施
例を示すスタガー型ＴＦＴの断面図である。図５に示し
た従来例と本実施例との相違点は以下のとおりである。
例を示すスタガー型ＴＦＴの断面図である。図５に示し
た従来例と本実施例との相違点は以下のとおりである。
【００２６】ゲート電極４８の下方に形成されるチャ
ネル領域の半導体層４は、従来例と同様に、ａ−Ｓｉ：
Ｈ層４５とpoly−Ｓｉ層４６とが交互に複数積層された
多層膜構造を有している。
ネル領域の半導体層４は、従来例と同様に、ａ−Ｓｉ：
Ｈ層４５とpoly−Ｓｉ層４６とが交互に複数積層された
多層膜構造を有している。
【００２７】ソース電極４２の上方に形成されるソー
ス領域の半導体層５およびドレイン電極４３の上方に形
成されるドレイン領域の半導体層６は、多層膜構造によ
らずａ−Ｓｉ：Ｈ層だけから形成されている。
ス領域の半導体層５およびドレイン電極４３の上方に形
成されるドレイン領域の半導体層６は、多層膜構造によ
らずａ−Ｓｉ：Ｈ層だけから形成されている。
【００２８】このような構造を形成するには、まず、絶
縁基板４１の上にソース電極４２およびドレイン電極４
３を形成する。次に、ＭＢＥにより、絶縁基板４１およ
び各電極４２，４３の上にａ−Ｓｉ：Ｈ層４５とpoly−
Ｓｉ層４６とを交互に形成する。各層４５，４６が交互
に積層状態に形成された多層膜構造が完成したら、チャ
ネル領域（半導体層４）だけが覆われてソース領域（半
導体層５）およびドレイン領域（半導体層６）は露出さ
れるように、その多層膜構造の表面にフォトレジスト等
によるエッチングマスクを成膜する。そして、多層膜構
造の表面にシリコンイオンを注入する。次に、各半導体
層４〜６の上に絶縁層４７を形成し、その上にゲート電
極５８を形成して、ＴＦＴが完成する。
縁基板４１の上にソース電極４２およびドレイン電極４
３を形成する。次に、ＭＢＥにより、絶縁基板４１およ
び各電極４２，４３の上にａ−Ｓｉ：Ｈ層４５とpoly−
Ｓｉ層４６とを交互に形成する。各層４５，４６が交互
に積層状態に形成された多層膜構造が完成したら、チャ
ネル領域（半導体層４）だけが覆われてソース領域（半
導体層５）およびドレイン領域（半導体層６）は露出さ
れるように、その多層膜構造の表面にフォトレジスト等
によるエッチングマスクを成膜する。そして、多層膜構
造の表面にシリコンイオンを注入する。次に、各半導体
層４〜６の上に絶縁層４７を形成し、その上にゲート電
極５８を形成して、ＴＦＴが完成する。
【００２９】本実施例においても第１実施例と同様に、
図５に示した従来例の作用および効果はそのままにオン
電流を大きくすることができる。また、ＭＢＥによって
半導体層４を形成するため従来例に比べて製造が容易に
なる。
図５に示した従来例の作用および効果はそのままにオン
電流を大きくすることができる。また、ＭＢＥによって
半導体層４を形成するため従来例に比べて製造が容易に
なる。
【００３０】（第３実施例）図３は、本発明の第３実施
例を示す逆スタガー型ＴＦＴの断面図である。図４に示
した従来例と本実施例との相違点は以下のとおりであ
る。
例を示す逆スタガー型ＴＦＴの断面図である。図４に示
した従来例と本実施例との相違点は以下のとおりであ
る。
【００３１】ゲート電極２２の上方に形成されるチャ
ネル領域の半導体層７は、従来例と同様に、ａ−Ｓｉ：
Ｈ層２５とpoly−Ｓｉ層２６とが交互に複数積層された
多層膜構造を有している。
ネル領域の半導体層７は、従来例と同様に、ａ−Ｓｉ：
Ｈ層２５とpoly−Ｓｉ層２６とが交互に複数積層された
多層膜構造を有している。
【００３２】ソース電極２８の下方に形成されるソー
ス領域の半導体層８およびドレイン電極２９の下方に形
成されるドレイン領域の半導体層９は、多層膜構造によ
らずａ−Ｓｉ：Ｈ層だけから形成されている。
ス領域の半導体層８およびドレイン電極２９の下方に形
成されるドレイン領域の半導体層９は、多層膜構造によ
らずａ−Ｓｉ：Ｈ層だけから形成されている。
【００３３】このような構造を形成するには、まず、絶
縁基板２１の上にゲート電極２２を形成する。次に、絶
縁基板２１およびゲート電極２２の上に絶縁層２３を形
成する。続いて、ＭＢＥにより、絶縁層２３の上にａ−
Ｓｉ：Ｈ層２５とpoly−Ｓｉ層２６とを交互に形成す
る。各層２５，２６が交互に積層状態に形成された多層
膜構造が完成したら、チャネル領域（半導体層７）だけ
が覆われてソース領域（半導体層８）およびドレイン領
域（半導体層９）は露出されるように、その多層膜構造
の表面にフォトレジスト等によるエッチングマスクを成
膜する。そして、多層膜構造の表面にシリコンイオンを
注入する。次に、各半導体層４〜６の上に、ゲート電極
２２の上方位置において二分されるようにオーミック接
合層２７を形成する。続いて、オーミック接合層２７の
一方の上にソース電極２８を、他方の上にドレイン電極
２９を形成して、ＴＦＴが完成する。
縁基板２１の上にゲート電極２２を形成する。次に、絶
縁基板２１およびゲート電極２２の上に絶縁層２３を形
成する。続いて、ＭＢＥにより、絶縁層２３の上にａ−
Ｓｉ：Ｈ層２５とpoly−Ｓｉ層２６とを交互に形成す
る。各層２５，２６が交互に積層状態に形成された多層
膜構造が完成したら、チャネル領域（半導体層７）だけ
が覆われてソース領域（半導体層８）およびドレイン領
域（半導体層９）は露出されるように、その多層膜構造
の表面にフォトレジスト等によるエッチングマスクを成
膜する。そして、多層膜構造の表面にシリコンイオンを
注入する。次に、各半導体層４〜６の上に、ゲート電極
２２の上方位置において二分されるようにオーミック接
合層２７を形成する。続いて、オーミック接合層２７の
一方の上にソース電極２８を、他方の上にドレイン電極
２９を形成して、ＴＦＴが完成する。
【００３４】本実施例においても第１実施例と同様に、
図４に示した従来例の作用および効果はそのままにオン
電流を大きくすることができる。また、ＭＢＥによって
半導体層７を形成するため従来例に比べて製造が容易に
なる。
図４に示した従来例の作用および効果はそのままにオン
電流を大きくすることができる。また、ＭＢＥによって
半導体層７を形成するため従来例に比べて製造が容易に
なる。
【００３５】尚、上記各実施例は以下のように実施して
もよい。 １）poly−Ｓｉ層２６，４６，５４は単結晶シリコン層
に置き代えてもよい。その場合、単結晶シリコン層はpo
ly−Ｓｉ層に比べて結晶構造が均一であるため、キャリ
アの走行が円滑になり、ＴＦＴの動作精度が向上する。
もよい。 １）poly−Ｓｉ層２６，４６，５４は単結晶シリコン層
に置き代えてもよい。その場合、単結晶シリコン層はpo
ly−Ｓｉ層に比べて結晶構造が均一であるため、キャリ
アの走行が円滑になり、ＴＦＴの動作精度が向上する。
【００３６】２）ａ−Ｓｉ：Ｈ層２５，４５，５３（半
導体層２，３，５，６，８，９を含む）は単結晶シリコ
ンやpoly−Ｓｉよりバンドギャップの大きい材料（例え
ば、アモルファスシリコンカーバイト（ａ−ＳｉＣ）や
アモルファスシリコンゲルマニウム（ａ−ＳｉＧｅ）等
の非晶質半導体）に置き代えてもよい。
導体層２，３，５，６，８，９を含む）は単結晶シリコ
ンやpoly−Ｓｉよりバンドギャップの大きい材料（例え
ば、アモルファスシリコンカーバイト（ａ−ＳｉＣ）や
アモルファスシリコンゲルマニウム（ａ−ＳｉＧｅ）等
の非晶質半導体）に置き代えてもよい。
【００３７】３）半導体層２，３，５，６，８，９は単
結晶シリコン層やpoly−Ｓｉ層に置き代えてもよい。こ
の場合、シリコンイオンの注入後にレーザーアニールを
行うことにより、一旦非晶質化した半導体層２，３，
５，６，８，９を単結晶シリコン層やpoly−Ｓｉ層にす
ることができる。
結晶シリコン層やpoly−Ｓｉ層に置き代えてもよい。こ
の場合、シリコンイオンの注入後にレーザーアニールを
行うことにより、一旦非晶質化した半導体層２，３，
５，６，８，９を単結晶シリコン層やpoly−Ｓｉ層にす
ることができる。
【００３８】３）絶縁基板２１，４１，５１はガラス以
外の材料（例えば、石英やサファイア等）を用いて形成
してもよい。 ４）各電極１１，４８，５８，２８，２９，４２，４
３，５５，５６はＴａ以外の材料（例えば、クロム（Ｃ
ｒ），アルミ（Ａｌ），タングステン（Ｗ）等の金属材
料や不純物をドープしたpoly−Ｓｉ等）を用いて形成し
てもよい。
外の材料（例えば、石英やサファイア等）を用いて形成
してもよい。 ４）各電極１１，４８，５８，２８，２９，４２，４
３，５５，５６はＴａ以外の材料（例えば、クロム（Ｃ
ｒ），アルミ（Ａｌ），タングステン（Ｗ）等の金属材
料や不純物をドープしたpoly−Ｓｉ等）を用いて形成し
てもよい。
【００３９】５）絶縁層２３，４７，５７はａ−ＳｉＮ
ｘ以外の材料（例えば、アモルファスシリコン酸化膜
（ａ−ＳｉＯ2 ）等）を用いて形成してもよい。 ６）ソース領域またはドレイン領域のいずれか一方につ
いて、チャネル領域と同様の多層膜構造を残してもよ
い。また、ソース領域またはドレイン領域の一部につい
て、チャネル領域と同様の多層膜構造を残してもよい。
その場合、オン電流の増大効果について上記各実施例よ
り落ちることになるが、従来例よりは高くすることがで
きる。
ｘ以外の材料（例えば、アモルファスシリコン酸化膜
（ａ−ＳｉＯ2 ）等）を用いて形成してもよい。 ６）ソース領域またはドレイン領域のいずれか一方につ
いて、チャネル領域と同様の多層膜構造を残してもよ
い。また、ソース領域またはドレイン領域の一部につい
て、チャネル領域と同様の多層膜構造を残してもよい。
その場合、オン電流の増大効果について上記各実施例よ
り落ちることになるが、従来例よりは高くすることがで
きる。
【００４０】７）イオン注入のためのエッチングマスク
は、イオンを遮り、イオン注入後に除去可能なものであ
ればどのような材料を用いてもよい。 ８）半導体層１，４，７を非晶質半導体層とpoly−Ｓｉ
層または単結晶シリコン層とを交互に積層状態に形成し
た多層膜構造にするのではなく、適宜な超格子構造膜に
置き代える。超格子構造膜を構成する井戸層とバリア層
の組み合わせは、特開昭６３−２８０７３号公報の８欄
に開示されるものや、アルミニウムヒ素（ＡｌＡｓ）と
ガリウムヒ素（ＧａＡｓ）を組み合わせたものなど、ど
のようなものでもよい。
は、イオンを遮り、イオン注入後に除去可能なものであ
ればどのような材料を用いてもよい。 ８）半導体層１，４，７を非晶質半導体層とpoly−Ｓｉ
層または単結晶シリコン層とを交互に積層状態に形成し
た多層膜構造にするのではなく、適宜な超格子構造膜に
置き代える。超格子構造膜を構成する井戸層とバリア層
の組み合わせは、特開昭６３−２８０７３号公報の８欄
に開示されるものや、アルミニウムヒ素（ＡｌＡｓ）と
ガリウムヒ素（ＧａＡｓ）を組み合わせたものなど、ど
のようなものでもよい。
【００４１】
【発明の効果】以上詳述したように本発明によれば、高
速動作が可能でオフ電流が少なく閾値の変動が小さいこ
とに加えてオン電流が大きな薄膜トランジスタを提供す
ることができる。また、そのような薄膜トランジスタを
容易に製造することができるという優れた効果もある。
速動作が可能でオフ電流が少なく閾値の変動が小さいこ
とに加えてオン電流が大きな薄膜トランジスタを提供す
ることができる。また、そのような薄膜トランジスタを
容易に製造することができるという優れた効果もある。
【図１】本発明を具体化した第１実施例のＴＦＴの断面
図である。
図である。
【図２】本発明を具体化した第２実施例のＴＦＴの断面
図である。
図である。
【図３】本発明を具体化した第３実施例のＴＦＴの断面
図である。
図である。
【図４】従来のＴＦＴの断面図である。
【図５】従来のＴＦＴの断面図である。
【図６】従来のＴＦＴの断面図である。
１，４，７ チャネル領域の半導体層 ２，５，８ ソース領域の半導体層 ３，６，９ ドレイン領域の半導体層 ２１，４１，５１ 絶縁基板 ２５，４５，５３ 非晶質半導体層としての水素化アモ
ルファスシリコン層 ２６，４６，５４ 多結晶シリコン層
ルファスシリコン層 ２６，４６，５４ 多結晶シリコン層
Claims (5)
- 【請求項１】 チャネル領域の半導体層だけが超格子構
造膜によって形成されていることを特徴とする薄膜トラ
ンジスタ。 - 【請求項２】 チャネル領域の半導体層だけが超格子構
造膜によって形成され、ソース領域またはドレイン領域
の少なくともいずれか一方の半導体層は、少なくともそ
の一部が超格子構造を有しないことを特徴とする薄膜ト
ランジスタ。 - 【請求項３】 非晶質半導体層と多結晶シリコン層また
は単結晶シリコン層とが交互に積層状態に形成された多
層膜構造を有するチャネル領域の半導体層と、積層構造
を有しないソース領域およびドレイン領域の半導体層と
を備えたことを特徴とする薄膜トランジスタ。 - 【請求項４】 絶縁基板上に超格子構造膜を形成する工
程と、 その超格子構造膜のチャネル領域に相当する部分だけを
覆うようにエッチングマスクを形成する工程と、 前記超格子構造膜の表面に適宜なイオンを注入し、ソー
ス領域またはドレイン領域の少なくともいずれか一方に
相当する部分の超格子構造を破壊する工程とを備えたこ
とを特徴とする請求項２に記載の薄膜トランジスタの製
造方法。 - 【請求項５】 絶縁基板上に非晶質半導体層と多結晶シ
リコン層または単結晶シリコン層とが交互に積層状態に
形成された多層膜構造を有する半導体層を形成する工程
と、 その半導体層のチャネル領域に相当する部分だけを覆う
ようにエッチングマスクを形成する工程と、 前記半導体層の表面にシリコンイオンを注入し、ソース
領域またはドレイン領域の少なくともいずれか一方に相
当する部分を非晶質化する工程とを備えたことを特徴と
する請求項３に記載の薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP595494A JPH07211909A (ja) | 1994-01-24 | 1994-01-24 | 薄膜トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP595494A JPH07211909A (ja) | 1994-01-24 | 1994-01-24 | 薄膜トランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07211909A true JPH07211909A (ja) | 1995-08-11 |
Family
ID=11625294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP595494A Pending JPH07211909A (ja) | 1994-01-24 | 1994-01-24 | 薄膜トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07211909A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010109290A (ja) * | 2008-10-31 | 2010-05-13 | Dainippon Printing Co Ltd | 半導体装置の製造方法及び半導体装置 |
| US9252158B2 (en) | 2013-07-03 | 2016-02-02 | Samsung Display Co., Ltd. | Thin film transistor array panel and method of manufacturing the same |
-
1994
- 1994-01-24 JP JP595494A patent/JPH07211909A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010109290A (ja) * | 2008-10-31 | 2010-05-13 | Dainippon Printing Co Ltd | 半導体装置の製造方法及び半導体装置 |
| US9252158B2 (en) | 2013-07-03 | 2016-02-02 | Samsung Display Co., Ltd. | Thin film transistor array panel and method of manufacturing the same |
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