JPH07211730A - Semiconductor device and its manufacture - Google Patents

Abstract

PURPOSE:To enable the gate recess of a FET to be formed in excellent controllability as well as high functional electronic circuit to be made by a method wherein the first semiconductor layer is composed of a material in notably slower etching rate using a specific etchant than that of the second semiconductor layer. CONSTITUTION:Within the semiconductor device composed of the first semiconductor layer 9 laminated on a semiconductor substrate 1, the second semiconductor layer 10 in contact with the first semiconductor layer 9, the third semiconductor layer 11 laminated on the second semiconductor layer 10, an aperture part having a control electrode 23 in contact with the first semiconductor layer 9 formed on a part of the second semiconductor layer 10 and the third semiconductor layer 11, the first semiconductor layer 9 is to be composed of a material in notably slower etching rate using a specific etchant than that of the second semiconductor layer 10. For example, the first, second and third semiconductor layers 9, 10, 11 are respectively composed of an undoped GaAs stopper layer 9, an n-AlGaAs layer 10 and an n-GaAs cap layer 11.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、半導体表面の制御電極
に加えられた電圧により電流量を制御する、電界効果ト
ランジスタに係り、特に、素子特性の均一性に優れ、作
製が容易な半導体装置とその製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a field effect transistor in which the amount of current is controlled by a voltage applied to a control electrode on the surface of a semiconductor, and more particularly to a semiconductor device which has excellent uniformity in device characteristics and is easy to manufacture. And its manufacturing method.

【０００２】[0002]

【従来の技術】ＦＥＴ（Field Effect Transistor；電
界効果トランジスタ)の構造で、リセスゲート構造、即
ち、半導体表面の一部にリセス（溝）を設け、リセス中
にゲート電極を形成するものがある。その構造と製造方
法は、例えば、図２のような特開昭63−60570 号公報が
ある。また、低損傷エッチングの方法には、例えば特開
平5−82490号公報がある。2. Description of the Related Art There is a structure of FET (Field Effect Transistor), which is a recess gate structure, that is, a recess (groove) is provided in a part of a semiconductor surface and a gate electrode is formed in the recess. The structure and manufacturing method are disclosed in, for example, Japanese Patent Laid-Open No. 63-60570 as shown in FIG. Further, as a method of low damage etching, there is, for example, JP-A-5-82490.

【０００３】[0003]

【発明が解決しようとする課題】半導体素子を用いた集
積回路では、良好な素子特性をもつ能動素子を用いるこ
とが重要であるが、素子の特性ばらつきは、回路設計上
の困難につながるのみならず、歩留まりの低下，コスト
の増加を生む。従来例で用いられていた選択性ドライエ
ッチングは、加工性に優れ、低損傷であり、かつ均一性
がよいため、ゲート加工方法として、適した方法であっ
た。ところが、素子特性向上のため、さらなるゲートと
チャネル間の距離の短縮を図ると、比較的低損傷であっ
たドライエッチングを用いても、チャネルへのダメージ
が問題となって来る。一方、全くダメージのないウエッ
トエッチングを用いることにより、ゲートリセスを形成
することもできるが、加工寸法の再現性が悪かった。In an integrated circuit using semiconductor elements, it is important to use active elements having good element characteristics. However, variations in element characteristics only lead to difficulties in circuit design. Therefore, the yield is reduced and the cost is increased. The selective dry etching used in the conventional example is a suitable method as a gate processing method because it has excellent workability, low damage, and good uniformity. However, if the distance between the gate and the channel is further shortened in order to improve the device characteristics, damage to the channel becomes a problem even if dry etching, which has relatively low damage, is used. On the other hand, although the gate recess can be formed by using wet etching which has no damage at all, the reproducibility of the processing dimension was poor.

【０００４】また、従来例のような極めて低損傷なドラ
イエッチングの場合、エッチングレートが、通常数十な
いし百ｎｍ／hourであり、数百ｎｍ程度のエッチングを
するには、極めて時間がかかり、かつ不経済であった。In the case of dry etching with extremely low damage as in the conventional example, the etching rate is usually several tens to 100 nm / hour, and it takes an extremely long time to perform etching of several hundred nm. And it was uneconomical.

【０００５】本発明の第一の目的は、ＦＥＴのゲートリ
セスを制御性良く形成できる半導体装置と、その製造方
法を提供することにあり、第二の目的は高性能電子回路
を提供することにある。A first object of the present invention is to provide a semiconductor device capable of forming a gate recess of an FET with good controllability and a manufacturing method thereof, and a second object thereof is to provide a high performance electronic circuit. .

【０００６】[0006]

【課題を解決するための手段】上記第一の目的は、半導
体基板上に積層された第一の半導体層と、前記第一の半
導体層に接する第二の半導体層と、前記第二の半導体層
上に積層された第三の半導体層を有し、前記第二の半導
体層と第三の半導体層の一部に開口部を持ち、前記開口
部に、第一の半導体層に接する制御電極を持つ半導体装
置において、第一の半導体層の特定のエッチング液に対
するエッチング速度が、前記第二の半導体層に比べて著
しく遅い材料により構成することにより達成される。ま
た、加工精度の向上のためには、前記第三の半導体層を
選択性ドライエッチングによりエッチング除去した後、
第二の半導体層をウエットエッチングあるいは第三の半
導体層のドライエッチングよりも低損傷なドライエッチ
ングによりエッチング除去することにより達成される。
また、第二の目的は、このような構造のＦＥＴを用いて
回路を構築することにより達成できる。The first object is to provide a first semiconductor layer laminated on a semiconductor substrate, a second semiconductor layer in contact with the first semiconductor layer, and a second semiconductor layer. A control electrode having a third semiconductor layer laminated on the layer, having an opening in a part of the second semiconductor layer and the third semiconductor layer, and in contact with the first semiconductor layer in the opening. In the semiconductor device having, the etching rate of the first semiconductor layer with respect to a specific etching solution is achieved by using a material that is significantly slower than the second semiconductor layer. Further, in order to improve the processing accuracy, after the third semiconductor layer is removed by etching by selective dry etching,
This can be achieved by removing the second semiconductor layer by wet etching or dry etching with less damage than dry etching of the third semiconductor layer.
The second object can be achieved by constructing a circuit using the FET having such a structure.

【０００７】[0007]

【作用】低損傷選択性ドライエッチングの方法として、
ＲＩＥ(Reactive Ion Etching)がある。このＲＩＥは、
減圧された容器中で、例えば、ＳｉＣｌ₄とＳＦ₆の混合
ガスをプラズマ中で電離させた雰囲気に半導体表面をさ
らすことにより、Ｇａのフッ化物や塩化物を形成させ、
この化合物の蒸発によりエッチングが達成される。例え
ば、ＡｌＧａＡｓ中のＡｌの場合、フッ化物や塩化物の
蒸気圧がＧａと異なるために、これら化合物が蒸発する
こと無く表面を覆うため、エッチングが停止することに
より選択性がおこる。通常の条件で、Ａｌ組成０.２５
のAlGaAsとＧａＡｓの選択比は２０００程度と、大きな
値が得られる。また、ＲＩＥのマスク寸法と、出来上が
りのリセス幅との差は、ＲＩＥのエッチング時間により
制御することができる。これは、通常の条件でサイドエ
ッチング量が０.２μｍ／min程度であることから実現さ
れる。[Function] As a method of low damage selective dry etching,
There is RIE (Reactive Ion Etching). This RIE is
By exposing the semiconductor surface to an atmosphere in which a mixed gas of SiCl ₄ and SF ₆ is ionized in plasma in a depressurized container, Ga fluorides and chlorides are formed,
Etching is achieved by evaporation of this compound. For example, in the case of Al in AlGaAs, since the vapor pressures of fluorides and chlorides are different from Ga, these compounds cover the surface without evaporating, and thus etching stops, so that selectivity occurs. Al composition of 0.25 under normal conditions
The selection ratio of AlGaAs and GaAs is about 2000, which is a large value. The difference between the RIE mask size and the finished recess width can be controlled by the RIE etching time. This is realized because the side etching amount is about 0.2 μm / min under normal conditions.

【０００８】一方、図２の従来例のような構造の場合、
ゲート電極とチャネルまでの距離が小さいときには、低
損傷のＲＩＥを用いても、チャネルの輸送特性を劣化さ
せることがある。図３は、ＲＩＥ前後における電子移動
度の変化の、ゲートとチャネル間の距離依存性である。
図のように、移動度変化は２５ｎｍ以上の領域では観測
されないが、これ以下では大きく減少することが分か
る。このような移動度変化は、多少のばらつきはあるも
のの、エッチング条件にあまり依存しないことが、実験
により分かっている。このため、従来構造ではゲートと
チャネル間の距離は２５ｎｍ以下には出来なかった。こ
のことから、ＲＩＥでは、エッチング停止面からチャネ
ルまでの距離を２５ｎｍ以上にする必要がある。On the other hand, in the case of the structure of the conventional example of FIG.
When the distance between the gate electrode and the channel is small, the transport property of the channel may be deteriorated even if the low damage RIE is used. FIG. 3 shows the distance dependence between the gate and the channel of the change in electron mobility before and after RIE.
As shown in the figure, the mobility change is not observed in the region of 25 nm or more, but it is significantly reduced below this. It has been experimentally found that such a change in mobility is not so dependent on etching conditions, although there is some variation. Therefore, in the conventional structure, the distance between the gate and the channel could not be 25 nm or less. From this, in RIE, the distance from the etching stop surface to the channel needs to be 25 nm or more.

【０００９】また、素子特性を向上させるためのゲート
とチャネル間距離の短縮に伴う高濃度化のため、δドー
プが用いられることがある。これは、イオン化不純物が
単原子層中に閉じ込められた構造をしており、素子の高
性能化に有利である。但し、このδドープも、ＲＩＥに
対して不安定であることが、図４により示される。これ
は、表面からδドープ層までの距離に対するイオン化不
純物の活性化率を表したものである。図のように、およ
そ２５ｎｍ以下の領域では、活性化率の低下が認められ
る。このことから、ＲＩＥでは、エッチング停止面から
δドープ層までの距離を２５ｎｍ以上にする必要があ
る。通常、素子の耐圧を確保するため、ゲート電極面か
らキャリア供給層までの間に、１０ｎｍ以上のアンドー
プ、あるいは低濃度ドープ層を介在するため、エッチン
グ停止面からゲート電極と半導体界面までの距離は、こ
の１０ｎｍを引いた、１５ｎｍ以上が必要であることが
分かる。In addition, δ-doping may be used in order to increase the concentration as the distance between the gate and the channel is shortened in order to improve the device characteristics. This has a structure in which ionized impurities are confined in the monoatomic layer, which is advantageous for improving the performance of the device. However, it is shown in FIG. 4 that this δ-doped is also unstable to RIE. This represents the activation rate of ionized impurities with respect to the distance from the surface to the δ-doped layer. As shown in the figure, a decrease in the activation rate is observed in the region of about 25 nm or less. From this, in RIE, the distance from the etching stop surface to the δ-doped layer needs to be 25 nm or more. Usually, in order to secure the breakdown voltage of the device, an undoped or low-concentration doped layer of 10 nm or more is interposed between the gate electrode surface and the carrier supply layer. Therefore, the distance from the etching stop surface to the gate electrode-semiconductor interface is It is understood that 15 nm or more, which is obtained by subtracting 10 nm, is required.

【００１０】また、Ｖ族のＡｓ原子をＰで置換した化合
物半導体は、通常のＧａＡｓ／ＡｌＧａＡｓ／ＩｎＧａ
Ａｓのエッチングに用いられている燐酸，沸酸系等のエ
ッチング液に対して安定であり、これらの層を１乃至３
ｎｍ程度ストッパとすることにより、ＧａＡｓ／ＡｌＧ
ａＡｓ／ＩｎＧａＡｓとの間で選択性のウエットエッチ
ングが出来る。この程度の厚さでは、ゲートのショット
キ特性を著しく劣化させることも無い。Ｐはガスソース
ＭＢＥやＭＯＣＶＤにより容易に形成することが出来る
ため、既存のプロセスを大きく変えることは無い。とこ
ろが、深いリセス構造を用いるとき、サイドエッチング
の制御性を確保することが困難であるため、寄生抵抗，
寄生容量のばらつきが大きくなる。Further, the compound semiconductor in which the As atom of V group is replaced by P is a normal GaAs / AlGaAs / InGa
It is stable against etching solutions such as phosphoric acid and hydrofluoric acid, which are used for etching As, and these layers 1 to 3
By using a stopper of about nm, GaAs / AlG
Selective wet etching can be performed between aAs / InGaAs. With such a thickness, the Schottky characteristic of the gate is not significantly deteriorated. Since P can be easily formed by the gas source MBE or MOCVD, it does not significantly change the existing process. However, when a deep recess structure is used, it is difficult to secure controllability of side etching.
The variation in parasitic capacitance increases.

【００１１】また、従来例の光励起ドライエッチングに
代表されるようなドライエッチングは、光等でエッチン
グ種を電離させ、表面に塩化物，フッ化物を形成し、こ
の蒸発を利用するものであり、ＲＩＥのようにプラズマ
を用いないため、比較的低損傷な方法である。しかし、
このような低損傷ドライエッチングは、極めてエッチン
グレートが遅いため、深いリセス構造を持つ素子に適用
するには極めて長いエッチング時間を要し、実用的でな
い。従って、ＲＩＥによりダメージが問題とならない程
度までドライエッチングを施し、さらに低損傷ドライエ
ッチングにより、残りの数十ｎｍをエッチング除去する
ことにより、効率良く素子を形成することができる。Further, dry etching as represented by the conventional photoexcited dry etching is one in which chloride or fluoride is formed on the surface by ionizing etching species by light or the like, and this evaporation is utilized. Since it does not use plasma unlike RIE, it is a method with relatively low damage. But,
Since such low damage dry etching has an extremely low etching rate, it takes an extremely long etching time to be applied to an element having a deep recess structure, and is not practical. Therefore, an element can be efficiently formed by performing dry etching to such an extent that damage by RIE does not cause a problem, and further by removing the remaining tens of nm by low damage dry etching.

【００１２】本発明のように、エッチングダメージが問
題とならないように、１５ｎｍ程度を残して、深いリセ
ス形成は選択性ドライエッチングで行い、残りの１５ｎ
ｍ程度をウエットエッチングにより行うことにより、こ
のような、ダメージと制御性の問題を同時に解決するこ
とが出来る。また、厚さの上限は、サイドエッチングの
制御性によって決まる。エッチングむらを避けるために
は、エッチング停止層までの厚さの２倍程度のエッチン
グ時間が必要となり、これによるサイドエッチングが、
本来のサイドエッチング量約２００ｎｍを大幅に変更し
ない厚さとして、５０ｎｍ以下であれば、サイドエッチ
ング量のばらつきは、ＲＩＥのばらつきと同程度であ
り、あまり問題にならない。これにより、素子特性のば
らつきが極めて小さくなり、回路設計が容易になる。こ
のような素子は、低雑音増幅回路，ミキサ回路，論理回
路，メモリ回路等に利用すると大きな効果がある。As in the present invention, in order to prevent the etching damage from becoming a problem, the deep recess is formed by selective dry etching leaving about 15 nm, and the remaining 15 n is formed.
By performing wet etching for about m, such problems of damage and controllability can be solved at the same time. Further, the upper limit of the thickness is determined by the controllability of side etching. In order to avoid uneven etching, an etching time about twice the thickness up to the etching stop layer is required, and side etching by this is
If the thickness that does not significantly change the original side etching amount of about 200 nm is 50 nm or less, the variation of the side etching amount is about the same as the variation of RIE, which is not a serious problem. As a result, variations in element characteristics are extremely small, which facilitates circuit design. Such an element has a great effect when used in a low noise amplifier circuit, a mixer circuit, a logic circuit, a memory circuit, or the like.

【００１３】[0013]

【実施例】以下に本発明の一実施例を図面を用いて説明
する。以降、材料の記述としてＡｌＧａＡｓはＧａＡｓ
中のＧａ原子のうちの一部をＡｌで置換したもの、Ｉｎ
ＧａＡｓはＧａＡｓ中のＧａ原子のうちの一部をＩｎで
置換したものを意味する。An embodiment of the present invention will be described below with reference to the drawings. After that, as a material description, AlGaAs is GaAs
In which some of the Ga atoms in the film are replaced with Al, In
GaAs means one in which some of the Ga atoms in GaAs are replaced with In.

【００１４】（実施例１）図５に、本発明の一実施例の
断面図を示す。まず半絶縁性ＧａＡｓ基板１上に、ガス
ソースの利用できるＭＢＥ（分子線エピタキシー）装置
により、アンドープＧａＡｓ（厚さ：５００ｎｍ）２，
アンドープＩｎＧａＡｓチャネル層（Ｉｎ組成０.２
５，８ｎｍ)３，アンドープＡｌＧａＡｓスペーサ層(Ａ
ｌ組成０.２５，２ｎｍ）４，ｎ−ＡｌＧａＡｓキャリ
ア供給層（Ａｌ組成０.２５ ，５ｎｍ，Ｓｉ濃度：２×
１０¹⁸／cm³ ）５，Ｓｉ−δドープ層（Ｓｉ濃度：５×
１０¹²／cm²）６，ｎ−ＡｌＧａＡｓキャリア供給層
（Ａｌ組成０.２５，５ｎｍ，Ｓｉ濃度：２×１０¹⁸／c
m³）７，アンドープＡｌＧａＡｓ層（Ａｌ組成０.２
５，１０ｎｍ）８，アンドープＧａＡｓＰストッパ層
９，ｎ−ＡｌＧａＡｓ層（Ａｌ組成０.２５，１５ｎ
ｍ，Ｓｉ濃度：５×１０¹⁸／cm³）１０を成長させ、最
後にｎ−ＧａＡｓキャップ層（Ｓｉ濃度：５×１０¹⁸／
cm³，１６０ｎｍ)１１を堆積させる。(Embodiment 1) FIG. 5 shows a sectional view of an embodiment of the present invention. First, on a semi-insulating GaAs substrate 1, an undoped GaAs (thickness: 500 nm) 2, by an MBE (Molecular Beam Epitaxy) device that can use a gas source.
Undoped InGaAs channel layer (In composition 0.2
5, 8 nm) 3, undoped AlGaAs spacer layer (A
l composition 0.25, 2 nm) 4, n-AlGaAs carrier supply layer (Al composition 0.25, 5 nm, Si concentration: 2 ×
10 ¹⁸ / cm ³ ) 5, Si-δ doped layer (Si concentration: 5 x
10 ¹² / cm ² ) 6, n-AlGaAs carrier supply layer (Al composition 0.25, 5 nm, Si concentration: 2 × 10 ¹⁸ / c
m ³ ) 7, undoped AlGaAs layer (Al composition 0.2
5, 10 nm) 8, undoped GaAsP stopper layer 9, n-AlGaAs layer (Al composition 0.25, 15n)
m, Si concentration: 5 × 10 ¹⁸ / cm ³ ) 10 was grown, and finally the n-GaAs cap layer (Si concentration: 5 × 10 ¹⁸ / cm ³ ).
cm ³ , 160 nm) 11 is deposited.

【００１５】メサエッチにより素子間分離を行ったあ
と、絶縁膜を蒸着し、通常のホトリソグラフィープロセ
スにより、ソース電極２１及びドレイン電極２２のため
の孔を形成する。この孔の表面の絶縁膜をドライエッチ
により削り、ｎ−ＧａＡｓキャップ層１１を４０ｎｍ程
度ウエットエッチにより孔あけする。さらに絶縁膜をウ
エットエッチによりサイドエッチさせて、リフトオフし
やすい形状にする。この上にＡｕＺｎ／Ｍｏ／Ａｕを蒸
着し、窒素雰囲気中で熱処理（４００℃，５分）を行
う。さらに、ＥＢ（電子線）描画法を用いて、ゲートパ
ターンを形成する。After element isolation is performed by mesa etching, an insulating film is deposited and holes for the source electrode 21 and the drain electrode 22 are formed by a normal photolithography process. The insulating film on the surface of the hole is removed by dry etching, and the n-GaAs cap layer 11 is opened by wet etching to a thickness of about 40 nm. Furthermore, the insulating film is side-etched by wet etching to form a shape that facilitates lift-off. AuZn / Mo / Au is vapor-deposited on this, and heat treatment (400 ° C., 5 minutes) is performed in a nitrogen atmosphere. Further, a gate pattern is formed by using an EB (electron beam) drawing method.

【００１６】次に、図６の（ａ）のように絶縁膜のドラ
イエッチングを施した後、図６の（ｂ）のようにＲＩＥ
を施し、ｎ−ＧａＡｓ層１１を開口する。このＲＩＥ
は、ＳｉＣｌ₄とＳＦ₆の混合ガスを用い、それぞれの流
量は１５／７.５sccm 、ＲＦパワー５０Ｗで行った。Next, after dry etching the insulating film as shown in FIG. 6A, RIE is performed as shown in FIG.
Then, the n-GaAs layer 11 is opened. This RIE
Was performed using a mixed gas of SiCl ₄ and SF ₆ , each flow rate of 15 / 7.5 sccm, and RF power of 50 W.

【００１７】次に、図７の（ａ）のように、燐酸系ウエ
ットエッチによりｎ−ＡｌＧａＡｓ層１０を制御性よく
アンドープＧａＡｓＰ層９の界面までエッチング除去し
た。さらにＡｌを蒸着した後リフトオフすることによ
り、図７の（ｂ）のようにゲート電極２３を形成した。
このようにして、図５に示した構造のＦＥＴを実現し
た。Next, as shown in FIG. 7A, the n-AlGaAs layer 10 was removed by etching to the interface of the undoped GaAsP layer 9 with good controllability by phosphoric acid wet etching. Further, Al was vapor deposited and then lifted off to form the gate electrode 23 as shown in FIG. 7B.
In this way, the FET having the structure shown in FIG. 5 was realized.

【００１８】このＨＥＭＴは、ゲート長０.３５μｍに
おいて、しきい電圧＝−１.０Ｖ、３インチウエハの面
内におけるしきい電圧ばらつきの偏差σ＝２８ｍＶと、
極めて良好な結果を示した。In this HEMT, when the gate length is 0.35 μm, the threshold voltage = −1.0 V, the deviation σ = 28 mV of the variation of the threshold voltage in the plane of a 3-inch wafer,
The result was extremely good.

【００１９】（実施例２）本発明の他の実施例を、実施
例１と同様に図５ないし図７を用いて説明する。まず半
絶縁性ＧａＡｓ基板１上に、ガスソースの利用できるＭ
ＢＥ（分子線エピタキシー）装置により、アンドープＧ
ａＡｓ（厚さ：５００ｎｍ）２，アンドープＩｎＧａＡ
ｓチャネル層（Ｉｎ組成０.２５，８ｎｍ)３，アンドー
プAlGaAsスペーサ層（Ａｌ組成０.２５ ，２ｎｍ）４，
ｎ−ＡｌＧａＡｓキャリア供給層（Ａｌ組成０.２５，
５ｎｍ，Ｓｉ濃度：２×１０¹⁸／cm³ ）５，Ｓｉ−δド
ープ層（Ｓｉ濃度：５×１０¹²／cm²)６，ｎ−ＡｌＧａ
Ａｓキャリア供給層（Ａｌ組成０.２５，５ｎｍ，Ｓｉ
濃度：２×１０¹⁸／cm³）７，アンドープAlGaAs層（Ａ
ｌ組成０.２５，１０ｎｍ ）８，アンドープＧａＡｓＰ
ストッパ層９，ｎ−ＡｌＧａＡｓ層（Ａｌ組成０.２
５，１５ｎｍ，Ｓｉ濃度：５×１０¹⁸／cm³）１０を成
長させ、最後にｎ−ＧａＡｓキャップ層（Ｓｉ濃度：５
×１０¹⁸／cm³，１６０ｎｍ）１１を堆積させる。(Second Embodiment) Another embodiment of the present invention will be described with reference to FIGS. 5 to 7 as in the first embodiment. First, on the semi-insulating GaAs substrate 1, a gas source M can be used.
Undoped G by BE (Molecular Beam Epitaxy) equipment
aAs (thickness: 500 nm) 2, undoped InGaA
s channel layer (In composition 0.25, 8 nm) 3, undoped AlGaAs spacer layer (Al composition 0.25, 2 nm) 4,
n-AlGaAs carrier supply layer (Al composition 0.25,
5 nm, Si concentration: 2 × 10 ¹⁸ / cm ³ ) 5, Si-δ doped layer (Si concentration: 5 × 10 ¹² / cm ² ) 6, n-AlGa
As carrier supply layer (Al composition 0.25, 5 nm, Si
Concentration: 2 × 10 ¹⁸ / cm ³ ) 7, undoped AlGaAs layer (A
l composition 0.25, 10 nm) 8, undoped GaAsP
Stopper layer 9, n-AlGaAs layer (Al composition 0.2
5, 15 nm, Si concentration: 5 × 10 ¹⁸ / cm ³ ) 10 was grown, and finally the n-GaAs cap layer (Si concentration: 5)
X10 ¹⁸ / cm ³ , 160 nm) 11 is deposited.

【００２０】メサエッチにより素子間分離を行ったあ
と、絶縁膜を蒸着し、通常のホトリソグラフィープロセ
スにより、ソース電極２１及びドレイン電極２２のため
の孔を形成する。この孔の表面の絶縁膜をドライエッチ
により削り、ｎ−ＧａＡｓキャップ層１１を４０ｎｍ程
度ウエットエッチにより孔あけする。さらに絶縁膜をウ
エットエッチによりサイドエッチさせて、リフトオフし
やすい形状にする。この上にＡｕＺｎ／Ｍｏ／Ａｕを蒸
着し、窒素雰囲気中で熱処理（４００℃，５分）を行
う。さらに、ＥＢ（電子線）描画法を用いて、ゲートパ
ターンを形成する。次に、図６(ａ)のように絶縁膜のド
ライエッチングを施した後、図６（ｂ）のようにＲＩＥ
を施し、ｎ−ＧａＡｓ層１１を開口する。このＲＩＥ
は、ＳｉＣｌ₄とＳＦ₆の混合ガスを用い、それぞれの流
量は１５／７.５sccm、ＲＦパワー５０Ｗにて行った。
次に、図７の（ａ）のように光励起ドライエッチングに
よりｎ−ＡｌＧａＡｓ層１０を制御性よくアンドープＧ
ａＡｓＰ層９の界面までエッチング除去した。さらにＡ
ｌを蒸着した後リフトオフすることにより、図７の(ｂ)
のようにゲート電極２３を形成した。このようにして、
図５に示した構造のＦＥＴを実現した。After separating the elements by mesa etching, an insulating film is deposited and holes for the source electrode 21 and the drain electrode 22 are formed by a normal photolithography process. The insulating film on the surface of the hole is removed by dry etching, and the n-GaAs cap layer 11 is opened by wet etching to a thickness of about 40 nm. Furthermore, the insulating film is side-etched by wet etching to form a shape that facilitates lift-off. AuZn / Mo / Au is vapor-deposited on this, and heat treatment (400 ° C., 5 minutes) is performed in a nitrogen atmosphere. Further, a gate pattern is formed by using an EB (electron beam) drawing method. Next, after dry etching the insulating film as shown in FIG. 6A, RIE is performed as shown in FIG.
Then, the n-GaAs layer 11 is opened. This RIE
Is a mixed gas of SiCl ₄ and SF ₆ , and the flow rate is 15 / 7.5 sccm and the RF power is 50 W.
Next, as shown in FIG. 7A, the n-AlGaAs layer 10 is undoped G with good controllability by photoexcited dry etching.
The interface of the aAsP layer 9 was removed by etching. Furthermore A
(b) of FIG. 7 by performing lift-off after depositing l.
Thus, the gate electrode 23 was formed. In this way
An FET having the structure shown in FIG. 5 was realized.

【００２１】このＨＥＭＴは、ゲート長０.３５μｍに
おいて、しきい電圧＝−１.０Ｖ、３インチウエハの面
内におけるしきい電圧ばらつきの偏差σ＝３１ｍＶと、
極めて良好な結果を示した。This HEMT has a threshold voltage of 0.35 μm, a threshold voltage of −1.0 V, and a deviation σ of the threshold voltage variation in the plane of a 3-inch wafer σ = 31 mV.
The result was extremely good.

【００２２】なお、実施例１及び実施例２において、条
件を以下のように変更しても良い。In the first and second embodiments, the conditions may be changed as follows.

【００２３】本実施例では、エッチング層としてＡｌＧ
ａＡｓ、ストッパ層としてGaAsP を用いたが、組合せは
これに限らず、選択性のとれる材料であれば良い。ｎ−
ＡｌＧａＡｓ層１０とｎ−ＧａＡｓ層１１とを同じ材
料、あるいはＲＩＥに対する選択性が小さな材料にする
こともできる。この時は、ＲＩＥによる選択性が取れる
ように層１０と層１１との間にＲＩＥのエッチング速度
が層１１のそれよりも小さな別の層を設けることにより
達成される。In this embodiment, AlG is used as the etching layer.
Although aAs and GaAsP are used as the stopper layer, the combination is not limited to this, and any material having selectivity can be used. n-
The AlGaAs layer 10 and the n-GaAs layer 11 can be made of the same material or a material having low selectivity for RIE. This time is achieved by providing another layer having a lower RIE etching rate than that of the layer 11 between the layer 10 and the layer 11 so that the selectivity by the RIE can be obtained.

【００２４】また、実施例２において、低損傷ドライエ
ッチングの方法として、光励起エッチングを用いたが、
他の低損傷ドライエッチング、例えば、電子線励起エッ
チング等を用いても良い。また、低損傷ドライエッチン
グを異方性、すなわち、サイドエッチングが入りにくい
条件にすることにより、半導体層２、ここではｎ−Ａｌ
ＧａＡｓ層１０にレジストあるいは絶縁膜による開口寸
法と殆ど同じ大きさの開口部を設け、ゲート電極が開口
部を覆うような構造を作ることにより、寄生抵抗が小さ
く、しきい電圧の浅い素子を形成することもできる。Further, in Example 2, photoexcitation etching was used as a low damage dry etching method.
Other low damage dry etching such as electron beam excitation etching may be used. Further, by making the low-damage dry etching anisotropic, that is, by making it difficult for side etching to occur, the semiconductor layer 2, here, n-Al is used.
An element having a small parasitic resistance and a low threshold voltage is formed by forming an opening in the GaAs layer 10 having almost the same size as an opening formed by a resist or an insulating film and forming a structure in which the gate electrode covers the opening. You can also do it.

【００２５】製造工程におけるエピタキシャル結晶成長
に際しては、ここで示したＭＢＥのかわりに原子層単位
で成長を制御できる装置、例えば、ＭＯＣＶＤ等を用い
ても同様の結果が得られる。また、ｎ−ＡｌＧａＡｓ層
１０は、これに限らず、オーミック接触のとりやすい物
質、例えば、ＩｎＧａＡｓ等を用いてもよい。またゲー
ト直下のアンドープＡｌＧａＡｓ層８は、耐圧を小さく
しない程度に、１×１０¹⁸／cm² 以下のｎ−ＡｌＧａＡ
ｓを用いてもよい。バッファ層３は無くても良いが、ド
レイン電流が小さな領域での動作では相互コンダクタン
スに影響を与え、また短チャネル効果が顕著になる。ま
た、Ａｌ組成が小さすぎると、ピンチオフ特性が悪化
し、大きすぎると結晶性が悪化するため、通常の場合、
Ａｌ組成０.２〜０.５、厚さとして５ｎｍ〜１００ｎｍ
の範囲では良好な結果を示す。In the epitaxial crystal growth in the manufacturing process, the same result can be obtained by using an apparatus that can control the growth in atomic layer units instead of MBE shown here, such as MOCVD. In addition, the n-AlGaAs layer 10 is not limited to this, and a material that easily forms ohmic contact, such as InGaAs, may be used. The undoped AlGaAs layer 8 immediately below the gate has an n-AlGaA density of 1 × 10 ¹⁸ / cm ² or less to the extent that the breakdown voltage is not reduced.
s may be used. The buffer layer 3 may be omitted, but the operation in a region where the drain current is small affects the transconductance and the short channel effect becomes remarkable. Also, if the Al composition is too small, the pinch-off characteristics deteriorate, and if it is too large, the crystallinity deteriorates.
Al composition 0.2 to 0.5, thickness 5 nm to 100 nm
In the range of, good results are shown.

【００２６】実施例では、ＡｌＧａＡｓ層のＡｌ組成と
して０.２５を用いたが、０.１５から０.４ 程度の値を
用いても同様な結果が得られる。またチャネル層にはＩ
ｎ組成０.２５のＩｎＧａＡｓを用いたが、０.２から
０.６ 程度のＩｎ組成で、転位が入らない程度の厚さに
してもよい。材料もＩｎＧａＡｓに限らず、拡散が大き
な材料に対し、拡散を吸収するような材料、例えば、Ｉ
ｎＧａＡｓ／InAlAs系でＩｎＧａＡｓ上にＧａＡｓ層を
積層させることも有効である。また、基板材料もＧａＡ
ｓに限らず、ＩｎＰなどを用いてもよい。In the embodiment, 0.25 was used as the Al composition of the AlGaAs layer, but similar results can be obtained even if a value of about 0.15 to 0.4 is used. The channel layer is I
Although InGaAs having an n composition of 0.25 is used, an In composition of about 0.2 to 0.6 may be used, and the thickness may be such that dislocations do not enter. The material is not limited to InGaAs, but a material having a large diffusion, such as I
It is also effective to stack a GaAs layer on InGaAs in the nGaAs / InAlAs system. Also, the substrate material is GaA
Not limited to s, InP or the like may be used.

【００２７】実施例では、Ｎチャネル電界効果トランジ
スタの例を示したが、Ｐチャネルでも良好な結果が得ら
れる。この場合、本実施例のＮドープ層をＰドープ層に
することにより達成される。In the embodiment, an example of an N-channel field effect transistor is shown, but good results can be obtained with a P-channel. In this case, this is achieved by making the N-doped layer of this embodiment a P-doped layer.

【００２８】また、本実施例はＨＥＭＴについて述べた
が、他のヘテロ接合素子、即ちＭＥＳＦＥＴ等に適用し
ても良好な結果が得られる。Although the present embodiment has been described with respect to the HEMT, good results can be obtained even when applied to another heterojunction element, that is, MESFET or the like.

【００２９】（実施例３）図８に本発明の実施例のミキ
サの回路図を示す。実施例１に記載のＨＥＭＴをコンデ
ンサ２１０やインダクタ２１１，抵抗２１２を用いたマ
ッチング回路と共に半導体基板上に形成する。図８の例
で、初段のＨＥＭＴ２００（ミキサ部）のゲート幅６０
０μｍ、ドレイン電流が０.５ｍＡ、次段のＨＥＭＴ２
０１(ＩＦアンプ部）のドレイン電流が３ｍＡという条
件下で、周波数１.５ＧＨｚ における、ミキサの変換利
得は、ローカルレベル０ｄＢｍにおいて１７.５ｄＢ と
良好な値を得た。また、入出力のＶＳＷＲの誤差も最大
５％となり、利得１５ｄＢ以上で定義した、面内の歩留
まりは９２％となった。(Embodiment 3) FIG. 8 shows a circuit diagram of a mixer according to an embodiment of the present invention. The HEMT described in the first embodiment is formed on a semiconductor substrate together with a matching circuit using a capacitor 210, an inductor 211, and a resistor 212. In the example of FIG. 8, the gate width 60 of the first HEMT 200 (mixer section)
0 μm, drain current 0.5 mA, next-stage HEMT2
When the drain current of 01 (IF amplifier part) was 3 mA, the conversion gain of the mixer at a frequency of 1.5 GHz was 17.5 dB at a local level of 0 dBm, which was a good value. In addition, the maximum input / output VSWR error was 5%, and the in-plane yield defined by a gain of 15 dB or more was 92%.

【００３０】尚、本実施例ではローカル駆動型ミキサの
例を示したが、ダブルバランス型やシングルバランス型
等の回路形式を用いても、良好な結果が得られる。ま
た、マッチング回路は集中定数素子を用いたが、マイク
ロストリップライン等の分布定数素子を用いても良好な
結果が得られた。本実施例では、マッチング回路が能動
素子と同一基板上にある、いわゆるモノリシックＩＣの
例を示したが、ハイブリッドＩＣ、即ちマッチング回路
が同一基板上にないものでも良好な結果が得られる。ま
た、周波数帯が１.５ＧＨｚ 帯のミキサについて記載し
たが、マッチング回路の変更で他の周波数帯でも良好な
特性が得られた。また、本実施例ではミキサについて述
べたが、他の非線形回路、例えば高出力増幅器等に適用
しても、従来型のモデルを用いるよりも良好な結果が得
られる。Although the example of the local drive type mixer is shown in the present embodiment, good results can be obtained even if a circuit type such as a double balance type or a single balance type is used. Although the lumped constant element was used for the matching circuit, good results were obtained even if a distributed constant element such as a microstrip line was used. In the present embodiment, an example of a so-called monolithic IC in which the matching circuit is on the same substrate as the active element is shown, but good results can be obtained even if the hybrid IC, that is, the matching circuit is not on the same substrate. Also, although the mixer having a frequency band of 1.5 GHz is described, good characteristics were obtained in other frequency bands by changing the matching circuit. Further, although the mixer has been described in the present embodiment, even when it is applied to another nonlinear circuit, for example, a high output amplifier or the like, a better result can be obtained as compared with the case where the conventional model is used.

【００３１】[0031]

【発明の効果】本発明によれば、単純な結晶構造とプロ
セスの変更により、特性の揃った素子を作製することが
でき、この素子を用いることにより、回路設計が容易に
なり、歩留まりが向上する。According to the present invention, an element having uniform characteristics can be manufactured by simply changing the crystal structure and the process. By using this element, the circuit design is facilitated and the yield is improved. To do.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の実施例を示す半導体装置の断面図。FIG. 1 is a sectional view of a semiconductor device showing an embodiment of the present invention.

【図２】従来の実施例を示す半導体装置の断面図。FIG. 2 is a sectional view of a semiconductor device showing a conventional example.

【図３】ＲＩＥによるダメージ侵入深さの説明図。FIG. 3 is an explanatory diagram of a damage penetration depth by RIE.

【図４】ＲＩＥによるδドープの不活性化の説明図。FIG. 4 is an explanatory diagram of inactivation of δ-doped by RIE.

【図５】本発明の実施例を示す半導体装置の断面図。FIG. 5 is a sectional view of a semiconductor device showing an embodiment of the present invention.

【図６】本発明の実施例の作製プロセスを示す説明図。FIG. 6 is an explanatory view showing a manufacturing process of an example of the present invention.

【図７】本発明の実施例の作製プロセスを示す説明図。FIG. 7 is an explanatory diagram showing a manufacturing process of an example of the present invention.

【図８】本発明の実施例を示すＨＥＭＴミキサの回路
図。FIG. 8 is a circuit diagram of a HEMT mixer showing an embodiment of the present invention.

【符号の説明】[Explanation of symbols]

１…半絶縁性ＧａＡｓ基板、２…アンドープＧａＡｓバ
ッファ層、３……アンドープＩｎＧａＡｓチャネル層、
４…アンドープＡｌＧａＡｓスペーサ層、５…ｎ−Ａｌ
ＧａＡｓキャリア供給層、６…Ｓｉ−δドープ層、７…
ｎ−AlGaAsキャリア供給層、８…アンドープＡｌＧａＡ
ｓバリア層、９…アンドープＧａＡｓＰエッチングスト
ッパ層、１０…ｎ−ＡｌＧａＡｓ層、１１…ｎ−ＧａＡ
ｓキャップ層、２１…ソース電極、２２…ドレイン電
極、２３…ゲート電極。1 ... Semi-insulating GaAs substrate, 2 ... Undoped GaAs buffer layer, 3 ... Undoped InGaAs channel layer,
4 ... Undoped AlGaAs spacer layer, 5 ... n-Al
GaAs carrier supply layer, 6 ... Si-δ doped layer, 7 ...
n-AlGaAs carrier supply layer, 8 ... Undoped AlGaA
s barrier layer, 9 ... Undoped GaAsP etching stopper layer, 10 ... n-AlGaAs layer, 11 ... n-GaA
s cap layer, 21 ... Source electrode, 22 ... Drain electrode, 23 ... Gate electrode.

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/778 Ｈ０１Ｌ 21/306 Ｓ 9171−4Ｍ 29/80 Ｈ (72)発明者 樋口 克彦 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. ⁶ Identification code Internal reference number FI Technical indication location H01L 29/778 H01L 21/306 S 9171-4M 29/80 H (72) Inventor Katsuhiko Higuchi Tokyo 1-280, Higashi Koigokubo, Kokubunji City, Central Research Laboratory, Hitachi, Ltd.

Claims (8)

【特許請求の範囲】[Claims] 【請求項１】半導体基板上に積層された第一の半導体層
と、前記第一の半導体層に接する第二の半導体層と、前
記第二の半導体層上に積層された第三の半導体層を有
し、前記第二の半導体層と前記第三の半導体層の一部に
開口部を持ち、前記開口部に、前記第一の半導体層に接
する制御電極を持つ半導体装置において、前記第一の半
導体層の特定のエッチング液に対するエッチング速度
が、前記第二の半導体層に比べて著しく遅い材料により
構成されていることを特徴とする半導体装置。1. A first semiconductor layer laminated on a semiconductor substrate, a second semiconductor layer in contact with the first semiconductor layer, and a third semiconductor layer laminated on the second semiconductor layer. A semiconductor device having an opening in a part of the second semiconductor layer and a part of the third semiconductor layer, and having a control electrode in contact with the first semiconductor layer in the opening. 2. A semiconductor device characterized in that the semiconductor layer is made of a material having an etching rate remarkably slower than that of the second semiconductor layer with respect to a specific etching solution. 【請求項２】請求項１において、前記半導体装置が、複
数の単結晶半導体層によるヘテロ接合によって形成され
ている半導体装置。2. The semiconductor device according to claim 1, wherein the semiconductor device is formed by a heterojunction made of a plurality of single crystal semiconductor layers. 【請求項３】請求項１において、前記第二の半導体層が
ＧａＡｓ、前記第三の半導体層がＧａＡｓ、あるいはＧ
ａＡｓのＧａ原子の一部をＩｎあるいはＡｌ原子で置換
した化合物半導体であり、前記第一の半導体層は、Ｇａ
ＡｓのＡｓ原子の一部をＰ原子で置換した化合物半導体
によって形成されている半導体装置。3. The semiconductor device according to claim 1, wherein the second semiconductor layer is GaAs, and the third semiconductor layer is GaAs.
aAs is a compound semiconductor in which a part of Ga atoms is substituted with In or Al atoms, and the first semiconductor layer is Ga.
A semiconductor device formed of a compound semiconductor in which a part of As atoms of As is substituted with P atoms. 【請求項４】請求項１，２または３において、前記第二
の半導体層の厚さは１５ｎｍ以上５０ｎｍ以下である半
導体装置。4. The semiconductor device according to claim 1, wherein the second semiconductor layer has a thickness of 15 nm or more and 50 nm or less. 【請求項５】請求項１，２または３において、前記第三
の半導体層の開口部は選択性ドライエッチングにより形
成される半導体装置の製造方法。5. The method of manufacturing a semiconductor device according to claim 1, wherein the opening of the third semiconductor layer is formed by selective dry etching. 【請求項６】請求項５において、前記第二の半導体層の
開口部は選択性ウエットエッチングにより形成される半
導体装置の製造方法。6. The method of manufacturing a semiconductor device according to claim 5, wherein the opening of the second semiconductor layer is formed by selective wet etching. 【請求項７】請求項５において、前記第二の半導体層の
開口部は前記第一の半導体層の開口のためのドライエッ
チングよりも低損傷なドライエッチングにより形成され
る半導体装置の製造方法。7. The method of manufacturing a semiconductor device according to claim 5, wherein the opening of the second semiconductor layer is formed by dry etching that has lower damage than dry etching for opening the first semiconductor layer. 【請求項８】請求項１，２，３または４に記載の前記半
導体装置を使用する電子回路。8. An electronic circuit using the semiconductor device according to claim 1, 2, 3, or 4.