JPH0721124A - 同期式直列情報受信装置 - Google Patents
同期式直列情報受信装置Info
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- JPH0721124A JPH0721124A JP5164621A JP16462193A JPH0721124A JP H0721124 A JPH0721124 A JP H0721124A JP 5164621 A JP5164621 A JP 5164621A JP 16462193 A JP16462193 A JP 16462193A JP H0721124 A JPH0721124 A JP H0721124A
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- data
- circuit
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- communication data
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M9/00—Parallel/series conversion or vice versa
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Information Transfer Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】 クロックドシリアルアイオーの通信データに
ノイズがのっても正常にデータの送信受信ができる。 【構成】 通信クロック3を受けて制御信号8を出力す
る制御信号回路6と、通信クロック3を受け、ハイレベ
ルからローレベルに変化するタイミングが異なる3つの
制御信号12を出力する制御信号生成回路10と、通信
データ5を前記制御信号生成回路10の3つの制御信号
12によって記憶し、その情報より通信データ5の情報
を決め、補正通信データ50を出力する通信データ補正
回路11と、制御信号8を受けて前記通信データ補正回
路11の出力補正通信データ50の直列データを並列に
変換して8ビットバス9に出力する直列並列変換回路7
と備えたクロックドシリアルアイオー。
ノイズがのっても正常にデータの送信受信ができる。 【構成】 通信クロック3を受けて制御信号8を出力す
る制御信号回路6と、通信クロック3を受け、ハイレベ
ルからローレベルに変化するタイミングが異なる3つの
制御信号12を出力する制御信号生成回路10と、通信
データ5を前記制御信号生成回路10の3つの制御信号
12によって記憶し、その情報より通信データ5の情報
を決め、補正通信データ50を出力する通信データ補正
回路11と、制御信号8を受けて前記通信データ補正回
路11の出力補正通信データ50の直列データを並列に
変換して8ビットバス9に出力する直列並列変換回路7
と備えたクロックドシリアルアイオー。
Description
【0001】
【産業上の利用分野】この発明は同期式直列情報送信装
置(以降クロックドシリアルアイオーの送信部と称す)
と同期式直列情報受信装置(以降クロックドシリアルア
イオーの受信部と称す、また同期式直列情報送受信装置
を意味する場合はクロックドシリアルアイオーと称す)
に関し、特に情報の受け渡しをするための通信データに
雑音が載った場合のクロックドシリアルアイオーの受信
部に関するものである。
置(以降クロックドシリアルアイオーの送信部と称す)
と同期式直列情報受信装置(以降クロックドシリアルア
イオーの受信部と称す、また同期式直列情報送受信装置
を意味する場合はクロックドシリアルアイオーと称す)
に関し、特に情報の受け渡しをするための通信データに
雑音が載った場合のクロックドシリアルアイオーの受信
部に関するものである。
【0002】
【従来の技術】マイクロコンピュータは周辺装置および
その他のマイクロコンピュータとの情報の通信を行う場
合、データを並列に送受信する方法と直列に送受信する
方法がある。そして、並列送受信と直列送受信では並列
送受信を用いる場合の方が単位時間当り多くのデータを
転送できる。しかし、通信するための費用を考えた場合
並列送受信を用いると配線数が多くなり、そのため通信
距離が長くなればなるほど費用が高くなる。そこで転送
速度が遅くとも通信するための配線数が少ない直列送受
信を用いる分野が存在する。しかし、直列送受信にも2
種類存在し、通信クロックを用いてデータの送受信をそ
の通信クロックに同期して行うクロックドシリアルアイ
オーと通信クロックを用いずにデータの送受信を行う非
同期式直列情報送受信がある。この場合にも転送送度と
配線数の関係があり、転送速度の高いのはクロックドシ
リアルアイオーで、配線数のより少ない方は非同期式直
列情報送受信である。そこで配線数が少なくかつ転送速
度が高い分野ではクロックドシリアルアイオーを使用さ
れる。
その他のマイクロコンピュータとの情報の通信を行う場
合、データを並列に送受信する方法と直列に送受信する
方法がある。そして、並列送受信と直列送受信では並列
送受信を用いる場合の方が単位時間当り多くのデータを
転送できる。しかし、通信するための費用を考えた場合
並列送受信を用いると配線数が多くなり、そのため通信
距離が長くなればなるほど費用が高くなる。そこで転送
速度が遅くとも通信するための配線数が少ない直列送受
信を用いる分野が存在する。しかし、直列送受信にも2
種類存在し、通信クロックを用いてデータの送受信をそ
の通信クロックに同期して行うクロックドシリアルアイ
オーと通信クロックを用いずにデータの送受信を行う非
同期式直列情報送受信がある。この場合にも転送送度と
配線数の関係があり、転送速度の高いのはクロックドシ
リアルアイオーで、配線数のより少ない方は非同期式直
列情報送受信である。そこで配線数が少なくかつ転送速
度が高い分野ではクロックドシリアルアイオーを使用さ
れる。
【0003】次にこのクロックドシリアルアイオーの簡
単な動作を説明する。図21はクロックドシリアルアイ
オーの送信部と受信部を接続した図である。図において
1はクロックドシリアルアイオーの送信部、2はクロッ
クドシリアルアイオーの受信部、3は前記クロックドシ
リアルアイオーの受信部2から出力され、前記クロック
ドシリアルアイオーの送信部1で入力されている通信ク
ロック、4は前記クロックドシリアルアイオーの送信部
1から出力され、前記クロックドシリアルアイオーの受
信部2で入力されている通信イネーブル、5は前記クロ
ックドシリアルアイオーの送信部1から出力され、前記
クロックドシリアルアイオーの受信部2で入力されてい
る通信データである。
単な動作を説明する。図21はクロックドシリアルアイ
オーの送信部と受信部を接続した図である。図において
1はクロックドシリアルアイオーの送信部、2はクロッ
クドシリアルアイオーの受信部、3は前記クロックドシ
リアルアイオーの受信部2から出力され、前記クロック
ドシリアルアイオーの送信部1で入力されている通信ク
ロック、4は前記クロックドシリアルアイオーの送信部
1から出力され、前記クロックドシリアルアイオーの受
信部2で入力されている通信イネーブル、5は前記クロ
ックドシリアルアイオーの送信部1から出力され、前記
クロックドシリアルアイオーの受信部2で入力されてい
る通信データである。
【0004】動作の説明を図22のタイミングチャート
を用いて行う(タイミングチャートは信号流れが左から
右へ時間の経過を示している)。クロックドシリアルア
イオーの送信部1がデータ〔b00110110〕(b
は次の数字の表現が2進数である事を示す場合に用い
る)を送信しようとする通信イネーブル4をハイレベル
からローレベルにする。クロックドシリアルアイオーの
受信部2は通信イネーブル4がローレベルになった事を
認識すると通信クロック3を起動する。通信クロック3
がローレベルになった事を受けてクロックドシリアルア
イオーの送信部1は通信イネーブル4をハイレベルに
し、通信データ5にはローレベルを出力する。クロック
ドシリアルアイオーの受信部2は通信クロック3をハイ
レベルにし、そのタイミングで通信データ5の情報を受
け取る。この場合ローレベルであるので
を用いて行う(タイミングチャートは信号流れが左から
右へ時間の経過を示している)。クロックドシリアルア
イオーの送信部1がデータ〔b00110110〕(b
は次の数字の表現が2進数である事を示す場合に用い
る)を送信しようとする通信イネーブル4をハイレベル
からローレベルにする。クロックドシリアルアイオーの
受信部2は通信イネーブル4がローレベルになった事を
認識すると通信クロック3を起動する。通信クロック3
がローレベルになった事を受けてクロックドシリアルア
イオーの送信部1は通信イネーブル4をハイレベルに
し、通信データ5にはローレベルを出力する。クロック
ドシリアルアイオーの受信部2は通信クロック3をハイ
レベルにし、そのタイミングで通信データ5の情報を受
け取る。この場合ローレベルであるので
〔0〕と認識す
る。次に次のデータを転送してもらうために通信クロッ
ク3をローレベルにする。クロックドシリアルアイオー
の送信部1は通信クロック3がローレベルになったのを
受けて次のデータ
る。次に次のデータを転送してもらうために通信クロッ
ク3をローレベルにする。クロックドシリアルアイオー
の送信部1は通信クロック3がローレベルになったのを
受けて次のデータ
〔0〕を送信するため通信データ5を
ローレベルのままにする。次にクロックドシリアルアイ
オーの受信部2は通信クロック3をハイレベルにし、そ
のタイミングで通信データ5の情報を受け取る。この場
合ローレベルであるので
ローレベルのままにする。次にクロックドシリアルアイ
オーの受信部2は通信クロック3をハイレベルにし、そ
のタイミングで通信データ5の情報を受け取る。この場
合ローレベルであるので
〔0〕と認識する。
【0005】次に三つ目のデータを転送してもらうため
に通信クロック3をローレベルにする。クロックドシリ
アルアイオーの送信部1は通信クロック3がローレベル
になったのを受けて次のデータ〔1〕を送信するため通
信データ5をハイレベルにする。そして、クロックドシ
リアルアイオーの受信部2は通信クロック3をハイレベ
ルにし、そのタイミングで通信データ5の情報を受け取
る。この場合ハイレベルであるので〔1〕と認識する。
しかし4つ目のデータを通信データ5よりクロックドシ
リアルアイオーの受信部2が受け取ろうとした場合、通
信データ5にノイズがのり、〔1〕を認識しなければな
らないところで
に通信クロック3をローレベルにする。クロックドシリ
アルアイオーの送信部1は通信クロック3がローレベル
になったのを受けて次のデータ〔1〕を送信するため通
信データ5をハイレベルにする。そして、クロックドシ
リアルアイオーの受信部2は通信クロック3をハイレベ
ルにし、そのタイミングで通信データ5の情報を受け取
る。この場合ハイレベルであるので〔1〕と認識する。
しかし4つ目のデータを通信データ5よりクロックドシ
リアルアイオーの受信部2が受け取ろうとした場合、通
信データ5にノイズがのり、〔1〕を認識しなければな
らないところで
〔0〕を受け取ったと誤った判断してし
まう。そして、5〜8個のデータをクロックドシリアル
アイオーの受信部2は受取り、データ〔b001001
10〕が転送されたことになる。
まう。そして、5〜8個のデータをクロックドシリアル
アイオーの受信部2は受取り、データ〔b001001
10〕が転送されたことになる。
【0006】次に簡単な信号の流れを図23のクロック
ドシリアルアイオーの受信部2の構成図で説明する。図
において、6は通信クロック3を受けて制御信号8を出
力する制御信号回路、7は制御信号8を受けて通信デー
タ5から直列に送られてくる情報を並列に変換して8ビ
ットバス9に出力する直列並列変換回路である。通信デ
ータ5より送られたデータは通信クロック3の立ち上が
りのタイミングで直列並列変換回路7に取り込むため、
制御信号回路6は制御信号8を出力する。8回データが
送られると〔b00110110〕がノイズのため〔b
00100110〕が8ビットバス9に出力される。
ドシリアルアイオーの受信部2の構成図で説明する。図
において、6は通信クロック3を受けて制御信号8を出
力する制御信号回路、7は制御信号8を受けて通信デー
タ5から直列に送られてくる情報を並列に変換して8ビ
ットバス9に出力する直列並列変換回路である。通信デ
ータ5より送られたデータは通信クロック3の立ち上が
りのタイミングで直列並列変換回路7に取り込むため、
制御信号回路6は制御信号8を出力する。8回データが
送られると〔b00110110〕がノイズのため〔b
00100110〕が8ビットバス9に出力される。
【0007】
【発明が解決しようとする課題】上記のような従来の装
置では、クロックドシリアルアイオーの受信部2が受け
取るデータは〔b00100110〕となり正しくデー
タの送受信ができなくなる。この様に従来の装置では通
信データ5にノイズがのると誤ったデータを受渡しして
しまうという問題があった。
置では、クロックドシリアルアイオーの受信部2が受け
取るデータは〔b00100110〕となり正しくデー
タの送受信ができなくなる。この様に従来の装置では通
信データ5にノイズがのると誤ったデータを受渡しして
しまうという問題があった。
【0008】この発明はかかる問題点を解決するために
なされたものであり。クロックドシリアルアイオーの通
信データにノイズがのっても正常にデータの送信受信が
できることを目的とする。
なされたものであり。クロックドシリアルアイオーの通
信データにノイズがのっても正常にデータの送信受信が
できることを目的とする。
【0009】
【課題を解決するための手段】この発明に係る同期式直
列情報受信装置は、入力基準信号を受けて第1の制御信
号と第2の制御信号を出力する制御信号生成回路と制御
端子が前記制御信号生成回路の第1の制御信号と接続さ
れ、入力端子が入力情報信号と接続された第1の記憶手
段と制御端子が前記制御信号生成回路の第2の制御信号
と接続され、入力端子が入力情報信号と接続された第2
の記憶手段と第1の入力端子が前記第1の記憶手段の出
力と接続され、第2の入力端子が前記第2の記憶手段の
出力と接続された論理回路と直列に入力された情報を並
列に変換して出力する直列並列変換回路とを備えた同期
式直列情報受信装置において、前記制御信号生成回路の
第1の制御信号が第1の状態から第2の状態へ遷移する
時間より遅延して前記制御信号生成回路の第2の制御信
号が第1の状態から第2の状態へ遷移させるための遅延
手段を備えている。
列情報受信装置は、入力基準信号を受けて第1の制御信
号と第2の制御信号を出力する制御信号生成回路と制御
端子が前記制御信号生成回路の第1の制御信号と接続さ
れ、入力端子が入力情報信号と接続された第1の記憶手
段と制御端子が前記制御信号生成回路の第2の制御信号
と接続され、入力端子が入力情報信号と接続された第2
の記憶手段と第1の入力端子が前記第1の記憶手段の出
力と接続され、第2の入力端子が前記第2の記憶手段の
出力と接続された論理回路と直列に入力された情報を並
列に変換して出力する直列並列変換回路とを備えた同期
式直列情報受信装置において、前記制御信号生成回路の
第1の制御信号が第1の状態から第2の状態へ遷移する
時間より遅延して前記制御信号生成回路の第2の制御信
号が第1の状態から第2の状態へ遷移させるための遅延
手段を備えている。
【0010】第2発明に係る同期式直列情報受信装置
は、入力基準信号を受けて第1の制御信号と第2の制御
信号を出力する制御信号生成回路と制御端子が前記制御
信号生成回路の第1の制御信号と接続され、入力端子が
入力情報信号と接続された第1の記憶手段と制御端子が
前記制御信号生成回路の第2の制御信号と接続され、入
力端子が前記第1の記憶手段の出力と接続された第2の
記憶手段と第1の入力端子が前記第1の記憶手段の出力
と接続され、第2の入力端子が前記第2の記憶手段の出
力と接続された論理回路と直列に入力された情報を並列
に変換して出力する直列並列変換回路とを備えた同期式
直列情報受信装置において、前記制御信号生成回路の第
1の制御信号が第1の状態から第2の状態へ遷移する時
間より遅延して前記制御信号生成回路の第2の制御信号
が第1の状態から第2の状態へ遷移させるための遅延手
段を備えている。
は、入力基準信号を受けて第1の制御信号と第2の制御
信号を出力する制御信号生成回路と制御端子が前記制御
信号生成回路の第1の制御信号と接続され、入力端子が
入力情報信号と接続された第1の記憶手段と制御端子が
前記制御信号生成回路の第2の制御信号と接続され、入
力端子が前記第1の記憶手段の出力と接続された第2の
記憶手段と第1の入力端子が前記第1の記憶手段の出力
と接続され、第2の入力端子が前記第2の記憶手段の出
力と接続された論理回路と直列に入力された情報を並列
に変換して出力する直列並列変換回路とを備えた同期式
直列情報受信装置において、前記制御信号生成回路の第
1の制御信号が第1の状態から第2の状態へ遷移する時
間より遅延して前記制御信号生成回路の第2の制御信号
が第1の状態から第2の状態へ遷移させるための遅延手
段を備えている。
【0011】第3発明に係る同期式直列情報受信装置
は、入力基準信号を受けて第1の制御信号と第2の制御
信号とを出力する制御信号生成回路と制御端子が前記制
御信号生成回路の第1の制御信号と接続され、入力端子
が入力情報信号と接続された第1の記憶手段と制御端子
が前記制御信号生成回路の第2の制御信号と接続され、
入力端子が入力情報信号と接続された第2の記憶手段と
第1の入力端子が前記第1の記憶手段の出力と接続さ
れ、第2の入力端子が前記第2の記憶手段の出力と接続
された論理回路と直列に入力された情報を並列に変換し
て出力する直列並列変換回路とを備えた同期式直列情報
受信装置において、第1の記憶手段が前記入力情報信号
を入力端子に受け取る際、情報の伝達を遅延させるため
の遅延手段を備えている。
は、入力基準信号を受けて第1の制御信号と第2の制御
信号とを出力する制御信号生成回路と制御端子が前記制
御信号生成回路の第1の制御信号と接続され、入力端子
が入力情報信号と接続された第1の記憶手段と制御端子
が前記制御信号生成回路の第2の制御信号と接続され、
入力端子が入力情報信号と接続された第2の記憶手段と
第1の入力端子が前記第1の記憶手段の出力と接続さ
れ、第2の入力端子が前記第2の記憶手段の出力と接続
された論理回路と直列に入力された情報を並列に変換し
て出力する直列並列変換回路とを備えた同期式直列情報
受信装置において、第1の記憶手段が前記入力情報信号
を入力端子に受け取る際、情報の伝達を遅延させるため
の遅延手段を備えている。
【0012】第4の発明に係る同期式直列情報受信装置
は、入力基準信号を受けて制御信号を出力する制御信号
生成回路と制御端子が前記制御信号生成回路の制御信号
と接続され、入力端子が入力情報信号と接続された第1
の記憶手段と制御端子が前記制御信号生成回路の制御信
号と接続され、入力端子を持つ第2の記憶手段と第1の
入力端子が前記第1の記憶手段の出力と接続され、第2
の入力端子が前記第2の記憶手段の出力と接続された論
理回路と直列に入力された情報を並列に変換して出力す
る直列並列変換回路とを備えた同期式直列情報受信装置
において、前記第1の記憶手段の記憶内容を情報の伝達
を遅らすための遅延手段を介して前記第2の記憶手段の
入力端子に接続している。
は、入力基準信号を受けて制御信号を出力する制御信号
生成回路と制御端子が前記制御信号生成回路の制御信号
と接続され、入力端子が入力情報信号と接続された第1
の記憶手段と制御端子が前記制御信号生成回路の制御信
号と接続され、入力端子を持つ第2の記憶手段と第1の
入力端子が前記第1の記憶手段の出力と接続され、第2
の入力端子が前記第2の記憶手段の出力と接続された論
理回路と直列に入力された情報を並列に変換して出力す
る直列並列変換回路とを備えた同期式直列情報受信装置
において、前記第1の記憶手段の記憶内容を情報の伝達
を遅らすための遅延手段を介して前記第2の記憶手段の
入力端子に接続している。
【0013】
【作用】この発明に係るクロックドシリアルアイオーは
通信データにノイズがのっても誤ったデータを受渡しせ
ず、正しいデータの受渡を確実に行える。
通信データにノイズがのっても誤ったデータを受渡しせ
ず、正しいデータの受渡を確実に行える。
【0014】
実施例1.以下、この発明の一実施例を図1を用いて説
明する。図1はクロックドシリアルアイオーの受信部2
の構成図である。図において、3はクロックドシリアル
アイオーの受信部1と接続されている通信クロック(通
信クロックの反転信号の場合は通信クロック31と記載
する)、5はクロックドシリアルアイオーの受信部1と
接続されている通信データ、6は前記通信クロック3を
受けて制御信号8を出力する制御信号回路、10は前記
通信クロック3、を受けハイレベルからローレベルに変
化するタイミングが異なる3つの制御信号12を出力す
る制御信号生成回路、11は前記通信データ5を前記制
御信号生成回路10の3つの制御信号12によって記憶
し、その情報より通信データ5の情報を決め、補正通信
データ50を出力する通信データ補正回路、7は制御信
号8を受けて前記通信データ補正回路11の出力補正通
信データ50の直列データを並列に変換して8ビットバ
ス9に出力する直列並列変換回路である。
明する。図1はクロックドシリアルアイオーの受信部2
の構成図である。図において、3はクロックドシリアル
アイオーの受信部1と接続されている通信クロック(通
信クロックの反転信号の場合は通信クロック31と記載
する)、5はクロックドシリアルアイオーの受信部1と
接続されている通信データ、6は前記通信クロック3を
受けて制御信号8を出力する制御信号回路、10は前記
通信クロック3、を受けハイレベルからローレベルに変
化するタイミングが異なる3つの制御信号12を出力す
る制御信号生成回路、11は前記通信データ5を前記制
御信号生成回路10の3つの制御信号12によって記憶
し、その情報より通信データ5の情報を決め、補正通信
データ50を出力する通信データ補正回路、7は制御信
号8を受けて前記通信データ補正回路11の出力補正通
信データ50の直列データを並列に変換して8ビットバ
ス9に出力する直列並列変換回路である。
【0015】次に動作の説明をする。データ〔b001
10110〕を受信する場合、まず最初、通信データ5
より送られたデータ
10110〕を受信する場合、まず最初、通信データ5
より送られたデータ
〔0〕は通信クロック3の立ち上が
りのタイミングで前記制御信号生成回路10は3種類の
制御信号12を異なるタイミングで出力すると、通信デ
ータ補正回路11は前記制御信号12の第1のタイミン
グで
りのタイミングで前記制御信号生成回路10は3種類の
制御信号12を異なるタイミングで出力すると、通信デ
ータ補正回路11は前記制御信号12の第1のタイミン
グで
〔0〕を記憶し、第2のタイミングで
〔0〕を記憶
し、第3のタイミングで
し、第3のタイミングで
〔0〕を記憶し、三つの記憶結
果はすべて
果はすべて
〔0〕であるので、出力として補正通信デー
タ50に
タ50に
〔0〕を出力する。また三つの記憶内容を表現
する場合、第1のタイミング、第2のタイミング、第3
のタイミングの順にならべ<>で囲む。第1のデータで
あれば<000>となる。そして補正をかける事を<@
000>と表現し、その結果を
する場合、第1のタイミング、第2のタイミング、第3
のタイミングの順にならべ<>で囲む。第1のデータで
あれば<000>となる。そして補正をかける事を<@
000>と表現し、その結果を
〔0〕=<@000>と
する。次に、直列並列変換回路7は前記補正通信データ
50を制御信号8によって取り込む。
する。次に、直列並列変換回路7は前記補正通信データ
50を制御信号8によって取り込む。
【0016】このように次のデータ
〔0〕、〔1〕と取
り込む。そして4つ目のデータ〔1〕を取り込むが、サ
ンプリングタイミングで通信データ5にノイズが入り、
通信クロック3の立ち上がりのタイミングであったた
め、前記通信データ補正回路11は<011>と記憶す
る。そして補正を行うと〔1〕=<@011>となり、
補正通信データ50に〔1〕が出力される。次に、直列
並列変換回路7は前記補正通信データ50を制御信号8
によって取り込む。そして残りのデータも直列並列変換
回路7に取り込み、〔b00110110〕が8ビット
バス9に出力される。この様に、クロックドシリアルア
イオーの受信部2は通信データ5にノイズがのっても誤
ったデータを補正して受け取る。
り込む。そして4つ目のデータ〔1〕を取り込むが、サ
ンプリングタイミングで通信データ5にノイズが入り、
通信クロック3の立ち上がりのタイミングであったた
め、前記通信データ補正回路11は<011>と記憶す
る。そして補正を行うと〔1〕=<@011>となり、
補正通信データ50に〔1〕が出力される。次に、直列
並列変換回路7は前記補正通信データ50を制御信号8
によって取り込む。そして残りのデータも直列並列変換
回路7に取り込み、〔b00110110〕が8ビット
バス9に出力される。この様に、クロックドシリアルア
イオーの受信部2は通信データ5にノイズがのっても誤
ったデータを補正して受け取る。
【0017】次に図1で示すブロックの詳細な説明をす
る。図2は直列並列変換回路7のブロック図である。図
において701〜708は前記補正通信データ50を記
憶するデータラッチ、801〜808は前記制御信号8
の8本の信号を1本づつ表現し、前記データラッチ70
1〜708の制御信号として接続する。901〜908
は前記データラッチ701〜708の出力で8ビットバ
ス9を1本づつ表現した。
る。図2は直列並列変換回路7のブロック図である。図
において701〜708は前記補正通信データ50を記
憶するデータラッチ、801〜808は前記制御信号8
の8本の信号を1本づつ表現し、前記データラッチ70
1〜708の制御信号として接続する。901〜908
は前記データラッチ701〜708の出力で8ビットバ
ス9を1本づつ表現した。
【0018】次に動作の説明を図3を用いて説明する。
最初データラッチ901〜908は不定状態である。図
3で左から1と2番目の状態である。次に制御装置信号
801がハイレベルになり補正通信データ50の情報を
データラッチ701は記憶し、その結果を8ビットデー
タバス901に出力されローレベルとなる。図3で左か
ら3番目の状態である。そして図3で示すように制御信
号802〜808が順番にハイレベルになり、データラ
ッチ702〜708は補正通信データ50の情報を記憶
し、8ビットデータ902は0、8ビットデータ903
は1、8ビットデータ904は1、8ビットデータ90
5は0、8ビットデータ906は1、8ビットデータ9
07は1、8ビットデータ908は0となる。この様に
直列並列変換回路7は動作する。
最初データラッチ901〜908は不定状態である。図
3で左から1と2番目の状態である。次に制御装置信号
801がハイレベルになり補正通信データ50の情報を
データラッチ701は記憶し、その結果を8ビットデー
タバス901に出力されローレベルとなる。図3で左か
ら3番目の状態である。そして図3で示すように制御信
号802〜808が順番にハイレベルになり、データラ
ッチ702〜708は補正通信データ50の情報を記憶
し、8ビットデータ902は0、8ビットデータ903
は1、8ビットデータ904は1、8ビットデータ90
5は0、8ビットデータ906は1、8ビットデータ9
07は1、8ビットデータ908は0となる。この様に
直列並列変換回路7は動作する。
【0019】次に図4で前記データラッチ701〜70
8の1例を説明する。図において、800は制御信号回
路6から出力される制御信号、710は補正通信データ
50を反転するインバータ素子で出力をaと記する、7
11は前記制御信号800と前記インバータ素子710
で出力aの論理を取るNAND素子で出力をcとする、
712は前記補正通信データ50と制御信号800の論
理を取るNAND素子で出力をbと記する、713は前
記NAND素子712の出力bと他方の入力との論理を
取るNAND素子で出力をdと記する、714は出力を
前記NAND素子713に接続し、前記NAND711
の出力cと前記NAND素子713の出力dとの論理を
取るNAND素子で出力をdと記する、715は前記N
AND素子714の出力を反転するインバータ素子、9
00は前記インバータ素子715の出力で8ビットバス
の1ビット分に相当する。
8の1例を説明する。図において、800は制御信号回
路6から出力される制御信号、710は補正通信データ
50を反転するインバータ素子で出力をaと記する、7
11は前記制御信号800と前記インバータ素子710
で出力aの論理を取るNAND素子で出力をcとする、
712は前記補正通信データ50と制御信号800の論
理を取るNAND素子で出力をbと記する、713は前
記NAND素子712の出力bと他方の入力との論理を
取るNAND素子で出力をdと記する、714は出力を
前記NAND素子713に接続し、前記NAND711
の出力cと前記NAND素子713の出力dとの論理を
取るNAND素子で出力をdと記する、715は前記N
AND素子714の出力を反転するインバータ素子、9
00は前記インバータ素子715の出力で8ビットバス
の1ビット分に相当する。
【0020】次に動作の説明を図5のタイミングチャー
トを用いて説明する。大まかな機能は制御信号800が
ハイレベルの時、補正通信データ50がそのまま出力9
00に伝わり、制御信号800がローレベルの時、補正
通信データ50が記憶され、その値が出力900され
る。まず制御信号800がハイレベルで補正通信データ
50がローレベルの時、aがハイレベル、bがハイレベ
ル、cがローレベル、よってeがハイレベル、dがハイ
レベルになり出力900はローレベルになる。図5で左
から1、2番目の状態である。そしてこの状態で補正通
信データ50がハイレベルになると、aがローレベル、
bがローレベル、cがハイレベル、よってdがハイレベ
ル、eがハイレベルになり出力900はハイレベルにな
る。図5で左から3、4番目の状態である。ここで制御
信号800がローレベルなると、bとcはハイレベルの
ままになり、補正通信データ50に依存せず、d、eが
変化しないので、出力900はハイレベルのままでハイ
レベルを記憶した事になる。図5で左から5〜7番目の
状態である。ローレベルの記憶も同様に図5の8〜13
番目に示す。
トを用いて説明する。大まかな機能は制御信号800が
ハイレベルの時、補正通信データ50がそのまま出力9
00に伝わり、制御信号800がローレベルの時、補正
通信データ50が記憶され、その値が出力900され
る。まず制御信号800がハイレベルで補正通信データ
50がローレベルの時、aがハイレベル、bがハイレベ
ル、cがローレベル、よってeがハイレベル、dがハイ
レベルになり出力900はローレベルになる。図5で左
から1、2番目の状態である。そしてこの状態で補正通
信データ50がハイレベルになると、aがローレベル、
bがローレベル、cがハイレベル、よってdがハイレベ
ル、eがハイレベルになり出力900はハイレベルにな
る。図5で左から3、4番目の状態である。ここで制御
信号800がローレベルなると、bとcはハイレベルの
ままになり、補正通信データ50に依存せず、d、eが
変化しないので、出力900はハイレベルのままでハイ
レベルを記憶した事になる。図5で左から5〜7番目の
状態である。ローレベルの記憶も同様に図5の8〜13
番目に示す。
【0021】次に図6で制御信号生成回路10の1例を
説明する。図において129はこのブロックの動作を制
御するイネーブル信号と通信クロック31の論理積をと
るNAND素子で出力をaと記する、124は前記NA
ND素子129の出力aの情報の伝達を遅らすための複
数のインバータ素子で構成されている遅延素子で出力を
bと記する、125は前記遅延素子124の出力bを遅
らすための複数のインバータ素子で構成されている遅延
素子で出力をcと記する、126は前記NAND素子1
29の出力aを反転し第1の制御信号121を出力する
インバータ素子、127は前記NAND素子129の出
力aと前記遅延素子124の出力bの論理和を取り、第
2の制御信号122を出力するNOR素子、128は前
記NAND素子129の出力aと前記遅延素子124の
出力cの論理和を取り、第3の制御信号123を出力す
るNOR素子である。
説明する。図において129はこのブロックの動作を制
御するイネーブル信号と通信クロック31の論理積をと
るNAND素子で出力をaと記する、124は前記NA
ND素子129の出力aの情報の伝達を遅らすための複
数のインバータ素子で構成されている遅延素子で出力を
bと記する、125は前記遅延素子124の出力bを遅
らすための複数のインバータ素子で構成されている遅延
素子で出力をcと記する、126は前記NAND素子1
29の出力aを反転し第1の制御信号121を出力する
インバータ素子、127は前記NAND素子129の出
力aと前記遅延素子124の出力bの論理和を取り、第
2の制御信号122を出力するNOR素子、128は前
記NAND素子129の出力aと前記遅延素子124の
出力cの論理和を取り、第3の制御信号123を出力す
るNOR素子である。
【0022】次に動作の説明を図7のタイムチャートを
用いて行う。まずイネーブル信号がローレベルであれば
NAND素子129の出力aは通信クロック31に依存
せず常にハイレベルになるため3つの制御信号121〜
123は常にローレベルである。図7で左から1〜3番
目の状態である。次にイネーブル信号がハイレベルにな
るとNAND素子129の出力a通信クロック31に依
存し、通信クロック31がハイレベルになるとaがロー
レベルになり、3つの制御信号121〜123はハイレ
ベルになる。しかし、遅延素子124、125の出力
b、cはまだハイレベルのままである。図7で左から4
〜6番目の状態である。次に遅延素子124、125の
出力b、cはローレベルに変化するが、通信クロック3
1がハイレベルのままであるので3つの制御信号121
〜123は変化なくハイレベルのままである。図7で左
から7〜8番目の状態である。次に通信クロック31が
ローレベルに変わると、aはハイレベルになり、第1の
制御信号121はローレベルになる。しかし、2つの遅
延素子124、125はローレベルのままなので、残り
2つの制御信号122、123はハイレベルのままであ
る。そして、aの情報が遅延素子124の出力bに伝わ
ると、第2の制御信号122がローレベルになる。そし
て最後に遅延素子125の出力cにbの情報が伝わると
最後の制御信号123もローレベルになる。図7で8〜
12番目の様に信号が遷移する。
用いて行う。まずイネーブル信号がローレベルであれば
NAND素子129の出力aは通信クロック31に依存
せず常にハイレベルになるため3つの制御信号121〜
123は常にローレベルである。図7で左から1〜3番
目の状態である。次にイネーブル信号がハイレベルにな
るとNAND素子129の出力a通信クロック31に依
存し、通信クロック31がハイレベルになるとaがロー
レベルになり、3つの制御信号121〜123はハイレ
ベルになる。しかし、遅延素子124、125の出力
b、cはまだハイレベルのままである。図7で左から4
〜6番目の状態である。次に遅延素子124、125の
出力b、cはローレベルに変化するが、通信クロック3
1がハイレベルのままであるので3つの制御信号121
〜123は変化なくハイレベルのままである。図7で左
から7〜8番目の状態である。次に通信クロック31が
ローレベルに変わると、aはハイレベルになり、第1の
制御信号121はローレベルになる。しかし、2つの遅
延素子124、125はローレベルのままなので、残り
2つの制御信号122、123はハイレベルのままであ
る。そして、aの情報が遅延素子124の出力bに伝わ
ると、第2の制御信号122がローレベルになる。そし
て最後に遅延素子125の出力cにbの情報が伝わると
最後の制御信号123もローレベルになる。図7で8〜
12番目の様に信号が遷移する。
【0023】次に図8で通信データ補正回路11の1例
を説明する。図において111は入力を通信データ5と
し、制御信号を制御信号生成回路10の第1の制御信号
121と接続され、図4で示したデータラッチ、112
は入力を通信データ5とし、制御信号を制御信号生成回
路10の第2の制御信号122と接続され、図4で示し
たデータラッチ、113は入力を通信データ5とし、制
御信号を制御信号生成回路10の第3の制御信号123
と接続され、図4で示したデータラッチ、114は前記
データラッチ111の出力aと前記データラッチ112
の出力bと前記データラッチ113の出力cと接続さ
れ、出力を補正通信データ50とする補正演算回路であ
る。
を説明する。図において111は入力を通信データ5と
し、制御信号を制御信号生成回路10の第1の制御信号
121と接続され、図4で示したデータラッチ、112
は入力を通信データ5とし、制御信号を制御信号生成回
路10の第2の制御信号122と接続され、図4で示し
たデータラッチ、113は入力を通信データ5とし、制
御信号を制御信号生成回路10の第3の制御信号123
と接続され、図4で示したデータラッチ、114は前記
データラッチ111の出力aと前記データラッチ112
の出力bと前記データラッチ113の出力cと接続さ
れ、出力を補正通信データ50とする補正演算回路であ
る。
【0024】次に信号の流れを図9のタイミングチャー
トに従い動作の説明をする。制御信号121〜123は
同時にハイレベルになり、データラッチ111〜113
は通信データ5を取り込むが、記憶するタイミングが前
記制御信号121〜123のローレベルに変化する順番
になる。第1の制御回路121がローレベルになろうと
する寸前に通信データ5にノイズによってハイレベルか
らローレベルになった。そのためデータラッチ111は
本来ハイレベルを記憶されなければならないところロー
レベルを記憶してしまう。そして、次の第2の制御信号
が122がローレベルになる前に通信データ5が元に戻
り、データラッチ112はハイレベルを記憶する。次に
第3の制御信号123がローレベルになりデータラッチ
113は通信データ5がハイレベルと記憶する。結局3
つのデータラッチ111〜113の記憶した内容は<0
11>となった。これをもとに補正演算回路114は
〔1〕=<@011>と補正通信データ50にハイレベ
ルを出力する。
トに従い動作の説明をする。制御信号121〜123は
同時にハイレベルになり、データラッチ111〜113
は通信データ5を取り込むが、記憶するタイミングが前
記制御信号121〜123のローレベルに変化する順番
になる。第1の制御回路121がローレベルになろうと
する寸前に通信データ5にノイズによってハイレベルか
らローレベルになった。そのためデータラッチ111は
本来ハイレベルを記憶されなければならないところロー
レベルを記憶してしまう。そして、次の第2の制御信号
が122がローレベルになる前に通信データ5が元に戻
り、データラッチ112はハイレベルを記憶する。次に
第3の制御信号123がローレベルになりデータラッチ
113は通信データ5がハイレベルと記憶する。結局3
つのデータラッチ111〜113の記憶した内容は<0
11>となった。これをもとに補正演算回路114は
〔1〕=<@011>と補正通信データ50にハイレベ
ルを出力する。
【0025】次に図10で補正演算回路114の1例を
説明する。図において115は前記データラッチ111
の出力aと前記データラッチ112の出力bの論理積を
取るNAND素子、116は前記データラッチ112の
出力bと前記データラッチ113の出力cの論理積を取
るNAND素子は、前記データラッチ113の出力cと
前記データラッチ111の出力aの論理積を取るNAN
D素子、118は前記NAND素子115の出力dと前
記NAND素子116の出力eと前記NAND素子11
7の出力fとの論理和をとるNAND素子で出力を補正
通信データ50とする。この補正演算回路114の真理
値を図11に示す。真理値表は「L」がローレベルを示
し、「H」がハイレベルを示す。この真理値表がら判る
様に出力50が2つ以上同じ値のものを選ぶ多数決回路
である。しかし、通信データ補正回路は記憶するデータ
ラッチの数を増やし、それらの値の荷重平均をとり判断
するなどの補正方法がある。
説明する。図において115は前記データラッチ111
の出力aと前記データラッチ112の出力bの論理積を
取るNAND素子、116は前記データラッチ112の
出力bと前記データラッチ113の出力cの論理積を取
るNAND素子は、前記データラッチ113の出力cと
前記データラッチ111の出力aの論理積を取るNAN
D素子、118は前記NAND素子115の出力dと前
記NAND素子116の出力eと前記NAND素子11
7の出力fとの論理和をとるNAND素子で出力を補正
通信データ50とする。この補正演算回路114の真理
値を図11に示す。真理値表は「L」がローレベルを示
し、「H」がハイレベルを示す。この真理値表がら判る
様に出力50が2つ以上同じ値のものを選ぶ多数決回路
である。しかし、通信データ補正回路は記憶するデータ
ラッチの数を増やし、それらの値の荷重平均をとり判断
するなどの補正方法がある。
【0026】実施例2.以下、この発明の一実施例を図
12を用いて説明する。図12はクロックドシリアルア
イオーの受信部2の構成図である。図において、3はク
ロックドシリアルアイオーの受信部1と接続されている
通信クロック、5はクロックドシリアルアイオーの受信
部1と接続されている通信データ、6は前記通信クロッ
ク3を受けて制御信号8を出力する制御信号回路、10
は前記通信クロック3を受け、ハイレベルからローレベ
ルに変化するタイミングが異なる2つの制御信号12を
出力する制御信号生成回路、11は前記通信データ5を
前記制御信号生成回路10の2つの制御信号12によっ
て記憶し、その情報により通信データ5の情報を妥当性
を判断し、通信データ異常信号13を出力する通信デー
タ判定回路、7は制御信号8を受けて通信データ5の直
列データを並列に変換して8ビットバス9に出力する直
列並列変換回路である。
12を用いて説明する。図12はクロックドシリアルア
イオーの受信部2の構成図である。図において、3はク
ロックドシリアルアイオーの受信部1と接続されている
通信クロック、5はクロックドシリアルアイオーの受信
部1と接続されている通信データ、6は前記通信クロッ
ク3を受けて制御信号8を出力する制御信号回路、10
は前記通信クロック3を受け、ハイレベルからローレベ
ルに変化するタイミングが異なる2つの制御信号12を
出力する制御信号生成回路、11は前記通信データ5を
前記制御信号生成回路10の2つの制御信号12によっ
て記憶し、その情報により通信データ5の情報を妥当性
を判断し、通信データ異常信号13を出力する通信デー
タ判定回路、7は制御信号8を受けて通信データ5の直
列データを並列に変換して8ビットバス9に出力する直
列並列変換回路である。
【0027】次に動作の説明をする。データ〔b001
10110〕を受信する場合、まず最初、通信データ5
より送られたデータ
10110〕を受信する場合、まず最初、通信データ5
より送られたデータ
〔0〕は通信クロック3の立ち上が
りのタイミングで前記制御信号生成回路10は2種類の
制御信号12を異なるタイミングで出力すると、通信デ
ータ判定回路14は前記制御信号12の第1のタイミン
グで
りのタイミングで前記制御信号生成回路10は2種類の
制御信号12を異なるタイミングで出力すると、通信デ
ータ判定回路14は前記制御信号12の第1のタイミン
グで
〔0〕を記憶し、第2のタイミングで
〔0〕を記憶
し、二つの記憶結果はすべて
し、二つの記憶結果はすべて
〔0〕であるので、通信デ
ータ5の
ータ5の
〔0〕を正しいと判断する。次に、直列並列変
換回路7は前記通信データ5を制御信号8によって取り
込む。このように次のデータ
換回路7は前記通信データ5を制御信号8によって取り
込む。このように次のデータ
〔0〕、〔1〕と取り込
む。そして4つ目のデータ〔1〕を取り込むが、サンプ
リングタイミングで通信データ5にノイズが入り、通信
クロック3の立ち上がりのタイミングであったため、通
信データ判定回路14は<01>と記憶する。そして2
つの記憶した内容が異なるのでデータに異常があったと
して前記通信データ判定回路14は通信データ異常信号
13を出力する。この様にクロックドシリアルアイオー
の受信部2が通信データ異常信号13を出力することに
より、割り込み処理等を行い再度データの送信をさせる
などの対策を施せれる。よって通信データ5のノイズに
よる誤ったデータの送受信を防げる。
む。そして4つ目のデータ〔1〕を取り込むが、サンプ
リングタイミングで通信データ5にノイズが入り、通信
クロック3の立ち上がりのタイミングであったため、通
信データ判定回路14は<01>と記憶する。そして2
つの記憶した内容が異なるのでデータに異常があったと
して前記通信データ判定回路14は通信データ異常信号
13を出力する。この様にクロックドシリアルアイオー
の受信部2が通信データ異常信号13を出力することに
より、割り込み処理等を行い再度データの送信をさせる
などの対策を施せれる。よって通信データ5のノイズに
よる誤ったデータの送受信を防げる。
【0028】次に図1で存在しなかったブロックの詳細
な説明をする。図13は通信データ判定回路14のブロ
ック図である。図において141は通信データ5と入力
を接続され、制御信号を第2の制御信号122と接続さ
れた図4で示すデータラッチ、142は前記データラッ
チ141の出力bと入力を接続され、制御信号を第1の
制御信号121と接続された図4で示すデータラッチ、
143は前記データラッチ141の出力bと前記データ
ラッチ142の出力aとから記憶内容が一致するかを判
断する判定回路、13は前記判定回路143の出力であ
る通信データ異常信号13である。
な説明をする。図13は通信データ判定回路14のブロ
ック図である。図において141は通信データ5と入力
を接続され、制御信号を第2の制御信号122と接続さ
れた図4で示すデータラッチ、142は前記データラッ
チ141の出力bと入力を接続され、制御信号を第1の
制御信号121と接続された図4で示すデータラッチ、
143は前記データラッチ141の出力bと前記データ
ラッチ142の出力aとから記憶内容が一致するかを判
断する判定回路、13は前記判定回路143の出力であ
る通信データ異常信号13である。
【0029】次に動作を図14のタイミングチャートの
流れに従って説明する。制御信号121〜122は同時
にハイレベルになり、データラッチ141〜142は通
信データ5を取り込むが、記憶するタイミングが前記制
御信号121〜122のローレベルに変化する順番にな
る。第1の制御回路121がローレベルになろうとする
寸前に通信データ5にノイズによってハイレベルからロ
ーレベルになった。そのためデータラッチ142は本来
ハイレベルを記憶されなければならないところローレベ
ルを記憶してしまう。そして、次の第2の制御信号が1
22がローレベルになる前に通信データ5が元に戻り、
データラッチ141はハイレベルを記憶する。結局2つ
のデータラッチ141〜142の記憶した内容は<01
>となった。これをもとに前記判定回路143は記憶内
容が一致していないと判断し、通信データ異常信号13
をハイレベルにする。
流れに従って説明する。制御信号121〜122は同時
にハイレベルになり、データラッチ141〜142は通
信データ5を取り込むが、記憶するタイミングが前記制
御信号121〜122のローレベルに変化する順番にな
る。第1の制御回路121がローレベルになろうとする
寸前に通信データ5にノイズによってハイレベルからロ
ーレベルになった。そのためデータラッチ142は本来
ハイレベルを記憶されなければならないところローレベ
ルを記憶してしまう。そして、次の第2の制御信号が1
22がローレベルになる前に通信データ5が元に戻り、
データラッチ141はハイレベルを記憶する。結局2つ
のデータラッチ141〜142の記憶した内容は<01
>となった。これをもとに前記判定回路143は記憶内
容が一致していないと判断し、通信データ異常信号13
をハイレベルにする。
【0030】次に図15で前記判定回路143の1例を
示す。4つのNAND素子を図の様に接続する事によっ
て、図16の真理値表で示すような論理をとり、2つの
入力aとbの異なる時のみハイレベルになる。
示す。4つのNAND素子を図の様に接続する事によっ
て、図16の真理値表で示すような論理をとり、2つの
入力aとbの異なる時のみハイレベルになる。
【0031】実施例3.以下、この発明の一実施例を図
17を用いて説明する。図17はクロックドシリアルア
イオーの受信部2の構成図である。図において、3はク
ロックドシリアルアイオーの受信部1と接続されている
通信クロック、5はクロックドシリアルアイオーの受信
部1と接続されている通信データ、6は前記通信クロッ
ク3を受けて制御信号8を出力する制御信号回路、10
は前記通信クロック3を受け、ハイレベルからローレベ
ルに変化するタイミングが異なる3つの制御信号12を
出力する制御信号生成回路、15は前記通信データ5の
遅延時間を調節する通信データ遅延回路、11は前記通
信データ遅延回路15の出力の遅延通信データ51を前
記制御信号生成回路10の3つの制御信号12によって
記憶し、その情報より通信データ5の情報を決め、補正
通信データ50を出力する通信データ補正回路、7は制
御信号8を受けて前記通信データ補正回路11の出力補
正通信データ50の直列データを並列に変換して8ビッ
トバス9に出力する直列並列変換回路である。
17を用いて説明する。図17はクロックドシリアルア
イオーの受信部2の構成図である。図において、3はク
ロックドシリアルアイオーの受信部1と接続されている
通信クロック、5はクロックドシリアルアイオーの受信
部1と接続されている通信データ、6は前記通信クロッ
ク3を受けて制御信号8を出力する制御信号回路、10
は前記通信クロック3を受け、ハイレベルからローレベ
ルに変化するタイミングが異なる3つの制御信号12を
出力する制御信号生成回路、15は前記通信データ5の
遅延時間を調節する通信データ遅延回路、11は前記通
信データ遅延回路15の出力の遅延通信データ51を前
記制御信号生成回路10の3つの制御信号12によって
記憶し、その情報より通信データ5の情報を決め、補正
通信データ50を出力する通信データ補正回路、7は制
御信号8を受けて前記通信データ補正回路11の出力補
正通信データ50の直列データを並列に変換して8ビッ
トバス9に出力する直列並列変換回路である。
【0032】次に動作の説明をする。データ〔b001
10110〕を受信する場合、まず最初、通信データ5
より送られたデータ
10110〕を受信する場合、まず最初、通信データ5
より送られたデータ
〔0〕は通信クロック3の立ち上が
りのタイミングで前記制御信号生成回路10は3種類の
制御信号12を異なるタイミングで出力すると、通信デ
ータ補正回路11は前記制御信号12の第1のタイミン
グで
りのタイミングで前記制御信号生成回路10は3種類の
制御信号12を異なるタイミングで出力すると、通信デ
ータ補正回路11は前記制御信号12の第1のタイミン
グで
〔0〕を記憶し、第2のタイミングで
〔0〕を記憶
し、第3のタイミングで
し、第3のタイミングで
〔0〕を記憶し、三つの記憶結
果はすべて
果はすべて
〔0〕であるので、出力として補正通信デー
タ50に
タ50に
〔0〕を出力する。第1のデータであれば<0
00>となる。その結果を
00>となる。その結果を
〔0〕=<@000>とな
る。次に直列並列変換回路7は前記補正通信データ50
を制御信号8によって取り込む。このように次のデータ
る。次に直列並列変換回路7は前記補正通信データ50
を制御信号8によって取り込む。このように次のデータ
〔0〕、〔1〕と取り込む。そして4つ目のデータ
〔1〕を取り込むが、サンプリングタイミングで通信デ
ータ5にノイズが入り、通信クロック3の立ち上がりの
タイミングであったため、そして、通信データ遅延回路
15によってデータが遅延したため、前記通信データ補
正回路11は<101>と記憶する。そして補正を行う
と〔1〕=<@101>となり、補正通信データ50に
〔1〕が出力される。
〔1〕を取り込むが、サンプリングタイミングで通信デ
ータ5にノイズが入り、通信クロック3の立ち上がりの
タイミングであったため、そして、通信データ遅延回路
15によってデータが遅延したため、前記通信データ補
正回路11は<101>と記憶する。そして補正を行う
と〔1〕=<@101>となり、補正通信データ50に
〔1〕が出力される。
【0033】次に、直列並列変換回路7は前記補正通信
データ50を制御信号8によって取り込む。そして残り
のデータも直列並列変換回路7に取り込み、〔b001
10110〕が8ビットバス9に出力される。この様
に、クロックドシリアルアイオーの受信部2は通信デー
タ5にノイズがのっても誤ったデータを補正して受け取
る。
データ50を制御信号8によって取り込む。そして残り
のデータも直列並列変換回路7に取り込み、〔b001
10110〕が8ビットバス9に出力される。この様
に、クロックドシリアルアイオーの受信部2は通信デー
タ5にノイズがのっても誤ったデータを補正して受け取
る。
【0034】次にこのタイミングのズレを図18で説明
する。図18は図17のクロックドシリアルアイオーの
受信部2の通信クロック3と通信データ5を通信データ
補正回路11で記憶するタイミングを示したタイミング
チャートである。図において51は通信データ遅延回路
15の出力の遅延通信データ、121は制御信号生成回
路10の最も早く立ち下がる制御信号、122は制御信
号生成回路10の2番目に立ち下がる制御信号、123
は制御信号生成回路10の最後に立ち下がる制御信号で
ある。補正通信データ50で記憶される内容は3つの制
御信号121〜123の立ち下がるタイミングで通信デ
ータ遅延回路15の出力の遅延通信データ51の値なの
で、通信データ5で見ると前にずれている。図でaと示
している場所が第1の制御信号121で、bと示してい
る場所で第2の制御信号122で、cと示している場所
で第3の制御信号123で通信データ補正回路11は補
正値を補うので、データのホールドタイムが短くなりバ
ランスの取れた判定ができる。
する。図18は図17のクロックドシリアルアイオーの
受信部2の通信クロック3と通信データ5を通信データ
補正回路11で記憶するタイミングを示したタイミング
チャートである。図において51は通信データ遅延回路
15の出力の遅延通信データ、121は制御信号生成回
路10の最も早く立ち下がる制御信号、122は制御信
号生成回路10の2番目に立ち下がる制御信号、123
は制御信号生成回路10の最後に立ち下がる制御信号で
ある。補正通信データ50で記憶される内容は3つの制
御信号121〜123の立ち下がるタイミングで通信デ
ータ遅延回路15の出力の遅延通信データ51の値なの
で、通信データ5で見ると前にずれている。図でaと示
している場所が第1の制御信号121で、bと示してい
る場所で第2の制御信号122で、cと示している場所
で第3の制御信号123で通信データ補正回路11は補
正値を補うので、データのホールドタイムが短くなりバ
ランスの取れた判定ができる。
【0035】実施例4.以下、この発明の一実施例を図
19を用いて説明する。図19は図12で説明したクロ
ックドシリアルアイオーの受信部2の通信データ判定回
路14に通信データ遅延回路を挿入したブロック図であ
る。図において151は通信データ5と入力を接続され
た第1の通信データ遅延回路、141は前記第1の通信
データ遅延回路151の出力である遅延通信データ51
と入力を接続され、制御信号を第1の制御信号121と
接続された図4で示すデータラッチ、152は前記デー
タラッチ141の出力aと入力を接続された第2の通信
データ遅延回路、142は前記第2の通信データ遅延回
路152の出力である遅延通信データ52と入力を接続
され、制御信号を第2の制御信号121と接続された図
4で示すデータラッチ、143は前記データラッチ14
1の出力aと前記データラッチ142の出力bとから記
憶内容が一致するかを判断する判定回路、13は前記判
定回路143の出力である通信データ異常信号13であ
る。
19を用いて説明する。図19は図12で説明したクロ
ックドシリアルアイオーの受信部2の通信データ判定回
路14に通信データ遅延回路を挿入したブロック図であ
る。図において151は通信データ5と入力を接続され
た第1の通信データ遅延回路、141は前記第1の通信
データ遅延回路151の出力である遅延通信データ51
と入力を接続され、制御信号を第1の制御信号121と
接続された図4で示すデータラッチ、152は前記デー
タラッチ141の出力aと入力を接続された第2の通信
データ遅延回路、142は前記第2の通信データ遅延回
路152の出力である遅延通信データ52と入力を接続
され、制御信号を第2の制御信号121と接続された図
4で示すデータラッチ、143は前記データラッチ14
1の出力aと前記データラッチ142の出力bとから記
憶内容が一致するかを判断する判定回路、13は前記判
定回路143の出力である通信データ異常信号13であ
る。
【0036】次に動作について説明する。まず最も簡単
な動作をさせるため、第1の通信データ遅延回路151
の遅延はなく、出力の遅延通信データ51は通信データ
5と同じタイミングで変化する。そして、制御信号12
1〜122は同時に動作する場合について説明する。制
御信号121〜122は同時にハイレベルになり、デー
タラッチ141〜142は通信データ5を取り込むが、
記憶するタイミングは第2の通信データ遅延回路152
の遅延によってデータラッチ142の方がデータラッチ
141に比べて時間的に前のデータを記憶したことにな
る。図20のタイミングチャートに示す様にデータラッ
チ141の記憶タイミングはaで、データラッチ142
の記憶タイミングはbで示すような位置になる。
な動作をさせるため、第1の通信データ遅延回路151
の遅延はなく、出力の遅延通信データ51は通信データ
5と同じタイミングで変化する。そして、制御信号12
1〜122は同時に動作する場合について説明する。制
御信号121〜122は同時にハイレベルになり、デー
タラッチ141〜142は通信データ5を取り込むが、
記憶するタイミングは第2の通信データ遅延回路152
の遅延によってデータラッチ142の方がデータラッチ
141に比べて時間的に前のデータを記憶したことにな
る。図20のタイミングチャートに示す様にデータラッ
チ141の記憶タイミングはaで、データラッチ142
の記憶タイミングはbで示すような位置になる。
【0037】第1の制御回路121がローレベルになろ
うとする寸前に通信データ5にノイズによってハイレベ
ルからローレベルになった。そのためデータラッチ14
1は本来ハイレベルを記憶されなければならないところ
ローレベルを記憶してしまう。そして、次の第2の制御
信号が122のローレベルになる前には通信データ5の
ノイズはまだ伝わってなく、データラッチ142はハイ
レベルを記憶する。結局2つのデータラッチ141〜1
42の記憶した内容は<01>となった。これをもとに
前記判定回路143は記憶内容が一致していないと判断
し、通信データ異常信号13をハイレベルにする。この
様に第2の実施例と同じ効果が実現でき、しかも第1の
通信データ遅延回路151の遅延を設け、そして、制御
信号121〜122にも遅延を設けると、様々なタイミ
ングで通信データの内容を判定できる。
うとする寸前に通信データ5にノイズによってハイレベ
ルからローレベルになった。そのためデータラッチ14
1は本来ハイレベルを記憶されなければならないところ
ローレベルを記憶してしまう。そして、次の第2の制御
信号が122のローレベルになる前には通信データ5の
ノイズはまだ伝わってなく、データラッチ142はハイ
レベルを記憶する。結局2つのデータラッチ141〜1
42の記憶した内容は<01>となった。これをもとに
前記判定回路143は記憶内容が一致していないと判断
し、通信データ異常信号13をハイレベルにする。この
様に第2の実施例と同じ効果が実現でき、しかも第1の
通信データ遅延回路151の遅延を設け、そして、制御
信号121〜122にも遅延を設けると、様々なタイミ
ングで通信データの内容を判定できる。
【0038】
【発明の効果】以上説明したように本発明のクロックド
シリアルアイオーは通信データにノイズがのっても通信
データ補正回路により正しいデータに変換され、判定回
路により異常を認識し、再送受信を行う事により正常に
データの送信受信ができる。
シリアルアイオーは通信データにノイズがのっても通信
データ補正回路により正しいデータに変換され、判定回
路により異常を認識し、再送受信を行う事により正常に
データの送信受信ができる。
【図1】本発明のシリアルクロックドアイオーの受信部
のブロック図である。
のブロック図である。
【図2】図1で示した直列並列変換回路のブロック図で
ある。
ある。
【図3】図2で示したブロック図のタイミングチャート
である。
である。
【図4】図1で示したデータラッチの論理図である。
【図5】図4で示した論理図のタイミングチャートであ
る。
る。
【図6】図1で示した制御信号生成回路の論理図であ
る。
る。
【図7】図6で示した論理図のタイミングチャートであ
る。
る。
【図8】図1で示した通信データ補正回路のブロック図
である。
である。
【図9】図8で示したブロック図のタイミングチャート
である。
である。
【図10】図8で示した補正演算回路の論理図である。
【図11】図10で示した論理図の真理値表である。
【図12】本発明のシリアルクロックドアイオーの受信
部のブロック図である。
部のブロック図である。
【図13】図12で示した通信データ判定回路のブロッ
ク図である。
ク図である。
【図14】図13で示したブロック図のタイミングチャ
ートである。
ートである。
【図15】図13で示した判定回路の論理図である。
【図16】図15で示した論理図の真理値表である。
【図17】本発明のシリアルクロックドアイオーの受信
部のブロック図である。
部のブロック図である。
【図18】図17で示したブロック図のタイミングチャ
ートである。
ートである。
【図19】本発明の判定回路の受信部のブロック図であ
る。
る。
【図20】図19で示したブロック図のタイミングチャ
ートである。
ートである。
【図21】クロックドシリアルアイオーの送信部と受信
部を接続したブロック図である。
部を接続したブロック図である。
【図22】図のブロック図のタイミングチャートであ
る。
る。
【図23】従来のシリアルクロックドアイオーの受信部
のブロック図である。
のブロック図である。
1 クロックドシリアルアイオーの送信部 2 クロックドシリアルアイオーの受信部 3 通信クロック 4 通信イネーブル 5 通信データ 6 制御信号回路 7 直列並列変換回路 8 制御信号 9 8ビットバス 10 制御信号生成回路 11 通信データ補正回路 14 通信データ判定回路 15 通信データ遅延回路
Claims (4)
- 【請求項1】 入力基準信号を受けて第1の制御信号と
第2の制御信号を出力する制御信号生成回路と制御端子
が前記制御信号生成回路の第1の制御信号と接続され、
入力端子が入力情報信号と接続された第1の記憶手段と
制御端子が前記制御信号生成回路の第2の制御信号と接
続され、入力端子が入力情報信号と接続された第2の記
憶手段と第1の入力端子が前記第1の記憶手段の出力と
接続され、第2の入力端子が前記第2の記憶手段の出力
と接続された論理回路と直列に入力された情報を並列に
変換して出力する直列並列変換回路とを備えた同期式直
列情報受信装置において、前記制御信号生成回路の第1
の制御信号が第1の状態から第2の状態へ遷移する時間
より遅延して前記制御信号生成回路の第2の制御信号が
第1の状態から第2の状態へ遷移させるための遅延手段
を備えた事が特徴の同期式直列情報受信装置。 - 【請求項2】 入力基準信号を受けて第1の制御信号と
第2の制御信号を出力する制御信号生成回路と制御端子
が前記制御信号生成回路の第1の制御信号と接続され、
入力端子が入力情報信号と接続された第1の記憶手段と
制御端子が前記制御信号生成回路の第2の制御信号と接
続され、入力端子が前記第1の記憶手段の出力と接続さ
れた第2の記憶手段と第1の入力端子が前記第1の記憶
手段の出力と接続され、第2の入力端子が前記第2の記
憶手段の出力と接続された論理回路と直列に入力された
情報を並列に変換して出力する直列並列変換回路とを備
えた同期式直列情報受信装置において、前記制御信号生
成回路の第1の制御信号が第1の状態から第2の状態へ
遷移する時間より遅延して前記制御信号生成回路の第2
の制御信号が第1の状態から第2の状態へ遷移させるた
めの遅延手段を備えた事が特徴の同期式直列情報受信装
置。 - 【請求項3】 入力基準信号を受けて第1の制御信号と
第2の制御信号とを出力する制御信号生成回路と制御端
子が前記制御信号生成回路の第1の制御信号と接続さ
れ、入力端子が入力情報信号と接続された第1の記憶手
段と制御端子が前記制御信号生成回路の第2の制御信号
と接続され、入力端子が入力情報信号と接続された第2
の記憶手段と第1の入力端子が前記第1の記憶手段の出
力と接続され、第2の入力端子が前記第2の記憶手段の
出力と接続された論理回路と直列に入力された情報を並
列に変換して出力する直列並列変換回路とを備えた同期
式直列情報受信装置において、第1の記憶手段が前記入
力情報信号が入力端子に受け取る際、情報の伝達を遅延
させるための遅延手段を備えた事が特徴の同期式直列情
報受信装置 - 【請求項4】 入力基準信号を受けて制御信号を出力す
る制御信号生成回路と制御端子が前記制御信号生成回路
の制御信号と接続され、入力端子が入力情報信号と接続
された第1の記憶手段と制御端子が前記制御信号生成回
路の制御信号と接続され、入力端子を持つ第2の記憶手
段と第2の記憶手段の出力と接続された論理回路と直列
に入力された情報を並列に変換して出力する直列並列変
換回路とを備えた同期式直列情報受信装置において、前
記第1の記憶手段の記憶内容を情報の伝達を遅らすため
の遅延手段を介して前記第2の記憶手段の入力端子に接
続した事を特徴の同期式直列情報受信装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5164621A JPH0721124A (ja) | 1993-07-02 | 1993-07-02 | 同期式直列情報受信装置 |
US08/268,746 US5559998A (en) | 1993-07-02 | 1994-06-30 | Clock synchronous serial information receiving apparatus receiving reliable information even when noise is present |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5164621A JPH0721124A (ja) | 1993-07-02 | 1993-07-02 | 同期式直列情報受信装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0721124A true JPH0721124A (ja) | 1995-01-24 |
Family
ID=15796683
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5164621A Pending JPH0721124A (ja) | 1993-07-02 | 1993-07-02 | 同期式直列情報受信装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5559998A (ja) |
JP (1) | JPH0721124A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102014015244A1 (de) | 2013-10-16 | 2015-04-16 | Ykk Corporation | Schieber für einen reissverschluss |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10222464A (ja) * | 1997-01-31 | 1998-08-21 | Mitsubishi Electric Corp | 同期式直列データ転送装置 |
KR100393621B1 (ko) * | 2001-08-09 | 2003-08-02 | 삼성전자주식회사 | 데이터 수신기에서 잡음제거장치 및 방법 |
JP3936721B2 (ja) * | 2005-07-29 | 2007-06-27 | 株式会社日立コミュニケーションテクノロジー | 光アクセスシステム、光加入者装置及び光集線装置 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3643027A (en) * | 1969-10-02 | 1972-02-15 | Us Army | Digital information receiver |
JPS5910099B2 (ja) * | 1976-10-27 | 1984-03-07 | 日本電気株式会社 | 多数決決定回路 |
GB1577916A (en) * | 1978-01-18 | 1980-10-29 | Ibm | Data recognition apparatus |
-
1993
- 1993-07-02 JP JP5164621A patent/JPH0721124A/ja active Pending
-
1994
- 1994-06-30 US US08/268,746 patent/US5559998A/en not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102014015244A1 (de) | 2013-10-16 | 2015-04-16 | Ykk Corporation | Schieber für einen reissverschluss |
Also Published As
Publication number | Publication date |
---|---|
US5559998A (en) | 1996-09-24 |
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