JPH0721119A - Data receiving device - Google Patents

Abstract

PURPOSE:To decrease the frequency of interrupt processing at the time of data reception from a CPU and to shorten the processing time by outputting an interrupt signal to the CPU after received data are gathered by data width that the CPU handles. CONSTITUTION:This data receiving device is equipped with a data latch and control circuit 103 which outputs the interrupt signal to the CPU 104 after the received data are gathered by the data width that the CPU 104 handles. A transfer source 101 and the data latch and control circuit 103 are linked on a handshake basis. For example, when data sent from the transfer source 101 has 8-bit width and the CPU 104 is of 16-bit width constitution, data are latched by the bit width (16 bits) that the CPU 104 handles and then read in by the CPU 104. Consequently, generating circuits for interrupts due to data reception are decreased and the data can be received fast.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は，パソコンやワープロ等
（送信側）から送信されてきたデータをプリンタ（受信
側）で出力する場合等に利用されるセントロニクス仕様
のデータ受信装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a Centronics specification data receiving apparatus used when a printer (reception side) outputs data transmitted from a personal computer, a word processor or the like (transmission side). .

【０００２】[0002]

【従来の技術】図４は，従来におけるセントロニクス仕
様準拠のパラレルＩ／Ｆのデータ受信装置における構成
を示すブロック図である。図において，１０１はデータ
を送信する転送元，１０２はコントローラ，４０１はデ
ータを受信するｄａｔａ・ｌａｔｃｈおよびｃｏｎｔｒ
ｏｌ回路，４０２は１６ｂｉｔ（３２ｂｉｔ，６４ｂｉ
ｔでも可）のＣＰＵである。2. Description of the Related Art FIG. 4 is a block diagram showing a configuration of a conventional parallel I / F data receiving apparatus conforming to the Centronics specification. In the figure, 101 is a transfer source for transmitting data, 102 is a controller, and 401 is data / latch and control for receiving data.
ol circuit, 402 is 16 bits (32 bits, 64 bits)
CPU may be t).

【０００３】次に，以上の構成において，データをＣＰ
Ｕ４０２が受け取るシーケンス動作について説明する。
まず，転送元１０１は，データバスＤＡＴＡ１−８に送
信するデータをのせてデータのＳＴＲＯＢＥ信号を出力
する。そして，データバスＤＡＴＡ１−８のデータをコ
ンローラ１０２内のｌａｔｃｈにラッチし，同時に，Ｃ
ＰＵ４０２に対してＩＮＴＥＲＲＵＰＴ（インタラプ
ト）信号を出力する。該ＩＮＴＥＲＲＵＰＴ信号を受け
取ったＣＰＵ４０２は，ＩＮＴＥＲＲＵＰＴルーチンの
中でｌａｔｃｈの中のデータを読みにいく。すなわち，
ＣＰＵ４０２は，ｒｅａｄ信号を出力すると共に，ｄａ
ｔａ・ｌａｔｃｈおよびｃｏｎｔｒｏｌ回路４０１はＣ
ＰＵ４０２に対してデータを出力する。Next, in the above configuration, the data is CP
The sequence operation received by the U402 will be described.
First, the transfer source 101 puts data to be transmitted on the data buses DATA1-8 and outputs a STROBE signal of the data. Then, the data of the data bus DATA1-8 is latched in the latch in the controller 102, and at the same time, C
The INTERRUPT signal is output to the PU 402. The CPU 402, which has received the INTERRUPT signal, reads the data in the latch in the INTERRUPT routine. That is,
The CPU 402 outputs the read signal and at the same time, da
The ta-latch and control circuit 401 is C
The data is output to the PU 402.

【０００４】転送元１０１から送られてくるデータは，
８ｂｉｔ幅で，ＣＰＵ４０２は，この場合，１６ｂｉｔ
幅のため，ＣＰＵ４０２のバス上位８ｂｉｔに，転送元
１０１から送られてくるデータをのせ，さらに，下位８
ｂｉｔには“０”をのせる。ｒｅａｄ信号を受け取った
ｄａｔａ・ｌａｔｃｈおよびｃｏｎｔｒｏｌ回路４０１
は，ＩＮＴＥＲＲＵＰＴ信号をクリアし，同時に，転送
元１０１に対してＡＣＫ信号を返す。その後，本シーケ
ンスの開始処理に戻って同様の処理を繰り返し実行す
る。The data sent from the transfer source 101 is
With an 8-bit width, the CPU 402 has 16 bits in this case.
Due to the width, the data sent from the transfer source 101 is placed on the upper 8 bits of the bus of the CPU 402, and the lower 8
Put "0" on the bit. A data latch and control circuit 401 which has received a read signal
Clears the INTERRUPT signal and at the same time returns an ACK signal to the transfer source 101. After that, the process returns to the start process of this sequence and the same process is repeatedly executed.

【０００５】[0005]

【発明が解決しようとする課題】しかしながら，上記に
示されるような従来におけるセントロニクス仕様準拠に
基づいたパラレルデータ通信方式にあっては，データを
受信する度（８ｂｉｔ毎）に，ＣＰＵに対してＩＮＴＥ
ＲＲＵＰＵＴ信号を出力するので，ＣＰＵが扱うｂｉｔ
数が１６ｂｉｔであろうが，３２ｂｉｔであろうが一回
のｒｅａｄサイクルで８ｂｉｔしか取り扱うことができ
ないため，データ受信時における処理効率が上がらない
という問題点があった。However, in the conventional parallel data communication system based on the Centronics specification as described above, an INTE is issued to the CPU every time data is received (every 8 bits).
Since the RRUPUT signal is output, the bit handled by the CPU
Regardless of whether the number is 16 bits or 32 bits, since only 8 bits can be handled in one read cycle, there is a problem that the processing efficiency at the time of receiving data cannot be improved.

【０００６】本発明は，上記に鑑みてなされたものであ
って，セントロニクス仕様準拠のインタフェースを用い
たパラレルデータ通信方式において，ＣＰＵのデータ受
信時におけるＩＮＴＥＲＲＵＰＴ処理回数を減少させ
て，その処理時間の短縮化を図り，データ受信時におけ
る処理効率を向上させることを目的とする。The present invention has been made in view of the above, and in the parallel data communication system using the interface conforming to the Centronics specification, the number of INTERRUPT processes at the time of data reception of the CPU is reduced to reduce the processing time. It aims at shortening and improving the processing efficiency at the time of data reception.

【０００７】[0007]

【課題を解決するための手段】本発明は，上記の目的を
達成するために，セントロニクス仕様のパラレルデータ
通信方式を用いたデータ受信装置において，ＣＰＵの扱
うデータ幅分の受信データが揃ってから，該ＣＰＵに対
してインタラプト信号を出力するデータ制御手段を具備
するデータ受信装置を提供するものである。In order to achieve the above object, the present invention provides a data receiving apparatus using a parallel data communication system of the Centronics specification, in which the received data for the data width handled by the CPU is prepared. , A data receiving device having a data control means for outputting an interrupt signal to the CPU.

【０００８】また，前記データ制御手段は，決められた
コードを受信することにより，最後のデータを受信して
からＣＰＵの扱うデータ幅に満たないデータを取り込む
までの時間を設定する。Further, the data control means sets the time from the reception of the last data to the fetching of data less than the data width handled by the CPU by receiving the predetermined code.

【０００９】また，前記データ制御手段は，データ受信
前に決められたコードを受信することにより，送られて
くるデータ量を予め知り，該データ量に基づいて処理を
実行する。Also, the data control means knows the amount of data to be sent in advance by receiving the code determined before receiving the data, and executes the process based on the amount of data.

【００１０】また，前記データ制御手段は，受信データ
の並びをｌｉｔｔｌｅ ｅｎｄｉａｎ，あるいは，ｂｉ
ｇ ｅｎｄｉａｎに指定する。Further, the data control means sets the arrangement of received data to a little endian or bi.
Specify as g endian.

【００１１】また，前記データ制御手段は，特定データ
を受信した場合にのみ，ＣＰＵの扱うデータ幅に満たな
くてもＣＰＵにデータを受信したことを知らせる。Further, the data control means informs the CPU that the data has been received even when the data width handled by the CPU is not satisfied, only when the specific data is received.

【００１２】また，前記データ制御手段は，複数のイン
タラプト信号の中から１本を区別して出力することによ
りステータスを読むことなく，データの有効性を確認で
きる。The data control means can confirm the validity of the data without reading the status by distinguishing and outputting one of the plurality of interrupt signals.

【００１３】[0013]

【作用】本発明に係るデータ受信装置は，データを受信
する度に，ＣＰＵに対してインタラプト信号を出力せず
に，ＣＰＵの扱うデータ幅（ビット）分のデータが揃っ
てから，ＣＰＵに対してインタラプト信号を出力するこ
とにより，データ受信時におけるインタラプト処理を減
少させる。The data receiving apparatus according to the present invention does not output an interrupt signal to the CPU each time the data is received, but collects data for the data width (bits) handled by the CPU, By outputting an interrupt signal by using this, the interrupt processing at the time of data reception is reduced.

【００１４】[0014]

【実施例】以下，本発明に係るデータ受信装置の実施例
を図面に基づいて説明する。図１は，本発明を適用した
セントロニクス仕様準拠のパラレルＩ／Ｆのデータ受信
装置における構成を示すブロック図である。図におい
て，１０１はデータを送信する転送元，１０２はコント
ローラ，１０３はデータを受信するｄａｔａ・ｌａｔｃ
ｈおよびｃｏｎｔｒｏｌ回路，１０４は１６ｂｉｔのＣ
ＰＵである。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT An embodiment of a data receiving apparatus according to the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram showing a configuration of a parallel I / F data receiving device conforming to the Centronics specification to which the present invention is applied. In the figure, 101 is a transfer source for transmitting data, 102 is a controller, and 103 is data / latc for receiving data.
h and control circuit, 104 is a 16-bit C
It is PU.

【００１５】また，上記において，転送元１０１とｄａ
ｔａ・ｌａｔｃｈおよびｃｏｎｔｒｏｌ回路１０３と
は，セントロニクス仕様でハンドシェイキングされてい
る。すなわち，転送元１０１からｄａｔａ・ｌａｔｃｈ
およびｃｏｎｔｒｏｌ回路１０３に対して，データバス
ＤＡＴＡ１−８，ＳＴＲＯＢＥ信号が出力されるライン
が接続されている。一方，ｄａｔａ・ｌａｔｃｈおよび
ｃｏｎｔｒｏｌ回路１０３から転送元１０１に対して，
ＡＣＫ信号を返すラインが設けられている。Further, in the above, the transfer source 101 and da
The ta-latch and control circuits 103 are handshaked according to the Centronics specification. That is, from the transfer source 101, data / latch
The data buses DATA1 to DATA8 and lines to which the STROBE signal is output are connected to the control circuit 103 and the control circuit 103. On the other hand, from the data / latch and control circuit 103 to the transfer source 101,
A line for returning an ACK signal is provided.

【００１６】また，ｄａｔａ・ｌａｔｃｈおよびｃｏｎ
ｔｒｏｌ回路１０３はＣＰＵ１０４に対して，１６ｂｉ
ｔのデータＤ１５−０，ＩＮＴＥＲＲＵＰＴ１，ＩＮＴ
ＥＲＲＵＰＴ２の各信号ラインが設けられている。ま
た，ＣＰＵ１０４からｄａｔａ・ｌａｔｃｈおよびｃｏ
ｎｔｒｏｌ回路１０３に対して，ｒｅａｄ信号のライン
が設けられている。In addition, data, latch and con
The troll circuit 103 is 16 bi with respect to the CPU 104.
t data D15-0, INTERRUPT1, INT
Each signal line of ERRORP2 is provided. In addition, the CPU 104 outputs data, latch and co
A read signal line is provided for the control circuit 103.

【００１７】図２および図３は，上記ｄａｔａ・ｌａｔ
ｃｈおよびｃｏｎｔｒｏｌ回路１０３の詳細な構成を示
すブロック図である。図において，ｄａｔａ・ｌａｔｃ
ｈおよびｃｏｎｔｒｏｌ回路１０３は，８ｂｉｔ・ｌａ
ｔｃｈ−１回路２０１と，８ｂｉｔ・ｌａｔｃｈ−２回
路２０２と，ＬＡＴＣＨ信号選択回路２０３と，ＩＮＴ
ＥＲＲＵＰＴ発生回路およびｔｉｍｅ・ｏｕｔカウンタ
２０４と，ＡＣＫ発生回路２０５と，コマンドレジスタ
２０６と，ｔｉｍｅ・ｏｕｔ時間設定レジスタ２０７
と，データ量設定レジスタおよびカウンタ２０８と，特
殊データ設定レジスタおよび比較器２０９とから構成さ
れている。2 and 3 show the data / lat.
3 is a block diagram showing a detailed configuration of a ch and control circuit 103. FIG. In the figure, data / latc
The h and control circuits 103 are 8 bit · la.
tch-1 circuit 201, 8-bit / latch-2 circuit 202, LATCH signal selection circuit 203, and INT
ERROR generation circuit and time / out counter 204, ACK generation circuit 205, command register 206, time / out time setting register 207
And a data amount setting register and counter 208, and a special data setting register and comparator 209.

【００１８】次に，以上の構成において，データをＣＰ
Ｕ１０４が受け取るシーケンス動作について説明する。 〔実施例１〕転送元１０１は，データバスＤＡＴＡ１−
８に送信するデータをのせて，１ｂｙｔｅ目データのＳ
ＴＲＯＢＥ信号を出力する。そして，このＳＴＲＯＢＥ
信号を受けてＬＡＴＣＨ信号選択回路２０３は，１ｂｙ
ｔｅ目のｌａｔｃｈを８ｂｉｔ・ｌａｔｃｈ−１回路２
０１に設定する。このとき，８ｂｉｔ・ｌａｔｃｈ−１
回路２０１あるいは８ｂｉｔ・ｌａｔｃｈ−２回路２０
２の何れを使用するかの初期値は，コマンドレジスタ２
０６に設定された初期ｌａｔｃｈ選択信号に基づいて設
定される。Next, in the above configuration, the data is CP
The sequence operation received by U104 will be described. [Embodiment 1] The transfer source 101 is a data bus DATA1-
Put the data to be sent to No.8, S of the 1st byte data
Output the TROBE signal. And this STROBE
Upon receipt of the signal, the LATCH signal selection circuit 203 is set to 1 by
The latch of the te eye is an 8-bit latch-1 circuit 2
Set to 01. At this time, 8 bit-latch-1
Circuit 201 or 8-bit latch-2 circuit 20
The initial value of which of 2 is used is the command register 2
It is set based on the initial latch selection signal set to 06.

【００１９】次に，データバスＤＡＴＡ１−８のデータ
を８ｂｉｔ・ｌａｔｃｈ−１回路２０１にラッチする。
なお，ＬＡＴＣＨ信号選択回路２０３は，ＳＴＲＯＢＥ
信号に同期して，８ｂｉｔ・ｌａｔｃｈ−１回路２０１
にＣＫ１を出力する。そして，このラッチと同時に，Ａ
ＣＫ発生回路２０５は，転送先１０１に対してＡＣＫ信
号を出力する。このとき，ＡＣＫ信号のＬＯＷレベルで
ある時間は，コマンドレジスタ２０６のＡＣＫ幅設定信
号に基づいて制御される。Next, the data on the data bus DATA1-8 is latched in the 8-bit latch-1 circuit 201.
Note that the LATCH signal selection circuit 203 uses the STROBE
In synchronization with the signal, the 8-bit latch-1 circuit 201
CK1 is output to. And at the same time with this latch, A
The CK generation circuit 205 outputs an ACK signal to the transfer destination 101. At this time, the LOW level time of the ACK signal is controlled based on the ACK width setting signal of the command register 206.

【００２０】ＳＴＲＯＢＥ信号のニゲートされるタイミ
ングでＬＡＴＣＨ信号選択回路２０３は，次に，ＳＴＲ
ＯＢＥ信号が送られてきたときにＣＫ２に信号を出力す
るように設定する。At the timing when the STROBE signal is negated, the LATCH signal selection circuit 203
It is set to output a signal to CK2 when the OBE signal is sent.

【００２１】次に，転送元１０１は，データバスＤＡＴ
Ａ１−８に送信するデータをのせて，２ｂｙｔｅ目デー
タのＳＴＲＯＢＥ信号を出力する。そして，ＳＴＲＯＢ
Ｅ信号に同期してＬＡＴＣＨ信号選択回路２０３は，Ｃ
Ｋ２を８ｂｉｔ・ｌａｔｃｈ−２回路２０２に出力す
る。これにより，データバスＤＡＴＡ１−８のデータを
８ｂｉｔ・ｌａｔｃｈ−２回路２０２にラッチする。ま
た，このラッチと同時に，ＩＮＴＥＲＲＵＰＴ発生回路
およびｔｉｍｅ・ｏｕｔカウンタ２０４は，ＣＰＵ１０
４に対してＩＮＴＥＲＲＵＰＴ信号（１あるいは２）を
発生する。Next, the transfer source 101 is the data bus DAT.
The data to be transmitted is placed on A1-8, and the STROBE signal of the second byte data is output. And STROB
In synchronization with the E signal, the LATCH signal selection circuit 203
K2 is output to the 8-bit latch-2 circuit 202. As a result, the data on the data bus DATA1-8 is latched in the 8-bit latch-2 circuit 202. At the same time as this latch, the INTERRUPT generation circuit and the time-out counter 204 are
4 generates an INTERRUPT signal (1 or 2).

【００２２】上記ＩＮＴＥＲＲＵＰＴ信号を受け取った
ＣＰＵ１０４は，ＩＮＴＥＲＲＵＰＴルーチンの中でラ
ッチの中のデータを読みにいく。このとき，ＣＰＵ１０
４は，ｒｅａｄ信号を出力し，８ｂｉｔ・ｌａｔｃｈ−
１回路２０１および８ｂｉｔ・ｌａｔｃｈ−２回路２０
２は，ＣＰＵ１０４に対してデータを出力する。Upon receipt of the INTERRUPT signal, the CPU 104 reads the data in the latch in the INTERRUPT routine. At this time, the CPU 10
4 outputs a read signal, and 8 bit latch-
1 circuit 201 and 8 bit latch-2 circuit 20
2 outputs data to the CPU 104.

【００２３】このようにして１ｂｙｔｅ目に受信したデ
ータは，上位ｂｙｔｅ（Ｄ１５−８）に割り振られ，さ
らに，２ｂｙｔｅ目に受信したデータは，下位ｂｙｔｅ
（Ｄ７−０）に割り振られる。In this way, the data received in the first byte is allocated to the upper byte (D15-8), and the data received in the second byte is the lower byte.
It is allocated to (D7-0).

【００２４】ｒｅａｄ信号を受け取ったＩＮＴＥＲＲＵ
ＰＴ発生回路およびｔｉｍｅ・ｏｕｔカウンタ２０４
は，ＩＮＴＥＲＲＵＰＴ信号をクリアし，さらに，ＡＣ
Ｋ発生回路２０５は転送元１０１に対してＡＣＫ信号を
出力する。このとき，ＡＣＫ信号のＬＯＷレベルである
時間は，コマンドレジスタ２０６のＡＣＫ幅設定信号に
基づいて設定される。そして，上記一連のシーケンス処
理を実行した後，再度スタート時に戻って同様の処理を
繰り返し実行する。INTERRURU receiving the read signal
PT generation circuit and time-out counter 204
Clears the INTERRUPT signal, and
The K generation circuit 205 outputs an ACK signal to the transfer source 101. At this time, the LOW level time of the ACK signal is set based on the ACK width setting signal of the command register 206. Then, after the series of sequence processing described above is executed, the same processing is repeated by returning to the start time.

【００２５】したがって，上記実施例によれば，ＣＰＵ
１０４の扱うｂｉｔ幅（本実施例では，１６ｂｉｔ）だ
けデータをラッチしてＣＰＵ１０４が読み込むことによ
り，データ受信によるＩＮＴＥＲＲＵＰＴの発生回数
は，ｎ／８（ｎはＣＰＵ１０４の扱うデータのｂｉｔ
幅）となる。これにより，従来におけるデータ受信方式
に対して，高速にデータの受信を実行することができ
る。また，１ｂｙｔｅ目のデータをラッチし，すぐにＡ
ＣＫ信号を返すことにより，２ｂｙｔｅ目のデータをよ
り早く送り始めることができるため，高速にデータを転
送することができる。Therefore, according to the above embodiment, the CPU
The number of occurrences of INTERRUPT due to data reception is n / 8 (n is a bit of data handled by the CPU 104) by latching data by the bit width handled by 104 (16 bits in this embodiment) and reading by the CPU 104.
Width). As a result, it is possible to receive data at a higher speed than the conventional data receiving method. Also, latch the 1st byte data and immediately
By returning the CK signal, the data of the second byte can be started to be sent earlier, so that the data can be transferred at high speed.

【００２６】〔実施例２〕次に，第２の実施例について
説明する。上記第１の実施例において，奇数ｂｙｔｅの
データを転送した場合は，最後の１ｂｙｔｅのデータを
受信することができず，ＣＰＵ１０４にて最後の１ｂｙ
ｔｅをｒｅａｄする必要がある。このため，本実施例で
は，決められたコードを受信することにより，最後のデ
ータを受信してから，ＣＰＵ１０４の扱うデータ幅に満
たないデータを取り込むまでの時間を設定する。[Second Embodiment] Next, a second embodiment will be described. In the first embodiment, when the odd byte data is transferred, the last 1 byte data cannot be received, and the CPU 104 receives the last 1 byte data.
It is necessary to read te. Therefore, in the present embodiment, by receiving a predetermined code, the time from the reception of the last data to the acquisition of data that is less than the data width handled by the CPU 104 is set.

【００２７】この設定について詳細に説明する。ｔｉｍ
ｅ・ｏｕｔ時間設定レジスタ２０７に，奇数ｂｙｔｅ目
受信時からＩＮＴＥＲＲＵＰＴ発生までの時間を設定す
る。ｔｉｍｅ・ｏｕｔ時間設定レジスタ２０７の値は，
ＩＮＴＥＲＲＵＰＴ発生回路およびｔｉｍｅ・ｏｕｔカ
ウンタ２０４に接続され，該ＩＮＴＥＲＲＵＰＴ発生回
路およびｔｉｍｅ・ｏｕｔカウンタ２０４はＣＫ１を受
信してから，ｔｉｍｅ・ｏｕｔ時間設定レジスタ２０７
で設定された値をダウンカウントを開始し，該ダウンカ
ウントを終了すると，ＩＮＴＥＲＲＵＰＴ１の信号を出
力する。このとき，ダウンカウント終了以前にＣＫ２が
受信した場合は，カウント値をｔｉｍｅ・ｏｕｔ時間設
定レジスタ２０７によって設定された値に設定しなお
す。This setting will be described in detail. tim
In the e-out time setting register 207, the time from the reception of odd bytes to the occurrence of INTERRUPT is set. The value of the time-out time setting register 207 is
The INTERRUPT generation circuit and the time-out counter 204 are connected, and the INTERRUPT generation circuit and the time-out counter 204 receive the CK1 and then the time-out time setting register 207.
When the down count is started for the value set in step 1 and the down count is finished, the signal INTERRUPT1 is output. At this time, if CK2 is received before the end of the down count, the count value is reset to the value set by the time-out time setting register 207.

【００２８】上記実施例によれば，ｔｉｍｅ・ｏｕｔ時
間設定レジスタ２０７に奇数ｂｙｔｅ受信時からＩＮＴ
ＥＲＲＵＰＴ発生までの時間を設定することにより，設
定時間を経過したときにＩＮＴＥＲＲＵＰＴが発生する
ため，最後の１ｂｙｔｅも確実に受信することができ
る。したがって，実施例１における奇数ｂｙｔｅのデー
タを転送した場合に，最後の１ｂｙｔｅを受信するまで
永遠に待ち状態となるケースを回避することができる。According to the above-described embodiment, the time-out time setting register 207 is set to INT when the odd bytes are received.
By setting the time until the occurrence of ERRORP, INTERRUPT is generated when the set time has elapsed, so that the last 1 byte can be surely received. Therefore, when the odd number of bytes of data in the first embodiment is transferred, it is possible to avoid the case of waiting forever until the last one byte is received.

【００２９】〔実施例３〕次に，第３の実施例について
説明する。本実施例では，上記第１の実施例において，
決められたコードを受信することにより，事前に送るデ
ータ量を知り，効率よくデータを受信するようにする。
これを具体的に説明する。第１の実施例において，転送
元１０１が大量のデータを送る前に予め決まったフォー
マット，例えば，ＥＳＣ＋ＸＸＸＸＸＸをコマンド列と
して，コントローラ１０２に知らせる。つまり，そのコ
マンドの内容によって送るデータ量を知ることができ
る。データ量はＣＰＵ１０４によってデータ量設定レジ
スタおよびカウンタ２０８に設定され，この設定が実行
された後にデータを受信する。[Third Embodiment] Next, a third embodiment will be described. In the present embodiment, in the above first embodiment,
By receiving the predetermined code, know the amount of data to be sent in advance and receive the data efficiently.
This will be specifically described. In the first embodiment, before the transfer source 101 sends a large amount of data, a predetermined format, for example, ESC + XXXXXXX is notified to the controller 102 as a command string. That is, the amount of data to be sent can be known from the content of the command. The data amount is set in the data amount setting register and the counter 208 by the CPU 104, and the data is received after this setting is executed.

【００３０】上記において，データ量が偶数ｂｙｔｅの
ときには特に処理を実行せずに，奇数ｂｙｔｅのときだ
け処理を実行する。データ量設定レジスタおよびカウン
タ２０８に設定された値は，カウンタにてＳＴＲＯＢＥ
信号が送られてくる毎に，ダウンカウントされて奇数ｂ
ｙｔｅに設定され，しかも，ダウンカウントを終了した
場合のみ，データ終了信号をＩＮＴＥＲＲＵＰＴ発生回
路およびｔｉｍｅ・ｏｕｔカウンタ２０４に出力する。
そして，データ終了信号を受け取ったＩＮＴＥＲＲＵＰ
Ｔ発生回路およびｔｉｍｅ・ｏｕｔカウンタ２０４は，
すぐにＩＮＴＥＲＲＵＰＴ１の信号を発生する。In the above, when the amount of data is an even number of bytes, no particular process is executed, but only when the amount of data is an odd number of bytes. The value set in the data amount setting register and the counter 208 is transferred to the STROBE
Every time a signal is sent, it is down-counted and an odd number b
The data end signal is output to the INTERRUPT generation circuit and the time-out counter 204 only when the down count is completed.
Then, the INTERRUUP that received the data end signal
The T generation circuit and the time-out counter 204 are
Immediately generate the INTERRUPT1 signal.

【００３１】上記実施例によれば，事前にデータ量がわ
かっているため，奇数ｂｙｔｅ受信時における最後の１
ｂｙｔｅ受信時に，上記実施例２でのｔｉｍｅ ｏｕｔ
時間を待つことをせずに，最後のデータをｒｅａｄする
ことができる。According to the above-described embodiment, since the data amount is known in advance, the last 1 at the time of receiving an odd byte.
At the time of receiving the byte, the time out in the second embodiment described above
The last data can be read without waiting for time.

【００３２】〔実施例４〕次に，第４の実施例について
説明する。本実施例では，受信データの並びをｌｉｔｔ
ｌｅ ｅｎｄｉａｎ，あるいは，ｂｉｇ ｅｎｄｉａｎ
に指定する。すなわち，第１の実施例において，コマン
ドレジスタ２０６に，８ｂｉｔ・ｌａｔｃｈ−１回路２
０１あるいは８ｂｉｔ・ｌａｔｃｈ−２回路２０２の何
れかを使用するかの初期値を設定することにより，ｌｉ
ｔｔｌｅ ｅｎｄｉａｎ，あるいは，ｂｉｇ ｅｎｄｉ
ａｎにデータの並びを設定する。[Fourth Embodiment] Next, a fourth embodiment will be described. In this embodiment, the arrangement of received data is set to the litt
le endian or big endian
Specify in. That is, in the first embodiment, the command register 206 is provided with the 8-bit latch-1 circuit 2
By setting the initial value of whether 01 or 8 bit latch-2 circuit 202 is used,
title endian or big endi
Set the data sequence to an.

【００３３】上記実施例によれば，使用するＣＰＵの種
類によって処理のし易いデータが決まっており，例え
ば，モトローラ社６８０００ではｂｉｇ ｅｎｄｉａ
ｎ，インテル社８０８６ではｌｉｔｔｌｅ ｅｎｄｉａ
ｎに設定することにより，効率のよいデータ処理を実行
することができる。According to the above-described embodiment, the data that can be easily processed is determined depending on the type of CPU used. For example, Motorola 68000 has big endia.
n, Intel 8086, little endia
By setting to n, efficient data processing can be executed.

【００３４】〔実施例５〕次に，第５の実施例について
説明する。上記第１の実施例において，特定データを受
信した場合にのみ，ＣＰＵ１０４の扱うデータ幅に満た
なくても，ＣＰＵ１０４にデータを受信したことを知ら
せる。具体的に説明すると，特殊データ設定レジスタお
よび比較器２０９にデータを設定し，常に，８ｂｉｔ・
ｌａｔｃｈ−１回路２０１および８ｂｉｔ・ｌａｔｃｈ
−２回路２０２のデータとを特殊データ設定レジスタお
よび比較器２０９にて比較する。その結果，一致した場
合は，奇数ｂｙｔｅ受信時においても，もう１ｂｙｔｅ
の受信を待たずにＩＮＴＥＲＲＵＰＴ１の信号を発生さ
せる。すなわち，特殊データ設定レジスタおよび比較器
２０９よりデータ一致信号を，ＩＮＴＥＲＲＵＰＴ発生
回路およびｔｉｍｅ・ｏｕｔカウンタ２０４に出力し，
ＩＮＴＥＲＲＵＰＴ１の信号を発生させる。[Fifth Embodiment] Next, a fifth embodiment will be described. In the first embodiment, only when the specific data is received, the CPU 104 is notified that the data is received, even if the data width handled by the CPU 104 is not satisfied. More specifically, data is set in the special data setting register and the comparator 209, and 8 bit
latch-1 circuit 201 and 8 bit latch
-2 The data of the circuit 202 is compared with the special data setting register and the comparator 209. As a result, if they match, even if an odd number of bytes are received, another 1 byte is received.
The signal of INTERRUPT1 is generated without waiting for the reception of. That is, the data matching signal is output from the special data setting register and the comparator 209 to the INTERRUPT generating circuit and the time-out counter 204,
Generates the signal INTERRUPT1.

【００３５】プリンタにおいては，記録紙のフィードコ
マンドやプリントコマンドはすぐに受信したことを知る
必要があり，上記実施例によれば，特殊データ設定レジ
スタおよび比較器２０９にデータを設定し，常に，８ｂ
ｉｔ・ｌａｔｃｈ−１回路２０１および８ｂｉｔ・ｌａ
ｔｃｈ−２回路２０２のデータとを特殊データ設定レジ
スタおよび比較器２０９にて比較することにより，奇数
ｂｙｔｅ目に受信した場合であっても，すぐにデータを
ｒｅａｄすることができる。In the printer, it is necessary to know that the feed command for the recording paper and the print command have been received immediately. According to the above-mentioned embodiment, the data is set in the special data setting register and the comparator 209, and always, 8b
it • latch-1 circuit 201 and 8 bit • la
By comparing the data of the tch-2 circuit 202 with the special data setting register and the comparator 209, the data can be immediately read even when it is received at the odd byte.

【００３６】〔実施例６〕次に，第６の実施例について
説明する。本実施例では，上記第１の実施例において，
複数のＩＮＴＥＲＲＵＰＴ信号の中から１本を区別する
ことにより，そのステータスをｒｅａｄすることなく，
どのデータが有効であるかを知らせるものである。これ
を具体的に説明すると，実施例１において，ＣＰＵ１０
４に対して，偶数ｂｙｔｅ受信時に，ＩＮＴＥＲＲＵＰ
Ｔ２の信号を区別して知らせ，一方，最後の奇数ｂｙｔ
ｅ受信時に，ＩＮＴＥＲＲＵＰＴ１の信号を知らせる。
これにより，１６ｂｉｔ中８ｂｉｔが有効か，あるいは
１６ｂｉｔが有効であるかをステータスのｒｅａｄを実
行せずに知ることができる。[Sixth Embodiment] Next, a sixth embodiment will be described. In the present embodiment, in the above first embodiment,
By distinguishing one from multiple INTERRUPT signals, without reading its status,
It informs which data is valid. This will be specifically described. In the first embodiment, the CPU 10
4 for INTERRUP when receiving an even byte
The signal of T2 is distinguished and notified, while the last odd byt
Notify the signal of INTERRUPT1 when receiving e.
This makes it possible to know whether 8 bits out of 16 bits are valid or whether 16 bits are valid without executing the status read.

【００３７】上記実施例によれば，第１の実施例におい
て，ＣＰＵ１０４に対して偶数ｂｙｔｅ受信時に，ＩＮ
ＴＥＲＲＵＰＴ２の信号を区別して知らせ，最後の奇数
ｂｙｔｅ受信時に，ＩＮＴＥＲＲＵＰＴ１の信号を知ら
せることにより，ＩＮＴＥＲＲＵＰＴルーチンを２種類
持たせることができる。また，ステータスをｒｅａｄ
し，判断する時間を節約することにより，より高速なデ
ータの受け渡しが実現する。According to the above-described embodiment, in the first embodiment, when receiving an even byte to the CPU 104, the IN
Two types of INTERRUPT routines can be provided by distinguishing the signal of TERRUPT2 and notifying the signal of INTERRUPT1 when the last odd byte is received. Also read the status
However, by saving the judgment time, faster data transfer can be realized.

【００３８】[0038]

【発明の効果】以上説明したように，本発明によるデー
タ受信装置によれば，データを受信する度に，ＣＰＵに
対してインタラプト信号を出力せずに，ＣＰＵの扱うデ
ータ幅（ビット）分のデータが揃ってから，ＣＰＵに対
してインタラプト信号を出力するため，セントロニクス
仕様準拠のインタフェースを用いたパラレルデータ通信
方式において，ＣＰＵのデータ受信時におけるインタラ
プト処理回数が減少し，その処理の短縮化を図り，デー
タ受信後における処理効率を向上させることができる。As described above, according to the data receiving apparatus of the present invention, each time data is received, an interrupt signal is not output to the CPU, and the data width (bit) handled by the CPU is equivalent. Since the interrupt signal is output to the CPU after the data is gathered, in the parallel data communication method using the interface conforming to the Centronics specification, the number of interrupt processing at the time of CPU data reception is reduced and the processing is shortened. As a result, the processing efficiency after receiving the data can be improved.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明を適用したセントロニクス仕様準拠のパ
ラレルＩ／Ｆのデータ受信装置における構成を示すブロ
ック図である。FIG. 1 is a block diagram showing a configuration of a parallel I / F data receiving device conforming to the Centronics specification to which the present invention is applied.

【図２】図１に示したｄａｔａ・ｌａｔｃｈおよびｃｏ
ｎｔｒｏｌ回路の詳細な構成を示すブロック図である。FIG. 2 shows the data, latch and co shown in FIG.
It is a block diagram which shows the detailed structure of a control circuit.

【図３】図１に示したｄａｔａ・ｌａｔｃｈおよびｃｏ
ｎｔｒｏｌ回路の詳細な構成を示すブロック図である。FIG. 3 shows data • latch and co shown in FIG.
It is a block diagram which shows the detailed structure of a control circuit.

【図４】従来におけるセントロニクス仕様準拠のパラレ
ルＩ／Ｆのデータ受信装置における構成を示すブロック
図である。FIG. 4 is a block diagram showing a configuration of a conventional parallel I / F data receiving device conforming to the Centronics specification.

【符号の説明】[Explanation of symbols]

１０１ 送信元 １０２ コントローラ １０３ ｄａｔａ・ｌａｔｃｈおよびｃｏｎｔｒｏｌ回
路 １０４ ＣＰＵ ２０１ ８ｂｉｔ ｌａｔｃｈ−１回路 ２０２ ８ｂｉｔ・ｌａｔｃｈ−２回路 ２０３ ＬＡＴＣＨ信号選択回路 ２０４ ＩＮＴＥＲＲＵＰＴ発生回路およびｔｉｍｅ・
ｏｕｔカウンタ ２０５ ＡＣＫ発生回路 ２０６ コマンドレジスタ ２０７ ｔｉｍｅ・ｏｕｔ時間設定レジスタ ２０８ データ量設定レジスおよびカウンタ ２０９ 特殊データ設定レジスタおよび比較器101 Source 102 Controller 103 data latch and control circuit 104 CPU 201 8 bit latch-1 circuit 202 8 bit latch-2 circuit 203 LATCH signal selection circuit 204 INTERRUPT generation circuit and time
out counter 205 ACK generation circuit 206 command register 207 time / out time setting register 208 data amount setting register and counter 209 special data setting register and comparator

Claims (6)

【特許請求の範囲】[Claims] 【請求項１】 セントロニクス仕様のパラレルデータ通
信方式を用いたデータ受信装置において，ＣＰＵの扱う
データ幅分の受信データが揃ってから，該ＣＰＵに対し
てインタラプト信号を出力するデータ制御手段を具備す
ることを特徴とするデータ受信装置。1. A data receiving device using a parallel data communication system of the Centronics specification, comprising a data control means for outputting an interrupt signal to the CPU after the received data for the data width handled by the CPU are prepared. A data receiving device characterized by the above. 【請求項２】 前記データ制御手段は，決められたコー
ドを受信することにより，最後のデータを受信してから
ＣＰＵの扱うデータ幅に満たないデータを取り込むまで
の時間を設定することを特徴とする請求項１記載のデー
タ受信装置。2. The data control means, by receiving a predetermined code, sets the time from the reception of the last data to the fetching of data that is less than the data width handled by the CPU. The data receiving device according to claim 1. 【請求項３】 前記データ制御手段は，データ受信前に
決められたコードを受信することにより，送られてくる
データ量を予め知り，該データ量に基づいて処理を実行
することを特徴とする請求項１記載のデータ受信装置。3. The data control means, by receiving a code determined before data reception, knows in advance the amount of data to be sent, and executes processing based on the data amount. The data receiving device according to claim 1. 【請求項４】 前記データ制御手段は，受信データの並
びをｌｉｔｔｌｅｅｎｄｉａｎ，あるいは，ｂｉｇ ｅ
ｎｄｉａｎに指定することを特徴とする請求項１記載の
データ受信装置。4. The data control means arranges a sequence of received data into a little endian or a big e
The data receiving apparatus according to claim 1, wherein the data receiving apparatus is designated as ndian. 【請求項５】 前記データ制御手段は，特定データを受
信した場合にのみ，ＣＰＵの扱うデータ幅に満たなくて
もＣＰＵにデータを受信したことを知らせることを特徴
とする請求項１記載のデータ受信装置。5. The data according to claim 1, wherein the data control means informs the CPU that the data has been received even if the data width handled by the CPU is not satisfied, only when the specific data is received. Receiver. 【請求項６】 前記データ制御手段は，複数のインタラ
プト信号の中から１本を区別して出力することによりス
テータスを読むことなく，データの有効性を確認できる
ことを特徴とする請求項１記載のデータ受信装置。6. The data according to claim 1, wherein the data control means can confirm the validity of the data without reading the status by distinguishing and outputting one of the plurality of interrupt signals. Receiver.