JPH0720975A - Signal transmission system - Google Patents
Signal transmission systemInfo
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- JPH0720975A JPH0720975A JP5192067A JP19206793A JPH0720975A JP H0720975 A JPH0720975 A JP H0720975A JP 5192067 A JP5192067 A JP 5192067A JP 19206793 A JP19206793 A JP 19206793A JP H0720975 A JPH0720975 A JP H0720975A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は信号伝送方式に関し、
例えば、ＴＴＬ（Ｔｒａｎｓｉｓｔｏｒ Ｔｒａｎｓｉ
ｓｔｏｒ Ｌｏｇｉｃ）レベルのディジタル信号を伝達
する双方向バス（信号母線）に利用して特に有効な技術
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a signal transmission system,
For example, TTL (Transistor Transi)
The present invention relates to a technique which is particularly effective when used for a bidirectional bus (signal bus) that transmits a digital signal of a Stor Logic level.
【０００２】コンピュータのＩＯバス等として用いられ
ＴＴＬレベルのディジタル信号を伝達する双方向バスが
ある。周知のように、バスを構成するケーブルは固有の
特性インピーダンスを有する。このため、その両端は特
性インピーダンスに見合った終端抵抗を介して終端さ
れ、信号の反射を防止する処置が採られる。There is a bidirectional bus which is used as an IO bus of a computer and transmits a TTL level digital signal. As is well known, the cables that make up a bus have an inherent characteristic impedance. Therefore, both ends thereof are terminated through terminating resistors suitable for the characteristic impedance, and measures are taken to prevent signal reflection.
【０００３】一方、コンピュータ等は、例えば＋５Ｖ
（ボルト）のような電源電圧ＶＤＤと０Ｖつまり接地電
位ＶＳＳを動作電源とし、その一方がバスの対応する信
号線に結合される終端抵抗の他方には、例えば電源電圧
ＶＤＤが終端電圧ＶＴとして供給される。したがって、
バスの対応する信号線にロウレベルが出力される場合、
終端抵抗ＲＴには、その抵抗値をＲＴとするとき、 ＩＴ＝ＶＤＤ／ＲＴ なる終端電流ＩＴが流れる。この終端電圧ＩＴの値は、
バスを構成するケーブルの特性インピーダンスつまり終
端抵抗の抵抗値ＲＴが１００Ω（オーム）程度である場
合、５０ｍＡ（ミリアンペア）程度にも達し、バスのビ
ット幅が増えるにともなってコンピュータ等の消費電力
を増大させる原因となる。これに対処するため、図８に
例示されるように、終端電圧ＶＴを＋１．２Ｖのような
比較的絶対値の小さな電圧とすることで、終端抵抗ＲＴ
４及びＲＴ５に流れる終端電流ＩＴを相応して削減し、
低消費電力化を図ろうとするいわゆるＧＴＬ（Ｇｕｎｎ
ｉｎｇ Ｔｒａｎｓｃｅｉｖｅｒ Ｌｅｖｅｌ）方式が
提案されている。On the other hand, a computer or the like has, for example, + 5V.
A power supply voltage VDD such as (volt) and 0 V, that is, the ground potential VSS is used as an operating power supply, and one of the terminating resistors connected to the corresponding signal line of the bus is supplied with, for example, the power supply voltage VDD as the terminating voltage VT. To be done. Therefore,
When low level is output to the corresponding signal line of the bus,
When the resistance value of the terminating resistor RT is RT, a terminating current IT of IT = VDD / RT flows. The value of this termination voltage IT is
When the characteristic impedance of the cable that constitutes the bus, that is, the resistance value RT of the terminating resistor is about 100 Ω (ohm), it reaches about 50 mA (milliampere), and the power consumption of the computer increases as the bit width of the bus increases. Cause In order to deal with this, as illustrated in FIG. 8, the termination voltage VT is set to a voltage having a relatively small absolute value such as + 1.2V, thereby terminating the resistor RT.
4 and RT5 correspondingly reduce the termination current IT flowing through RT5,
The so-called GTL (Gunn) that aims to reduce power consumption
ing Transceiver Level) system has been proposed.
【０００４】ＧＴＬ方式については、例えば、１９９２
年２月発行の『１９９２年度アイ・エス・エス・シー・
シー（ＩＳＳＣＣ：Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏ
ｌｉｄ Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒ
ｅｎｃｅ）ダイジェスト オブ テクニカル ペーパー
ズ（Ｄｉｇｅｓｔ Ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐ
ｅｒｓ）』第５８頁〜第５９頁等に記載されている。Regarding the GTL system, for example, 1992
Issued in February 1992, "1992 IS SCS
Sea (ISSCC: International So)
lid State Circuits Confer
ence) Digest of Technical Papers (Digest Of Technical Pap)
ers) ”, pp. 58-59, etc.
【０００５】[0005]
【発明が解決しようとする課題】ところが、コンピュー
タ等の高性能化・小型化が進む中、上記のようなＧＴＬ
方式にも次のような問題点が残されていることが、本願
発明者等によって明らかとなった。すなわち、上記ＧＴ
Ｌ方式では、＋５Ｖのような電源電圧ＶＤＤの他に＋
１．２Ｖのような特別な電位の終端電圧ＶＴが必要にな
るとともに、終端抵抗ＲＴ４及びＲＴ５には、図９に例
示されるように、バスの対応する信号線Ｂ０にロウレベ
ルが出力される間、依然として、 ＩＴ＝ＶＴ／ＲＴ なる終端電流ＩＴが流され、その合計値は、バスのビッ
ト幅が増えるにしたがって増大する。この結果、コンピ
ュータ等の低コスト化が阻害されるとともに、その高性
能化・小型化が終端電流による制約を受けるものであ
る。However, as the performance of computers and the like are becoming smaller and smaller, the above-mentioned GTL is used.
The inventors of the present application have clarified that the method has the following problems. That is, the GT
In the L method, in addition to the power supply voltage VDD such as + 5V,
While the termination voltage VT of a special potential such as 1.2 V is required, the termination resistors RT4 and RT5 are output while the low level is output to the corresponding signal line B0 of the bus as illustrated in FIG. , Still, the termination current IT that IT = VT / RT is passed, and its total value increases as the bit width of the bus increases. As a result, cost reduction of a computer or the like is hindered, and its performance and miniaturization are restricted by the termination current.
【０００６】この発明の目的は、終端電圧として動作電
源をそのまま用いつつ、終端抵抗に流される終端電流を
削減しうる信号伝送方式を提供することにある。この発
明の他の目的は、バスを含むコンピュータ等の低コスト
化を図り、その高性能化・小型化を推進することにあ
る。An object of the present invention is to provide a signal transmission system capable of reducing the termination current flowing in the termination resistor while using the operating power supply as the termination voltage as it is. Another object of the present invention is to reduce the cost of a computer including a bus and to promote its performance and size reduction.
【０００７】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
【０００８】[0008]
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、ＴＴＬレベルのディジタル信
号を伝達するバスを含むコンピュータ等において、終端
抵抗に供給される終端電圧の電位を、対応する信号線の
電位に応じて選択的に変化させ、例えば対応する信号線
の電位がハイレベルとされるときこれに対応した回路の
電源電圧とし、対応する信号線の電位がロウレベルとさ
れるときこれに対応した回路の接地電位とする。The outline of the representative one of the inventions disclosed in the present application will be briefly described as follows. That is, in a computer or the like including a bus that transmits a TTL-level digital signal, the potential of the termination voltage supplied to the termination resistor is selectively changed according to the potential of the corresponding signal line, and the potential of the corresponding signal line is changed, for example. When the potential is high level, it is the power supply voltage of the corresponding circuit, and when the potential of the corresponding signal line is low level, it is the ground potential of the corresponding circuit.
【０００９】[0009]
【作用】上記した手段によれば、終端電圧として動作電
源となる電源電圧及び接地電位をそのまま用いることが
できるともに、バスの対応する信号線の電位がハイレベ
ル又はロウレベルに固定される場合でも、終端抵抗に流
される終端電流の値をほぼゼロに削減することができる
ため、バスを含むコンピュータ等の低コスト化を図り、
その高性能化・小型化を推進することができる。According to the above-mentioned means, the power supply voltage serving as the operating power supply and the ground potential can be used as they are as the termination voltage, and even when the potential of the corresponding signal line of the bus is fixed to the high level or the low level, Since the value of the termination current flowing through the termination resistor can be reduced to almost zero, the cost of the computer including the bus can be reduced,
It is possible to promote higher performance and smaller size.
【００１０】[0010]
【実施例】図１には、この発明が適用された信号伝送方
式を採るコンピュータの一実施例のシステム構成図が示
されている。同図をもとに、まずこの実施例の信号伝送
方式を採るコンピュータの構成及び動作の概要について
説明する。なお、この実施例のコンピュータの各部は、
特に制限されないが、Ｐチャンネル及びＮチャンネルＭ
ＯＳＦＥＴ（金属酸化物半導体型電界効果トランジス
タ。この明細書では、ＭＯＳＦＥＴをして絶縁ゲート型
電界効果トランジスタの総称とする）が組み合わされて
なるいわゆるＣＭＯＳ回路を基本に構成される。1 is a system configuration diagram of an embodiment of a computer adopting a signal transmission system to which the present invention is applied. An outline of the configuration and operation of a computer adopting the signal transmission system of this embodiment will be described first with reference to FIG. In addition, each part of the computer of this embodiment is
Although not particularly limited, P channel and N channel M
The so-called CMOS circuit is basically formed by combining OSFETs (metal oxide semiconductor field effect transistors, which are generically called insulated gate field effect transistors in this specification).
【００１１】図１において、この実施例のコンピュータ
は、ストアドプログラム方式の中央処理装置ＣＰＵをそ
の基本構成要素とする。中央処理装置ＣＰＵには、特に
制限されないが、システムバスＳＢＵＳを介してインタ
フェースコントローラＩＦＣが結合される。また、イン
タフェースコントローラＩＦＣには、メモリバスＢＵＳ
を介してメインメモリＭＭが結合され、さらにＩＯバス
ＩＯＢＵＳを介して３個の入出力装置ＩＯＤＡ〜ＩＯＤ
Ｃが結合される。In FIG. 1, the computer of this embodiment has a central processing unit CPU of a stored program system as its basic constituent element. An interface controller IFC is coupled to the central processing unit CPU via the system bus SBUS, although not particularly limited thereto. In addition, the interface controller IFC includes a memory bus BUS.
The main memory MM is coupled via the I / O bus, and three input / output devices IODA to IOD via the IO bus IOBUS.
C is bound.
【００１２】ここで、中央処理装置ＣＰＵは、予め内蔵
するリードオンリーメモリとメインメモリＭＭとに格納
された制御プログラムに従って所定の論理演算処理を実
行するとともに、コンピュータの各部を制御・統轄す
る。また、インタフェースコントローラＩＦＣは、シス
テムバスＳＢＵＳとメモリバスＢＵＳ及びＩＯバスＩＯ
ＢＵＳとの間のインタフェース整合を行うとともに、こ
れらのバスを介してメインメモリＭＭならびに入出力装
置ＩＯＤＡ〜ＩＯＤＣをアクセスする。Here, the central processing unit CPU executes predetermined logical operation processing according to a control program stored in a read-only memory and a main memory MM built in advance, and controls / controls each unit of the computer. The interface controller IFC also includes a system bus SBUS, a memory bus BUS, and an IO bus IO.
The interface matching with the BUS is performed, and the main memory MM and the input / output devices IODA to IODC are accessed via these buses.
【００１３】一方、メインメモリＭＭは、中央処理装置
ＣＰＵの動作に必要な制御プログラムや演算データ等を
格納する。また、入出力装置ＩＯＤＡ〜ＩＯＤＣは、例
えば磁気ディスク装置やフロッピディスク装置等からな
り、中央処理装置ＣＰＵとの間でＩＯバスＩＯＢＵＳを
介してデータの授受を行う。On the other hand, the main memory MM stores control programs, operation data, etc. necessary for the operation of the central processing unit CPU. The input / output devices IODA to IODC are composed of, for example, a magnetic disk device or a floppy disk device, and exchange data with the central processing unit CPU via the IO bus IOBUS.
【００１４】この実施例において、システムバスＳＢＵ
Ｓ及びメモリバスＢＵＳは、特に制限されないが、ＥＣ
Ｌ（Ｅｍｉｔｔｅｒ Ｃｏｕｐｌｅｄ Ｌｏｇｉｃ）レ
ベルの差動信号を用いた高速バスからなり、ＩＯバスＩ
ＯＢＵＳは、この発明が適用された中速の双方向バスか
らなる。ＩＯバスＩＯＢＵＳは、後述するように、ｉ＋
１ビットの信号線Ｂ０〜Ｂｉからなり、これらの信号線
を介して伝達されるディジタル信号は、その実質的なハ
イレベルを＋５Ｖの電源電圧ＶＤＤとしそのロウレベル
を０Ｖつまり接地電位ＶＳＳとするＴＴＬレベルとされ
る。In this embodiment, the system bus SBU
The S and the memory bus BUS are not particularly limited, but the EC
The IO bus I is composed of a high-speed bus using differential signals of L (Emitter Coupled Logic) level.
The OBUS is a medium speed bidirectional bus to which the present invention is applied. The IO bus IOBUS has an i +
The digital signal which is composed of the 1-bit signal lines B0 to Bi and is transmitted through these signal lines has a TTL level in which the substantially high level is + 5V power supply voltage VDD and the low level is 0V, that is, the ground potential VSS. It is said that
【００１５】図２には、図１のコンピュータのＩＯバス
ＩＯＢＵＳの一実施例の接続図が示されている。また、
図３には、図２のＩＯバスＩＯＢＵＳに接続される単位
終端回路及びバスドライバの第１実施例の回路図が示さ
れ、図４には、その一実施例の信号波形図が示されてい
る。これらの図をもとに、ＩＯバスＩＯＢＵＳの接続形
態と単位終端回路及びバスドライバの具体的な構成なら
びにその特徴について説明する。なお、図３及び図４に
は、ＩＯバスＩＯＢＵＳを構成する第１ビットの信号線
Ｂ０とこれに関連するインタフェースコントローラＩＦ
Ｃ，入出力装置ＩＯＤＣ，終端回路ＴＲＭＡ及びＴＲＭ
Ｂの一部が例示されており、ＩＯバスＩＯＢＵＳは、イ
ンタフェースコントローラＩＦＣから入出力装置ＩＯＤ
Ｃに送られるディジタル信号を伝達するものとされる。
以下、これらの例に沿って、単位終端回路及びバスドラ
イバに関する具体的な説明を進める。FIG. 2 is a connection diagram of an embodiment of the IO bus IOBUS of the computer shown in FIG. Also,
FIG. 3 shows a circuit diagram of a first embodiment of a unit termination circuit and a bus driver connected to the IO bus IOBUS of FIG. 2, and FIG. 4 shows a signal waveform diagram of that embodiment. There is. Based on these drawings, the connection form of the IO bus IOBUS, the specific configuration of the unit termination circuit and the bus driver, and the features thereof will be described. 3 and 4, the first-bit signal line B0 forming the IO bus IOBUS and the interface controller IF related thereto are shown.
C, input / output device IODC, termination circuits TRMA and TRM
A part of B is illustrated, and the IO bus IOBUS is connected to the interface controller IFC to the input / output device IOD.
It is supposed to convey the digital signal sent to C.
Hereinafter, a specific description of the unit termination circuit and the bus driver will be made along these examples.
【００１６】図２において、この実施例のコンピュータ
のＩＯバスＩＯＢＵＳは、ｉ＋１ビットの信号線Ｂ０〜
Ｂｉからなる。これらの信号線Ｂ０〜Ｂｉの一方つまり
上端は、終端回路ＴＲＭＡの対応する単位終端回路ＵＴ
Ａ０〜ＵＴＡｉを介してそれぞれ終端され、その他方つ
まり下端は、終端回路ＴＲＭＢの対応する単位終端回路
ＵＴＢ０〜ＵＴＢｉを介してそれぞれ終端される。In FIG. 2, the IO bus IOBUS of the computer of this embodiment has an i + 1 bit signal line B0 to B0.
It consists of Bi. One of the signal lines B0 to Bi, that is, the upper end, is connected to the corresponding unit termination circuit UT of the termination circuit TRMA.
The other end, that is, the lower end, is terminated via the corresponding unit termination circuits UTB0 to UTBi of the termination circuit TRMB.
【００１７】ＩＯバスＩＯＢＵＳを構成する信号線Ｂ０
〜Ｂｉには、さらにインタフェースコントローラＩＦＣ
の対応するバスドライバＤＦ０〜ＤＦｉの出力端子がそ
れぞれ結合され、対応するバスレシーバＲＦ０〜ＲＦｉ
の入力端子がそれぞれ結合される。また、入出力装置Ｉ
ＯＤＡ〜ＩＯＤＣの対応するバスドライバＤＡ０〜ＤＡ
ｉないしＤＣ０〜ＤＣｉの出力端子がそれぞれ結合さ
れ、対応するバスレシーバＲＡ０〜ＲＡｉないしＲＣ０
〜ＲＣｉの入力端子がそれぞれ結合される。このうち、
インタフェースコントローラＩＦＣを構成するバスドラ
イバＤＦ０〜ＤＦｉの入力端子には、インタフェースコ
ントローラＩＦＣの図示されない前段回路から対応する
出力データＯＤＦ０〜ＯＤＦｉがそれぞれ供給され、バ
スレシーバＲＦ０〜ＲＦｉの出力信号は、入力データＩ
ＤＦ０〜ＩＤＦｉとしてインタフェースコントローラＩ
ＦＣの図示されない後段回路に供給される。同様に、入
出力装置ＩＯＤＡ〜ＩＯＤＣを構成するバスドライバＤ
Ａ０〜ＤＡｉないしＤＣ０〜ＤＣｉの入力端子には、入
出力装置ＩＯＤＡ〜ＩＯＤＣの図示されない前段回路か
ら対応する出力データＯＤＡ０〜ＯＤＡｉないしＯＤＣ
０〜ＯＤＣｉがそれぞれ供給され、バスレシーバＲＡ０
〜ＲＡｉないしＲＣ０〜ＲＣｉの出力信号は、入力デー
タＩＤＡ０〜ＩＤＡｉないしＩＤＣ０〜ＩＤＣｉとして
入出力装置ＩＯＤＡ〜ＩＯＤＣの図示されない後段回路
に供給される。Signal line B0 forming the IO bus IOBUS
~ Bi also includes an interface controller IFC
Output terminals of the corresponding bus drivers DF0 to DFi are coupled, and the corresponding bus receivers RF0 to RFi are connected.
Input terminals are coupled together. Also, the input / output device I
Bus drivers DA0 to DA corresponding to ODA to IODC
Output terminals of i to DC0 to DCi are respectively coupled, and corresponding bus receivers RA0 to RAi to RC0 are connected.
The input terminals of ~ RCi are coupled to each other. this house,
Corresponding output data ODF0 to ODFi are supplied to the input terminals of the bus drivers DF0 to DFi that form the interface controller IFC from the preceding circuit (not shown) of the interface controller IFC, and the output signals of the bus receivers RF0 to RFi are the input data. I
Interface controller I as DF0 to IDFi
It is supplied to a circuit (not shown) in the subsequent stage of the FC. Similarly, a bus driver D that configures the input / output devices IODA to IODC
The input terminals of A0 to DAi to DC0 to DCi have corresponding output data ODA0 to ODAi to ODC from a preceding circuit (not shown) of the input / output devices IODA to IODC.
0 to ODCi are supplied to the bus receiver RA0
Output signals of RAi to RC0 to RCi are supplied as input data IDA0 to IDAi to IDC0 to IDCi to a post-stage circuit (not shown) of the input / output devices IODA to IODC.
【００１８】ここで、インタフェースコントローラＩＦ
Ｃならびに入出力装置ＩＯＤＡ〜ＩＯＤＣを構成するバ
スドライバＤＦ０〜ＤＦｉならびにＤＡ０〜ＤＡｉない
しＤＣ０〜ＤＣｉは、図３のバスドライバＤＦ０に代表
されるように、電源電圧ＶＣＣ（第１の電源電圧）とＩ
ＯバスＩＯＢＵＳの対応する信号線Ｂ０との間に設けら
れるＰチャンネル型のプリセットＭＯＳＦＥＴＰ２と、
信号線Ｂ０と接地電位ＶＳＳ（第２の電源電圧）との間
に設けられるＮチャンネル型の駆動ＭＯＳＦＥＴＮ２と
をそれぞれ含む。このうち、プリセットＭＯＳＦＥＴＰ
２のゲートは、ナンド（ＮＡＮＤ）ゲートＮＡＧ１の出
力端子に結合され、駆動ＭＯＳＦＥＴＮ２のゲートに
は、インバータＶ４の出力信号が供給される。インバー
タＶ４の入力端子には、インバータＶ３の出力信号つま
り対応する出力データＯＤＦ０の反転信号が供給され
る。また、ナンドゲートＮＡＧ１の一方の入力端子に
は、インバータＶ３の出力信号が供給され、その他方の
入力端子には、インバータＶ３の出力信号の遅延回路Ｄ
Ｌによる反転遅延信号が供給される。言うまでもなく、
ナンドゲートＮＡＧ１の出力信号は、インバータＶ３及
び遅延回路ＤＬの出力信号がともにハイレベルとされる
とき選択的にロウレベルとされる。Here, the interface controller IF
The bus drivers DF0 to DFi and DA0 to DAi to DC0 to DCi configuring the C and the input / output devices IODA to IODC have a power supply voltage VCC (first power supply voltage) as represented by the bus driver DF0 in FIG. I
A P-channel type preset MOSFET P2 provided between the corresponding signal line B0 of the O bus IOBUS,
Each includes an N-channel drive MOSFET N2 provided between the signal line B0 and the ground potential VSS (second power supply voltage). Of these, the preset MOSFETP
The second gate is coupled to the output terminal of a NAND gate NAG1, and the output signal of the inverter V4 is supplied to the gate of the drive MOSFET N2. The input signal of the inverter V4 is supplied with the output signal of the inverter V3, that is, the inverted signal of the corresponding output data ODF0. The output signal of the inverter V3 is supplied to one input terminal of the NAND gate NAG1, and the delay circuit D of the output signal of the inverter V3 is supplied to the other input terminal.
An inverted delay signal by L is supplied. not to mention,
The output signal of the NAND gate NAG1 is selectively set to the low level when the output signals of the inverter V3 and the delay circuit DL are both set to the high level.
【００１９】なお、出力データＯＤＦ０は、図４に示さ
れるように、通常接地電位ＶＳＳのようなロウレベルと
され、ＩＯバスＩＯＢＵＳのバスサイクルに対応する所
定の期間だけ選択的に電源電圧ＶＤＤのようなハイレベ
ルとされる。また、遅延回路ＤＬは、その入力端子に供
給される信号を遅延時間ｔｄだけ遅延させた後、論理レ
ベルを反転させてその出力端子に伝達する。したがっ
て、プリセットＭＯＳＦＥＴＰ２のゲートつまり内部ノ
ードｎａにおける電位は、通常電源電圧ＶＤＤのような
ハイレベルとされ、対応する出力データＯＤＦ０がハイ
レベルからロウレベルに戻されてから遅延回路ＤＬの遅
延時間ｔｄに相当する期間だけ一時的に接地電位ＶＳＳ
のようなロウレベルとされるものとなる。As shown in FIG. 4, the output data ODF0 is normally at a low level like the ground potential VSS, and is selectively kept at the power supply voltage VDD for a predetermined period corresponding to the bus cycle of the IO bus IOBUS. It is a high level. Further, the delay circuit DL delays the signal supplied to its input terminal by the delay time td, then inverts the logic level and transmits it to its output terminal. Therefore, the potential of the gate of the preset MOSFET P2, that is, the potential at the internal node na is set to a high level such as the normal power supply voltage VDD and corresponds to the delay time td of the delay circuit DL after the corresponding output data ODF0 is returned from the high level to the low level. Ground potential VSS only during the period
It will be a low level like.
【００２０】一方、終端回路ＴＲＭＡ及びＴＲＭＢを構
成する単位終端回路ＵＴＡ０〜ＵＴＡｉならびにＵＴＢ
０〜ＵＴＢｉは、図３の単位終端回路ＵＴＡ０に代表さ
れるように、終端電圧供給点ＶＴとＩＯバスＩＯＢＵＳ
の対応する信号線Ｂ０との間に設けられる終端抵抗ＲＴ
１と、その入力端子が信号線Ｂ０に結合されるインバー
タＶ１とをそれぞれ含み、さらに電源電圧ＶＤＤと終端
電圧供給点ＶＴとの間に設けられるＰチャンネル型のス
イッチＭＯＳＦＥＴＰ１（第１のスイッチＭＯＳＦＥ
Ｔ）と、終端電圧供給点ＶＴと接地電位ＶＳＳとの間に
設けられるＮチャンネル型のスイッチＭＯＳＦＥＴＮ１
（第２のスイッチＭＯＳＦＥＴ）とをそれぞれ含む。ス
イッチＭＯＳＦＥＴＰ１及びＮ１はＣＭＯＳインバータ
Ｖ２を構成し、このインバータＶ２の入力端子はインバ
ータＶ１の出力端子に結合される。なお、終端抵抗ＲＴ
１は、ＩＯバスＩＯＢＵＳを構成するケーブルの特性イ
ンピーダンスに相当する抵抗値を有する。また、インバ
ータＶ１は、電源電圧ＶＤＤ及び接地電位ＶＳＳの中間
値つまり＋２．５Ｖをその論理スレッシホルドとし、信
号線Ｂ０の電位を識別するレベル識別回路として作用す
る。On the other hand, the unit termination circuits UTA0 to UTAi and UTB which form the termination circuits TRMA and TRMB.
0 to UTBi are represented by the unit termination circuit UTA0 in FIG. 3, and the termination voltage supply point VT and the IO bus IOBUS.
Of the terminating resistor RT provided between the corresponding signal line B0
1 and an inverter V1 whose input terminal is coupled to the signal line B0, and further provided between the power supply voltage VDD and the termination voltage supply point VT. A P-channel type switch MOSFET P1 (first switch MOSFE
T) and an N-channel switch MOSFET N1 provided between the terminal voltage supply point VT and the ground potential VSS.
And (second switch MOSFET). The switch MOSFETs P1 and N1 form a CMOS inverter V2, the input terminal of which is coupled to the output terminal of the inverter V1. Note that the terminating resistor RT
1 has a resistance value corresponding to the characteristic impedance of the cables that form the IO bus IOBUS. Further, the inverter V1 acts as a level identification circuit that identifies the potential of the signal line B0 by using the intermediate value of the power supply voltage VDD and the ground potential VSS, that is, + 2.5V as its logic threshold.
【００２１】出力データＯＤＦ０がロウレベルとされる
とき、対応するバスドライバＤＦ０では、駆動ＭＯＳＦ
ＥＴＮ２がオフ状態とされ、プリセットＭＯＳＦＥＴＰ
２もオフ状態とされる。このため、ＩＯバスＩＯＢＵＳ
の対応する信号線Ｂ０は、プリセット状態つまり電源電
圧ＶＤＤのようなハイレベルを保持する。このとき、終
端回路ＴＲＭＡ及びＴＲＭＢの対応する単位終端回路Ｕ
ＴＡ０及びＵＴＢ０では、インバータＶ１の出力信号が
接地電位ＶＳＳのようなロウレベルとされるため、スイ
ッチＭＯＳＦＥＴＰ１がオン状態となり、スイッチＭＯ
ＳＦＥＴＮ１はオフ状態となる。この結果、各終端電圧
供給点における終端電圧ＶＴの電位は、信号線Ｂ０の電
位にほぼ等しい電源電圧ＶＤＤとされる。受信側の入出
力装置ＩＯＤＣのバスレシーバＲＣ０の出力信号すなわ
ち入力データＩＤＣ０は、信号線Ｂ０のハイレベルを受
けて接地電位ＶＳＳのようなロウレベルとされる。When the output data ODF0 is at a low level, the corresponding bus driver DF0 has a drive MOSF.
ETN2 is turned off and preset MOSFETP
2 is also turned off. Therefore, IO bus IOBUS
The corresponding signal line B0 of (1) holds a preset state, that is, a high level such as the power supply voltage VDD. At this time, the corresponding unit termination circuit U of the termination circuits TRMA and TRMB
In TA0 and UTB0, the output signal of the inverter V1 is set to the low level like the ground potential VSS, so that the switch MOSFET P1 is turned on and the switch MO1 is turned on.
The SFET N1 is turned off. As a result, the potential of the termination voltage VT at each termination voltage supply point is set to the power supply voltage VDD that is substantially equal to the potential of the signal line B0. The output signal of the bus receiver RC0 of the input / output device IODC on the receiving side, that is, the input data IDC0 is set to a low level such as the ground potential VSS in response to the high level of the signal line B0.
【００２２】次に、出力データＯＤＦ０がハイレベルと
されると、対応するバスドライバＤＦ０では、駆動ＭＯ
ＳＦＥＴＮ２がオン状態となり、プリセットＭＯＳＦＥ
ＴＰ２はオフ状態のままとされる。このため、ＩＯバス
ＩＯＢＵＳの対応する信号線Ｂ０は、駆動ＭＯＳＦＥＴ
Ｎ２を介して接地電位ＶＳＳのようなロウレベルとさ
れ、この信号線Ｂ０のロウレベルを受けて入出力装置Ｉ
ＯＤＣの対応するバスレシーバＲＣ０の出力信号つまり
入力データＩＤＣ０がハイレベルに変化する。このと
き、終端回路ＴＲＭＡ及びＴＲＭＢの対応する単位終端
回路ＵＴＡ０及びＵＴＢ０では、インバータＶ１の出力
信号がハイレベルとされるため、スイッチＭＯＳＦＥＴ
Ｐ１がオフ状態となり、代わってスイッチＭＯＳＦＥＴ
Ｎ１がオン状態となる。この結果、各終端電圧供給点に
おける終端電圧ＶＴの電位は、信号線Ｂ０の電位にほぼ
等しい接地電位ＶＳＳに保持される。Next, when the output data ODF0 is set to the high level, the corresponding bus driver DF0 drives the drive MO.
SFETN2 is turned on and preset MOSFE
TP2 remains in the off state. Therefore, the corresponding signal line B0 of the IO bus IOBUS is connected to the drive MOSFET.
It is set to a low level like the ground potential VSS via N2 and receives the low level of the signal line B0 to input / output device I
The output signal of the bus receiver RC0 corresponding to the ODC, that is, the input data IDC0 changes to the high level. At this time, in the corresponding unit terminating circuits UTA0 and UTB0 of the terminating circuits TRMA and TRMB, the output signal of the inverter V1 is set to the high level, so that the switch MOSFET
P1 is turned off, switch MOSFET is replaced
N1 is turned on. As a result, the potential of the termination voltage VT at each termination voltage supply point is held at the ground potential VSS which is substantially equal to the potential of the signal line B0.
【００２３】一方、出力データＯＤＦ０がハイレベルか
らロウレベルに戻されると、対応するバスドライバＤＦ
０では、駆動ＭＯＳＦＥＴＮ２がオフ状態となり、代わ
ってプリセットＭＯＳＦＥＴＰ２が、ナンドゲートＮＡ
Ｇ１の出力信号つまり内部ノードｎａの電位がハイレベ
ルとされる所定の期間ｔｄだけ一時的にオン状態とな
る。このため、ＩＯバスＩＯＢＵＳの対応する信号線Ｂ
０は、プリセットＭＯＳＦＥＴＰ２を介して電源電圧Ｖ
ＤＤのようなハイレベルとされ、この信号線Ｂ０のハイ
レベルを受けて入出力装置ＩＯＤＣの対応するバスレシ
ーバＲＣ０の出力信号つまり入力データＩＤＣ０がロウ
レベルに戻される。また、終端回路ＴＲＭＡ及びＴＲＭ
Ｂの対応する単位終端回路ＵＴＡ０及びＵＴＢ０では、
インバータＶ１の出力信号がロウレベルとされるために
スイッチＭＯＳＦＥＴＮ１がオフ状態となり、代わって
スイッチＭＯＳＦＥＴＰ１がオン状態となる。この結
果、各終端電圧供給点における終端電圧ＶＴの電位は、
信号線Ｂ０の電位にほぼ等しい電源電圧ＶＤＤに保持さ
れ、以後、プリセットＭＯＳＦＥＴＰ２がオフ状態とさ
れた後も、次に信号線Ｂ０がいずれかのバスドライバに
よってロウレベルとされるまでの間、この状態が保持さ
れ、いわゆるラッチ状態となる。On the other hand, when the output data ODF0 is returned from the high level to the low level, the corresponding bus driver DF
At 0, the drive MOSFET N2 is turned off, and the preset MOSFET P2 is replaced by the NAND gate NA.
The output signal of G1, that is, the potential of the internal node na is temporarily turned on for a predetermined period td in which the potential is high. Therefore, the corresponding signal line B of the IO bus IOBUS
0 is the power supply voltage V via the preset MOSFET P2
The output signal of the corresponding bus receiver RC0 of the input / output device IODC, that is, the input data IDC0 is returned to the low level by receiving the high level of the signal line B0. Also, the termination circuits TRMA and TRM
In the corresponding unit termination circuits UTA0 and UTB0 of B,
Since the output signal of the inverter V1 is at the low level, the switch MOSFET N1 is turned off, and the switch MOSFET P1 is turned on instead. As a result, the potential of the termination voltage VT at each termination voltage supply point is
The power supply voltage VDD that is substantially equal to the potential of the signal line B0 is maintained, and thereafter, even after the preset MOSFET P2 is turned off, this state is maintained until the next signal line B0 is brought to a low level by any bus driver. Is held and the so-called latched state is established.
【００２４】以上のように、この実施例のコンピュータ
のＩＯバスＩＯＢＵＳでは、その一方が対応する信号線
Ｂ０〜Ｂｉに結合される終端抵抗ＲＴ１及びＲＴ２等の
他方が対応する終端電圧供給点ＶＴに結合され、これら
の終端電圧供給点における終端電圧ＶＴの電位が、対応
する信号線Ｂ０〜Ｂｉの電位に応じて、言い換えるなら
ば対応する信号線Ｂ０〜Ｂｉの電位に合わせるべく選択
的に電源電圧ＶＤＤ又は接地電位ＶＳＳとされる。した
がって、信号線Ｂ０〜Ｂｉの電位が安定した状態では、
終端電圧ＶＴの電位と対応する信号線Ｂ０〜Ｂｉの電位
とがほぼ一致するものとなり、終端抵抗ＲＴ１及びＲＴ
２等を介して流れる終端電流ＩＴは、図４に例示される
ように、伝達されるディジタル信号の遷移期間を除いて
ほぼゼロとなる。この結果、終端電圧ＶＴとして動作電
源である電源電圧ＶＤＤ及び接地電位ＶＳＳをそのまま
利用し、ＩＯバスＩＯＢＵＳを含むコンピュータの低コ
スト化を図ることができるとともに、ＩＯバスＩＯＢＵ
Ｓにおける消費電力を大幅に削減し、コンピュータの高
性能化・小型化を推進することができる。As described above, in the IO bus IOBUS of the computer of this embodiment, one of the terminating resistors RT1 and RT2, one of which is coupled to the corresponding signal line B0 to Bi, is connected to the corresponding terminating voltage supply point VT. The power supply voltage is coupled so that the potential of the termination voltage VT at these termination voltage supply points is adjusted to match the potentials of the corresponding signal lines B0 to Bi, in other words, the potentials of the corresponding signal lines B0 to Bi. It is set to VDD or ground potential VSS. Therefore, when the potentials of the signal lines B0 to Bi are stable,
The potential of the termination voltage VT and the potentials of the corresponding signal lines B0 to Bi become substantially the same, and the termination resistors RT1 and RT
The termination current IT that flows through 2 and the like becomes almost zero except for the transition period of the transmitted digital signal, as illustrated in FIG. As a result, the power supply voltage VDD and the ground potential VSS, which are operating power supplies, can be used as the termination voltage VT as they are, so that the cost of the computer including the IO bus IOBUS can be reduced and the IO bus IOBU can be achieved.
It is possible to significantly reduce the power consumption of the S, and to improve the performance and size of the computer.
【００２５】なお、ＩＯバスＩＯＢＵＳを構成する信号
線Ｂ０〜Ｂｉは、前述のように、ロウレベルのディジタ
ル信号が伝達された直後、インタフェースコントローラ
ＩＦＣならびに入出力装置ＩＯＤＡ〜ＩＯＤＣの対応す
るバスドライバによってハイレベルにプリセットされる
が、このことは、共通のＩＯバスＩＯＢＵＳに複数のバ
スドライバを結合し、有効なディジタル信号が伝達され
ない定常時におけるＩＯバスＩＯＢＵＳの消費電流を削
減する上で必須条件となる。As described above, the signal lines B0 to Bi forming the IO bus IOBUS are driven high by the interface controller IFC and the corresponding bus drivers of the input / output devices IODA to IODC immediately after the low level digital signal is transmitted. Although it is preset to a level, this is an indispensable condition for coupling a plurality of bus drivers to a common IO bus IOBUS and reducing the current consumption of the IO bus IOBUS in a steady state where a valid digital signal is not transmitted. .
【００２６】図５には、図２のＩＯバスＩＯＢＵＳに接
続される単位終端回路及びバスドライバの第２実施例の
回路図が示されている。同図をもとに、単位終端回路及
びバスドライバの第２実施例の概要とその特徴について
説明する。なお、この実施例の単位終端回路及びバスド
ライバは、前記図３の実施例を基本的に踏襲するもので
あるため、これと異なる部分についてのみ説明を追加す
る。FIG. 5 shows a circuit diagram of a second embodiment of the unit termination circuit and the bus driver connected to the IO bus IOBUS shown in FIG. The outline and characteristics of the second embodiment of the unit termination circuit and the bus driver will be described with reference to FIG. Since the unit termination circuit and the bus driver of this embodiment basically follow the embodiment of FIG. 3, only the parts different from this will be described.
【００２７】図５において、この実施例のインタフェー
スコントローラＩＦＣならびに入出力装置ＩＯＤＡ〜Ｉ
ＯＤＣを構成するバスドライバＤＦ０〜ＤＦｉならびに
ＤＡ０〜ＤＡｉないしＤＣ０〜ＤＣｉは、バスドライバ
ＤＦ０に代表して示されるように、電源電圧ＶＣＣとＩ
ＯバスＩＯＢＵＳの対応する信号線Ｂ０との間に設けら
れるＮチャンネル型のプリセットＭＯＳＦＥＴＮ６と、
信号線Ｂ０と接地電位ＶＳＳとの間に設けられるＮチャ
ンネル型の駆動ＭＯＳＦＥＴＮ２とをそれぞれ含む。こ
のうち、プリセットＭＯＳＦＥＴＮ２のゲートには、ナ
ンドゲートＮＡＧ１の出力信号のインバータＶ６による
反転信号が供給され、駆動ＭＯＳＦＥＴＮ２のゲートに
は、インバータＶ４の出力信号が供給される。インバー
タＶ４の入力端子には、インバータＶ３の出力信号つま
り対応する出力データＯＤＦ０の反転信号が供給され
る。また、ナンドゲートＮＡＧ１の一方の入力端子に
は、インバータＶ３の出力信号が供給され、その他方の
入力端子には、インバータＶ３の出力信号の遅延回路Ｄ
Ｌによる反転遅延信号が供給される。In FIG. 5, the interface controller IFC and the input / output devices IODA-I of this embodiment are shown.
As represented by the bus driver DF0, the bus drivers DF0 to DFi and DA0 to DAi to DC0 to DCi that constitute the ODC have power supply voltages VCC and I.
An N-channel type preset MOSFET N6 provided between the corresponding signal line B0 of the O bus IOBUS,
Each includes an N-channel drive MOSFET N2 provided between the signal line B0 and the ground potential VSS. Of these, the gate of the preset MOSFET N2 is supplied with the inverted signal of the output signal of the NAND gate NAG1 by the inverter V6, and the gate of the drive MOSFET N2 is supplied with the output signal of the inverter V4. The input signal of the inverter V4 is supplied with the output signal of the inverter V3, that is, the inverted signal of the corresponding output data ODF0. The output signal of the inverter V3 is supplied to one input terminal of the NAND gate NAG1, and the delay circuit D of the output signal of the inverter V3 is supplied to the other input terminal.
An inverted delay signal by L is supplied.
【００２８】一方、終端回路ＴＲＭＡ及びＴＲＭＢを構
成する単位終端回路ＵＴＡ０〜ＵＴＡｉならびにＵＴＢ
０〜ＵＴＢｉは、単位終端回路ＵＴＡ０に代表して示さ
れるように、終端電圧供給点ＶＴとＩＯバスＩＯＢＵＳ
の対応する信号線Ｂ０との間に設けられる終端抵抗ＲＴ
１をそれぞれ含み、さらにその入力端子が信号線Ｂ０に
結合されるインバータＶ１と、Ｎチャンネル型の一対の
スイッチＭＯＳＦＥＴＮ５（第１のスイッチＭＯＳＦＥ
Ｔ）及びＮ１（第２のスイッチＭＯＳＦＥＴ）とをそれ
ぞれ含む。このうち、スイッチＭＯＳＦＥＴＮ１のゲー
トには、インバータＶ１の出力信号が供給され、スイッ
チＭＯＳＦＥＴＮ５のゲートには、そのインバータＶ５
による反転信号が供給される。On the other hand, the unit termination circuits UTA0 to UTAi and UTB which form the termination circuits TRMA and TRMB.
0 to UTBi are, as represented by the unit termination circuit UTA0, represented by the termination voltage supply point VT and the IO bus IOBUS.
Of the terminating resistor RT provided between the corresponding signal line B0
1 and a pair of N-channel type switch MOSFETs N5 (first switch MOSFE) having an inverter V1 whose input terminal is coupled to the signal line B0.
T) and N1 (second switch MOSFET), respectively. Of these, the output signal of the inverter V1 is supplied to the gate of the switch MOSFET N1, and the inverter V5 is supplied to the gate of the switch MOSFET N5.
The inverted signal is supplied.
【００２９】出力データＯＤＦ０がロウレベルとされる
とき、対応するバスドライバＤＦ０では、駆動ＭＯＳＦ
ＥＴＮ２がオフ状態とされ、プリセットＭＯＳＦＥＴＮ
６もオフ状態とされる。このため、ＩＯバスＩＯＢＵＳ
の対応する信号線Ｂ０は、後述するプリセットレベルを
保持する。このとき、終端回路ＴＲＭＡ及びＴＲＭＢの
対応する単位終端回路ＵＴＡ０及びＵＴＢ０では、イン
バータＶ１の出力信号が接地電位ＶＳＳのようなロウレ
ベルとされることでスイッチＭＯＳＦＥＴＮ１がオフ状
態となり、インバータＶ５の出力信号のハイレベルを受
けてスイッチＭＯＳＦＥＴＮ５がオン状態となる。この
結果、各終端電圧供給点における終端電圧ＶＴの電位
は、電源電圧ＶＤＤよりもスイッチＭＯＳＦＥＴＮ５の
しきい値電圧分だけ低いプリセットレベルとなる。ま
た、入出力装置ＩＯＤＣでは、バスレシーバＲＣ０の出
力信号すなわち入力データＩＤＣ０が、信号線Ｂ０のプ
リセットレベルを受けて接地電位ＶＳＳのようなロウレ
ベルとされる。When the output data ODF0 is at a low level, the corresponding bus driver DF0 has a drive MOSF.
ETN2 is turned off and preset MOSFET N
6 is also turned off. Therefore, IO bus IOBUS
The corresponding signal line B0 of holds the preset level described later. At this time, in the corresponding unit termination circuits UTA0 and UTB0 of the termination circuits TRMA and TRMB, the output signal of the inverter V1 is set to a low level such as the ground potential VSS, so that the switch MOSFET N1 is turned off and the output signal of the inverter V5 Upon receiving the high level, the switch MOSFET N5 is turned on. As a result, the potential of the termination voltage VT at each termination voltage supply point becomes a preset level lower than the power supply voltage VDD by the threshold voltage of the switch MOSFET N5. Further, in the input / output device IODC, the output signal of the bus receiver RC0, that is, the input data IDC0 receives the preset level of the signal line B0 and is set to the low level such as the ground potential VSS.
【００３０】次に、出力データＯＤＦ０がハイレベルと
されると、対応するバスドライバＤＦ０では、駆動ＭＯ
ＳＦＥＴＮ２がオン状態となり、プリセットＭＯＳＦＥ
ＴＮ６はオフ状態のままとされる。このため、ＩＯバス
ＩＯＢＵＳの対応する信号線Ｂ０は、駆動ＭＯＳＦＥＴ
Ｎ２を介して接地電位ＶＳＳのようなロウレベルとさ
れ、この信号線Ｂ０のロウレベルを受けて入出力装置Ｉ
ＯＤＣの対応するバスレシーバＲＣ０の出力信号つまり
入力データＩＤＣ０がハイレベルに変化する。このと
き、終端回路ＴＲＭＡ及びＴＲＭＢの対応する単位終端
回路ＵＴＡ０及びＵＴＢ０では、インバータＶ１の出力
信号がハイレベルとされるためにスイッチＭＯＳＦＥＴ
Ｎ１がオン状態となり、インバータＶ５の出力信号のロ
ウレベルを受けてスイッチＭＯＳＦＥＴＮ５がオフ状態
となる。この結果、各終端電圧供給点における終端電圧
ＶＴの電位は、接地電位ＶＳＳとされる。Next, when the output data ODF0 is set to the high level, the corresponding bus driver DF0 drives the drive MO.
SFETN2 is turned on and preset MOSFE
TN6 remains in the off state. Therefore, the corresponding signal line B0 of the IO bus IOBUS is connected to the drive MOSFET.
It is set to a low level like the ground potential VSS via N2 and receives the low level of the signal line B0 to input / output device I
The output signal of the bus receiver RC0 corresponding to the ODC, that is, the input data IDC0 changes to the high level. At this time, in the corresponding unit termination circuits UTA0 and UTB0 of the termination circuits TRMA and TRMB, since the output signal of the inverter V1 is set to the high level, the switch MOSFET
N1 is turned on, and the switch MOSFET N5 is turned off in response to the low level of the output signal of the inverter V5. As a result, the potential of the termination voltage VT at each termination voltage supply point becomes the ground potential VSS.
【００３１】一方、出力データＯＤＦ０がハイレベルか
らロウレベルに戻されると、対応するバスドライバＤＦ
０では、駆動ＭＯＳＦＥＴＮ２がオフ状態となり、代わ
ってプリセットＭＯＳＦＥＴＮ６が所定期間ｔｄだけ一
時的にオン状態となる。このため、ＩＯバスＩＯＢＵＳ
の対応する信号線Ｂ０は、プリセットＭＯＳＦＥＴＮ６
を介してプリセットされ、電源電圧ＶＤＤよりプリセッ
トＭＯＳＦＥＴＮ６のしきい値電圧分だけ低いプリセッ
トレベルとされる。これにより、入出力装置ＩＯＤＣで
は、対応するバスレシーバＲＣ０の出力信号つまり入力
データＩＤＣ０が信号線Ｂ０のプリセットレベルを受け
てロウレベルに戻される。また、終端回路ＴＲＭＡ及び
ＴＲＭＢの対応する単位終端回路ＵＴＡ０及びＵＴＢ０
では、インバータＶ１の出力信号がロウレベルとされる
ためにスイッチＭＯＳＦＥＴＮ１がオフ状態となり、代
わってインバータＶ５の出力信号のハイレベルを受けて
スイッチＭＯＳＦＥＴＮ５がオン状態となる。この結
果、各終端電圧供給点における終端電圧ＶＴの電位はプ
リセットレベルに保持され、次に信号線Ｂ０がいずれか
のバスドライバによってロウレベルとされるまでラッチ
状態となる。On the other hand, when the output data ODF0 is returned from the high level to the low level, the corresponding bus driver DF
At 0, the drive MOSFET N2 is turned off, and instead the preset MOSFET N6 is temporarily turned on for a predetermined period td. Therefore, IO bus IOBUS
Corresponding signal line B0 is a preset MOSFET N6
Is preset via the power supply voltage VDD by a threshold voltage of the preset MOSFET N6. As a result, in the input / output device IODC, the output signal of the corresponding bus receiver RC0, that is, the input data IDC0 receives the preset level of the signal line B0 and is returned to the low level. Further, the corresponding unit termination circuits UTA0 and UTB0 of the termination circuits TRMA and TRMB are also provided.
Then, since the output signal of the inverter V1 is at low level, the switch MOSFET N1 is turned off, and instead, the switch MOSFET N5 is turned on in response to the high level of the output signal of the inverter V5. As a result, the potential of the termination voltage VT at each termination voltage supply point is held at the preset level, and the signal line B0 is in the latched state until it is set to the low level by any bus driver.
【００３２】以上のように、この実施例では、ＩＯバス
ＩＯＢＵＳを構成する信号線Ｂ０〜Ｂｉのプリセットレ
ベルが、電源電圧ＶＤＤよりプリセットＭＯＳＦＥＴＮ
６及びスイッチＭＯＳＦＥＴＮ５のしきい値電圧分だけ
低くされるため、相応して信号線Ｂ０〜Ｂｉの信号振幅
が圧縮される。この結果、前記図３の実施例と同様な効
果を得ることができるとともに、信号振幅が圧縮された
分、信号線Ｂ０〜Ｂｉにおけるレベル反転動作が高速化
され、ＩＯバスＩＯＢＵＳひいてはコンピュータの高速
化を推進することができるものとなる。As described above, in this embodiment, the preset level of the signal lines B0 to Bi forming the IO bus IOBUS is higher than that of the power supply voltage VDD by the preset MOSFET N.
6 and the threshold voltage of the switch MOSFET N5, the signal amplitudes of the signal lines B0 to Bi are compressed accordingly. As a result, the same effect as that of the embodiment shown in FIG. 3 can be obtained, and the level inversion operation in the signal lines B0 to Bi is speeded up because the signal amplitude is compressed, and the IO bus IOBUS and thus the computer are speeded up. Will be able to promote.
【００３３】図６には、図２のＩＯバスＩＯＢＵＳに接
続される単位終端回路の第３実施例の回路図が示され、
図７には、図６の単位終端回路にレベル識別回路として
含まれるインバータＶ１の一実施例の入出力特性図が示
されている。これらの図をもとに、単位終端回路の第３
実施例の概要とその特徴について説明する。なお、この
実施例の単位終端回路は、前記図３の実施例を基本的に
踏襲するものであるため、これと異なる部分についての
み説明を追加する。FIG. 6 is a circuit diagram of a third embodiment of the unit termination circuit connected to the IO bus IOBUS shown in FIG.
FIG. 7 shows an input / output characteristic diagram of an embodiment of the inverter V1 included as a level identification circuit in the unit termination circuit of FIG. Based on these figures, the third of the unit termination circuit
The outline of the embodiment and its features will be described. Since the unit termination circuit of this embodiment basically follows the embodiment of FIG. 3, only the parts different from this will be described.
【００３４】図６において、この実施例の終端回路ＴＲ
ＭＡ及びＴＲＭＢを構成する単位終端回路ＵＴＡ０〜Ｕ
ＴＡｉならびにＵＴＢ０〜ＵＴＢｉは、単位終端回路Ｕ
ＴＡ０に代表されるように、終端電圧供給点ＶＴとＩＯ
バスＩＯＢＵＳの対応する信号線Ｂ０との間に設けられ
る終端抵抗ＲＴ１をそれぞれ含み、さらにＰチャンネル
ＭＯＳＦＥＴＰ３及びＮチャンネルＭＯＳＦＥＴＮ３か
らなりその入力端子が信号線Ｂ０に結合されるインバー
タＶ１と、一対のスイッチＭＯＳＦＥＴＰ１及びＮ１か
らなりその入力端子がインバータＶ１の出力端子に結合
されるインバータＶ２とをそれぞれ含む。スイッチＭＯ
ＳＦＥＴＰ１及びＮ１からなるインバータＶ２の入力端
子は、インバータＶ１の入力端子に共通結合され、その
出力端子は、対応する終端電圧供給点ＶＴに結合され
る。In FIG. 6, the termination circuit TR of this embodiment is shown.
Unit termination circuits UTA0 to UTA that form MA and TRMB
TAi and UTB0 to UTBi are unit termination circuits U
As represented by TA0, termination voltage supply points VT and IO
An inverter V1 which includes a terminating resistor RT1 provided between the bus IOBUS and a corresponding signal line B0, and further includes a P-channel MOSFET P3 and an N-channel MOSFET N3 whose input terminals are coupled to the signal line B0, and a pair of switch MOSFETs P1. And N1 each having an input terminal coupled to the output terminal of the inverter V1 and an inverter V2. Switch MO
The input terminal of the inverter V2 consisting of SFETs P1 and N1 is commonly coupled to the input terminal of the inverter V1 and its output terminal is coupled to the corresponding termination voltage supply point VT.
【００３５】この実施例において、単位終端回路ＵＴＡ
０は、さらに、ＰチャンネルＭＯＳＦＥＴＰ４及びＮチ
ャンネルＭＯＳＦＥＴＮ４からなり、その入力端子が対
応する終端電圧供給点ＶＴに結合されその出力端子がイ
ンバータＶ１の出力端子に共通結合されるもう１個のイ
ンバータＶ７を含む。このインバータＶ７を構成するＰ
チャンネルＭＯＳＦＥＴＰ４は、終端電圧供給点ＶＴが
ロウレベルとされるとき選択的にオン状態とされ、Ｎチ
ャンネルＭＯＳＦＥＴＮ４は、終端電圧供給点ＶＴがハ
イレベルとされるとき選択的にオン状態とされる。In this embodiment, the unit termination circuit UTA
0 further comprises another inverter V7, which comprises a P-channel MOSFET P4 and an N-channel MOSFET N4, the input terminal of which is coupled to the corresponding termination voltage supply point VT and the output terminal of which is commonly coupled to the output terminal of the inverter V1. Including. P which constitutes this inverter V7
The channel MOSFET P4 is selectively turned on when the terminal voltage supply point VT is at low level, and the N-channel MOSFET N4 is selectively turned on when the terminal voltage supply point VT is at high level.
【００３６】ＩＯバスＩＯＢＵＳの対応する信号線Ｂ０
がプリセット状態つまり電源電圧ＶＤＤのようなハイレ
ベルとされるとき、終端回路ＴＲＭＡ及びＴＲＭＢの対
応する単位終端回路ＵＴＡ０及びＵＴＢ０では、インバ
ータＶ１の出力信号が接地電位ＶＳＳのようなロウレベ
ルとされるため、スイッチＭＯＳＦＥＴＰ１がオン状態
となり、スイッチＭＯＳＦＥＴＮ１はオフ状態となる。
このため、各終端電圧供給点における終端電圧ＶＴの電
位は、信号線Ｂ０の電位にほぼ等しい電源電圧ＶＤＤと
される。このとき、インバータＶ７を構成するＭＯＳＦ
ＥＴＮ４は、インバータＶ１を構成するＭＯＳＦＥＴＮ
３とともにオン状態となり、これによってレベル識別回
路となるインバータＶ１の出力端子と接地電位ＶＳＳと
の間のコンダクタンスが選択的に大きくされる。Corresponding signal line B0 of IO bus IOBUS
Is set to a preset level, that is, a high level such as the power supply voltage VDD, the output signals of the inverter V1 are set to a low level such as the ground potential VSS in the corresponding unit termination circuits UTA0 and UTB0 of the termination circuits TRMA and TRMB. The switch MOSFET P1 is turned on and the switch MOSFET N1 is turned off.
Therefore, the potential of the termination voltage VT at each termination voltage supply point is set to the power supply voltage VDD that is substantially equal to the potential of the signal line B0. At this time, the MOSF forming the inverter V7
ETN4 is a MOSFET N that constitutes the inverter V1
3, the transistor is turned on, and the conductance between the output terminal of the inverter V1 serving as the level identification circuit and the ground potential VSS is selectively increased.
【００３７】次に、ＩＯバスＩＯＢＵＳの対応する信号
線Ｂ０に接地電位ＶＳＳのようなロウレベルのディジタ
ル信号が出力されると、終端回路ＴＲＭＡ及びＴＲＭＢ
の対応する単位終端回路ＵＴＡ０及びＵＴＢ０では、イ
ンバータＶ１の出力信号がハイレベルに変化しようとす
る。ところが、前述のように、インバータＶ１の出力端
子及び接地電位ＶＳＳ間のコンダクタンスは選択的に大
きくされているため、レベル識別回路としてのインバー
タＶ１の入力ロウレベル判定レベルＶILは、図７に示さ
れるように、図３の実施例におけるインバータＶ１の論
理スレッシホルドレベルＶLTつまり＋２．５Ｖよりも低
くなり、その出力信号は、信号線Ｂ０の電位がこの入力
ロウレベル判定レベルＶILより低くなった時点でハイレ
ベルに反転する。この結果、インバータＶ１の出力信号
のハイレベルを受けてスイッチＭＯＳＦＥＴＰ１がオフ
状態となり、スイッチＭＯＳＦＥＴＮ１がオン状態とな
って、終端電圧供給点における終端電圧ＶＴの電位は接
地電位ＶＳＳとされる。このとき、インバータＶ７を構
成するＭＯＳＦＥＴＰ４は、インバータＶ１を構成する
ＭＯＳＦＥＴＰ３とともにオン状態となるため、電源電
圧ＶＤＤとインバータＶ１の出力端子との間のコンダク
タンスが選択的に大きくされる。Next, when a low level digital signal such as the ground potential VSS is output to the corresponding signal line B0 of the IO bus IOBUS, the termination circuits TRMA and TRMB.
In the corresponding unit termination circuits UTA0 and UTB0, the output signal of the inverter V1 tends to change to the high level. However, as described above, since the conductance between the output terminal of the inverter V1 and the ground potential VSS is selectively increased, the input low level judgment level V IL of the inverter V1 as the level identification circuit is shown in FIG. As described above, the voltage becomes lower than the logical threshold level V LT of the inverter V1 in the embodiment of FIG. 3, that is, +2.5 V, and the output signal thereof has the potential of the signal line B0 lower than this input low level determination level V IL . Inverts to high level at that point. As a result, the switch MOSFET P1 is turned off in response to the high level of the output signal of the inverter V1, the switch MOSFET N1 is turned on, and the potential of the termination voltage VT at the termination voltage supply point is set to the ground potential VSS. At this time, the MOSFET P4 forming the inverter V7 is turned on together with the MOSFET P3 forming the inverter V1, so that the conductance between the power supply voltage VDD and the output terminal of the inverter V1 is selectively increased.
【００３８】一方、ＩＯバスＩＯＢＵＳの対応する信号
線Ｂ０が対応するバスドライバによって電源電圧ＶＤＤ
のようなハイレベルにプリセットされると、終端回路Ｔ
ＲＭＡ及びＴＲＭＢの対応する単位終端回路ＵＴＡ０及
びＵＴＢ０では、インバータＶ１の出力信号がロウレベ
ルに変化しようとする。ところが、このとき、電源電圧
ＶＤＤとインバータＶ１の出力端子との間のコンダクタ
ンスは選択的に大きくされているため、レベル識別回路
としてのインバータＶ１の入力ハイレベル判定レベルＶ
HLは、図７に示されるように、図３の実施例におけるイ
ンバータＶ１の論理スレッシホルドレベルＶLTよりも高
くなり、その出力信号は信号線Ｂ０の電位がこの入力ハ
イレベル判定レベルＶHLを超えた時点でロウレベルに反
転する。これにより、スイッチＭＯＳＦＥＴＮ１がオフ
状態となり、スイッチＭＯＳＦＥＴＰ１がオン状態とな
って、終端電圧供給点における終端電圧ＶＴの電位がプ
リセットレベルつまり電源電圧ＶＤＤに保持される。On the other hand, the signal line B0 corresponding to the IO bus IOBUS is supplied with the power supply voltage VDD by the corresponding bus driver.
When it is preset to a high level like
In the corresponding unit termination circuits UTA0 and UTB0 of RMA and TRMB, the output signal of the inverter V1 tends to change to the low level. However, at this time, since the conductance between the power supply voltage VDD and the output terminal of the inverter V1 is selectively increased, the input high level determination level V of the inverter V1 as the level identification circuit is set.
As shown in FIG. 7, HL becomes higher than the logic threshold level V LT of the inverter V1 in the embodiment of FIG. 3, and its output signal is the input high level judgment level V HL of the potential of the signal line B0. When it exceeds, it is inverted to low level. As a result, the switch MOSFET N1 is turned off, the switch MOSFET P1 is turned on, and the potential of the termination voltage VT at the termination voltage supply point is held at the preset level, that is, the power supply voltage VDD.
【００３９】以上のように、この実施例では、各単位終
端回路にＭＯＳＦＥＴＰ４及びＮ４からなるインバータ
Ｖ７が設けられることで、レベル識別回路としてのイン
バータＶ１は、インバータＶ７とともにいわゆるシュミ
ット回路を構成し、ヒステリシスな識別特性を持つもの
とされる。したがって、ＩＯバスＩＯＢＵＳを構成する
信号線Ｂ０〜Ｂｉに比較的大きなノイズが重畳された場
合でも、インバータＶ１によるレベル識別動作は安定化
され、これによってＩＯバスＩＯＢＵＳとしてのノイズ
マージンを高めることができるものである。As described above, in this embodiment, since the inverter V7 including the MOSFETs P4 and N4 is provided in each unit termination circuit, the inverter V1 as the level identification circuit constitutes a so-called Schmitt circuit together with the inverter V7. It is assumed to have a hysteretic discrimination characteristic. Therefore, even if a relatively large noise is superimposed on the signal lines B0 to Bi forming the IO bus IOBUS, the level identification operation by the inverter V1 is stabilized, whereby the noise margin as the IO bus IOBUS can be increased. It is a thing.
【００４０】以上の本実施例に示されるように、この発
明をＴＴＬレベルのディジタル信号を伝達するコンピュ
ータのＩＯバス等に適用することで、次のような作用効
果を得ることができる。すなわち、 （１）ＴＴＬレベルのディジタル信号を伝達するバスを
含むコンピュータ等において、終端抵抗に供給される終
端電圧の電位を、対応する信号線の電位に応じて選択的
に変化させ、例えば対応する信号線の電位がハイレベル
とされるとき回路の電源電圧とし、対応する信号線の電
位がロウレベルとされるとき回路の接地電位とすること
で、終端電圧として動作電源となる回路の電源電圧及び
接地電位をそのまま用いることができるともに、バスの
対応する信号線の電位がハイレベル又はロウレベルに固
定される場合でも、終端抵抗に流される終端電流の値を
ほぼゼロに削減することができるという効果が得られ
る。 （２）上記（１）項により、バスを含むコンピュータ等
の低コスト化を図り、その高性能化・小型化を推進でき
るという効果が得られる。By applying the present invention to the IO bus or the like of a computer transmitting a TTL level digital signal as shown in the above embodiment, the following operational effects can be obtained. That is, (1) In a computer or the like including a bus that transmits a TTL level digital signal, the potential of the termination voltage supplied to the termination resistor is selectively changed according to the potential of the corresponding signal line, and for example, the corresponding By setting the power supply voltage of the circuit when the potential of the signal line is at the high level and the ground potential of the circuit when the potential of the corresponding signal line is at the low level, the power supply voltage of the circuit that becomes the operation power supply as the termination voltage and The ground potential can be used as it is, and even if the potential of the corresponding signal line of the bus is fixed at high level or low level, the value of the termination current flowing through the termination resistor can be reduced to almost zero. Is obtained. (2) According to the above item (1), the cost of a computer including a bus can be reduced, and the performance and size of the computer can be promoted.
【００４１】（３）上記（１）項及び（２）項におい
て、バスに接続されるバスドライバのそれぞれに、ロウ
レベルのディジタル信号を出力した直後に一時的にバス
の対応する信号線をハイレベルにプリセットする機能を
持たせることで、バスに複数のバスドライバを接続でき
るとともに、バスのレベル安定時における消費電流を削
減することができるという効果が得られる。 （４）上記（１）項〜（３）項において、バスドライバ
のプリセット用ＭＯＳＦＥＴならびに単位終端回路のハ
イレベル出力用のスイッチＭＯＳＦＥＴをＮチャンネル
ＭＯＳＦＥＴにより構成することで、バスを構成する信
号線の振幅をＮチャンネルＭＯＳＦＥＴのしきい値電圧
分だけ圧縮し、相応してバスにおけるレベル反転速度を
高速化することができるという効果が得られる。 （５）上記（１）項〜（４）項において、単位終端回路
のレベル識別回路にヒステリシスな識別特性を持たせる
ことで、そのレベル識別動作を安定化し、バスのノイズ
マージンを高めることができるという効果が得られる。(3) In the above items (1) and (2), the corresponding signal line of the bus is temporarily set to the high level immediately after the low level digital signal is output to each of the bus drivers connected to the bus. By providing a preset function to the bus, it is possible to connect a plurality of bus drivers to the bus and to reduce current consumption when the bus level is stable. (4) In the above items (1) to (3), by configuring the preset MOSFET of the bus driver and the switch MOSFET for high-level output of the unit termination circuit by N-channel MOSFETs, the signal line of the bus The effect is that the amplitude is compressed by the threshold voltage of the N-channel MOSFET, and the level inversion speed in the bus can be correspondingly increased. (5) In the above items (1) to (4), by providing the level identification circuit of the unit termination circuit with a hysteresis identification characteristic, the level identification operation can be stabilized and the noise margin of the bus can be increased. The effect is obtained.
【００４２】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、コンピュータのシステム構成はこの
実施例による制約を受けないし、各バスの種別も任意に
組み合わせることができる。図２において、ＩＯバスＩ
ＯＢＵＳは、必要に応じて３個所以上で終端することが
できるし、終端回路ＴＲＭＡは、例えばインタフェース
コントローラＩＦＣ内に設置してもよい。ＩＯバスＩＯ
ＢＵＳにおけるディジタル信号のレベルは、ＴＴＬレベ
ルに限定されないし、そのプリセットレベルも、単位終
端回路及びバスドライバの構成に応じて変えることがで
きる。図３，図５及び図６において、単位終端回路及び
バスドライバの具体的な回路構成は、これらの実施例に
よる制約を受けないし、電源電圧の極性及び絶対値なら
びにＭＯＳＦＥＴの導電型等は、種々の実施形態を採り
うる。Although the invention made by the present inventor has been specifically described based on the embodiments, the invention is not limited to the above embodiments, and various modifications can be made without departing from the scope of the invention. Needless to say. For example, in FIG. 1, the system configuration of the computer is not restricted by this embodiment, and the types of buses can be arbitrarily combined. In FIG. 2, IO bus I
The OBUS can be terminated at three or more places as necessary, and the termination circuit TRMA may be installed in the interface controller IFC, for example. IO bus IO
The level of the digital signal in the BUS is not limited to the TTL level, and its preset level can be changed according to the configurations of the unit termination circuit and the bus driver. 3, 5 and 6, the specific circuit configurations of the unit termination circuit and the bus driver are not restricted by these embodiments, and the polarity and absolute value of the power supply voltage and the conductivity type of the MOSFET are various. The embodiment of can be adopted.
【００４３】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるコン
ピュータのＩＯバスに適用した場合について説明した
が、それに限定されるものではなく、例えば、コンピュ
ータの各種バスや同様なバスを備える各種のディジタル
システム等にも適用できる。この発明は、少なくとも複
数の装置間でディジタル信号を伝達しかつ終端を要する
バスならびにこのようなバスを含むシステムひいてはそ
の信号伝送方式として広く適用できる。In the above description, the case where the invention made by the present inventor is mainly applied to the IO bus of a computer which is a field of application which is the background of the invention has been described. However, the invention is not limited to this. It can also be applied to various types of buses and various digital systems having similar buses. INDUSTRIAL APPLICABILITY The present invention can be widely applied as a bus for transmitting digital signals between at least a plurality of devices and requiring termination, a system including such a bus, and a signal transmission system thereof.
【００４４】[0044]
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、ＴＴＬレベルのディジタル
信号を伝達するバスを含むコンピュータ等において、終
端抵抗に供給される終端電圧の電位を、対応する信号線
の電位に応じて選択的に変化させ、例えば対応する信号
線の電位がハイレベルとされるとき回路の電源電圧と
し、信号線の電位がロウレベルとされるとき回路の接地
電位とすることで、終端電圧として動作電源となる回路
の電源電圧及び接地電位をそのまま利用できるともに、
バスの対応する信号線の電位がハイレベル又はロウレベ
ルに固定される場合でも、終端抵抗に流される終端電流
の値をほぼゼロに削減できる。この結果、バスを含むコ
ンピュータ等の低コスト化を図り、その高性能化・小型
化を推進することができる。The effects obtained by the typical ones of the inventions disclosed in the present application will be briefly described as follows. That is, in a computer or the like including a bus that transmits a TTL-level digital signal, the potential of the termination voltage supplied to the termination resistor is selectively changed according to the potential of the corresponding signal line, and the potential of the corresponding signal line is changed, for example. By using the power supply voltage of the circuit when the potential is high level and the ground potential of the circuit when the potential of the signal line is low level, the power supply voltage and the ground potential of the circuit that becomes the operation power supply are used as the termination voltage as they are. While you can
Even when the potential of the corresponding signal line of the bus is fixed to the high level or the low level, the value of the termination current flowing through the termination resistor can be reduced to almost zero. As a result, it is possible to reduce the cost of a computer including a bus and to promote its performance and size reduction.
【図１】この発明が適用された信号伝送方式を採るコン
ピュータの一実施例を示すシステム構成図である。FIG. 1 is a system configuration diagram showing an embodiment of a computer adopting a signal transmission system to which the present invention is applied.
【図２】図１のコンピュータのＩＯバスの一実施例を示
す接続図である。FIG. 2 is a connection diagram showing an embodiment of an IO bus of the computer shown in FIG.
【図３】図２のＩＯバスに接続される単位終端回路及び
バスドライバの第１実施例を示す回路図である。FIG. 3 is a circuit diagram showing a first embodiment of a unit termination circuit and a bus driver connected to the IO bus of FIG.
【図４】図２のＩＯバスの一実施例を示す信号波形図で
ある。FIG. 4 is a signal waveform diagram showing an embodiment of the IO bus of FIG.
【図５】図２のＩＯバスに接続される単位終端回路及び
バスドライバの第２実施例を示す回路図である。5 is a circuit diagram showing a second embodiment of a unit termination circuit and a bus driver connected to the IO bus of FIG.
【図６】図２のＩＯバスに接続される単位終端回路の第
３実施例を示す回路図である。FIG. 6 is a circuit diagram showing a third embodiment of a unit termination circuit connected to the IO bus of FIG.
【図７】図６の単位終端回路にレベル識別回路として含
まれるインバータの一実施例を示す入出力特性図であ
る。FIG. 7 is an input / output characteristic diagram showing an embodiment of an inverter included in the unit termination circuit of FIG. 6 as a level identification circuit.
【図８】従来の双方向バスの一例を示す接続図である。FIG. 8 is a connection diagram showing an example of a conventional bidirectional bus.
【図９】図８の双方向バスの一例を示す信号波形図であ
る。9 is a signal waveform diagram showing an example of the bidirectional bus of FIG.
ＣＰＵ・・・中央処理装置、ＳＢＵＳ・・・システムバ
ス、ＩＦＣ・・・インタフェースコントローラ、ＭＢＵ
Ｓ・・・メモリバス、ＭＭ・・メインメモリ、ＩＯＢＵ
Ｓ・・・ＩＯバス、ＩＯＤＡ〜ＩＯＤＣ・・・入出力装
置。Ｂ０〜Ｂｉ・・・ＩＯバス信号線、ＴＲＭＡ〜ＴＲ
ＭＢ・・・終端回路、ＵＴＡ０〜ＵＴＡｉ，ＵＴＢ０〜
ＵＴＢｉ・・・単位終端回路、ＤＦ０〜ＤＦｉ，ＤＡ０
〜ＤＡｉないしＤＣ０〜ＤＣｉ，Ｄ０・・バスドライ
バ、ＲＦ０〜ＲＦｉ，ＲＡ０〜ＲＡｉないしＲＣ０〜Ｒ
Ｃｉ，Ｒ０・・バスレシーバ。ＲＴ１〜ＲＴ５・・終端
抵抗、Ｐ１〜Ｐ４・・・ＰチャンネルＭＯＳＦＥＴ、Ｎ
１〜Ｎ７・・・ＮチャンネルＭＯＳＦＥＴ、Ｖ１〜Ｖ７
・・・インバータ、ＮＡＧ１・・・ナンド（ＮＡＮＤ）
ゲート、ＤＬ・・・遅延回路。CPU ... Central processing unit, SBUS ... System bus, IFC ... Interface controller, MBU
S ... Memory bus, MM ... Main memory, IOBU
S ... IO bus, IODA to IODC ... Input / output device. B0 to Bi ... IO bus signal lines, TRMA to TR
MB ... Termination circuit, UTA0 to UTAi, UTB0 to
UTBi ... Unit termination circuit, DF0 to DFi, DA0
~ DAi to DC0 to DCi, D0 ... Bus driver, RF0 to RFi, RA0 to RAi to RC0 to R
Ci, R0 ... Bus receiver. RT1 to RT5 ... Terminal resistance, P1 to P4 ... P-channel MOSFET, N
1-N7 ... N-channel MOSFET, V1-V7
・ ・ ・ Inverter, NAG1 ・ ・ ・ NAND
Gate, DL ... Delay circuit.
Claims (6)
する終端電圧供給点との間に所定の終端抵抗がそれぞれ
設けられかつ上記終端電圧供給点における終端電圧の電
位が対応する信号線の電位に応じて選択的に変化される
ことを特徴とする信号伝送方式。1. A potential of a signal line, wherein a predetermined terminating resistor is provided between each of the signal lines constituting the bus and a corresponding termination voltage supply point, and the potential of the termination voltage at the termination voltage supply point corresponds. A signal transmission method characterized in that it is selectively changed according to.
ル信号を伝達するものであって、上記終端電圧供給点に
おける終端電圧の電位は、対応する上記信号線の電位が
ハイレベルとされるとき第１の電源電圧とされ、対応す
る上記信号線の電位がロウレベルとされるとき第２の電
源電圧とされるものであることを特徴とする請求項１の
信号伝送方式。2. The signal line transmits a TTL level digital signal, and the potential of the termination voltage at the termination voltage supply point is the first when the potential of the corresponding signal line is high level. 2. The signal transmission system according to claim 1, wherein the signal transmission system has a first power supply voltage and a second power supply voltage when the potential of the corresponding signal line is at a low level.
達されない状態における電位は、上記ハイレベル又はロ
ウレベルにプリセットされるものであることを特徴とす
る請求項２の信号伝送方式。3. The signal transmission system according to claim 2, wherein the potential of the signal line in a state where an effective digital signal is not transmitted is preset to the high level or the low level.
は、対応する上記信号線と第２の電源電圧との間に設け
られるＮチャンネル型の駆動ＭＯＳＦＥＴと、第１の電
源電圧と対応する上記信号線との間に設けられ対応する
上記駆動ＭＯＳＦＥＴがオン状態とされた直後に所定期
間だけオン状態とされるＰチャンネル型のプリセットＭ
ＯＳＦＥＴとを含むものであり、上記信号線に結合され
る終端回路は、第１の電源電圧と対応する上記終端電圧
供給点との間に設けられ対応する上記信号線の電位がハ
イレベルとされるとき選択的にオン状態とされるＰチャ
ンネル型の第１のスイッチＭＯＳＦＥＴと、対応する上
記終端電圧供給点と第２の電源電圧との間に設けられ対
応する上記信号線の電位がロウレベルとされるとき選択
的にオン状態とされるＮチャンネル型の第２のスイッチ
ＭＯＳＦＥＴとを含むものであることを特徴とする請求
項３の信号伝送方式。4. The bus driver coupled to the signal line, the N-channel drive MOSFET provided between the corresponding signal line and the second power supply voltage, and the bus driver coupled to the first power supply voltage. A P-channel preset M that is turned on for a predetermined period immediately after the corresponding drive MOSFET provided between the signal line and the corresponding drive MOSFET is turned on.
An OSFET is included, and a termination circuit coupled to the signal line is provided between the first power supply voltage and the corresponding termination voltage supply point, and the potential of the corresponding signal line is set to a high level. When the P-channel type first switch MOSFET is selectively turned on when it is turned on, the potential of the corresponding signal line provided between the corresponding termination voltage supply point and the second power supply voltage is low level. 4. The signal transmission system according to claim 3, further comprising an N-channel type second switch MOSFET which is selectively turned on when being turned on.
は、対応する上記信号線と第２の電源電圧との間に設け
られるＮチャンネル型の駆動ＭＯＳＦＥＴと、第１の電
源電圧と対応する上記信号線との間に設けられ対応する
上記駆動ＭＯＳＦＥＴがオン状態とされた直後に所定期
間だけオン状態とされるＮチャンネル型のプリセットＭ
ＯＳＦＥＴとを含むものであり、上記信号線に結合され
る終端回路は、第１の電源電圧と対応する上記終端電圧
供給点との間に設けられ対応する上記信号線の電位がハ
イレベルとされるとき選択的にオン状態とされるＮチャ
ンネル型の第１のスイッチＭＯＳＦＥＴと、対応する上
記終端電圧供給点と第２の電源電圧との間に設けられ対
応する上記信号線の電位がロウレベルとされるとき選択
的にオン状態とされるＮチャンネル型の第２のスイッチ
ＭＯＳＦＥＴとを含むものであることを特徴とする請求
項３の信号伝送方式。5. The bus driver coupled to the signal line corresponds to the N-channel drive MOSFET provided between the corresponding signal line and the second power supply voltage, and the first power supply voltage. An N-channel type preset M that is turned on for a predetermined period immediately after the corresponding drive MOSFET provided between the signal line and the corresponding drive MOSFET is turned on.
An OSFET is included, and a termination circuit coupled to the signal line is provided between the first power supply voltage and the corresponding termination voltage supply point, and the potential of the corresponding signal line is set to a high level. And the potential of the corresponding signal line provided between the corresponding termination voltage supply point and the second power supply voltage is low level. 4. The signal transmission system according to claim 3, further comprising an N-channel type second switch MOSFET which is selectively turned on when being turned on.
電位を識別するために設けられかつヒステリシスな識別
特性を有するレベル識別回路を含むものであることを特
徴とする請求項４又は請求項５の信号伝送方式。6. The terminating circuit includes a level discriminating circuit provided for discriminating the potential of the corresponding signal line and having a hysteresis discriminating characteristic. Signal transmission method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5192067A JPH0720975A (en) | 1993-07-06 | 1993-07-06 | Signal transmission system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5192067A JPH0720975A (en) | 1993-07-06 | 1993-07-06 | Signal transmission system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0720975A true JPH0720975A (en) | 1995-01-24 |
Family
ID=16285081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5192067A Pending JPH0720975A (en) | 1993-07-06 | 1993-07-06 | Signal transmission system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0720975A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008072693A (en) * | 2006-06-28 | 2008-03-27 | Intel Corp | Termination for dynamic transmission line |
| JP2008529866A (en) * | 2005-01-13 | 2008-08-07 | ロティノア ゲゼルシャフト ミット ベシュレンクテル ハフツング | Motorized boat with control device |
| JP2010028196A (en) * | 2008-07-15 | 2010-02-04 | Hitachi Ulsi Systems Co Ltd | Serial communication method and bidirectional real communication system |
-
1993
- 1993-07-06 JP JP5192067A patent/JPH0720975A/en active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2008529866A (en) * | 2005-01-13 | 2008-08-07 | ロティノア ゲゼルシャフト ミット ベシュレンクテル ハフツング | Motorized boat with control device |
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| JP2008072693A (en) * | 2006-06-28 | 2008-03-27 | Intel Corp | Termination for dynamic transmission line |
| JP4712006B2 (en) * | 2006-06-28 | 2011-06-29 | インテル・コーポレーション | Equipment and systems |
| JP2010028196A (en) * | 2008-07-15 | 2010-02-04 | Hitachi Ulsi Systems Co Ltd | Serial communication method and bidirectional real communication system |
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