JPH0720973A - バス駆動回路 - Google Patents
バス駆動回路Info
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- JPH0720973A JPH0720973A JP5189332A JP18933293A JPH0720973A JP H0720973 A JPH0720973 A JP H0720973A JP 5189332 A JP5189332 A JP 5189332A JP 18933293 A JP18933293 A JP 18933293A JP H0720973 A JPH0720973 A JP H0720973A
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Abstract
(57)【要約】
【目的】 従来の方法では解決しきれなくなった問題を
解決でき、同時スイッチングビット数を制限できるよう
にする。 【構成】 送信側ではＤフリップフロップ２０がデータ
１０に１クロックの遅延をかける。オリジナルのデータ
１０と、１クロック後に出力されるデータ１２とは、Ex
clusive−ＯＲ論理回路２３によってビット毎の排他的
論理和がとられ、その結果が多数決回路Ａへ供給され
る。多数決回路Ａでは、全Ｎビット中、「１」のビット
数がＮ／２ビット以上のときにのみアナログ電圧比較器
２６の出力が「１」となる。従って、セレクタ２１で
は、各クロックの前後で反転したビット数の合計がＮ／
２以上になった場合にのみオリジナルデータに対して出
力端／Ｑからの反転されたデータ１５が出力される。ま
た、データ極性フラグ１６はデータ１５がデータ１０に
対して反転した場合にのみ「１」となる。一方、受信側
では上記データ極性フラグ１６に基づいてオリジナルデ
ータが復元される。
解決でき、同時スイッチングビット数を制限できるよう
にする。 【構成】 送信側ではＤフリップフロップ２０がデータ
１０に１クロックの遅延をかける。オリジナルのデータ
１０と、１クロック後に出力されるデータ１２とは、Ex
clusive−ＯＲ論理回路２３によってビット毎の排他的
論理和がとられ、その結果が多数決回路Ａへ供給され
る。多数決回路Ａでは、全Ｎビット中、「１」のビット
数がＮ／２ビット以上のときにのみアナログ電圧比較器
２６の出力が「１」となる。従って、セレクタ２１で
は、各クロックの前後で反転したビット数の合計がＮ／
２以上になった場合にのみオリジナルデータに対して出
力端／Ｑからの反転されたデータ１５が出力される。ま
た、データ極性フラグ１６はデータ１５がデータ１０に
対して反転した場合にのみ「１」となる。一方、受信側
では上記データ極性フラグ１６に基づいてオリジナルデ
ータが復元される。
Description
【０００１】
【産業上の利用分野】本発明は、例えば、コンピュータ
または通信の技術分野で用いられるマルチビットの同期
式バスを駆動するバス駆動回路に関する。
または通信の技術分野で用いられるマルチビットの同期
式バスを駆動するバス駆動回路に関する。
【０００２】
【従来の技術】ＬＳＩ等を用いた、動作周波数の高いマ
ルチビットの同期式バス駆動回路においては、特に、そ
の出力バッファがクロックに同期してバスを直接駆動す
る際に、１クロック前のデータに対して同時に反転する
ビット数が多くなると、ＬＳＩ内部回路の動作に影響を
及ぼすことがある。このため、同時スイッチングビット
数の制限という問題が起きてくる場合がある。そこで、
従来のバス駆動回路では、ＬＳＩ内部のＩ／Ｏセルの配
置を工夫したり、電源ラインを強化することで解決して
いた。
ルチビットの同期式バス駆動回路においては、特に、そ
の出力バッファがクロックに同期してバスを直接駆動す
る際に、１クロック前のデータに対して同時に反転する
ビット数が多くなると、ＬＳＩ内部回路の動作に影響を
及ぼすことがある。このため、同時スイッチングビット
数の制限という問題が起きてくる場合がある。そこで、
従来のバス駆動回路では、ＬＳＩ内部のＩ／Ｏセルの配
置を工夫したり、電源ラインを強化することで解決して
いた。
【０００３】
【発明を解決しようとする課題】ところで、上述したマ
ルチビットの同期式バス駆動回路においては、近年、Ｃ
ＰＵの高性能化や、バスのバンド幅の増大等に伴い、ビ
ット数が増大する傾向にある。このため、前述したＬＳ
Ｉ内部のＩ／Ｏセルの配置を工夫したり、電源ラインを
強化する方法だけでは、同時スイッチングビット数の制
限という問題を回避できないという問題が生じる。
ルチビットの同期式バス駆動回路においては、近年、Ｃ
ＰＵの高性能化や、バスのバンド幅の増大等に伴い、ビ
ット数が増大する傾向にある。このため、前述したＬＳ
Ｉ内部のＩ／Ｏセルの配置を工夫したり、電源ラインを
強化する方法だけでは、同時スイッチングビット数の制
限という問題を回避できないという問題が生じる。
【０００４】そこで本発明は、バスのビット数の増大に
よって、ＬＳＩ内部のＩ／Ｏセルの配置の工夫、電源ラ
インの強化等だけでは解決しきれなくなった問題を解決
でき、同時スイッチングビット数を制限できるバス駆動
回路を提供することを目的としている。
よって、ＬＳＩ内部のＩ／Ｏセルの配置の工夫、電源ラ
インの強化等だけでは解決しきれなくなった問題を解決
でき、同時スイッチングビット数を制限できるバス駆動
回路を提供することを目的としている。
【０００５】
【課題を解決するための手段】上記目的を達成するた
め、本発明によるバス駆動回路は、マルチビットの同期
式バス駆動回路において、バス上に１クロック前に送出
したデータと、次のクロックで送出するオリジナルデー
タとを比較し、クロックの前後で値の変化したビットの
数を判定する判定手段と、判定結果に基づいて、次のク
ロックでバス上に送出するオリジナルデータを一度に反
転して出力する反転手段と、バス上のデータがオリジナ
ルデータに対して反転していることを示すデータ極性フ
ラグを出力するフラグ出力手段と、受信側において、前
記極性フラグの値に応じて、受信データを反転して取込
む取込手段とを具備することを特徴としている。
め、本発明によるバス駆動回路は、マルチビットの同期
式バス駆動回路において、バス上に１クロック前に送出
したデータと、次のクロックで送出するオリジナルデー
タとを比較し、クロックの前後で値の変化したビットの
数を判定する判定手段と、判定結果に基づいて、次のク
ロックでバス上に送出するオリジナルデータを一度に反
転して出力する反転手段と、バス上のデータがオリジナ
ルデータに対して反転していることを示すデータ極性フ
ラグを出力するフラグ出力手段と、受信側において、前
記極性フラグの値に応じて、受信データを反転して取込
む取込手段とを具備することを特徴としている。
【０００６】また、判定手段は、デジタル入力の各ビッ
トの重みが等しい一種のＤ／Ａコンバータと、前記Ｄ／
Ａコンバータのアナログ出力電圧に対して、しきい値が
ビット数の１／２に設定された電圧比較器とを有するよ
うにしてもよい。
トの重みが等しい一種のＤ／Ａコンバータと、前記Ｄ／
Ａコンバータのアナログ出力電圧に対して、しきい値が
ビット数の１／２に設定された電圧比較器とを有するよ
うにしてもよい。
【０００７】
【作用】本発明では、バス上に１クロック前に送出した
データと、次のクロックで送出するオリジナルデータと
を判定手段によって比較し、クロックの前後で値の変化
したビットの数を判定し、該判定結果に基づいて、次の
クロックでバス上に送出するオリジナルデータを反転手
段により一度に反転して出力するとともに、バス上のデ
ータがオリジナルデータに対して反転されているか、あ
るいは反転されていないかを示すデータ極性フラグをフ
ラグ出力手段により出力する。一方、受信側において
は、取込手段により、上記極性フラグの値に応じて、受
信データを反転して取込む。この結果、マルチビットの
同期式バス上において、クロックの前後でビット反転を
生じる信号線の数を、判定手段により設定されるビット
数以下に制限できる。
データと、次のクロックで送出するオリジナルデータと
を判定手段によって比較し、クロックの前後で値の変化
したビットの数を判定し、該判定結果に基づいて、次の
クロックでバス上に送出するオリジナルデータを反転手
段により一度に反転して出力するとともに、バス上のデ
ータがオリジナルデータに対して反転されているか、あ
るいは反転されていないかを示すデータ極性フラグをフ
ラグ出力手段により出力する。一方、受信側において
は、取込手段により、上記極性フラグの値に応じて、受
信データを反転して取込む。この結果、マルチビットの
同期式バス上において、クロックの前後でビット反転を
生じる信号線の数を、判定手段により設定されるビット
数以下に制限できる。
【０００８】また、判定手段において、デジタル入力の
各ビットの重みが等しい一種のＤ／Ａコンバータと、前
記Ｄ／Ａコンバータのアナログ出力電圧に対して、しき
い値がビット数の１／２に設定された電圧比較器とを有
するようにすることにより、クロックの前後でビット反
転を生じる信号線の数を、常に、全ビット数の１／２以
下に制限できる。
各ビットの重みが等しい一種のＤ／Ａコンバータと、前
記Ｄ／Ａコンバータのアナログ出力電圧に対して、しき
い値がビット数の１／２に設定された電圧比較器とを有
するようにすることにより、クロックの前後でビット反
転を生じる信号線の数を、常に、全ビット数の１／２以
下に制限できる。
【０００９】
【実施例】以下、本発明の一実施例を図面に基づいて説
明する。
明する。
【００１０】図１は本発明の一実施例の構成を示すブロ
ック図である。なお、バスのデータビット数をＮビット
として説明する。但し、Ｎは偶数であるものとする。
ック図である。なお、バスのデータビット数をＮビット
として説明する。但し、Ｎは偶数であるものとする。
【００１１】図において、１０は、内部信号バス（以
下、バスという）を介して供給されるＮビットのデータ
であり、このデータ１０は、Ｄフリップフロップ２０お
よびExclusive（排他的）−ＯＲ論理回路２３の一方の
入力端に供給される。Ｄフリップフロップ２０は、上記
データ１０と同数のビット構成であり、同相出力Ｑ、反
転出力／Ｑを有している。Ｄフリップフロップ２０は、
クロック信号１１によって上記Ｎビットのデータ１０に
１クロックの遅延をかけた後、このＮビットのデータを
同相出力Ｑ、反転出力／Ｑから、それぞれ、Ｎビットの
セレクタ２１の入力端Ａ，Ｂに供給する。セレクタ２１
は、セレクト信号Ｓが「０」の時に入力端Ａに供給され
たデータを出力端Ｙへ出力し、「１」の時に入力端Ｂに
供給されたデータを出力端Ｙへ出力する。そして、セレ
クタ２１の出力端Ｙから出力される遅延されたデータ１
２は、Exclusive−ＯＲ論理回路２３の他方の入力端
と、出力バッファ２７とに供給される。
下、バスという）を介して供給されるＮビットのデータ
であり、このデータ１０は、Ｄフリップフロップ２０お
よびExclusive（排他的）−ＯＲ論理回路２３の一方の
入力端に供給される。Ｄフリップフロップ２０は、上記
データ１０と同数のビット構成であり、同相出力Ｑ、反
転出力／Ｑを有している。Ｄフリップフロップ２０は、
クロック信号１１によって上記Ｎビットのデータ１０に
１クロックの遅延をかけた後、このＮビットのデータを
同相出力Ｑ、反転出力／Ｑから、それぞれ、Ｎビットの
セレクタ２１の入力端Ａ，Ｂに供給する。セレクタ２１
は、セレクト信号Ｓが「０」の時に入力端Ａに供給され
たデータを出力端Ｙへ出力し、「１」の時に入力端Ｂに
供給されたデータを出力端Ｙへ出力する。そして、セレ
クタ２１の出力端Ｙから出力される遅延されたデータ１
２は、Exclusive−ＯＲ論理回路２３の他方の入力端
と、出力バッファ２７とに供給される。
【００１２】出力バッファ２７は、Ｎビットの外部バス
１５を駆動する。なお、図示する出力制御信号（／ENAB
LE）１７は、必要に応じて、出力バッファ２７の出力を
ハイ・インピーダンス状態にするものである。
１５を駆動する。なお、図示する出力制御信号（／ENAB
LE）１７は、必要に応じて、出力バッファ２７の出力を
ハイ・インピーダンス状態にするものである。
【００１３】一方、Exclusive−ＯＲ論理回路２３は、
オリジナルのデータ１０と、１クロック後に出力される
データ１２とに対して、ビット毎のExclusive（排他
的）−ＯＲをとることにより、クロックの前後で反転し
たビットを検出する。このExclusive−ＯＲ論理回路２
３が出力するデータ１３は、破線部Ａで示すＮビットの
入力端を有する多数決回路に入力される。２４，２４，
…は、電流スイッチであり、データ１３の各ビットによ
ってコントロールされ、「０」の時にオフ、「１」の時
にオンとなる。２５，２５，…は、各ビットの電流値が
ｉの定電流源であり、それぞれに対応する電流スイッチ
２４，２４，…がオンとなることで抵抗Ｒ１に電流ｉを
供給する。
オリジナルのデータ１０と、１クロック後に出力される
データ１２とに対して、ビット毎のExclusive（排他
的）−ＯＲをとることにより、クロックの前後で反転し
たビットを検出する。このExclusive−ＯＲ論理回路２
３が出力するデータ１３は、破線部Ａで示すＮビットの
入力端を有する多数決回路に入力される。２４，２４，
…は、電流スイッチであり、データ１３の各ビットによ
ってコントロールされ、「０」の時にオフ、「１」の時
にオンとなる。２５，２５，…は、各ビットの電流値が
ｉの定電流源であり、それぞれに対応する電流スイッチ
２４，２４，…がオンとなることで抵抗Ｒ１に電流ｉを
供給する。
【００１４】また、２６はアナログ電圧比較器であり、
プラス入力端子に印加される電圧をＶ＋、マイナス入力
端子に印加される電圧をＶ−とすると、Ｖ＋≧Ｖ−の時
に正論理「１」、Ｖ＋≦Ｖ−の時に負論理「０」を出力
する。
プラス入力端子に印加される電圧をＶ＋、マイナス入力
端子に印加される電圧をＶ−とすると、Ｖ＋≧Ｖ−の時
に正論理「１」、Ｖ＋≦Ｖ−の時に負論理「０」を出力
する。
【００１５】上記アナログ電圧比較器２６のマイナス端
子には、データ１３のＮビット中、ｍビットが「１」の
場合、抵抗Ｒ１に流れる電流がｍ×ｉであることから、 Ｖcomp- ＝ Ｖ１−Ｒ１ｍｉ ……………………………………… （１） の電圧が印加される。一方、アナログ電圧比較器２６の
プラス端子には、 Ｖcomp+ ＝ （ＶRF1−ＶRF2）・Ｒ３／（Ｒ２＋Ｒ３） ……… （２） の基準電圧が印加されている。
子には、データ１３のＮビット中、ｍビットが「１」の
場合、抵抗Ｒ１に流れる電流がｍ×ｉであることから、 Ｖcomp- ＝ Ｖ１−Ｒ１ｍｉ ……………………………………… （１） の電圧が印加される。一方、アナログ電圧比較器２６の
プラス端子には、 Ｖcomp+ ＝ （ＶRF1−ＶRF2）・Ｒ３／（Ｒ２＋Ｒ３） ……… （２） の基準電圧が印加されている。
【００１６】したがって、多数決回路では、ｍ＝Ｎ／２
であるから、（１）式と（２）式とから、 Ｒ3／(Ｒ2＋Ｒ3)＝(Ｖ1−Ｒ1・Ｎｉ／２)／(ＶRF1−ＶRF2) …… （３） となるように、抵抗器Ｒ2、Ｒ3を選択すれば、全Ｎビッ
ト中、「１」のビット数がＮ／２ビット以上のときに、
アナログ電圧比較器２６の出力信号１４が「１」とな
る。このアナログ電圧比較器２６の出力信号１４は、Ｄ
フリップフロップ２２に供給される。
であるから、（１）式と（２）式とから、 Ｒ3／(Ｒ2＋Ｒ3)＝(Ｖ1−Ｒ1・Ｎｉ／２)／(ＶRF1−ＶRF2) …… （３） となるように、抵抗器Ｒ2、Ｒ3を選択すれば、全Ｎビッ
ト中、「１」のビット数がＮ／２ビット以上のときに、
アナログ電圧比較器２６の出力信号１４が「１」とな
る。このアナログ電圧比較器２６の出力信号１４は、Ｄ
フリップフロップ２２に供給される。
【００１７】このアナログ電圧比較器２６の出力信号１
４は、Ｄフリップフロップ２２において、Ｄフリップフ
ロップ２０に供給されるクロックと同じクロック信号１
１によって１クロックの遅延がかけられ、前述したセレ
クタ２１のセレクト信号Ｓとして供給されている。
４は、Ｄフリップフロップ２２において、Ｄフリップフ
ロップ２０に供給されるクロックと同じクロック信号１
１によって１クロックの遅延がかけられ、前述したセレ
クタ２１のセレクト信号Ｓとして供給されている。
【００１８】したがって、セレクタ２１の出力データ１
２に注目してみると、各クロックの前後で、反転してい
るビット数の合計がＮ／２以上になると、外部バス１５
にはオリジナルデータに対して、反転したデータが出力
される。したがって、外部バス１５上のデータにおいて
は、クロックの前後で、反転するビット数の合計は、常
にＮ／２以下になっている。
２に注目してみると、各クロックの前後で、反転してい
るビット数の合計がＮ／２以上になると、外部バス１５
にはオリジナルデータに対して、反転したデータが出力
される。したがって、外部バス１５上のデータにおいて
は、クロックの前後で、反転するビット数の合計は、常
にＮ／２以下になっている。
【００１９】また、現在、出力中のデータが、オリジナ
ルデータに対して反転しているか否かを受信側に知らせ
るために、データ極性フラグ１６として、反転している
場合は「１」、オリジナルデータと同じ場合は「０」と
なる信号が出力される。なお、２８は、データ極性フラ
グ１６を駆動する出力バッファである。
ルデータに対して反転しているか否かを受信側に知らせ
るために、データ極性フラグ１６として、反転している
場合は「１」、オリジナルデータと同じ場合は「０」と
なる信号が出力される。なお、２８は、データ極性フラ
グ１６を駆動する出力バッファである。
【００２０】上述した構成において、データ１０は、Ｄ
フリップフロップ２０およびExclusive（排他的）−Ｏ
Ｒ論理回路２３の一方の入力端に供給される。Ｄフリッ
プフロップ２０は、クロック信号１１によって上記Ｎビ
ットのデータ１０に１クロックの遅延をかけた後、この
Ｎビットのデータを同相出力Ｑ、反転出力／Ｑから、そ
れぞれ、Ｎビットのセレクタ２１の入力端Ａ，Ｂに供給
する。セレクタ２１は、セレクト信号Ｓが「０」の時に
入力端Ａに供給されたデータを出力端Ｙへ出力し、
「１」の時に入力端Ｂに供給されたデータを出力端Ｙへ
出力する。そして、セレクタ２１の出力端Ｙから出力さ
れる遅延されたデータ１２は、Exclusive−ＯＲ論理回
路２３の他方の入力端と、出力バッファ２７とに供給さ
れる。
フリップフロップ２０およびExclusive（排他的）−Ｏ
Ｒ論理回路２３の一方の入力端に供給される。Ｄフリッ
プフロップ２０は、クロック信号１１によって上記Ｎビ
ットのデータ１０に１クロックの遅延をかけた後、この
Ｎビットのデータを同相出力Ｑ、反転出力／Ｑから、そ
れぞれ、Ｎビットのセレクタ２１の入力端Ａ，Ｂに供給
する。セレクタ２１は、セレクト信号Ｓが「０」の時に
入力端Ａに供給されたデータを出力端Ｙへ出力し、
「１」の時に入力端Ｂに供給されたデータを出力端Ｙへ
出力する。そして、セレクタ２１の出力端Ｙから出力さ
れる遅延されたデータ１２は、Exclusive−ＯＲ論理回
路２３の他方の入力端と、出力バッファ２７とに供給さ
れる。
【００２１】一方、Exclusive−ＯＲ論理回路２３は、
オリジナルのデータ１０と、１クロック後に出力される
データ１２とに対して、ビット毎のExclusive（排他
的）−ＯＲをとることにより、クロックの前後で反転し
たビットを検出し、その結果を多数決回路Ａへ供給す
る。多数決回路Ａにおいては、全Ｎビット中、「１」の
ビット数がＮ／２ビット以上のときにのみ、アナログ電
圧比較器２６の出力信号１４が「１」となる。このアナ
ログ電圧比較器２６の出力信号１４は、Ｄフリップフロ
ップ２２に供給される。
オリジナルのデータ１０と、１クロック後に出力される
データ１２とに対して、ビット毎のExclusive（排他
的）−ＯＲをとることにより、クロックの前後で反転し
たビットを検出し、その結果を多数決回路Ａへ供給す
る。多数決回路Ａにおいては、全Ｎビット中、「１」の
ビット数がＮ／２ビット以上のときにのみ、アナログ電
圧比較器２６の出力信号１４が「１」となる。このアナ
ログ電圧比較器２６の出力信号１４は、Ｄフリップフロ
ップ２２に供給される。
【００２２】このアナログ電圧比較器２６の出力信号１
４は、Ｄフリップフロップ２２において、クロック信号
１１によって１クロックの遅延がかけられた後、セレク
タ２１のセレクト信号Ｓとして供給されるとともに、出
力バッファ２７を介して、データ極性フラグ１６として
出力される。したがって、セレクタ２１の出力データ１
２に注目してみると、各クロックの前後で反転したビッ
ト数の合計がＮ／２以上になった場合にのみ、外部バス
には、オリジナルデータに対して出力端／Ｑから出力さ
れる反転したデータ１５が出力され、上記ビット数の合
計がＮ／２より小さい場合には、出力端Ｑから出力され
るデータ１０と同一のデータ１５が出力される。また、
データ極性フラグ１６は、データ１５がオリジナルのデ
ータ１０に対して反転している場合は「１」、オリジナ
ルのデータ１０と同じ場合は「０」となる。
４は、Ｄフリップフロップ２２において、クロック信号
１１によって１クロックの遅延がかけられた後、セレク
タ２１のセレクト信号Ｓとして供給されるとともに、出
力バッファ２７を介して、データ極性フラグ１６として
出力される。したがって、セレクタ２１の出力データ１
２に注目してみると、各クロックの前後で反転したビッ
ト数の合計がＮ／２以上になった場合にのみ、外部バス
には、オリジナルデータに対して出力端／Ｑから出力さ
れる反転したデータ１５が出力され、上記ビット数の合
計がＮ／２より小さい場合には、出力端Ｑから出力され
るデータ１０と同一のデータ１５が出力される。また、
データ極性フラグ１６は、データ１５がオリジナルのデ
ータ１０に対して反転している場合は「１」、オリジナ
ルのデータ１０と同じ場合は「０」となる。
【００２３】次に、図２は同実施例の受信側の構成を示
すブロック図である。この図において、バッファ４０
は、外部回路より供給されるデータ３０をＮビットのＤ
フリップフロップ４１に供給する。上記データ３０は、
図１に示すデータ１５に相当する。Ｄフリップフロップ
４１は、同相出力Ｑ、反転出力／Ｑを持ち、クロック信
号３３によって上記外部バス上にあるＮビットのデータ
３０に１クロックの遅延をかけた後、このＮビットのデ
ータを同相出力Ｑ、反転出力／Ｑから、それぞれ、Ｎビ
ットのセレクタ４２の入力端Ａ，Ｂに供給する。
すブロック図である。この図において、バッファ４０
は、外部回路より供給されるデータ３０をＮビットのＤ
フリップフロップ４１に供給する。上記データ３０は、
図１に示すデータ１５に相当する。Ｄフリップフロップ
４１は、同相出力Ｑ、反転出力／Ｑを持ち、クロック信
号３３によって上記外部バス上にあるＮビットのデータ
３０に１クロックの遅延をかけた後、このＮビットのデ
ータを同相出力Ｑ、反転出力／Ｑから、それぞれ、Ｎビ
ットのセレクタ４２の入力端Ａ，Ｂに供給する。
【００２４】また、３２は、図１に示すデータ極性フラ
グ１６と同一のものであって、このデータ極性フラグ３
２は、バッファ４３を介して、Ｄフリップフロップ４４
に供給される。Ｄフリップフロップ４４は、データ極性
フラグ３２をクロック信号３３によって１クロックの遅
延をかけ、これをセレクタ２２のセレクト信号Ｓとして
供給するようになっている。
グ１６と同一のものであって、このデータ極性フラグ３
２は、バッファ４３を介して、Ｄフリップフロップ４４
に供給される。Ｄフリップフロップ４４は、データ極性
フラグ３２をクロック信号３３によって１クロックの遅
延をかけ、これをセレクタ２２のセレクト信号Ｓとして
供給するようになっている。
【００２５】セレクタ４２は、セレクト信号Ｓが「０」
の時に入力端Ａに供給されたデータを出力端Ｙへ出力
し、「１」の時に入力端Ｂに供給されたデータを出力端
Ｙに出力する。このセレクト信号Ｓは、セレクタ４２の
入力信号に同期（遅延）したデータ極性フラグ３２によ
って切り替えられる。なお、Ｄフリップフロップ４１と
４４とには、各々、クロック信号３３が供給されてお
り、このクロック信号３３は、図１に示すクロック信号
１１と周波数、および位相が一致しているものとする。
の時に入力端Ａに供給されたデータを出力端Ｙへ出力
し、「１」の時に入力端Ｂに供給されたデータを出力端
Ｙに出力する。このセレクト信号Ｓは、セレクタ４２の
入力信号に同期（遅延）したデータ極性フラグ３２によ
って切り替えられる。なお、Ｄフリップフロップ４１と
４４とには、各々、クロック信号３３が供給されてお
り、このクロック信号３３は、図１に示すクロック信号
１１と周波数、および位相が一致しているものとする。
【００２６】上述した構成において、データ３０は、バ
ッファ４０を介してＤフリップフロップ４１に供給され
る。Ｄフリップフロップ４１は、クロック信号３３によ
ってデータ３０に１クロックの遅延をかけた後、これを
同相出力Ｑ、反転出力／Ｑからそれぞれ出力する。ま
た、データ極性フラグ３２は、バッファ４３を介してＤ
フリップフロップ４４に供給される。Ｄフリップフロッ
プ４４は、データ極性フラグ３２をクロック信号３３に
よって１クロックの遅延をかけた後、これをセレクタ２
２のセレクト信号Ｓとして出力する。
ッファ４０を介してＤフリップフロップ４１に供給され
る。Ｄフリップフロップ４１は、クロック信号３３によ
ってデータ３０に１クロックの遅延をかけた後、これを
同相出力Ｑ、反転出力／Ｑからそれぞれ出力する。ま
た、データ極性フラグ３２は、バッファ４３を介してＤ
フリップフロップ４４に供給される。Ｄフリップフロッ
プ４４は、データ極性フラグ３２をクロック信号３３に
よって１クロックの遅延をかけた後、これをセレクタ２
２のセレクト信号Ｓとして出力する。
【００２７】したがって、セレクタ４２においては、セ
レクト信号Ｓが「０」の場合、すなわち、外部回路から
供給されたデータ３０（１５）がオリジナルのデータ１
０と同じ場合には、入力端Ａに供給されたそのままのデ
ータ１５が出力端Ｙへ出力され、セレクト信号Ｓが
「１」の場合、すなわち、外部回路から供給されたデー
タ３０（１５）がオリジナルのデータ１０に対して反転
されている場合には、入力端Ｂに供給された、反転され
たデータ１０が出力端Ｙへ出力される。以上から、内部
バス３１には、図１の１０と同じオリジナルデータが復
元される。
レクト信号Ｓが「０」の場合、すなわち、外部回路から
供給されたデータ３０（１５）がオリジナルのデータ１
０と同じ場合には、入力端Ａに供給されたそのままのデ
ータ１５が出力端Ｙへ出力され、セレクト信号Ｓが
「１」の場合、すなわち、外部回路から供給されたデー
タ３０（１５）がオリジナルのデータ１０に対して反転
されている場合には、入力端Ｂに供給された、反転され
たデータ１０が出力端Ｙへ出力される。以上から、内部
バス３１には、図１の１０と同じオリジナルデータが復
元される。
【００２８】なお、ここでは、全ビット数の１／２に対
して、同時スイッチングの制限ビット数に多少の余裕が
あるようにすべきであり、したがって、多数決回路Ａは
高精度である必要はない。
して、同時スイッチングの制限ビット数に多少の余裕が
あるようにすべきであり、したがって、多数決回路Ａは
高精度である必要はない。
【００２９】
【発明の効果】以上説明したように、本発明のバス駆動
回路では、送信側において、バス上に１クロック前に送
出したデータと、次のクロックで送出するオリジナルデ
ータとを判定手段によって比較し、クロックの前後で値
の変化したビットの数を判定し、該判定結果に基づい
て、次のクロックでバス上に送出するオリジナルデータ
を反転手段により一度に反転して出力するとともに、バ
ス上のデータがオリジナルデータに対して反転されてい
るか、あるいは反転されていないかを示すデータ極性フ
ラグをフラグ出力手段により出力し、一方、受信側にお
いては、取込手段により、上記極性フラグの値に応じ
て、受信データを反転して取込むようにしたため、クロ
ックの前後でビット反転を生じる信号線の数を、判定手
段により設定されるビット数以下に制限できる。また、
判定手段において、デジタル入力の各ビットの重みが等
しい一種のＤ／Ａコンバータと、前記Ｄ／Ａコンバータ
のアナログ出力電圧に対して、しきい値がビット数の１
／２に設定された電圧比較器とを有するようにすること
により、クロックの前後でビット反転を生じる信号線の
数を、常に全ビット数の１／２以下に制限できる。した
がって、ＬＳＩ等を用いて特にその出力バッファが、ク
ロックに同期してバスを直接駆動する際に生じる、同時
スイッチング・ビット数の制限という課題において、バ
スのビット数の増大によって、ＬＳＩ内部のＩ／Ｏセル
の配置の工夫、電源ラインの強化等だけでは解決しきれ
なくなった問題を解決できるという利点が得られる。
回路では、送信側において、バス上に１クロック前に送
出したデータと、次のクロックで送出するオリジナルデ
ータとを判定手段によって比較し、クロックの前後で値
の変化したビットの数を判定し、該判定結果に基づい
て、次のクロックでバス上に送出するオリジナルデータ
を反転手段により一度に反転して出力するとともに、バ
ス上のデータがオリジナルデータに対して反転されてい
るか、あるいは反転されていないかを示すデータ極性フ
ラグをフラグ出力手段により出力し、一方、受信側にお
いては、取込手段により、上記極性フラグの値に応じ
て、受信データを反転して取込むようにしたため、クロ
ックの前後でビット反転を生じる信号線の数を、判定手
段により設定されるビット数以下に制限できる。また、
判定手段において、デジタル入力の各ビットの重みが等
しい一種のＤ／Ａコンバータと、前記Ｄ／Ａコンバータ
のアナログ出力電圧に対して、しきい値がビット数の１
／２に設定された電圧比較器とを有するようにすること
により、クロックの前後でビット反転を生じる信号線の
数を、常に全ビット数の１／２以下に制限できる。した
がって、ＬＳＩ等を用いて特にその出力バッファが、ク
ロックに同期してバスを直接駆動する際に生じる、同時
スイッチング・ビット数の制限という課題において、バ
スのビット数の増大によって、ＬＳＩ内部のＩ／Ｏセル
の配置の工夫、電源ラインの強化等だけでは解決しきれ
なくなった問題を解決できるという利点が得られる。
【図１】本発明に係るバス駆動回路の送信側の一実施例
の構成を示すブロック図である。
の構成を示すブロック図である。
【図２】同実施例の上記バス駆動回路の受信側の一実施
例の構成を示すブロック図である。
例の構成を示すブロック図である。
Ａ 多数決回路部（判定手段） １０，１２，１５ データ １１ クロック信号 １３ ＮビットExclusive−ＯＲ出力信号 １４ 電圧比較器出力信号 １６ データ極性フラグ １７ バッファ出力制御信号 ２０ ＮビットＤフリップフロップ（反転手段） ２１ Ｎビットセレクタ（反転手段） ２２ Ｄフリップフロップ（フラグ出力手段） ２３ ＮビットExclusive−ＯＲ論理回路（判定手段） ２４ 電流スイッチ（Ｄ／Ａコンバータ） ２５ 定電流源（Ｄ／Ａコンバータ） ２６ アナログ電圧比較器（電圧比較器） ２７ Ｎビット外部バス出力バッファ ２８ データ極性フラグ出力バッファ ３０，３１ データ ３２ データ極性フラグ ３３ クロック信号 ４０ Ｎビット外部バス入力バッファ ４１ ＮビットＤフリップフロップ ４２ Ｎビットセレクタ ４３ データ極性フラグ入力バッファ ４４ Ｄフリップフロップ Ｖ１ 電源 Ｖ２ 電源 ＶRF1 電源 ＶRF2 電源 Ｒ１ 抵抗器 Ｒ２ 抵抗器 Ｒ３ 抵抗器
Claims (2)
- 【請求項１】 マルチビットの同期式バス駆動回路にお
いて、 バス上に１クロック前に送出したデータと、次のクロッ
クで送出するオリジナルデータとを比較し、クロックの
前後で値の変化したビットの数を判定する判定手段と、 判定結果に基づいて、次のクロックでバス上に送出する
オリジナルデータを一度に反転して出力する反転手段
と、 バス上のデータがオリジナルデータに対して反転してい
ることを示すデータ極性フラグを出力するフラグ出力手
段と、 受信側において、前記極性フラグの値に応じて、受信デ
ータを反転して取込む取込手段とを具備することを特徴
とするバス駆動回路。 - 【請求項２】 判定手段は、デジタル入力の各ビットの
重みが等しい一種のＤ／Ａコンバータと、前記Ｄ／Ａコ
ンバータのアナログ出力電圧に対して、しきい値がビッ
ト数の１／２に設定された電圧比較器とを有することを
特徴する請求項１記載のバス駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5189332A JPH0720973A (ja) | 1993-07-01 | 1993-07-01 | バス駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5189332A JPH0720973A (ja) | 1993-07-01 | 1993-07-01 | バス駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0720973A true JPH0720973A (ja) | 1995-01-24 |
Family
ID=16239580
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5189332A Pending JPH0720973A (ja) | 1993-07-01 | 1993-07-01 | バス駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0720973A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH096500A (ja) * | 1995-06-16 | 1997-01-10 | Nec Corp | インターフェース回路 |
| WO1997011420A1 (fr) * | 1995-09-18 | 1997-03-27 | Hitachi, Ltd. | Procede de commande de bus, circuit de commande de bus et processeur utilisant ledit procede |
| US6946867B2 (en) | 2002-08-21 | 2005-09-20 | Nec Corporation | Data output circuit and data output method |
| US6999352B2 (en) | 2002-10-08 | 2006-02-14 | Elpida Memory, Inc. | Data inversion circuit and semiconductor device |
| JP2015210533A (ja) * | 2014-04-23 | 2015-11-24 | ルネサスエレクトロニクス株式会社 | データバス駆動回路、それを備えた半導体装置及び半導体記憶装置 |
| JP2018010663A (ja) * | 2017-08-25 | 2018-01-18 | ルネサスエレクトロニクス株式会社 | モジュール、及び、システム |
-
1993
- 1993-07-01 JP JP5189332A patent/JPH0720973A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH096500A (ja) * | 1995-06-16 | 1997-01-10 | Nec Corp | インターフェース回路 |
| WO1997011420A1 (fr) * | 1995-09-18 | 1997-03-27 | Hitachi, Ltd. | Procede de commande de bus, circuit de commande de bus et processeur utilisant ledit procede |
| US6946867B2 (en) | 2002-08-21 | 2005-09-20 | Nec Corporation | Data output circuit and data output method |
| US6999352B2 (en) | 2002-10-08 | 2006-02-14 | Elpida Memory, Inc. | Data inversion circuit and semiconductor device |
| JP2015210533A (ja) * | 2014-04-23 | 2015-11-24 | ルネサスエレクトロニクス株式会社 | データバス駆動回路、それを備えた半導体装置及び半導体記憶装置 |
| JP2018010663A (ja) * | 2017-08-25 | 2018-01-18 | ルネサスエレクトロニクス株式会社 | モジュール、及び、システム |
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