JPH07209388A - Timing signal generator - Google Patents

Abstract

PURPOSE:To make the generation of a timing signal of a cycle different from integer times of a clock cycle possible at a high resolution by comparing a sin wave signal or a cos wave signal obtained from a phase signal generation means with a specified level and generating a delay synchronous pulse. CONSTITUTION:A sin theta value and a cos theta value are read therefrom on the basis of addition data given from a resistor means 16 in a table memory 21 in connection with a phase signal generation means 20. D/A convertors 22, 23 convert the sing value and the cos theta value read from the table memory 21 into analog signals respectively and these values are output to analog multipliers 24, 25 respectively. An adder 26 adds each multiplication signal from the multipliers 24, 25. A comparator 40 compares the sintheta value and the cos theta value having a phase theta1 output from the phase signal generation means 20 with a specified level. The obtained pulse signal indicates a delay cycle pulse whose phase is successively modified in a cycle of a dividing clock Tc to a clock CLK.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、クロックパルスの周期
よりも高い分解能を持つタイミング信号を発生するため
のタイミング信号発生装置に関し、更に詳しくは、例え
ば、ＬＳＩ（大規模集積回路，ＩＣ，メモリ用ＩＣ）等
の半導体装置をテストするためのＬＳＩテスト装置に使
用して有効なタイミング信号発生装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a timing signal generator for generating a timing signal having a resolution higher than the cycle of a clock pulse, and more specifically, for example, an LSI (Large Scale Integrated Circuit, IC, Memory). The present invention relates to a timing signal generator effective for use in an LSI test device for testing a semiconductor device such as a commercial IC).

【０００２】[0002]

【従来の技術】ＬＳＩ等の半導体ディバイスは、今日飛
躍的な進歩をしており各種の機能や構成が複雑化してい
る。この様な半導体ディバイスの試験（テスト）を行う
にあたっては、ＬＳＩテスト装置が用いられる。ＬＳＩ
テスト装置は、被検査の対象となるＬＳＩ（以下ＤＵＴ
と言う）に、テスト信号発生手段より各種のパターンを
持つテスト信号を印加し、被検査ＬＳＩから出力される
データと、印加したテスト信号に応じてあらかじめ用意
した期待値パターンとを比較することで、被検査ＬＳＩ
の良否を判定するように構成されている。2. Description of the Related Art Semiconductor devices such as LSIs have made dramatic progress today, and various functions and configurations have become complicated. An LSI test device is used to perform such a semiconductor device test. LSI
The test device is an LSI (hereinafter referred to as DUT) to be inspected.
By applying test signals having various patterns from the test signal generating means and comparing the data output from the LSI to be inspected with an expected value pattern prepared in advance according to the applied test signals. , LSI to be inspected
It is configured to judge pass / fail of.

【０００３】ここで、テスト信号発生手段においては、
テスト信号を作るために、正確で高分解能、かつ繰り返
し可能なタイミング信号が用いられる。図５は、従来の
この種のタイミング信号発生装置の一例を示す構成ブロ
ック図で、例えば、特公昭６２−２３４９５号公報ある
いは、ＵＳ特許第４２３１１０４号公報等に開示されて
いる。Here, in the test signal generating means,
Accurate, high resolution and repeatable timing signals are used to generate the test signals. FIG. 5 is a block diagram showing an example of a conventional timing signal generator of this type, which is disclosed in, for example, Japanese Patent Publication No. 62-23495 or US Pat. No. 4,231,104.

【０００４】この装置は、クロックＴｏｓｃをカウント
し、所定のカウント値に達したとき、クロックの整数倍
の周期を持つ分周クロックＴｃを出力するプログラマブ
ルカウンタ１と、このプログラマブルカウンタ１からの
クロックＴｃを入力し、遅延時間が反復して変化され、
入力した分周クロックに遅延を与え、クロックＴｏｓｃ
の周期の整数倍と異なる周期のタイミング信号を発生す
るプログラマブル遅延装置２とを備えて構成されてい
る。This device counts the clock Tosc, and outputs a divided clock Tc having a cycle of an integral multiple of the clock when it reaches a predetermined count value, and a clock Tc from the programmable counter 1. And the delay time is changed repeatedly,
The input divided clock is delayed and the clock Tosc is added.
And a programmable delay device 2 for generating a timing signal having a cycle different from an integral multiple of the cycle.

【０００５】ここで、プログラマブル遅延装置２の遅延
時間は、レジスタ３に記憶されたデータによって制御さ
れる。レジスタ３に記憶されるデータは、アダー４から
与えられる。アダー４は、メモリ５に格納されている遅
延時間データとレジスタ３に記憶されているデータとを
加算し、その和のデータをプログラマブル遅延装置２か
らのタイミング信号Ｔｏｕｔにより、レジスタ３にロー
ドする。従って、レジスタ３に記憶されるデータは、タ
イミング信号Ｔｏｕｔが出力される毎に更新されること
となる。Here, the delay time of the programmable delay device 2 is controlled by the data stored in the register 3. The data stored in the register 3 is given from the adder 4. The adder 4 adds the delay time data stored in the memory 5 and the data stored in the register 3, and loads the sum data into the register 3 by the timing signal Tout from the programmable delay device 2. Therefore, the data stored in the register 3 is updated every time the timing signal Tout is output.

【０００６】図６は、図５の回路を使用して５０ナノ秒
（ｎｓ）の周期を有するタイミング信号Ｔｏｕｔを発生
する場合を示すタイムチャートである。ここでは、はじ
めに、メモリ５には、遅延変化数としてのデータ「２」
が格納され、また、メモリ６には、カウンタ１のプリセ
ット値としてのデータ「３」が格納されているものとし
ている。また、レジスタ３には、最初は「０」が格納さ
れており、プログラマブル遅延装置２による遅延は零で
ある。（ａ）はプログラマブルカウンタ１に与えられる
１６ｎｓ周期のクロックＴｏｓｃを示している。FIG. 6 is a time chart showing a case where a timing signal Tout having a period of 50 nanoseconds (ns) is generated using the circuit of FIG. Here, first, in the memory 5, the data “2” as the delay change number is stored.
Is stored, and the memory 6 stores data “3” as the preset value of the counter 1. Further, "0" is initially stored in the register 3, and the delay by the programmable delay device 2 is zero. (A) shows the clock Tosc of 16 ns cycle given to the programmable counter 1.

【０００７】プログラマブルカウンタ１は、メモリ６か
ら読みだされたプリセット値「３」が与えられ、（ａ）
に示すクロックＴｏｓｃにより１カウントずつプリセッ
ト値「３」から下に計数し、（ｂ）に示すように、３ク
ロック目（１６ｎｓ×３＝４８ｎｓ後）に分周クロック
Ｔｃを出力する。この分周クロックＴｃは、プログラマ
ブル遅延装置２に直接印加される。The programmable counter 1 is given the preset value "3" read from the memory 6, and (a)
The counter counts downward from the preset value “3” by one count by the clock Tosc shown in (3), and the divided clock Tc is output at the third clock (16 ns × 3 = 48 ns later) as shown in (b). The divided clock Tc is directly applied to the programmable delay device 2.

【０００８】アダー４は、メモリ５に格納されている遅
延変化数としてのデータ「２」と、レジスタ３の遅延変
化数データ「０」とを加算し、その加算値「２」を最初
のタイミング信号Ｔｏｕｔによりレジスタ３に格納す
る。従って、次に、遅延装置２に印加されるクロックＴ
ｃは、レジスタ３に格納された遅延時間数「２」に基づ
いて、（ｃ）に示すように２ｎｓだけ遅延したものとな
り、これがタイミング信号Ｔｏｕｔ１として出力され
る。このタイミング信号は、最初のタイミング信号が出
力されてから、５０ｎｓ（１６ｎｓ×３＋２ｎｓ）後に
表れることとなる。The adder 4 adds the data "2" as the delay change number stored in the memory 5 and the delay change number data "0" in the register 3, and sets the added value "2" at the first timing. It is stored in the register 3 by the signal Tout. Therefore, next, the clock T applied to the delay device 2
c is delayed by 2 ns as shown in (c) based on the delay time number “2” stored in the register 3, and this is output as the timing signal Tout1. This timing signal will appear 50 ns (16 ns × 3 + 2 ns) after the first timing signal is output.

【０００９】アダー４は、この間、メモリ５に格納され
ている遅延変化数としてのデータ「２」とレジスタ３の
遅延変化数データ「２」とを加算し、その加算値「４」
をタイミング信号Ｔｏｕｔ１によりレジスタ３に格納す
る。従って、次に、遅延装置２に印加されるクロックＴ
ｃは、レジスタ３に格納された遅延時間数「４」に基づ
いて、（ｃ）に示すように４ｎｓだけ遅延したものとな
り、これがタイミング信号Ｔｏｕｔ２として出力され
る。このタイミング信号Ｔｏｕｔ２は、タイミング信号
Ｔｏｕｔ１が出力されてから、５０ｎｓ後に表れること
となる。During this period, the adder 4 adds the data "2" as the delay change number stored in the memory 5 and the delay change number data "2" in the register 3, and the added value "4".
Are stored in the register 3 by the timing signal Tout1. Therefore, next, the clock T applied to the delay device 2
c is delayed by 4 ns as shown in (c) based on the delay time number "4" stored in the register 3, and this is output as the timing signal Tout2. The timing signal Tout2 will appear 50 ns after the timing signal Tout1 is output.

【００１０】この様にして、メモリ６に格納するプリセ
ット値とメモリ５に格納する遅延変化数データとの適当
な選択により、クロックＴｏｓｃの周期の整数倍とは異
なった周期のタイミング信号Ｔｏｕｔをプログラマブル
遅延装置２から得ることができる。In this way, by properly selecting the preset value stored in the memory 6 and the delay change number data stored in the memory 5, the timing signal Tout having a cycle different from an integral multiple of the cycle of the clock Tosc can be programmed. It can be obtained from the delay device 2.

【００１１】[0011]

【発明が解決しようとする課題】ところで、この様に構
成される従来のタイミング信号発生装置は、高価なプロ
グラマブル遅延装置２を必要とする。また、プログラマ
ブル遅延装置は、通常、プリント回路基板上に比較的長
いトレースを必要とし、また、タップを出すために、プ
リント回路基板上に相当大きな面積を占め、分解能は遅
延装置の遅延分解能以上には高くすることはできない。
更にプログラマブル遅延装置を使用する従来装置によれ
ば、正確な遅延時間を維持するためには、遅延時間を補
正するための回路が必要であり、また、一度補正した後
にもドリフトが生ずるので誤差が生ずる恐れがある。By the way, the conventional timing signal generator configured as described above requires the expensive programmable delay device 2. Also, programmable delay devices typically require relatively long traces on the printed circuit board, and occupy a significant area on the printed circuit board to tap out, with a resolution greater than the delay resolution of the delay device. Can't be high.
Further, according to the conventional device using the programmable delay device, in order to maintain an accurate delay time, a circuit for correcting the delay time is necessary, and a drift occurs even after the correction is performed once, so that an error occurs. May occur.

【００１２】ここにおいて、本発明の目的は、プログラ
マブル遅延装置を用いない構成とすることで、これを用
いることに起因する前述した各種の問題点を解決し、高
い分解能でクロック周期の整数倍とは異なる周期のタイ
ミング信号を発生できるタイミング信号発生装置を提供
することにある。Here, an object of the present invention is to eliminate the above-mentioned various problems caused by using a programmable delay device by using a configuration that does not use a programmable delay device, and to achieve an integer multiple of a clock period with high resolution. Is to provide a timing signal generator capable of generating timing signals having different cycles.

【００１３】[0013]

【課題を解決するための手段】この様な目的を達成する
本発明は、クロックをカウントし与えられたプリセット
値にカウント値が達すると分周クロックを出力するカウ
ンタ手段と、前記クロック周期の一部分を定義するデー
タを前記分周クロックの周期で順次加算する加算手段
と、前記クロックの周期と同じ周期を持つｓｉｎ波信号
とｃｏｓ波信号とを用い、これらを乗算，加算演算して
前記加算手段で得られた加算データに基づいた位相を持
つｓｉｎ波信号またはｃｏｓ波信号を発生する位相信号
発生手段と、この位相信号発生手段から得られたｓｉｎ
波信号またはｃｏｓ波信号を所定のレベルと比較し、前
記クロックとは位相の異なる遅延同期パルス信号を作る
コンパレータと、前記カウンタ手段からの分周クロック
と前記コンパレータから出力される遅延同期パルス信号
とを入力し、分周クロックから遅延同期パルスの位相だ
け遅延したタイミング信号を作る信号発生手段とを備え
たタイミング信号発生装置である。According to the present invention which achieves the above object, there is provided counter means for counting clocks and outputting a divided clock when the count value reaches a given preset value, and a part of the clock cycle. Using the adding means for sequentially adding the data defining the above in the cycle of the divided clock, and the sin wave signal and the cos wave signal having the same cycle as the clock cycle, and multiplying and adding these to obtain the adding means. Phase signal generating means for generating a sin wave signal or a cos wave signal having a phase based on the added data obtained in step 1, and a sin signal obtained from the phase signal generating means.
A wave signal or a cos wave signal is compared with a predetermined level to generate a delayed synchronizing pulse signal having a phase different from that of the clock, a divided clock from the counter means, and a delayed synchronizing pulse signal output from the comparator. And a signal generating means for generating a timing signal delayed by the phase of the delay synchronizing pulse from the divided clock.

【００１４】[0014]

【作用】位相信号発生手段で用いられるｓｉｎ波信号と
ｃｏｓ波信号は、いずれもクロック周期と同じ周期を持
つアナログ信号であり、これらの信号を乗算，加算演算
して得られるｓｉｎ波信号あるいはｃｏｓ波信号の位相
は、加算手段で加算されたデータに基づいてアナログ的
に細かく変更・調整される。The sin wave signal and the cos wave signal used in the phase signal generating means are both analog signals having the same cycle as the clock cycle, and the sin wave signal or cos obtained by multiplying and adding these signals. The phase of the wave signal is finely changed and adjusted in an analog manner based on the data added by the adding means.

【００１５】加算手段で加算されるデータは、分周クロ
ックの周期で順次更新される。信号発生手段は、分周ク
ロックとコンパレータを経て出力される位相信号発生手
段からの遅延同期パルスとから、分周クロックから遅延
同期パルスの位相だけ遅延するタイミング信号を発生す
るもので、このタイミング信号は、分周クロックに対し
て、その周期ごとに異なる時間だけ順次遅延されたもの
となり、クロックの周期とは整数倍でない周期を持つタ
イミング信号となる。The data added by the adding means is sequentially updated at the frequency of the divided clock. The signal generating means generates a timing signal delayed from the divided clock by the phase of the delayed synchronizing pulse from the divided clock and the delayed synchronizing pulse output from the phase signal generating means via the comparator. Becomes a timing signal having a period that is sequentially delayed with respect to the divided clock by a different time for each period, and has a period that is not an integral multiple of the clock period.

【００１６】[0016]

【実施例】以下、図面を用いて本発明の一実施例を詳細
に説明する。図１は、本発明に係わるタイミング信号発
生装置の一例を示す構成ブロック図である。なお、本発
明において、タイミング信号とは、このタイミング信号
を作るのに使用するクロックに対して、変更あるいは調
整可能の任意の位相（遅れ）を持つクロックやパルス信
号や、クロックの周期の整数倍でない周期を持つような
パルス信号を総称して言うものとする。An embodiment of the present invention will be described in detail below with reference to the drawings. FIG. 1 is a configuration block diagram showing an example of a timing signal generator according to the present invention. In the present invention, the timing signal is a clock or pulse signal having an arbitrary phase (delay) that can be changed or adjusted with respect to the clock used to create this timing signal, or an integral multiple of the clock cycle. A pulse signal having a non-period is collectively referred to.

【００１７】図において、１０は固定周波数（例えば２
５０ＭＨｚ）のクロックＣＬＫを出力するクロック発生
手段で、例えば、水晶発振器が用いられる。１１はクロ
ック発生手段からのクロックＣＬＫをカウントするカウ
ンタ手段で、プリセットデータが与えられるプリセット
データ入力端子１１０を有し、クロックＣＬＫをカウン
トし、プリセットデータ入力端子１１０に与えられたプ
リセット値（Ｄ１）にカウント値が達すると、クロック
ＣＬＫを分周した分周クロックＴｃを出力するように構
成されている。In the figure, 10 is a fixed frequency (for example, 2
A clock generation means for outputting a clock CLK of 50 MHz), for example, a crystal oscillator is used. Reference numeral 11 is a counter means for counting the clock CLK from the clock generating means, which has a preset data input terminal 110 to which preset data is applied, counts the clock CLK, and supplies a preset value (D1) to the preset data input terminal 110. When the count value reaches, the divided clock Tc obtained by dividing the clock CLK is output.

【００１８】１２は第１のメモリで、クロックＣＬＫを
どれだけ分周するかを決めるデータＤ１が格納され、こ
こから読みだされたデータがプリセットデータ入力端子
１１０に与えられる。１３は第２のメモリで、クロック
周期の一部分（端数）を定義するデータｄ１が格納され
る。１４はＣＰＵで、第１，第２の各メモリ１２，１３
に、タイミング信号の周期等を決めるためのデータＤ
１，ｄ１を格納する機能を有している。Reference numeral 12 denotes a first memory, which stores data D1 which determines how much the clock CLK is divided, and the data read from this is supplied to the preset data input terminal 110. A second memory 13 stores data d1 that defines a part (fractional part) of the clock cycle. Reference numeral 14 is a CPU, which is the first and second memories 12 and 13.
Data D for determining the cycle of the timing signal
It has the function of storing 1, d1.

【００１９】１５は加算手段、１６は加算手段１５での
加算結果をカウンタ手段１１からの分周クロックＴｃの
周期で保持するレジスタ手段である。加算手段１５は、
第２のメモリ手段１３から読みだされたデータｄ１と、
レジスタ手段１６に保持されているデータとを順次加算
する機能を備えている。２０は本発明において特徴とし
ている位相信号発生手段で、クロックＣＬＫの周期と同
じ周期を持つｓｉｎ波信号とｃｏｓ波信号とを用い、こ
れらを乗算，加算演算し、加算手段１５から得られる加
算データに基づいた位相を持つｓｉｎ波信号またはｃｏ
ｓ波信号を発生する機能を有している。Reference numeral 15 is an adding means, and 16 is a register means for holding the addition result of the adding means 15 in the cycle of the divided clock Tc from the counter means 11. The adding means 15 is
Data d1 read from the second memory means 13,
It has a function of sequentially adding the data held in the register means 16. Reference numeral 20 is a phase signal generating means that is a feature of the present invention, and uses a sin wave signal and a cos wave signal having the same cycle as the cycle of the clock CLK, performs multiplication and addition operation on these, and adds data obtained from the adding means 15. Sin wave signal or phase with phase based on
It has a function of generating an s-wave signal.

【００２０】この位相信号発生手段２０において、２１
はｓｉｎ，ｃｏｓ変換テーブルメモリで、レジスタ手段
１６からの加算データがアドレスとして与えられ、加算
データに基づくｓｉｎθ値と、ｃｏｓθ値とがそれぞれ
読みだされる。２２，２３は第１，第２のＤ／Ａ変換器
で、ｓｉｎ，ｃｏｓ変換テーブルメモリ２１から読みだ
されたｓｉｎθ値と、ｃｏｓθ値とをアナログ信号にそ
れぞれ変換する。２４は第１のアナログ乗算器で、第１
のＤ／Ａ変換器２２から出力されるｓｉｎθ値と、クロ
ックＣＬＫの周期と同じ周期を持つｃｏｓ波信号（Ｃｏ
ｓωｔ）とを乗算する。なお、ωは角周波数である。２
５は第２のアナログ乗算器で、第２のＤ／Ａ変換器２３
から出力されるｃｏｓθ値と、クロックＣＬＫの周期と
同じ周期を持つｓｉｎ波信号（Ｓｉｎωｔ）とを乗算す
る。In this phase signal generating means 20, 21
Is a sin / cos conversion table memory, and the addition data from the register means 16 is given as an address, and the sin θ value and the cos θ value based on the addition data are read out. Reference numerals 22 and 23 denote first and second D / A converters, which convert the sin θ value and the cos θ value read from the sin / cos conversion table memory 21 into analog signals. 24 is a first analog multiplier,
The sin θ value output from the D / A converter 22 and a cos wave signal (Co
sωt). Note that ω is the angular frequency. Two
5 is a second analog multiplier, which is the second D / A converter 23
Is multiplied by the sin wave signal (Sinωt) having the same cycle as the cycle of the clock CLK.

【００２１】２６は加算器で、第１，第２の各アナログ
乗算器２４，２５からの各乗算信号を加算する。３１は
クロック発生手段１０からのクロックＣＬＫを入力する
バンドパスフィルタ回路、３２は位相シフタで、これら
の回路は、第１，第２の各アナログ乗算器２４，２５に
それぞれ供給するクロックＣＬＫの周期と同じ周期を持
つｃｏｓ波信号（Ｃｏｓωｔ），ｓｉｎ波信号（Ｓｉｎ
ωｔ）を作る機能を有している。An adder 26 adds the multiplication signals from the first and second analog multipliers 24 and 25. Reference numeral 31 is a bandpass filter circuit for inputting the clock CLK from the clock generating means 10, 32 is a phase shifter, and these circuits are the periods of the clock CLK supplied to the first and second analog multipliers 24 and 25, respectively. Cos wave signal (Cosωt), sin wave signal (Sin
It has the function of making ωt).

【００２２】４０はコンパレータで、位相信号発生手段
２０（加算器２６）から出力されるｓｉｎ波信号（また
はｃｏｓ波信号）を所定のレベルと比較し、クロックＣ
ＬＫとは位相の異なる遅延同期パルス信号を作る。５０
は信号発生手段で、コンパレータ４０から出力される遅
延同期パルス信号と、カウンタ手段１１からの分周クロ
ックＴｃとを入力し、分周クロックを遅延同期パルスの
位相だけ遅延したタイミング信号（レート信号）を作る
ように構成されている。Reference numeral 40 denotes a comparator, which compares the sin wave signal (or cos wave signal) output from the phase signal generating means 20 (adder 26) with a predetermined level, and clocks C
A delayed sync pulse signal having a phase different from that of LK is produced. Fifty
Is a signal generating means, which receives the delayed synchronizing pulse signal output from the comparator 40 and the divided clock Tc from the counter means 11 and delays the divided clock by the phase of the delayed synchronizing pulse (rate signal). Is configured to make.

【００２３】図２は、信号発生手段５０の一例を示す構
成ブロック図である。図において、５１はフリップフロ
ップ回路、５２はモノマルチバイブレータ回路（ＭＭ回
路）である。フリップフロップ回路５１のセット端子に
は、分周クロックＴｃが印加され、リセット端子にコン
パレータ４０からの遅延同期パルス信号Ｄｃｌｋが印加
され、分周クロックＴｃと遅延同期パルス信号Ｄｃｌｋ
との時間幅を持つパルス信号を出力する。ＭＭ回路５２
は、フリップフロップ回路５１からのパルス幅信号を受
け、その立ち下がりのタイミングで立ち上がるパルス信
号を出力する。このパルス信号がタイミング信号（レー
ト信号）Ｒａｔｅとなるなお、信号発生手段５０の構成
は、図２に示す構成に限らず、各種のロジック回路や時
間遅れ回路などを組み合わせて構成することが可能であ
る。FIG. 2 is a configuration block diagram showing an example of the signal generating means 50. In the figure, 51 is a flip-flop circuit, and 52 is a mono-multivibrator circuit (MM circuit). The divided clock Tc is applied to the set terminal of the flip-flop circuit 51, and the delayed synchronizing pulse signal Dclk from the comparator 40 is applied to the reset terminal thereof, and the divided clock Tc and the delayed synchronizing pulse signal Dclk are applied.
It outputs a pulse signal with a time width of. MM circuit 52
Receives a pulse width signal from the flip-flop circuit 51 and outputs a pulse signal which rises at the timing of its fall. The pulse signal becomes the timing signal (rate signal) Rate. The configuration of the signal generating means 50 is not limited to the configuration shown in FIG. 2, and various logic circuits, time delay circuits, etc. may be combined. is there.

【００２４】この様に構成した装置の動作を次に説明す
る。図３は、動作の一例を示すタイムチャートである。
この例では、説明を簡単にするために、図６の例と同様
に、１６ｎｓ周期のクロックＣＬＫから、５０ｎｓ周期
のタイミング信号Ｒａｔｅを発生する場合を示してい
る。The operation of the apparatus thus configured will be described below. FIG. 3 is a time chart showing an example of the operation.
In this example, as in the example of FIG. 6, a case where the timing signal Rate of 50 ns cycle is generated from the clock CLK of 16 ns cycle is shown for simplification of description.

【００２５】従って、はじめに、第１のメモリ１２に
は、プリセット値データとして、「３」が、また、第２
のメモリ１３には、クロック周期の一部分（端数）を定
義するデータとして、「２」が格納される。図３の
（ａ）は、クロック発生手段１０が出力するクロックＣ
ＬＫの波形図であり、カウンタ手段１１は、このクロッ
クＣＬＫをカウントダウンして、（ｂ）に示すような分
周クロックＴｃを出力する。この分周クロックＴｃの周
期は、４８ｎｓとなっている。レジスタ手段１６は、加
算手段１５からの加算結果を分周クロックＴｃの周期で
取り込んでおり、位相信号発生手段２０には、（ｃ）に
示すように、第２のメモリ１３に格納されているクロッ
ク周期の一部分（端数）を定義するデータ「２」を順次
加算したデータＤ１，Ｄ２…が、分周クロックＴｃの周
期で与えられる。（ｄ）は、位相シフタ３２から出力さ
れるｃｏｓ波信号（Ｃｏｓωｔ），ｓｉｎ波信号（Ｓｉ
ｎωｔ）の波形図であり、（ａ）に示すクロックＣＬＫ
の周期と同じ周期となっている。Therefore, first, "3" is stored in the first memory 12 as the preset value data, and the second value is stored in the second memory.
“2” is stored in the memory 13 as data that defines a part (fractional part) of the clock cycle. FIG. 3A shows a clock C output from the clock generation means 10.
It is a waveform diagram of LK, and the counter means 11 counts down this clock CLK and outputs the divided clock Tc as shown in (b). The frequency of the divided clock Tc is 48 ns. The register means 16 fetches the addition result from the adding means 15 at the cycle of the divided clock Tc, and the phase signal generating means 20 stores it in the second memory 13 as shown in (c). Data D1, D2 ... In which data "2" defining a part (fractional part) of the clock cycle is sequentially added are given in the cycle of the divided clock Tc. (D) shows a cos wave signal (Cosωt) and a sin wave signal (Si) output from the phase shifter 32.
nωt) is a waveform diagram of the clock CLK shown in (a).
It has the same cycle as that of.

【００２６】位相信号発生手段２０において、テーブル
メモリ２１には、レジスタ手段１６から与えられる加算
データ（Ｄ１）がアドレスとして与えられ、加算データ
に基づくｓｉｎθ値と、ｃｏｓθ値とがここから読みだ
される。Ｄ／Ａ変換器２２，２３は、ｓｉｎ，ｃｏｓ変
換テーブルメモリ２１から読みだされたｓｉｎθ１値
と、ｃｏｓθ１値とをアナログ信号にそれぞれ変換し、
これらの値をそれぞれ第１，第２のアナログ乗算器２
４，２５にそれぞれ出力する。In the phase signal generating means 20, the addition data (D1) given from the register means 16 is given as an address to the table memory 21, and the sin θ value and the cos θ value based on the addition data are read from here. It The D / A converters 22 and 23 respectively convert the sin θ1 value and the cos θ1 value read from the sin / cos conversion table memory 21 into analog signals,
These values are respectively assigned to the first and second analog multipliers 2
Output to 4 and 25 respectively.

【００２７】第１のアナログ乗算器２４は、Ｄ／Ａ変換
器２２から出力されるｓｉｎθ１値と、クロックＣＬＫ
の周期と同じ周期を持つｃｏｓ波信号Ｃｏｓωｔとを乗
算して、Ｓｉｎθ１・Ｃｏｓωｔで表されるような信号
を出力する。同じように、第２のアナログ乗算器２５
は、Ｄ／Ａ変換器２３から出力されるｃｏｓθ１値と、
クロックＣＬＫの周期と同じ周期を持つｓｉｎ波信号Ｓ
ｉｎωｔとを乗算し、Ｃｏｓθ１・Ｓｉｎωｔで表され
るような信号を出力する。The first analog multiplier 24 outputs the sin θ1 value output from the D / A converter 22 and the clock CLK.
Is multiplied by a cos wave signal Cosωt having the same period as that of S in θ1 · Cosωt to output a signal. Similarly, the second analog multiplier 25
Is the cos θ1 value output from the D / A converter 23,
A sin wave signal S having the same cycle as the cycle of the clock CLK
Inωt is multiplied and a signal represented by Cos θ1 · Sinωt is output.

【００２８】加算器２６は、第１，第２の各アナログ乗
算器２４，２５からの各乗算信号を加算する。即ち、Ｓ
ｉｎθ１・Ｃｏｓωｔ＋Ｃｏｓθ１・Ｓｉｎωｔなる加
算演算を行う。ここで、Ｓｉｎθ１・Ｃｏｓωｔ＋Ｃｏ
ｓθ１・Ｓｉｎωｔ＝Ｓｉｎ（ωｔ＋θ１）なる関係が
あるので、加算器２６からは、（ｅ）に示すように、加
算データに対応する位相θ１を持つＳｉｎ波信号とな
る。コンパレータ４０は、位相信号発生手段２０（加算
器２６）から出力される位相θ１を有するｓｉｎ波信号
（またはｃｏｓ波信号）を所定のレベルと比較する。従
って、ここから得られるパルス信号Ｒｃｌｋは、（ｆ）
に示すように、その位相がクロックＣＬＫに対して、分
周クロックＴｃの周期で順次θ１，θ２…というように
変更された、遅延同期パルスとなる。The adder 26 adds the respective multiplication signals from the first and second analog multipliers 24 and 25. That is, S
An addition operation of inθ1 · Cosωt + Cosθ1 · Sinωt is performed. Here, Sin θ1 · Cosωt + Co
Since there is a relation of sθ1 · Sinωt = Sin (ωt + θ1), the adder 26 produces a Sin wave signal having a phase θ1 corresponding to the addition data as shown in (e). The comparator 40 compares the sin wave signal (or the cos wave signal) having the phase θ1 output from the phase signal generating means 20 (adder 26) with a predetermined level. Therefore, the pulse signal Rclk obtained from this is (f)
As shown in FIG. 5, the phase becomes a delayed synchronizing pulse whose phase is sequentially changed with respect to the clock CLK in the cycle of the divided clock Tc as θ1, θ2.

【００２９】信号発生手段５０内のフリップフロップ５
１は、カウンタ手段１１からの分周クロックＴｃとコン
パレータ４０から出力される遅延同期パルス信号Ｒｃｌ
ｋとを入力し、（ｇ）に示すように、分周クロックＴｃ
と遅延同期パルス信号Ｒｃｌｋとの位相差θ１，θ２…
に応じたパルス幅を有するパルス信号Ｐｆｆを出力す
る。ＭＭ回路５２は、このパルス信号Ｐｆｆを受け、分
周クロックＴｃに対して遅延同期パルスの位相だけ遅延
したタイミング信号（レート信号）Ｒａｔｅを（ｈ）に
示すように出力する。Flip-flop 5 in the signal generating means 50
1 is the divided clock Tc from the counter means 11 and the delayed synchronizing pulse signal Rcl output from the comparator 40.
k and the divided clock Tc as shown in (g).
Between the delay synchronization pulse signal Rclk and
And outputs a pulse signal Pff having a pulse width corresponding to. The MM circuit 52 receives this pulse signal Pff, and outputs a timing signal (rate signal) Rate delayed by the phase of the delay synchronization pulse with respect to the divided clock Tc as shown in (h).

【００３０】このタイミング信号は、（ｈ）に示すよう
に、分周クロックＴｃが出力される毎に、加算手段１５
からの加算データに基づいて、分周クロックＴｃから、
２ｎｓ，４ｎｓ，６ｎｓと言うように遅延されたものと
なるので、結果的にその周期は５０ｎｓとなる。この様
にして、第１，第２の各メモリ１２，１３に格納するデ
ータＤ１，ｄ１を適宜選択することで、クロックＣＬＫ
の周期の整数倍とは無関係な周期のタイミング信号を自
由に発生することができる。This timing signal is added by the adding means 15 every time the divided clock Tc is output, as shown in (h).
From the divided clock Tc based on the added data from
Since the delay is 2 ns, 4 ns, 6 ns, the resulting cycle is 50 ns. In this way, by appropriately selecting the data D1 and d1 to be stored in the first and second memories 12 and 13, the clock CLK
It is possible to freely generate a timing signal having a cycle that is irrelevant to an integer multiple of the cycle.

【００３１】図４は、本発明の他の実施例を示す構成ブ
ロック図である。この実施例では、位相信号発生手段と
コンパレータからなる系統を２０Ａと２０Ｂの２系統設
け、出力するタイミング信号Ｒａｔｅの周期で、２０Ａ
系と２０Ｂ系とを交互に使用するように構成したもので
ある。この様に構成した効果は、以下の通りである。FIG. 4 is a block diagram showing the configuration of another embodiment of the present invention. In this embodiment, two systems of 20A and 20B are provided, each of which is composed of a phase signal generating means and a comparator, and the output of the timing signal Rate is 20A.
The system and the 20B system are configured to be used alternately. The effects thus configured are as follows.

【００３２】即ち、図１に示す回路構成の場合、レジス
タ手段１６から加算データを位相信号発生手段２０に与
えてから、実際に加算データに対応する位相θ１を有す
るｓｉｎ波信号（またはｃｏｓ波信号）が安定して発生
するまでに多少時間がかかっている。この為に、この構
成の場合、タイミング信号Ｒａｔｅの周期を余り短くす
ることができない課題がある。That is, in the case of the circuit configuration shown in FIG. 1, after the addition data is supplied from the register means 16 to the phase signal generation means 20, the sin wave signal (or cos wave signal) having the phase θ1 actually corresponding to the addition data is given. ) Takes a while to stabilize. Therefore, in the case of this configuration, there is a problem that the cycle of the timing signal Rate cannot be shortened too much.

【００３３】この実施例では、この点を解決したもので
ある。図４において、６０は分周クロックＴｃを受け、
その周期に応じて、各系統２０Ａ，２０Ｂの何れかを選
択して切り替える切替え信号発生手段であり、信号発生
手段５０は、この切替え信号を受けて、系統２０Ａか系
統２０Ｂからの遅延同期信号を入力する。各系統内の位
相信号発生手段は、自身の系統からの信号が切り替えて
出力されるより、タイミング信号Ｒａｔｅの一周期前か
ら該当の加算データに基づき動作するように構成されて
おり、自身の出力に切り替えられる時点では既に充分に
動作が安定したものとなっている。In this embodiment, this point is solved. In FIG. 4, reference numeral 60 denotes the divided clock Tc,
The switching signal generating means is a switching signal generating means for selecting and switching one of the systems 20A and 20B in accordance with the cycle, and the signal generating means 50 receives the switching signal and receives the delay synchronization signal from the system 20A or 20B. input. The phase signal generating means in each system is configured to operate based on the corresponding addition data from one cycle before the timing signal Rate rather than switching and outputting the signal from the own system, and outputting the own signal. By the time it is switched to, the operation is already sufficiently stable.

【００３４】従って、信号発生手段５０では、既に安定
した動作を行っている系統側からの遅延同期信号に基づ
きタイミング信号を発生することとなり、短い周期を持
つタイミング信号Ｒａｔｅをも発生することができる。
なお、上記の実施例では、位相信号発生手段から得られ
るＳｉｎ波信号を遅延同期パルスを作るのに用いたが、
Ｃｏｓ（ωｔ＋θ）の信号を用いて遅延同期パルスを作
るようにしてもよい。Therefore, the signal generating means 50 generates the timing signal based on the delay synchronizing signal from the system side which is already performing stable operation, and can also generate the timing signal Rate having a short cycle. .
In the above embodiment, the Sin wave signal obtained from the phase signal generating means is used to create the delay synchronizing pulse.
The delay sync pulse may be generated using the signal of Cos (ωt + θ).

【００３５】[0035]

【発明の効果】以上詳細に説明したように、本発明によ
れば、加算データに基づいた位相を持つｓｉｎ波信号ま
たはｃｏｓ波信号を発生する位相信号発生手段を用い、
プログラマブル遅延装置を用いない構成としたもので、
プログラマブル遅延装置を用いることに起因する課題を
解決し、高い精度でクロック周期の整数倍とは無関係な
周期を持つタイミング信号を発生することができる。As described above in detail, according to the present invention, the phase signal generating means for generating the sin wave signal or the cos wave signal having the phase based on the added data is used.
With a configuration that does not use a programmable delay device,
It is possible to solve the problem caused by using a programmable delay device and to generate a timing signal having a cycle irrelevant to an integral multiple of the clock cycle with high accuracy.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明に係わるタイミング信号発生装置の一例
を示す構成ブロック図である。FIG. 1 is a configuration block diagram showing an example of a timing signal generator according to the present invention.

【図２】信号発生手段５０の一例を示す構成ブロック図
である。FIG. 2 is a configuration block diagram showing an example of a signal generating means 50.

【図３】動作の一例を示すタイムチャートである。FIG. 3 is a time chart showing an example of operation.

【図４】本発明の他の実施例を示す構成ブロック図であ
る。FIG. 4 is a configuration block diagram showing another embodiment of the present invention.

【図５】従来のタイミング信号発生装置の一例を示す構
成ブロック図である。FIG. 5 is a configuration block diagram showing an example of a conventional timing signal generator.

【図６】図５の回路を使用して５０ナノ秒（ｎｓ）の周
期を有するタイミング信号Ｔｏｕｔを発生する場合を示
すタイムチャートである。6 is a time chart showing a case where a timing signal Tout having a period of 50 nanoseconds (ns) is generated using the circuit of FIG.

【符号の説明】[Explanation of symbols]

１０ クロック発生手段 １１ カウンタ手段 １２ 第１のメモリ １３ 第２のメモリ １４ ＣＰＵ １５ 加算手段 １６ レジスタ手段 ２０ 位相信号発生手段 ２１ ｓｉｎ，ｃｏｓ変換テーブルメモリ ２２，２３ 第１，第２のＤ／Ａ変換器 ２４，２５ 第１，第２のアナログ乗算器 ２６ 加算器 ３１ バンドパスフィルタ回路 ３２ 位相シフタ ４０ コンパレータ ５０ 信号発生手段 10 clock generating means 11 counter means 12 first memory 13 second memory 14 CPU 15 adding means 16 register means 20 phase signal generating means 21 sin, cos conversion table memory 22, 23 first and second D / A conversion 24, 25 First and second analog multiplier 26 Adder 31 Bandpass filter circuit 32 Phase shifter 40 Comparator 50 Signal generating means

Claims (3)

【特許請求の範囲】[Claims] 【請求項１】クロック（ＣＬＫ）をカウントし与えられ
たプリセット値にカウント値が達すると分周クロックを
出力するカウンタ手段と、 前記クロック周期の一部分を定義するデータを前記分周
クロックの周期で順次加算する加算手段と、 前記クロックの周期と同じ周期を持つｓｉｎ波信号とｃ
ｏｓ波信号とを用い、これらを乗算，加算演算して前記
加算手段で得られた加算データに基づいた位相を持つｓ
ｉｎ波信号またはｃｏｓ波信号を発生する位相信号発生
手段と、 この位相信号発生手段から得られたｓｉｎ波信号または
ｃｏｓ波信号を所定のレベルと比較し、前記クロックと
は位相の異なる遅延同期パルス信号を作るコンパレータ
と、 前記カウンタ手段からの分周クロックと前記コンパレー
タから出力される遅延同期パルス信号とを入力し、分周
クロックから遅延同期パルスの位相だけ遅延したタイミ
ング信号を作る信号発生手段とを備えたタイミング信号
発生装置。1. A counter means for counting a clock (CLK) and outputting a divided clock when the count value reaches a given preset value, and data defining a part of the clock cycle in the divided clock cycle. Adding means for sequentially adding, a sin wave signal having the same cycle as the clock cycle, and c
and an os wave signal, and s having a phase based on the addition data obtained by the multiplication and addition calculation of these signals.
Phase signal generating means for generating an in-wave signal or a cos-wave signal, and a sin-wave signal or a cos-wave signal obtained from the phase signal generating means are compared with a predetermined level, and a delay synchronization pulse having a phase different from that of the clock. A comparator for generating a signal, a signal generating means for inputting the divided clock from the counter means and the delayed synchronizing pulse signal output from the comparator, and producing a timing signal delayed by the phase of the delayed synchronizing pulse from the divided clock, A timing signal generator equipped with. 【請求項２】位相信号発生手段は、 加算手段からの加算データがアドレスに与えられ当該加
算データに基づくｓｉｎθ値と、ｃｏｓθ値とが読みだ
されるｓｉｎ，ｃｏｓ変換テーブルメモリと、 このｓｉｎ，ｃｏｓ変換テーブルメモリから読みだされ
たｓｉｎθ値と、ｃｏｓθ値とをアナログ信号にそれぞ
れ変換する第１，第２のＤ／Ａ変換器と、 第１のＤ／Ａ変換器から出力されるｓｉｎθ値と、クロ
ック（ＣＬＫ）の周期と同じ周期を持つｃｏｓ波信号
（Ｃｏｓωｔ）とを乗算する第１のアナログ乗算器と、 第２のＤ／Ａ変換器から出力されるｃｏｓθ値と、クロ
ック（ＣＬＫ）の周期と同じ周期を持つｓｉｎ波信号
（Ｓｉｎωｔ）とを乗算する第２のアナログ乗算器と、 第１，第２の各アナログ乗算器からの各乗算信号を加算
する加算器とで構成される請求項１のタイミング信号発
生装置。2. The phase signal generating means includes a sin and cos conversion table memory in which the addition data from the adding means is given to an address and a sin θ value and a cos θ value based on the addition data are read, and the sin, cos conversion table memory. cos conversion table The sin θ value read from the memory and the cos θ value are respectively converted into analog signals, first and second D / A converters, and the sin θ value output from the first D / A converter. A cos wave signal (Cosωt) having the same cycle as the clock (CLK) cycle, a cos θ value output from the second D / A converter, and a clock (CLK ) And a sin wave signal (Sinωt) having the same period as the second analog multiplier, and an adder for adding the respective multiplication signals from the first and second analog multipliers In configured timing signal generating apparatus according to claim 1. 【請求項３】位相信号発生手段と、この位相信号発生手
段から得られたｓｉｎ波信号またはｃｏｓ波信号を所定
のレベルと比較しクロックとは位相の異なる遅延パルス
信号を作るコンパレータとからなる系統を２系統設け、
この２系統を分周クロックの周期で切り替えて使用する
ようにした請求項１のタイミング信号発生装置。3. A system comprising a phase signal generating means and a comparator for comparing a sin wave signal or a cos wave signal obtained from the phase signal generating means with a predetermined level to generate a delay pulse signal having a phase different from that of a clock. 2 systems are provided,
2. The timing signal generator according to claim 1, wherein the two systems are switched and used in the cycle of the divided clock.