JPH07202066A - Mounting construction of semiconductor - Google Patents

Abstract

PURPOSE:To reduce the cost of IC mounting and to facilitate collective wiring, and so on. CONSTITUTION:As an IC chip 1 is formed thin by a semiconductor layer 3, a passivation layer 2, and an insulating layer 5, the level difference between the IC chip 1 and a board 7 is minimized. Accordingly, it becomes possible to form wiring 9 directly on the surfaces of the IC chip 1 and the board 7, and a wiring forming process is facilitated. Besides, this method makes it possible to perform wiring collectively, in a state of multiple IC chips being glued.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、半導体の実装構造に係
り、詳しくは超薄型の半導体を用いたものに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor mounting structure, and more particularly to a semiconductor mounting structure using an ultra-thin semiconductor.

【０００２】[0002]

【従来の技術】従来よりＩＣチップは、Siウェハーの中
に半導体回路が作り込まれて構成されており、またこの
ＩＣチップは、種々の工程（すなわち、フォトリソグラ
フィー工程、拡散工程、メタライジング工程、及びエッ
チング工程）を経て製造されている。そして、これらの
製造工程においてＩＣチップには様々な力が作用するた
め、ＩＣチップを構成するSiウェハーはある程度の機械
的強度を有する必要があり、ＩＣチップは０．３〜１ｍ
ｍ程度の厚みを有していた。また、この程度の厚みは、
製造された後のＩＣチップが、その取扱い中に破損しな
いようにするためにも必要であった。2. Description of the Related Art Conventionally, an IC chip has been constructed by incorporating a semiconductor circuit in a Si wafer, and the IC chip has various processes (that is, a photolithography process, a diffusion process, a metalizing process). , And an etching process). Since various forces act on the IC chip in these manufacturing processes, the Si wafer forming the IC chip needs to have a certain degree of mechanical strength, and the IC chip is 0.3 to 1 m long.
It had a thickness of about m. In addition, this thickness is
It was also necessary to ensure that the IC chip after it was manufactured was not damaged during its handling.

【０００３】一方、このようなＩＣチップは、その裏面
や側面も半導体で形成されていた。したがって、接続に
際してＩＣチップの側面等に導電材料が接触してショー
トしてしまわないように、ワイヤボンディング、ＴＡＢ
（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）、
ＣＣＢ、ビームリード、あるいはＳＴＤ法等の、種々の
接続方法が採られていた。On the other hand, the back surface and the side surface of such an IC chip are also formed of a semiconductor. Therefore, in order to prevent the conductive material from coming into contact with the side surface of the IC chip and causing a short circuit during connection, wire bonding, TAB
(Tape Automated Bonding),
Various connection methods such as CCB, beam lead, or STD method have been adopted.

【０００４】[0004]

【発明が解決しようとする課題】しかしながら、上述の
ようにＩＣチップが厚いと、その分実装のためのスペー
スを必要とするため、高密度実装に制約が生じてしまう
という問題があった。However, if the IC chip is thick as described above, a space for mounting is required accordingly, and there is a problem that high density mounting is restricted.

【０００５】また、上述の接続方法には以下に述べる種
々の問題があった。Further, the above connection method has various problems described below.

【０００６】すなわち、図７(a) に示すワイヤボンディ
ングによる場合には、配線は細いワイヤー１００，…に
よって行われており、またこれらのワイヤー１００，…
は断線防止のために蓋や樹脂コート等によって保護され
ている（不図示）。しかし、ＩＣチップ１１０が上述の
ように厚いと、これらの蓋等のためにさらに厚くなって
しまうという問題があった。また、このワイヤボンディ
ングの場合には、ワイヤー１００，…を一本ずつ接続す
る必要があるが、その作業が煩雑で作業能率に欠けると
いう問題もあった。That is, in the case of the wire bonding shown in FIG. 7 (a), the wiring is performed by the thin wires 100, ... And these wires 100 ,.
Is protected by a lid, a resin coat or the like to prevent disconnection (not shown). However, if the IC chip 110 is thick as described above, there is a problem that the IC chip 110 becomes thicker due to these lids and the like. Further, in the case of this wire bonding, it is necessary to connect the wires 100, ... One by one, but there is a problem that the work is complicated and the work efficiency is insufficient.

【０００７】また、図７(b) のようにＴＡＢ（Ｔａｐｅ
Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）による場合に
は、接続部材としてフィルム１０１を用いている。しか
し、このフィルム１０１は、エッチングした銅箔１０１
ａに絶縁層としてのポリイミドフィルム１０１ｂを被覆
させたものであり、高価なものであるという問題があっ
た。また、このＴＡＢでは、ウェハー又はテープにバン
プ１０２を形成する必要があり、バンプ１０２を形成す
る工程及び設備が必要となり、そのためコストアップす
るという問題があった。Further, as shown in FIG. 7 (b), TAB (Tape
In the case of automated bonding, the film 101 is used as the connecting member. However, this film 101 is an etched copper foil 101.
Since a is covered with the polyimide film 101b as an insulating layer, there is a problem that it is expensive. Further, in this TAB, it is necessary to form the bumps 102 on a wafer or a tape, which requires a step and equipment for forming the bumps 102, which causes a problem of cost increase.

【０００８】さらに、図７(c) のようにＣＣＢによって
接続する場合は、ＩＣチップ１１０と基板７とはバンプ
１０３を介して接続されるが、このバンプ１０３を形成
するため、上述と同様にコストアップするという問題が
あった。Further, when connecting by CCB as shown in FIG. 7 (c), the IC chip 110 and the substrate 7 are connected through the bumps 103, but since the bumps 103 are formed, the same as above. There was a problem of increasing costs.

【０００９】またさらに、ビームリードによって接続す
る場合には、ＩＣチップの導体に引出し部分（ビームリ
ード）を形成する必要があるが、そのビームリード形成
のための作業及び設備が必要となりコストアップすると
いう問題があった。また、ＩＣチップ上にビームリード
形成のための領域を必要とすることから、チップの取り
数が減るという問題もあった。Further, in the case of connecting by a beam lead, it is necessary to form a lead-out portion (beam lead) on the conductor of the IC chip, but work and equipment for forming the beam lead are required, resulting in cost increase. There was a problem. In addition, since a region for forming a beam lead is required on the IC chip, there is a problem that the number of chips to be taken is reduced.

【００１０】また、図７(d) に示すようにＳＴＤ法によ
ってＩＣチップ１１０を接続する方法もある。この方法
は、１９７４年にＧＥが発表したものであり、上記従来
例にて述べたように厚みを有するＩＣチップ１１０と基
板７との段差を埋め、かつショート回避のためにＩＣチ
ップ１１０の周囲を、該チップ１１０と同じ厚みをもつ
熱可塑性の樹脂１０５で覆うようになっている。また、
この樹脂１０５の表面にはアルミニウムの配線１０６が
施されている。なお、この配線１０６は、メタライジン
グによってＡｌ皮膜を作成した後にパターニングするこ
とにより形成される。この方法によれば、ＩＣチップ１
１０がある程度の厚みを有していても、該ＩＣチップ１
１０と熱可塑性の樹脂１０５とには段差がないため一括
配線が容易になるという効果があり、またＩＣチップ１
１０の側面等は樹脂１０５等によって覆われるためショ
ートのおそれがないという効果もある。そして、本方法
によればマルチチップ間の一括配線が可能となるため、
高密度実装を低コストで達成できることとなる。There is also a method of connecting the IC chips 110 by the STD method as shown in FIG. 7 (d). This method was announced by GE in 1974, and fills the step between the IC chip 110 having a thickness and the substrate 7 as described in the conventional example, and surrounds the IC chip 110 in order to avoid a short circuit. Is covered with a thermoplastic resin 105 having the same thickness as the chip 110. Also,
Aluminum wiring 106 is formed on the surface of the resin 105. The wiring 106 is formed by forming an Al film by metallizing and then patterning it. According to this method, the IC chip 1
Even if 10 has a certain thickness, the IC chip 1
Since there is no step between the thermoplastic resin 105 and the thermoplastic resin 105, there is an effect that collective wiring becomes easy, and the IC chip 1
Since the side surface and the like of 10 are covered with the resin 105 and the like, there is also an effect that there is no risk of short circuit. Further, according to this method, since it is possible to carry out collective wiring between multi-chips,
High-density mounting can be achieved at low cost.

【００１１】しかし、この方法では、熱可塑性の樹脂１
０５を形成する必要があるため作業工程及び設備が増え
てコストアップしてしまうという問題がある。また、樹
脂１０５とＩＣチップ１１０との間に隙間があった場合
には配線１０６の断線やショートのおそれがあるため、
この隙間を樹脂で埋めたり、ＩＣチップ全体を樹脂で覆
うことも行われるが、その場合にはさらにコストアップ
してしまうという問題があった。さらに、この場合に
は、メタライズ前にＩＣチップ１１０の電気的接続部
を、プラズマエッチングなどの手段を用いて開口させて
おく必要があるが、さらにコストアップを招くという問
題もあった。However, in this method, the thermoplastic resin 1
Since it is necessary to form 05, there is a problem that the number of work processes and equipment is increased and the cost is increased. Further, if there is a gap between the resin 105 and the IC chip 110, the wiring 106 may be broken or short-circuited.
This gap may be filled with resin or the entire IC chip may be covered with resin, but in that case, there is a problem that the cost is further increased. Further, in this case, it is necessary to open the electrical connection part of the IC chip 110 by means of plasma etching or the like before the metallization, but there is a problem that the cost is further increased.

【００１２】そこで、本発明は、半導体層の両面を絶縁
層によって被覆することにより、ＩＣチップを薄くして
高密度実装を可能とし、かつ従来の接続方法によらずに
接続を可能としてそれらの接続方法の問題点を解決した
半導体の実装構造を提供することを目的とする。Therefore, according to the present invention, by covering both surfaces of the semiconductor layer with insulating layers, the IC chip can be made thin to enable high-density mounting, and connections can be made without using the conventional connection method. An object is to provide a semiconductor mounting structure that solves the problems of the connection method.

【００１３】[0013]

【課題を解決するための手段】本発明は、上述事情に鑑
みなされたものであって、半導体と、該半導体が配置さ
れる基板と、を備えた半導体の実装構造において、前記
半導体が、半導体層、及び該半導体層の両面に形成され
る絶縁層、によって構成され、かつ、該半導体上及び前
記基板上にわたって形成された配線層によって接続され
る、ことを特徴とする。SUMMARY OF THE INVENTION The present invention has been made in view of the above circumstances, and in a semiconductor mounting structure including a semiconductor and a substrate on which the semiconductor is arranged, the semiconductor is a semiconductor. Layers, and insulating layers formed on both surfaces of the semiconductor layer, and connected by a wiring layer formed over the semiconductor and the substrate.

【００１４】この場合、前記半導体及び前記配線層を、
前記基板上に多数層状に形成してなる、ようにしてもよ
い。In this case, the semiconductor and the wiring layer are
A plurality of layers may be formed on the substrate.

【００１５】[0015]

【作用】以上構成に基づき、前記半導体は、半導体層、
及び該半導体層の両面に形成される絶縁層、によって薄
く構成されるため、基板表面と半導体表面との段差はほ
とんどない。したがって、上記従来例にて述べたＳＴＤ
法における熱可塑性の樹脂等を用いずに、前記半導体上
及び前記基板上にわたって直接配線層を形成することが
できる。With the above structure, the semiconductor is a semiconductor layer,
And the insulating layer formed on both surfaces of the semiconductor layer, the thickness is thin, and there is almost no step between the substrate surface and the semiconductor surface. Therefore, the STD described in the above conventional example
The wiring layer can be formed directly on the semiconductor and the substrate without using a thermoplastic resin or the like in the method.

【００１６】[0016]

【実施例】以下、図面に沿って、本発明の実施例につい
て説明する。Embodiments of the present invention will be described below with reference to the drawings.

【００１７】まず、本発明の第１実施例について、図１
乃至図３に沿って説明する。First, referring to FIG. 1, a first embodiment of the present invention will be described.
It will be described with reference to FIG.

【００１８】本実施例のＩＣチップ（半導体）１は、図
１(a) に示すように、パッシベーション層２、半導体層
３、及びSiO₂の絶縁層５からなっている。そして、この
ＩＣチップ１はダイボンディングペースト６によって基
板７に接着されており、これらのＩＣチップ１上、及び
基板７上には配線９が施されている。また、この配線９
には電極１０が接続されている。As shown in FIG. 1A, the IC chip (semiconductor) 1 of the present embodiment comprises a passivation layer 2, a semiconductor layer 3 and an insulating layer 5 of SiO ₂ . The IC chip 1 is adhered to the substrate 7 with the die bonding paste 6, and the wiring 9 is provided on the IC chip 1 and the substrate 7. Also, this wiring 9
An electrode 10 is connected to.

【００１９】次に、ＩＣチップ１の製造方法について、
図２に沿って説明する。Next, regarding the method of manufacturing the IC chip 1,
It will be described with reference to FIG.

【００２０】図に示す製造方法と同様の方法は特開平５
−２７３５９１号公報に開示されており、ＳＯＩウェハ
ーをスタート基板とし、シリコン基板１１上に絶縁層５
及び単結晶半導体層３を形成する（(a) 参照）。次に、
通常の半導体プロセスによってｎ−ＭＯＳトランジスタ
３０や、ｐ−ＭＯＳトランジスタ３１や、ｃ−ＭＯＳト
ランジスタ３２を形成し、これらのトランジスタ３０，
３１，３２をパッシベーション層２によって被覆する
（(b) 参照）。さらに、このパッシベーション層２上に
エッチングレジスト層１２を形成し（(c) 参照）、これ
にエッチング処理を施してシリコン基板１１を除去する
（(d) 参照）。このエッチング後にエッチングレジスト
層１２を剥離し、同図(e) に示されるような極薄のＩＣ
チップ１が完成する。なお、本発明者はこの方法によっ
てＩＣチップを製造したが、その厚さは約３μｍであっ
た。図３には、本製造方法によって製造されたＩＣチッ
プの詳細構造を示している。ちなみに、図中の符号３３
はアルミ配線であり、符号３５は層間絶縁膜、符号３６
はＬＯＣＯＳである。また、符号３０１はｎ−ＭＯＳト
ランジスタ３０のソース、符号３０２はチャネル、符号
３０３はｎ−ＭＯＳトランジスタ３０のドレイン、符号
３１１はｐ−ＭＯＳトランジスタ３１のソース、符号３
１２はチャネル、符号３１３はｐ−ＭＯＳトランジスタ
３１のドレインである。さらに、符号３０４はゲート酸
化膜、符号３０５はゲートである。A method similar to the manufacturing method shown in FIG.
No. 273591, the SOI wafer is used as a starting substrate and the insulating layer 5 is formed on the silicon substrate 11.
Then, the single crystal semiconductor layer 3 is formed (see (a)). next,
The n-MOS transistor 30, the p-MOS transistor 31, and the c-MOS transistor 32 are formed by a normal semiconductor process, and these transistors 30,
31 and 32 are covered with the passivation layer 2 (see (b)). Further, an etching resist layer 12 is formed on the passivation layer 2 (see (c)), and an etching process is performed on the etching resist layer 12 to remove the silicon substrate 11 (see (d)). After this etching, the etching resist layer 12 is peeled off, and an ultrathin IC as shown in FIG.
Chip 1 is completed. The inventor manufactured an IC chip by this method, and the thickness was about 3 μm. FIG. 3 shows a detailed structure of an IC chip manufactured by this manufacturing method. By the way, reference numeral 33 in the figure
Is aluminum wiring, reference numeral 35 is an interlayer insulating film, reference numeral 36
Is LOCOS. Further, reference numeral 301 is a source of the n-MOS transistor 30, reference numeral 302 is a channel, reference numeral 303 is a drain of the n-MOS transistor 30, reference numeral 311 is a source of the p-MOS transistor 31, and reference numeral 3 is given.
Reference numeral 12 is a channel, and reference numeral 313 is a drain of the p-MOS transistor 31. Further, reference numeral 304 is a gate oxide film, and reference numeral 305 is a gate.

【００２１】また、上述した配線９は、基板上にＩＣチ
ップを接着固定した後に形成されるものであり、通常の
メタライジング及びパターニングによって形成されるも
のである。なお、本発明者はメタライジングする方法と
して、住べＣＲＭ１５１５ペーストを用いて、４００メ
ッシュのスクリーン版を用いて２００μｍピッチ間隔の
印刷を行った。該印刷によって、膜厚約１５μｍの配線
９を形成することができた。なお、メタライジングする
方法としては、上述した導電ペースト印刷法の他、蒸着
法や、スパッタリング法などがあり、またパターニング
法にはフォトリソグラフィ等を用いたエッチング法があ
る。The wiring 9 is formed after the IC chip is adhered and fixed on the substrate, and is formed by ordinary metalizing and patterning. As a metallizing method, the present inventor performed printing with 200 μm pitch intervals using a 400 mesh screen plate using Sumie CRM1515 paste. By the printing, the wiring 9 having a film thickness of about 15 μm could be formed. In addition to the conductive paste printing method described above, the metallizing method may be a vapor deposition method, a sputtering method, or the like, and the patterning method may be an etching method using photolithography or the like.

【００２２】次に、本実施例の効果について説明する。Next, the effect of this embodiment will be described.

【００２３】本実施例によれば、ＩＣチップ１は、シリ
コン基板１１がエッチングされて極薄に形成されてい
る。したがって、ＩＣチップ１と基板７との段差はほと
んどなく、これらＩＣチップ１と基板７との表面に、通
常のメタライジング及びパターニングによって配線９を
形成しても配線９の断線等の心配はない。また、ＩＣチ
ップ１の裏面及び側面が絶縁物質によって形成されてい
るため、配線９を形成する際に導電性ペーストが付着し
てもショートの心配もない。According to this embodiment, the IC chip 1 is formed to be extremely thin by etching the silicon substrate 11. Therefore, there is almost no step between the IC chip 1 and the substrate 7, and even if the wiring 9 is formed on the surfaces of the IC chip 1 and the substrate 7 by ordinary metallizing and patterning, there is no concern about disconnection of the wiring 9. . In addition, since the back surface and the side surface of the IC chip 1 are formed of an insulating material, there is no fear of a short circuit even if the conductive paste adheres when forming the wiring 9.

【００２４】したがって、従来技術の一例として図７
(d) にて説明したような熱可塑性の樹脂１０５等を用い
なくとも接続が可能となり、ＳＴＤ法におけるコストア
ップの問題が解消される。その結果、ＳＴＤ法の本来の
効果、すなわち、一括配線の容易化、高密度実装、及び
低コスト化が達成できることとなる。また、導電性ペー
スト塗布時にショートのおそれがないことから、製造歩
留りが向上する。さらに、上述した方法による接続が可
能となるため、従来のワイヤボンディング等を用いて接
続する必要がなく、それら接続方法に固有の問題も解決
できる。Therefore, as an example of the prior art, FIG.
Connection is possible without using the thermoplastic resin 105 or the like as described in (d), and the problem of cost increase in the STD method is solved. As a result, the original effects of the STD method, that is, the ease of collective wiring, high-density mounting, and cost reduction can be achieved. In addition, since there is no risk of short circuit when the conductive paste is applied, the manufacturing yield is improved. Furthermore, since the connection can be made by the above-mentioned method, it is not necessary to make connection by using the conventional wire bonding or the like, and the problem peculiar to those connection methods can be solved.

【００２５】なお、実際に本発明者がＩＣチップを製造
し、配線９を施したところ、上述したようにＩＣチップ
１の厚さ（ＩＣチップ１と基板７との段差）が約３μｍ
程度となり、配線９の厚さは約１５μｍとなった。した
がって、ＩＣチップ１と基板７との段差は、配線９の厚
さと比べても極めて薄く、配線９の形成に際して何ら支
障はなかった。When the present inventor actually manufactured an IC chip and provided the wiring 9, the thickness of the IC chip 1 (the step between the IC chip 1 and the substrate 7) was about 3 μm as described above.
And the thickness of the wiring 9 became about 15 μm. Therefore, the step between the IC chip 1 and the substrate 7 was extremely thin compared to the thickness of the wiring 9, and there was no problem in forming the wiring 9.

【００２６】さらに、本実施例において、基板７には、
ガラエポ基板や、セラミック、石英、Siウェハー等を用
いてもよいが、ポリイミドフィルム等の可撓性に富む材
料を用いてもよい。そして、このような可撓性に富む材
料を用いることにより、半導体自体の可撓性と相俟って
フレキシブルなＩＣ実装構造体を形成できる。Further, in this embodiment, the substrate 7 is
A glass epoxy substrate, ceramic, quartz, a Si wafer, or the like may be used, but a flexible material such as a polyimide film may be used. By using such a highly flexible material, a flexible IC mounting structure can be formed in combination with the flexibility of the semiconductor itself.

【００２７】ついで、図４及び図５に沿って、本発明の
第２実施例について説明する。Next, a second embodiment of the present invention will be described with reference to FIGS.

【００２８】本実施例においては、図５に示す製法によ
って製造されたＩＣチップ（半導体）５０を用いる。こ
の製法は、図２にて既述したものとほぼ同様であるが、
両面には表面保護層５１，５２を形成している。また、
本実施例において基板７上には、図４(a) に示すよう
に、ＩＣチップ５０，５０を複数個接着しており、ＩＣ
チップ５０，５０及び基板７の表面には配線（配線層）
９を形成した。なお、この配線９は、通常のスパッタ法
によってＡｌのメタライズを行った後にフォトリソ工程
によるパターニングを行うことにより形成した。なお、
かかる方法により製造された配線９の膜厚は１．５μｍ
であり、配線９の幅は５０μｍ程度であった。また、図
５に示す方法より製造したＩＣチップ５０の厚さは、上
述実施例と同様の３μｍであった。In this embodiment, an IC chip (semiconductor) 50 manufactured by the manufacturing method shown in FIG. 5 is used. This manufacturing method is almost the same as that described in FIG.
Surface protective layers 51 and 52 are formed on both surfaces. Also,
In this embodiment, a plurality of IC chips 50, 50 are bonded on the substrate 7 as shown in FIG.
Wiring (wiring layer) on the surfaces of the chips 50, 50 and the substrate 7.
9 was formed. The wiring 9 was formed by metallizing Al by a normal sputtering method and then patterning by a photolithography process. In addition,
The film thickness of the wiring 9 manufactured by this method is 1.5 μm.
And the width of the wiring 9 was about 50 μm. Further, the thickness of the IC chip 50 manufactured by the method shown in FIG. 5 was 3 μm, which was the same as in the above-mentioned embodiment.

【００２９】次に、本実施例の効果について説明する。Next, the effect of this embodiment will be described.

【００３０】本実施例によれば、ＩＣチップ５０と基板
７との段差３μｍは、配線９の厚さ１．５μｍに比べて
大きいが、断線は見られなかった。その理由は、配線９
の幅が５０μｍ程度と広いことによると考えられる。According to the present embodiment, the step difference of 3 μm between the IC chip 50 and the substrate 7 is larger than the thickness of the wiring 9 of 1.5 μm, but no disconnection was observed. The reason is wiring 9
It is thought that this is due to the fact that the width is about 50 μm.

【００３１】そして、本実施例においても、上述第１実
施例と同様の効果を得ることができる。すなわち、ショ
ートの心配もなく配線９を、ＩＣチップ５０と基板７と
の表面に直接形成することができ、従来技術の一例とし
て図７(d) にて説明したような熱可塑性の樹脂１０５等
を用いなくともよい。したがって、ＳＴＤ法におけるコ
ストアップの問題が解消され、一括配線が容易に可能
で、また高密度実装を低コストで達成できる。また、導
電性ペースト塗布時にショートのおそれがないことか
ら、製造歩留りが向上する。さらに、上述した方法によ
る接続が可能となるため、従来のワイヤボンディング等
を用いて接続する必要がなく、それら接続方法に固有の
問題も解決できる。またさらに、基板７を可撓性に富む
材料にて形成することにより、ＩＣチップ自体の可撓性
と相俟ってフレキシブルなＩＣ実装構造体を形成でき
る。Also in this embodiment, the same effect as that of the first embodiment can be obtained. That is, the wiring 9 can be directly formed on the surfaces of the IC chip 50 and the substrate 7 without fear of short-circuiting, and the thermoplastic resin 105 or the like as described in FIG. Need not be used. Therefore, the problem of cost increase in the STD method is solved, collective wiring can be easily performed, and high-density mounting can be achieved at low cost. In addition, since there is no risk of short circuit when the conductive paste is applied, the manufacturing yield is improved. Furthermore, since the connection can be made by the above-mentioned method, it is not necessary to make connection by using the conventional wire bonding or the like, and the problem peculiar to those connection methods can be solved. Furthermore, by forming the substrate 7 with a highly flexible material, a flexible IC mounting structure can be formed in combination with the flexibility of the IC chip itself.

【００３２】なお、図４(b) にはＩＣチップ５０の厚さ
が３μｍ以上の場合を示しているが、この場合にはＩＣ
チップ５０，５０との間を有機下地層５３で埋める。こ
の有機下地層５３の形成は、例えば、旭化研のエポキシ
インクをスクリーン印刷によって印刷することにより行
う（膜厚約１５μｍ）。そして、この有機下地層５３に
よって平坦化を行った後にＡｌ蒸着によって配線９を形
成する。この場合には１０μｍ幅のパターニングも問題
なく達成できた。Although FIG. 4B shows the case where the thickness of the IC chip 50 is 3 μm or more, in this case, the IC
A space between the chips 50, 50 is filled with an organic base layer 53. The organic base layer 53 is formed, for example, by printing an epoxy ink manufactured by Asahi Kaken by screen printing (film thickness: about 15 μm). Then, after the organic base layer 53 is flattened, the wiring 9 is formed by Al vapor deposition. In this case, patterning with a width of 10 μm could be achieved without any problem.

【００３３】さらに、図６に沿って、本発明の第３実施
例について説明する。Further, a third embodiment of the present invention will be described with reference to FIG.

【００３４】本実施例においては、第１実施例にて述べ
たＩＣチップ（半導体）１，１を層間絶縁膜６０を介し
て層状に配置し、それぞれのチップ１，１には配線（配
線層）９ａ，９ｂを施している。In this embodiment, the IC chips (semiconductors) 1 and 1 described in the first embodiment are arranged in layers via an interlayer insulating film 60, and wiring (wiring layer ) 9a, 9b.

【００３５】この実装方法について説明すると、まず基
板７上にＩＣチップ１を配置し、導電インクを用いてス
クリーン印刷により配線９ａを施す。そして、配線９ａ
を加熱硬化した後に層間絶縁膜６０をスクリーン印刷に
て形成し、他方のＩＣチップ１を配置する。さらに、導
電インクを用いてスクリーン印刷により配線９ｂを施し
て加熱硬化させる。本発明者がこの方法を実施したとこ
ろ、配線９ａ，９ｂの厚さは１５μｍであり、層間絶縁
膜６０の厚さは２０μｍであった。Explaining this mounting method, first, the IC chip 1 is arranged on the substrate 7, and the wiring 9a is provided by screen printing using conductive ink. And the wiring 9a
After heat curing, the interlayer insulating film 60 is formed by screen printing, and the other IC chip 1 is arranged. Further, the wiring 9b is formed by screen printing using a conductive ink, and is cured by heating. When the inventor carried out this method, the thickness of the wirings 9a and 9b was 15 μm, and the thickness of the interlayer insulating film 60 was 20 μm.

【００３６】これにより、上述実施例と同様の効果を得
ることができると共に、ＩＣチップを多層に配置するこ
とができる。As a result, the same effect as that of the above-described embodiment can be obtained, and the IC chips can be arranged in multiple layers.

【００３７】なお、上記実施例においてはＩＣチップを
２層に形成したが、もちろんこれに限る必要はなく、メ
モリーモジュールなどのアプリケーションではさらに多
層にしてもよく、これによりメモリー容量を拡大するこ
とができる。但し、厚膜印刷を利用した場合には、層の
厚みが大きくなるため、５層以上に重ねることはストレ
スなどの問題から難しい。したがって、この場合には、
層間絶縁膜として無機膜（ＰＳＧ，ＢＰＳＧ，ＳｉＯ
₂ ，ＳｉＮ，ＳｉＯＮなど）を用いるか、又はポリイミ
ド、ポリアミド、エポキシ、ナイロン、アクリル、ＦＥ
Ｐ、ＰＴＦＥ、ＰＣ、ブタジエン、ネオプレン、シリコ
ンゴム、レジン、等の薄膜上に配線材料としてＡｌ、Ｃ
ｕ、Ｃｒ、Ｍｏ、Ｗ、Ｔａ、Ａｕ、Ｐｔなどのメタルの
配線を行う必要がある。これにより、１０層以上の高密
度多層配線構造体も構成できる。Although the IC chip is formed in two layers in the above-mentioned embodiment, it is not necessary to limit to this, and it may be formed in multiple layers for applications such as a memory module, thereby expanding the memory capacity. it can. However, when thick film printing is used, the thickness of the layers becomes large, so it is difficult to stack five or more layers due to problems such as stress. So in this case,
An inorganic film (PSG, BPSG, SiO) as an interlayer insulating film
₂ , SiN, SiON, etc., or polyimide, polyamide, epoxy, nylon, acrylic, FE
Al, C as a wiring material on a thin film of P, PTFE, PC, butadiene, neoprene, silicon rubber, resin, etc.
Wiring of metals such as u, Cr, Mo, W, Ta, Au, and Pt is required. As a result, a high-density multilayer wiring structure having 10 or more layers can be constructed.

【００３８】一方、上述実施例においては、メタライズ
の方法として、印刷、真空成膜等を用いたが、もちろん
これに限る必要はなく、湿式（鍍金）溶射等の方法を用
いてもよい。さらに、絶縁層の形成も、印刷のみなら
ず、スピンコート、真空成膜、溶射、ドライフィルム等
を用いてもよい。On the other hand, in the above-mentioned embodiments, printing, vacuum film formation and the like were used as the metallizing method, but of course the invention is not limited to this, and a wet (plating) spraying method or the like may be used. Further, the insulating layer may be formed not only by printing but also by spin coating, vacuum film formation, thermal spraying, dry film or the like.

【００３９】[0039]

【発明の効果】以上説明したように、本発明によると、
上記従来例にて述べたＳＴＤ法における熱可塑性の樹脂
等を用いずに、前記半導体上及び前記基板上にわたって
直接配線層を形成することができる。したがって、ＳＴ
Ｄ法におけるコストアップの問題が解消され、一括配線
が容易になり、かつ高密度実装を低コストで達成でき
る。また、半導体層の両面は絶縁層によって被覆されて
いるためショートの心配がなく、製造歩留りが向上す
る。さらに、従来のワイヤボンディング等を用いる必要
がないため、それら接続方法に固有の問題も解決でき
る。一方、基板を可撓性のある材料にて形成することに
より、半導体自体の可撓性と相俟ってフレキシブルな実
装構造体を得ることができる。As described above, according to the present invention,
The wiring layer can be directly formed over the semiconductor and the substrate without using the thermoplastic resin or the like in the STD method described in the conventional example. Therefore, ST
The problem of cost increase in the D method is solved, collective wiring becomes easy, and high-density mounting can be achieved at low cost. Further, since both sides of the semiconductor layer are covered with the insulating layer, there is no fear of short circuit, and the manufacturing yield is improved. Further, since it is not necessary to use the conventional wire bonding or the like, problems inherent to those connecting methods can be solved. On the other hand, by forming the substrate with a flexible material, a flexible mounting structure can be obtained in combination with the flexibility of the semiconductor itself.

【図面の簡単な説明】[Brief description of drawings]

【図１】(a) は第１実施例にかかる実装構造を示す断面
図、(b) はその平面図。1A is a cross-sectional view showing a mounting structure according to a first embodiment, and FIG. 1B is a plan view thereof.

【図２】第１実施例におけるＩＣチップの製造方法を示
す図。FIG. 2 is a diagram showing a method of manufacturing an IC chip according to the first embodiment.

【図３】ＩＣチップの詳細構造を示す図。FIG. 3 is a diagram showing a detailed structure of an IC chip.

【図４】(a) は第２実施例にかかる実装構造を示す断面
図、(b) はＩＣチップが３μｍ以上の場合の実装構造を
示す断面図。4A is a sectional view showing a mounting structure according to a second embodiment, and FIG. 4B is a sectional view showing a mounting structure when the IC chip is 3 μm or more.

【図５】第２実施例におけるＩＣチップの製造方法を示
す図。FIG. 5 is a diagram showing a method for manufacturing an IC chip in the second embodiment.

【図６】第３実施例にかかる実装構造を示す断面図。FIG. 6 is a sectional view showing a mounting structure according to a third embodiment.

【図７】従来の接続方法を説明するための図。FIG. 7 is a diagram for explaining a conventional connection method.

【符号の説明】[Explanation of symbols]

１ 半導体（ＩＣチップ） ２ 絶縁層（パッシベーション層） ３ 半導体層 ５ 絶縁層 ７ 基板 ９ 配線層（配線） ９ａ，９ｂ 配線層（配線） ５０ 半導体（ＩＣチップ） 1 semiconductor (IC chip) 2 insulating layer (passivation layer) 3 semiconductor layer 5 insulating layer 7 substrate 9 wiring layer (wiring) 9a, 9b wiring layer (wiring) 50 semiconductor (IC chip)

Claims (2)

【特許請求の範囲】[Claims] 【請求項１】 半導体と、該半導体が配置される基板
と、を備えた半導体の実装構造において、 前記半導体が、半導体層、及び該半導体層の両面に形成
される絶縁層、によって構成され、かつ、 該半導体上及び前記基板上にわたって形成された配線層
によって接続される、 ことを特徴とする半導体の実装構造。1. A semiconductor mounting structure comprising a semiconductor and a substrate on which the semiconductor is arranged, wherein the semiconductor is composed of a semiconductor layer and insulating layers formed on both sides of the semiconductor layer, A semiconductor mounting structure, characterized in that the semiconductor mounting structure is connected by a wiring layer formed over the semiconductor and the substrate. 【請求項２】 前記半導体及び前記配線層を、前記基板
上に多数層状に形成してなる、請求項１記載の半導体の
実装構造。2. The semiconductor mounting structure according to claim 1, wherein the semiconductor and the wiring layer are formed in multiple layers on the substrate.