JPH07202023A - Semiconductor storage device and its manufacture - Google Patents
Semiconductor storage device and its manufactureInfo
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- JPH07202023A JPH07202023A JP5351872A JP35187293A JPH07202023A JP H07202023 A JPH07202023 A JP H07202023A JP 5351872 A JP5351872 A JP 5351872A JP 35187293 A JP35187293 A JP 35187293A JP H07202023 A JPH07202023 A JP H07202023A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、ＤＲＡＭ（Dynamic Ra
ndom Access Memory）等の半導体記憶装置及びその製造
方法に関する。BACKGROUND OF THE INVENTION The present invention relates to a DRAM (Dynamic Ra
The present invention relates to a semiconductor memory device such as an ndom access memory) and a manufacturing method thereof.
【０００２】[0002]
【従来の技術】近年、ＤＲＡＭ等の半導体記憶装置で
は、記憶容量の大容量化及び高集積化に伴い、記憶素子
１個当たりの平面積が小さくなってきた。この結果、例
えば１トランジスタ／１キャパシタ型ＤＲＡＭメモリセ
ルでは、記憶保持に必要なキャパシタ容量を確保するた
めに、キャパシタをスタック型にすることが行われてい
る。2. Description of the Related Art In recent years, in semiconductor memory devices such as DRAMs, the plane area per memory element has become smaller with the increase in storage capacity and higher integration. As a result, in a 1-transistor / 1-capacitor type DRAM memory cell, for example, a stack type capacitor is used in order to secure a capacitor capacity necessary for holding data.
【０００３】このスタック型のキャパシタを有するＤＲ
ＡＭメモリセルを、その製造方法に従って図７を参照し
て説明する。DR having this stack type capacitor
The AM memory cell will be described with reference to FIG. 7 according to its manufacturing method.
【０００４】まず、図７（ａ）に示すように、ｐ型シリ
コン基板１０１にＬＯＣＯＳ法によりフィールド酸化膜
１０２を形成する。しかる後、ゲート酸化膜１０３及び
ゲート電極１０４をパターン形成した後、ＬＤＤ（Ligh
tly Doped Drain)構造のｎ型不純物拡散層１０５を形成
する。First, as shown in FIG. 7A, a field oxide film 102 is formed on a p-type silicon substrate 101 by the LOCOS method. Then, after patterning the gate oxide film 103 and the gate electrode 104, LDD (Ligh
An n-type impurity diffusion layer 105 having a tly doped drain structure is formed.
【０００５】次に、図７（ｂ）に示すように、ＣＶＤ法
により全面に層間絶縁膜１０６を形成した後、フォトレ
ジスト（図示せず）をマスクとしたエッチングにより層
間絶縁膜１０６に拡散層１０５に達するコンタクト孔１
０７を開孔する。Next, as shown in FIG. 7B, after an interlayer insulating film 106 is formed on the entire surface by a CVD method, a diffusion layer is formed on the interlayer insulating film 106 by etching using a photoresist (not shown) as a mask. Contact hole 1 reaching 105
Open hole 07.
【０００６】次に、図７（ｃ）に示すように、コンタク
ト孔１０７を含む全面にＣＶＤ法によりポリシリコン膜
を堆積させた後、このポリシリコン膜に砒素（ＡS ）を
イオン注入する。しかる後、フォトレジスト（図示せ
ず）をマスクとしてポリシリコン膜をエッチングし、キ
ャパシタの下部電極（容量電極）１０８を形成する。Next, as shown in FIG. 7C, a polysilicon film is deposited on the entire surface including the contact hole 107 by the CVD method, and then arsenic (A S ) is ion-implanted into the polysilicon film. Then, the polysilicon film is etched using a photoresist (not shown) as a mask to form a lower electrode (capacitance electrode) 108 of the capacitor.
【０００７】次に、図７（ｄ）に示すように、ＣＶＤ法
により全面にシリコン窒化膜を形成した後にウェット酸
化を行ってＯＮＯ膜（又はＯＮ膜）１０９を形成する。
しかる後、ＣＶＤ法により全面にポリシリコン膜１１０
を堆積させた後、オキシ塩化リン雰囲気でポリシリコン
膜１１０中にリン拡散を行う。Next, as shown in FIG. 7D, a silicon nitride film is formed on the entire surface by a CVD method and then wet oxidation is performed to form an ONO film (or ON film) 109.
Then, the polysilicon film 110 is formed on the entire surface by the CVD method.
Then, phosphorus is diffused into the polysilicon film 110 in a phosphorus oxychloride atmosphere.
【０００８】次に、図７（ｅ）に示すように、フォトレ
ジスト（図示せず）をマスクとしたエッチングによりＯ
ＮＯ膜１０９及びポリシリコン膜１１０をそれぞれパタ
ーニングし、キャパシタ誘電体膜１１１及びキャパシタ
の上部電極（セルプレート）１１２を形成する。Next, as shown in FIG. 7 (e), O is formed by etching using a photoresist (not shown) as a mask.
The NO film 109 and the polysilicon film 110 are patterned to form a capacitor dielectric film 111 and a capacitor upper electrode (cell plate) 112.
【０００９】以上の工程により、キャパシタ下部電極１
０８、キャパシタ誘電体膜１１１及びキャパシタ上部電
極１１２からなるスタック型のキャパシタを有するメモ
リセルが形成される。Through the above steps, the capacitor lower electrode 1
08, the capacitor dielectric film 111 and the capacitor upper electrode 112 form a memory cell having a stack type capacitor.
【００１０】しかしながら、近年のＤＲＡＭの大容量化
の要求によれば、図７に示したような従来のスタック型
キャパシタでも、記憶保持に必要なキャパシタ容量を確
保することができなくなってきた。そこで、キャパシタ
をスタック型にするとともに、容量電極の構造をさらに
立体化してキャパシタの表面積を増加させ、記憶保持に
必要なキャパシタ容量を確保するようにしたＤＲＡＭメ
モリセルが提案されている（ＳＳＤＭ `９３ Ｓ−ＩＶ
−１３）。However, according to the recent demand for larger capacity of DRAM, the conventional stacked type capacitor as shown in FIG. 7 is no longer able to secure the capacity of the capacitor necessary for holding the memory. Therefore, a DRAM memory cell has been proposed in which the capacitor is made to be a stack type and the surface area of the capacitor is increased by further making the structure of the capacitor electrode three-dimensional to secure the capacitor capacity necessary for memory retention (SSDM `. 93 S-IV
-13).
【００１１】このＤＲＡＭメモリセルを、その製造方法
に従って図８を参照して説明する。This DRAM memory cell will be described with reference to FIG. 8 according to its manufacturing method.
【００１２】まず、図８（ａ）に示すように、ｐ型シリ
コン基板２０１にＬＯＣＯＳ法によりフィールド酸化膜
２０２を形成する。しかる後、図示はしないが、シリコ
ン基板２０１の素子形成領域に、ゲート酸化膜及びゲー
ト電極をパターン形成した後、ソース／ドレインとなる
ｎ型不純物拡散層（図では省略されている。）を形成す
る。なお、２０３は、ゲート電極と共通のゲート配線で
ある。しかる後、ＣＶＤ法により全面に層間絶縁膜２０
４を形成し、フォトレジスト（図示せず）をマスクとし
たエッチングによりシリコン基板２０１の拡散層に達す
るコンタクト孔２０５を層間絶縁膜２０４に開孔する。First, as shown in FIG. 8A, a field oxide film 202 is formed on a p-type silicon substrate 201 by the LOCOS method. Then, although not shown, after forming a gate oxide film and a gate electrode in the element formation region of the silicon substrate 201 by patterning, an n-type impurity diffusion layer (not shown in the figure) to be a source / drain is formed. To do. Note that reference numeral 203 is a gate wiring common to the gate electrode. Then, the interlayer insulating film 20 is formed on the entire surface by the CVD method.
4 is formed, and a contact hole 205 reaching the diffusion layer of the silicon substrate 201 is opened in the interlayer insulating film 204 by etching using a photoresist (not shown) as a mask.
【００１３】しかる後、コンタクト孔２０５を含む全面
にＣＶＤ法によりポリシリコン膜２０６を形成した後、
このポリシリコン膜２０６に砒素（ＡS ）をイオン注入
する。さらに、ポリシリコン膜２０６上の全面にシリコ
ン酸化膜２０７を形成した後、シリコン酸化膜２０７上
にポリシリコンの半球状グレイン（ＨＳＧ）２０８を形
成する。しかる後、シリコン酸化膜２０７上にフォトレ
ジスト２０９をパターン形成した後、プラズマ酸化膜を
全面に堆積させて、ＲＩＥ法によりエッチバックし、フ
ォトレジスト２０９の周囲にプラズマ酸化膜の側壁２１
０を形成する。そして、フォトレジスト２０９及びプラ
ズマ酸化膜の側壁２１０をマスクとして、シリコン酸化
膜２０７及びポリシリコン膜２０６を図示の形状に加工
する。After that, a polysilicon film 206 is formed on the entire surface including the contact holes 205 by a CVD method, and then,
Arsenic (A S ) is ion-implanted into the polysilicon film 206. Further, after forming a silicon oxide film 207 on the entire surface of the polysilicon film 206, a hemispherical grain (HSG) 208 of polysilicon is formed on the silicon oxide film 207. After that, a photoresist 209 is patterned on the silicon oxide film 207, and then a plasma oxide film is deposited on the entire surface and etched back by the RIE method to form a sidewall 21 of the plasma oxide film around the photoresist 209.
Form 0. Then, using the photoresist 209 and the side wall 210 of the plasma oxide film as a mask, the silicon oxide film 207 and the polysilicon film 206 are processed into the illustrated shapes.
【００１４】次に、図８（ｂ）に示すように、フォトレ
ジスト２０９を除去する。Next, as shown in FIG. 8B, the photoresist 209 is removed.
【００１５】次に、図８（ｃ）に示すように、ＨＳＧ２
０８をマスクとしてシリコン酸化膜２０７のエッチング
を行い、次に、残ったシリコン酸化膜２０７及びプラズ
マ酸化膜の側壁２１０をマスクとしてＲＩＥ法によりポ
リシリコン膜２０６を異方性エッチングすると、ＨＳＧ
２０８が存在した部分の下にポリシリコン膜２０６及び
シリコン酸化膜２０７からなる支柱２１１及びプラズマ
酸化膜の側壁２１０の下に周囲壁２１２がそれぞれ形成
される。Next, as shown in FIG. 8C, HSG2
When the silicon oxide film 207 is etched using 08 as a mask, and then the polysilicon film 206 is anisotropically etched by the RIE method using the remaining silicon oxide film 207 and the sidewall 210 of the plasma oxide film as a mask, HSG
Under the portion where 208 was present, a pillar 211 made of a polysilicon film 206 and a silicon oxide film 207 and a peripheral wall 212 are formed below a side wall 210 of the plasma oxide film.
【００１６】以上の工程により、立体的な構造を有する
キャパシタの容量電極２１３が形成される。図８（ｄ）
は、図８（ｃ）の容量電極２１３の部分を側壁２１０を
取り除いて斜め上方から見た状態を示した図である。同
図から明らかなように、容量電極２１３は、その外周を
なす周囲壁２１２の内側に複数の支柱２１１が形成され
た構造を有している。Through the above steps, the capacitive electrode 213 of the capacitor having a three-dimensional structure is formed. Figure 8 (d)
FIG. 9 is a diagram showing a state of the portion of the capacitor electrode 213 in FIG. 8C as seen obliquely from above with the side wall 210 removed. As is clear from the figure, the capacitor electrode 213 has a structure in which a plurality of columns 211 are formed inside the peripheral wall 212 forming the outer periphery thereof.
【００１７】[0017]
【発明が解決しようとする課題】しかし、近年のＤＲＡ
Ｍの大容量化及び微細化の要求は、上述の容量電極を立
体化したＤＲＡＭメモリセルでも、その支柱２１１等を
相当長くしなければ、充分なキャパシタ容量を確保する
ことができなくなる程、厳しくなってきている。ところ
が、容量電極の高さを大きくすれば、メモリセル部分と
それ以外の部分とで著しく大きな段差が生じるため、次
工程以降における平坦化が困難になるという問題があ
る。However, the recent DRA
The demand for large capacity and miniaturization of M is so severe that even in the above-mentioned DRAM memory cell having a three-dimensional capacity electrode, a sufficient capacitor capacity cannot be secured unless the pillars 211 and the like are made considerably long. It has become to. However, if the height of the capacitance electrode is increased, a remarkably large level difference is generated between the memory cell portion and the other portion, and thus there is a problem that planarization becomes difficult in the subsequent steps.
【００１８】また、誘電体膜をＯＮＯ膜から誘電率のよ
り高いタンタル酸化膜やＰＺＴ膜に代替することによっ
てキャパシタ容量を確保することも考えられているが、
リーク電流や従来のプロセスとの整合性等の点で実用化
が困難である。It is also considered to secure the capacitance of the capacitor by replacing the ONO film with a tantalum oxide film or a PZT film having a higher dielectric constant as the dielectric film.
Practical application is difficult in terms of leakage current and compatibility with conventional processes.
【００１９】そこで、本発明の目的は、小さな平面積で
も大きなキャパシタ容量を確保することができる半導体
記憶装置及びその製造方法を提供することである。Therefore, an object of the present invention is to provide a semiconductor memory device capable of ensuring a large capacitor capacitance even with a small plane area, and a manufacturing method thereof.
【００２０】[0020]
【課題を解決するための手段】上記課題を解決するため
に、本発明では、トランジスタとキャパシタとからなる
メモリセルを有する半導体記憶装置であって、上記キャ
パシタが、実質的に半導体基板と平行な方向に延びるキ
ャパシタ下部電極とキャパシタ誘電体膜を介してこのキ
ャパシタ下部電極に対向するキャパシタ上部電極とを有
する半導体記憶装置において、上記キャパシタ下部電極
が、その上面に、上記半導体基板に対して実質的に垂直
な方向に突出する少なくとも１個の突出部を有し、且
つ、この突出部の表面に多数の凹凸部が形成されてい
る。In order to solve the above problems, the present invention provides a semiconductor memory device having a memory cell including a transistor and a capacitor, wherein the capacitor is substantially parallel to a semiconductor substrate. In a semiconductor memory device having a capacitor lower electrode extending in a direction and a capacitor upper electrode opposed to the capacitor lower electrode via a capacitor dielectric film, the capacitor lower electrode is substantially on the upper surface of the capacitor lower electrode with respect to the semiconductor substrate. Has at least one projecting portion projecting in a direction perpendicular to, and a large number of uneven portions are formed on the surface of the projecting portion.
【００２１】本発明の半導体記憶装置の製造方法は、メ
モリセルを構成するトランジスタを半導体基板に形成し
た後、全面に絶縁膜を形成し、この絶縁膜に、上記トラ
ンジスタの一方の不純物拡散層に達するコンタクト孔を
形成する工程と、全面に第１の多結晶シリコン膜を形成
した後、これをパターニングして、上記不純物拡散層に
接続するキャパシタ下部電極の本体部を形成する工程
と、全面にシリコン酸化膜を形成する工程と、上記キャ
パシタ下部電極の上記本体部の上の部分の上記シリコン
酸化膜に開口を形成する工程と、全面に第２の多結晶シ
リコン膜を形成する工程と、上記第２の多結晶シリコン
膜を異方性エッチングして、上記シリコン酸化膜の上記
開口の内壁部に上記第２の多結晶シリコン膜を側壁状に
残し、キャパシタ下部電極の突出部を形成する工程と、
上記シリコン酸化膜を除去する工程と、減圧ＣＶＤ法に
より、上記キャパシタ下部電極の上記本体部及び上記突
出部の表面に多結晶シリコンの半球状グレインを付着さ
せる工程と、上記キャパシタ下部電極の上にキャパシタ
誘電体膜を形成した後、このキャパシタ誘電体膜の上に
キャパシタ上部電極をパターン形成する工程とを有す
る。According to the method of manufacturing a semiconductor memory device of the present invention, after forming a transistor constituting a memory cell on a semiconductor substrate, an insulating film is formed on the entire surface, and the insulating film is formed on one impurity diffusion layer of the transistor. A step of forming a contact hole to reach, a step of forming a first polycrystalline silicon film on the entire surface and then patterning the same to form a main body of a capacitor lower electrode connected to the impurity diffusion layer, and a whole surface A step of forming a silicon oxide film, a step of forming an opening in the silicon oxide film above the main body of the capacitor lower electrode, a step of forming a second polycrystalline silicon film on the entire surface, The second polycrystalline silicon film is anisotropically etched to leave the second polycrystalline silicon film on the inner wall of the opening of the silicon oxide film in the shape of a sidewall, and Forming a protruding portion of the electrode,
A step of removing the silicon oxide film; a step of depositing a hemispherical grain of polycrystalline silicon on the surfaces of the main body portion and the protruding portion of the capacitor lower electrode by a low pressure CVD method; Forming a capacitor dielectric film, and pattern forming a capacitor upper electrode on the capacitor dielectric film.
【００２２】また、本発明の一態様による半導体記憶装
置の製造方法は、メモリセルを構成するトランジスタを
半導体基板に形成した後、全面に絶縁膜を形成し、この
絶縁膜に、上記トランジスタの一方の不純物拡散層に達
するコンタクト孔を形成する工程と、全面に第１の多結
晶シリコン膜を形成した後、これをパターニングして、
上記不純物拡散層に接続するキャパシタ下部電極の本体
部を形成する工程と、全面に第１のシリコン酸化膜を形
成する工程と、上記キャパシタ下部電極の上記本体部の
上の部分の上記第１のシリコン酸化膜に開口を形成する
工程と、全面に第２の多結晶シリコン膜を形成する工程
と、上記第２の多結晶シリコン膜を異方性エッチングし
て、上記第１のシリコン酸化膜の上記開口の内壁部に上
記第２の多結晶シリコン膜を側壁状に残し、キャパシタ
下部電極の第１の突出部を形成する工程と、全面に第２
のシリコン酸化膜を形成する工程と、上記第２のシリコ
ン酸化膜を異方性エッチングして、上記第１の突出部の
内壁部に上記第２のシリコン酸化膜を側壁状に残す工程
と、全面に第３の多結晶シリコン膜を形成する工程と、
上記第３の多結晶シリコン膜を異方性エッチングして、
側壁状の上記第２のシリコン酸化膜の内壁部に上記第３
の多結晶シリコン膜を側壁状に残し、キャパシタ下部電
極の第２の突出部を形成する工程と、上記第１及び第２
のシリコン酸化膜を除去する工程と、減圧ＣＶＤ法によ
り、上記キャパシタ下部電極の上記本体部及び上記第１
及び第２の突出部の表面に多結晶シリコンの半球状グレ
インを付着させる工程と、上記キャパシタ下部電極の上
にキャパシタ誘電体膜を形成した後、このキャパシタ誘
電体膜の上にキャパシタ上部電極をパターン形成する工
程とを有する。Further, in the method for manufacturing a semiconductor memory device according to one aspect of the present invention, after forming a transistor forming a memory cell on a semiconductor substrate, an insulating film is formed on the entire surface, and one of the transistors is formed on the insulating film. And a step of forming a contact hole reaching the impurity diffusion layer, and after forming a first polycrystalline silicon film on the entire surface, patterning this
Forming a body of a capacitor lower electrode connected to the impurity diffusion layer; forming a first silicon oxide film on the entire surface; and forming a first silicon oxide film on the entire surface of the capacitor lower electrode in the first portion. A step of forming an opening in the silicon oxide film, a step of forming a second polycrystalline silicon film on the entire surface, and an anisotropic etching of the second polycrystalline silicon film to remove the first silicon oxide film. A step of leaving the second polycrystalline silicon film in a side wall shape on the inner wall of the opening to form a first projecting portion of the capacitor lower electrode, and a second step over the entire surface.
And a step of anisotropically etching the second silicon oxide film to leave the second silicon oxide film on the inner wall of the first protrusion in a side wall shape. A step of forming a third polycrystalline silicon film on the entire surface,
Anisotropically etching the third polycrystalline silicon film,
The third wall is formed on the inner wall of the second silicon oxide film.
Forming a second projecting portion of the capacitor lower electrode while leaving the polycrystalline silicon film in the shape of a side wall, and the first and second steps described above.
The step of removing the silicon oxide film, and the body portion of the capacitor lower electrode and the first
And a step of depositing a hemispherical grain of polycrystalline silicon on the surface of the second protrusion, and forming a capacitor dielectric film on the capacitor lower electrode, and then forming a capacitor upper electrode on the capacitor dielectric film. And a step of forming a pattern.
【００２３】また、本発明の一態様による半導体記憶装
置の製造方法は、メモリセルを構成するトランジスタを
半導体基板に形成した後、全面に絶縁膜を形成し、この
絶縁膜に、上記トランジスタの一方の不純物拡散層に達
するコンタクト孔を形成する工程と、全面に第１の多結
晶シリコン膜を形成した後、これをパターニングして、
上記不純物拡散層に接続するキャパシタ下部電極の本体
部を形成する工程と、全面にシリコン酸化膜を形成する
工程と、上記シリコン酸化膜の上にシリコン窒化膜を形
成する工程と、上記キャパシタ下部電極の上記本体部の
上の部分の上記シリコン窒化膜に開口を形成する工程
と、上記シリコン窒化膜の上記開口に連続する開口を上
記シリコン酸化膜に形成する工程と、全面に第２の多結
晶シリコン膜を形成する工程と、上記第２の多結晶シリ
コン膜を異方性エッチングして、上記シリコン酸化膜の
上記開口の内壁部に上記第２の多結晶シリコン膜を側壁
状に残し、キャパシタ下部電極の突出部を形成する工程
と、減圧ＣＶＤ法により、上記キャパシタ下部電極の上
記本体部及び上記突出部の露出表面に多結晶シリコンの
半球状グレインを付着させる工程と、上記キャパシタ下
部電極の上にキャパシタ誘電体膜を形成した後、このキ
ャパシタ誘電体膜の上にキャパシタ上部電極をパターン
形成する工程とを有する。Further, in the method for manufacturing a semiconductor memory device according to one aspect of the present invention, after forming a transistor forming a memory cell on a semiconductor substrate, an insulating film is formed on the entire surface, and one of the transistors is formed on the insulating film. And a step of forming a contact hole reaching the impurity diffusion layer, and after forming a first polycrystalline silicon film on the entire surface, patterning this
Forming a main body of a capacitor lower electrode connected to the impurity diffusion layer, forming a silicon oxide film on the entire surface, forming a silicon nitride film on the silicon oxide film, and forming the capacitor lower electrode A step of forming an opening in the silicon nitride film in a portion above the main body portion, a step of forming an opening in the silicon oxide film that is continuous with the opening of the silicon nitride film, and a second polycrystalline film over the entire surface. A step of forming a silicon film, and anisotropically etching the second polycrystalline silicon film to leave the second polycrystalline silicon film in a sidewall shape on the inner wall portion of the opening of the silicon oxide film, thereby forming a capacitor. A hemispherical grain of polycrystalline silicon is attached to the exposed surface of the main body portion and the protruding portion of the capacitor lower electrode by a process of forming a protruding portion of the lower electrode and a low pressure CVD method. And a step for, after forming the capacitor dielectric film is formed on the capacitor lower electrode and the step of patterning the capacitor upper electrode over the capacitor dielectric film.
【００２４】また、本発明の一態様による半導体記憶装
置の製造方法は、メモリセルを構成するトランジスタを
半導体基板に形成した後、全面に絶縁膜を形成し、この
絶縁膜に、上記トランジスタの一方の不純物拡散層に達
するコンタクト孔を形成する工程と、全面に第１の多結
晶シリコン膜を形成した後、これをパターニングして、
上記不純物拡散層に接続するキャパシタ下部電極の本体
部を形成する工程と、全面に第１のシリコン酸化膜を形
成する工程と、上記第１のシリコン酸化膜の上にシリコ
ン窒化膜を形成する工程と、上記キャパシタ下部電極の
上記本体部の上の部分の上記シリコン窒化膜に開口を形
成する工程と、上記シリコン窒化膜の上記開口に連続す
る開口を上記第１のシリコン酸化膜に形成する工程と、
全面に第２の多結晶シリコン膜を形成する工程と、上記
第２の多結晶シリコン膜を異方性エッチングして、上記
第１のシリコン酸化膜の上記開口の内壁部に上記第２の
多結晶シリコン膜を側壁状に残し、キャパシタ下部電極
の第１の突出部を形成する工程と、全面に第２のシリコ
ン酸化膜を形成する工程と、上記第２のシリコン酸化膜
を異方性エッチングして、上記第１の突出部の内壁部に
上記第２のシリコン酸化膜を側壁状に残す工程と、全面
に第３の多結晶シリコン膜を形成する工程と、上記第３
の多結晶シリコン膜を異方性エッチングして、側壁状の
上記第２のシリコン酸化膜の内壁部に上記第３の多結晶
シリコン膜を側壁状に残し、キャパシタ下部電極の第２
の突出部を形成する工程と、上記第２のシリコン酸化膜
を除去する工程と、減圧ＣＶＤ法により、上記キャパシ
タ下部電極の上記本体部及び上記第１及び第２の突出部
の露出表面に多結晶シリコンの半球状グレインを付着さ
せる工程と、上記キャパシタ下部電極の上にキャパシタ
誘電体膜を形成した後、このキャパシタ誘電体膜の上に
キャパシタ上部電極をパターン形成する工程とを有す
る。Further, in the method for manufacturing a semiconductor memory device according to one aspect of the present invention, after forming a transistor forming a memory cell on a semiconductor substrate, an insulating film is formed on the entire surface, and one of the transistors is formed on the insulating film. And a step of forming a contact hole reaching the impurity diffusion layer, and after forming a first polycrystalline silicon film on the entire surface, patterning this
Forming a body of the capacitor lower electrode connected to the impurity diffusion layer, forming a first silicon oxide film on the entire surface, and forming a silicon nitride film on the first silicon oxide film A step of forming an opening in the silicon nitride film above the body of the capacitor lower electrode, and a step of forming an opening in the first silicon oxide film that is continuous with the opening of the silicon nitride film. When,
Forming a second polycrystalline silicon film on the entire surface, and anisotropically etching the second polycrystalline silicon film to form the second polycrystalline silicon film on the inner wall of the opening of the first silicon oxide film. A step of forming the first protruding portion of the capacitor lower electrode while leaving the crystalline silicon film on the side wall, a step of forming a second silicon oxide film on the entire surface, and an anisotropic etching of the second silicon oxide film. Then, a step of leaving the second silicon oxide film in a side wall shape on the inner wall portion of the first protrusion, a step of forming a third polycrystalline silicon film on the entire surface, and a step of forming the third polycrystalline silicon film
Is anisotropically etched to leave the third polycrystalline silicon film on the inner wall of the sidewall-shaped second silicon oxide film in the shape of sidewall, and the second polycrystalline silicon film of the capacitor lower electrode is formed.
Of the second silicon oxide film and a step of removing the second silicon oxide film on the exposed surface of the main body of the capacitor lower electrode and the exposed surfaces of the first and second projections. The method includes depositing a hemispherical grain of crystalline silicon, forming a capacitor dielectric film on the capacitor lower electrode, and then patterning a capacitor upper electrode on the capacitor dielectric film.
【００２５】[0025]
【作用】本発明においては、キャパシタ下部電極が突出
部を有し且つその突出部の表面に多数の凹凸部が形成さ
れているので、キャパシタ下部電極の表面積が大きくな
り、小さな平面積でも大きなキャパシタ容量を得ること
ができる。In the present invention, since the capacitor lower electrode has the protruding portion and a large number of uneven portions are formed on the surface of the protruding portion, the surface area of the capacitor lower electrode becomes large, and a large capacitor even with a small plane area is provided. The capacity can be obtained.
【００２６】また、キャパシタ下部電極の突出部は、異
方性エッチングによる側壁形成の繰り返しにより比較的
簡易なプロセスで形成することができ、また、突出部表
面の凹凸部は、多結晶シリコンの半球状グレインの堆積
により容易に形成することができる。Further, the protruding portion of the capacitor lower electrode can be formed by a relatively simple process by repeating the side wall formation by anisotropic etching, and the uneven portion on the surface of the protruding portion is a hemisphere of polycrystalline silicon. It can be easily formed by the deposition of the granular grains.
【００２７】さらに、キャパシタ下部電極の本体部を形
成後、突出部を形成するためのシリコン酸化膜の上にシ
リコン窒化膜を形成して、メモリセル間又はメモリセル
と他素子間のこのシリコン酸化膜のエッチングを防止す
ることにより、立体構造のキャパシタ下部電極に起因す
るメモリセル間又はメモリセルと他素子間での段差が軽
減される。Further, after the main body of the capacitor lower electrode is formed, a silicon nitride film is formed on the silicon oxide film for forming the protrusion, and the silicon oxide film between the memory cells or between the memory cell and another element is formed. By preventing the film from being etched, the step difference between the memory cells or between the memory cell and another element due to the lower electrode of the capacitor having a three-dimensional structure is reduced.
【００２８】[0028]
【実施例】以下、本発明を実施例につき図１〜図６を参
照して説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below with reference to embodiments with reference to FIGS.
【００２９】図１（ａ）は、本発明の第１実施例による
ＤＲＡＭメモリセル２３の断面図である。このＤＲＡＭ
メモリセル２３は、ＭＯＳトランジスタ２４とキャパシ
タ２５とからなっている。ＭＯＳトランジスタ２４は、
ｐ型シリコン基板１のフィールド酸化膜２で囲まれた素
子形成領域に形成されており、シリコン基板１の表面部
分に互いに離隔して形成されたｎ型不純物拡散層５とシ
リコン基板１上にゲート酸化膜３を介して形成されたゲ
ート電極４とを有している。なお、ＭＯＳトランジスタ
２４はＬＤＤ構造を有している。FIG. 1A is a sectional view of a DRAM memory cell 23 according to the first embodiment of the present invention. This DRAM
The memory cell 23 includes a MOS transistor 24 and a capacitor 25. The MOS transistor 24 is
A gate is formed on the silicon substrate 1 and an n-type impurity diffusion layer 5 formed in the element formation region surrounded by the field oxide film 2 of the p-type silicon substrate 1 and separated from each other on the surface portion of the silicon substrate 1. The gate electrode 4 is formed through the oxide film 3. The MOS transistor 24 has an LDD structure.
【００３０】キャパシタ２５は、ポリシリコンからなる
下部電極（容量電極）１９とＯＮＯ膜からなる誘電体膜
２１とポリシリコン膜からなる上部電極（セルプレー
ト）２２とを有している。下部電極１９は、拡散層５と
接触するようにパターン形成されたポリシリコン膜から
なる本体部８と、その上面に形成された高さ数１００ｎ
ｍのポリシリコンからなる環状突出部１２、１６、１８
と、本体部８及び環状突出部１２〜１８の表面に形成さ
れた多数のポリシリコンの半球状グレイン２０により構
成されている。The capacitor 25 has a lower electrode (capacitance electrode) 19 made of polysilicon, a dielectric film 21 made of an ONO film, and an upper electrode (cell plate) 22 made of a polysilicon film. The lower electrode 19 includes a main body 8 made of a polysilicon film patterned so as to be in contact with the diffusion layer 5, and a height of several 100 n formed on the upper surface thereof.
annular protrusions 12, 16, 18 made of m polysilicon
And a large number of polysilicon hemispherical grains 20 formed on the surfaces of the main body 8 and the annular protrusions 12 to 18.
【００３１】図１（ｂ）は、図１（ａ）の環状突出部１
８の部分の拡大断面図である。高さ２００〜３００ｎｍ
の環状突出部１８の表面に直径が２０〜３０ｎｍのポリ
シリコンの半球状グレイン２０が密に形成されている。
そして、これらの半球状グレイン２０により、それらが
無い場合と比較して、表面積が約２倍に増加する。FIG. 1B shows the annular protrusion 1 of FIG.
8 is an enlarged cross-sectional view of a portion 8 of FIG. Height 200 ~ 300nm
Polycrystalline hemispherical grains 20 having a diameter of 20 to 30 nm are densely formed on the surface of the annular protruding portion 18.
Then, these hemispherical grains 20 increase the surface area by a factor of about 2 compared to the case without them.
【００３２】次に、本実施例のＤＲＡＭメモリセルの製
造方法について、図２及び図３を参照して説明する。Next, a method of manufacturing the DRAM memory cell of this embodiment will be described with reference to FIGS.
【００３３】まず、図２（ａ）に示すように、ｐ型シリ
コン基板１にＬＯＣＯＳ法によりフィールド酸化膜２を
形成する。しかる後、ゲート酸化膜３及びゲート電極４
をパターン形成した後、ＬＤＤ構造のｎ型不純物拡散層
５を形成する。First, as shown in FIG. 2A, the field oxide film 2 is formed on the p-type silicon substrate 1 by the LOCOS method. Then, the gate oxide film 3 and the gate electrode 4 are formed.
Then, the n-type impurity diffusion layer 5 having the LDD structure is formed.
【００３４】次に、図２（ｂ）に示すように、ＣＶＤ法
により全面に膜厚１５０ｎｍ程度のシリコン酸化膜から
なる層間絶縁膜６を形成した後、フォトレジスト（図示
せず）をマスクとしたエッチングにより層間絶縁膜６に
拡散層５に達するコンタクト孔７を開孔する。Next, as shown in FIG. 2B, an interlayer insulating film 6 made of a silicon oxide film having a film thickness of about 150 nm is formed on the entire surface by the CVD method, and then a photoresist (not shown) is used as a mask. The contact hole 7 reaching the diffusion layer 5 is opened in the interlayer insulating film 6 by the above etching.
【００３５】次に、図２（ｃ）に示すように、コンタク
ト孔７を含む全面にＣＶＤ法により膜厚１５０ｎｍ程度
のポリシリコン膜８を堆積させる。しかる後、ポリシリ
コン膜８がフィールド酸化膜２及びゲート電極４上にま
で残存するように、フォトレジスト（図示せず）をマス
クとしたエッチングを行い、ポリシリコン膜８をパター
ニングする。Next, as shown in FIG. 2C, a polysilicon film 8 having a thickness of about 150 nm is deposited on the entire surface including the contact hole 7 by the CVD method. Then, etching is performed using a photoresist (not shown) as a mask to pattern the polysilicon film 8 so that the polysilicon film 8 remains on the field oxide film 2 and the gate electrode 4.
【００３６】次に、図２（ｄ）に示すように、ＣＶＤ法
により膜厚３００〜５００ｎｍ程度のシリコン酸化膜９
を全面に形成する。Next, as shown in FIG. 2D, a silicon oxide film 9 having a film thickness of about 300 to 500 nm is formed by the CVD method.
Are formed on the entire surface.
【００３７】次に、図２（ｅ）に示すように、シリコン
酸化膜９上の全面にフォトレジスト１０を塗布する。し
かる後、ポリシリコン膜８の上に開口が形成されるよう
にフォトレジスト１０をパターニングする。Next, as shown in FIG. 2E, a photoresist 10 is applied on the entire surface of the silicon oxide film 9. Then, the photoresist 10 is patterned so that an opening is formed on the polysilicon film 8.
【００３８】次に、図２（ｆ）に示すように、フォトレ
ジスト１０をマスクとしてシリコン酸化膜９をエッチン
グ除去し、ポリシリコン膜８に達するコンタクト孔を形
成する。そして、フォトレジスト１０を除去した後、Ｃ
ＶＤ法により全面に膜厚１５０ｎｍ程度のポリシリコン
膜１１を堆積させる。Next, as shown in FIG. 2F, the silicon oxide film 9 is removed by etching using the photoresist 10 as a mask to form a contact hole reaching the polysilicon film 8. Then, after removing the photoresist 10, C
A polysilicon film 11 having a film thickness of about 150 nm is deposited on the entire surface by the VD method.
【００３９】次に、図２（ｇ）に示すように、ＳＦ6 、
Ｃｌ2 、ＣＨ2 Ｆ2 等を用いたＲＩＥ法によりポリシリ
コン膜１１を異方性エッチングし、シリコン酸化膜９の
内壁部にポリシリコンからなる第１の環状突出部１２を
形成する。Next, as shown in FIG. 2 (g), SF 6 ,
The polysilicon film 11 is anisotropically etched by Cl 2, CH 2 F RIE method using 2 or the like to form a first annular projection 12 made of polysilicon on the inner wall portion of the silicon oxide film 9.
【００４０】次に、図２（ｈ）に示すように、ＣＶＤ法
により全面に膜厚１５０ｎｍ程度のシリコン酸化膜１３
を形成する。Next, as shown in FIG. 2H, a silicon oxide film 13 having a thickness of about 150 nm is formed on the entire surface by the CVD method.
To form.
【００４１】次に、図３（ａ）に示すように、ＣＦ4 、
ＣＨＦ3 等を用いたＲＩＥ法によりシリコン酸化膜１３
を異方性エッチングし、第１の環状突出部１２の内壁部
に円環状の第１のシリコン酸化膜側壁１４を形成する。Next, as shown in FIG. 3A, CF 4 ,
The silicon oxide film 13 is formed by the RIE method using CHF 3 or the like.
Is anisotropically etched to form an annular first silicon oxide film side wall 14 on the inner wall of the first annular protrusion 12.
【００４２】次に、図３（ｂ）に示すように、ＣＶＤ法
により全面に膜厚１５０ｎｍ程度のポリシリコン膜１５
を形成する。Next, as shown in FIG. 3B, a polysilicon film 15 having a film thickness of about 150 nm is formed on the entire surface by the CVD method.
To form.
【００４３】次に、図３（ｃ）に示すように、ＳＦ6 、
Ｃｌ2 、ＣＨ2 Ｆ2 等を用いたＲＩＥ法によりポリシリ
コン膜１５を異方性エッチングし、第１のシリコン酸化
膜側壁１４の内壁部にポリシリコンからなる第２の環状
突出部１６を形成する。Next, as shown in FIG. 3C, SF 6 ,
The polysilicon film 15 is anisotropically etched by RIE using Cl 2 , CH 2 F 2 or the like to form a second annular protrusion 16 made of polysilicon on the inner wall of the first silicon oxide film side wall 14. To do.
【００４４】次に、図３（ｄ）に示すように、ＣＶＤ法
により全面に形成した膜厚１５０ｎｍ程度のシリコン酸
化膜をＲＩＥ法により同様に異方性エッチングすること
によって、第２の環状突出部１６の内壁部に円環状の第
２のシリコン酸化膜側壁１７を形成する。しかる後、Ｃ
ＶＤ法により全面に形成した膜厚１５０ｎｍ程度のポリ
シリコン膜をＲＩＥ法により同様に異方性エッチングす
ることによって、第２のシリコン酸化膜側壁１７の内壁
部にポリシリコンからなる第３の環状突出部１８を形成
する。Next, as shown in FIG. 3D, a silicon oxide film having a film thickness of about 150 nm formed on the entire surface by the CVD method is similarly anisotropically etched by the RIE method, so that the second annular protrusion is formed. An annular second silicon oxide film side wall 17 is formed on the inner wall of the portion 16. After that, C
A polysilicon film having a thickness of about 150 nm formed over the entire surface by the VD method is similarly anisotropically etched by the RIE method, so that the third annular protrusion made of polysilicon is formed on the inner wall portion of the second silicon oxide film side wall 17. The part 18 is formed.
【００４５】次に、図３（ｅ）に示すように、全面をウ
ェットエッチングすることにより、シリコン酸化膜９、
第１のシリコン酸化膜側壁１４及び第２のシリコン酸化
膜側壁１７を除去し、キャパシタ下部電極の本体部８の
上に第１〜第３の環状突出部１２〜１８を残す。Next, as shown in FIG. 3E, the entire surface is wet-etched to remove the silicon oxide film 9,
The first silicon oxide film side wall 14 and the second silicon oxide film side wall 17 are removed, and the first to third annular protrusions 12 to 18 are left on the body 8 of the capacitor lower electrode.
【００４６】次に、図３（ｆ）に示すように、キャパシ
タ下部電極の本体部８及び環状突出部１２〜１８を構成
するポリシリコンに砒素（ＡS ）をイオン注入した後、
減圧ＣＶＤ（ＬＰＣＶＤ）法により、キャパシタ下部電
極の本体部８及び環状突出部１２〜１８の表面に、直径
２０〜３０ｎｍ程度で膜厚６０ｎｍ程度のポリシリコン
からなる半球状グレイン（ＨＳＧ）２０を堆積させる。
このＨＳＧ形成のためのＬＰＣＶＤの条件は、温度５６
０〜５７５℃、圧力０．２Ｔｏｒｒである。Next, as shown in FIG. 3 (f), after arsenic (A S ) is ion-implanted into the polysilicon forming the body 8 of the capacitor lower electrode and the annular protrusions 12 to 18,
A hemispherical grain (HSG) 20 made of polysilicon having a diameter of about 20 to 30 nm and a film thickness of about 60 nm is deposited on the surfaces of the main body 8 of the capacitor lower electrode and the annular protrusions 12 to 18 by low pressure CVD (LPCVD). Let
The LPCVD condition for forming this HSG is that the temperature is 56
The pressure is 0 to 575 ° C. and the pressure is 0.2 Torr.
【００４７】次に、図３（ｇ）に示すように、ＣＶＤ法
により全面にシリコン窒化膜を形成した後にウェット酸
化を行い、膜厚がシリコン酸化膜容量換算で５ｎｍ程度
のＯＮＯ膜２１を形成する。さらに、ＣＶＤ法により全
面に膜厚２００ｎｍ程度のポリシリコン膜２２を堆積さ
せた後、オキシ塩化リン雰囲気でポリシリコン膜２２中
にリン拡散を行う。しかる後、ＯＮＯ膜２１及びポリシ
リコン膜２２をフォトレジスト（図示せず）をマスクと
してエッチングすることにより、図１（ａ）に示すよう
ないわゆる３重クラウン構造のキャパシタが形成され
る。Next, as shown in FIG. 3G, a silicon nitride film is formed on the entire surface by the CVD method and then wet oxidation is performed to form an ONO film 21 having a film thickness of about 5 nm in terms of silicon oxide film capacitance. To do. Further, after depositing a polysilicon film 22 having a film thickness of about 200 nm on the entire surface by the CVD method, phosphorus is diffused into the polysilicon film 22 in a phosphorus oxychloride atmosphere. Thereafter, the ONO film 21 and the polysilicon film 22 are etched by using a photoresist (not shown) as a mask to form a so-called triple crown structure capacitor as shown in FIG.
【００４８】本実施例のＤＲＡＭメモリセルでは、３重
クラウン化されたキャパシタ下部電極の表面にＨＳＧ２
０が密に形成されているので、キャパシタ下部電極の表
面積が実質的に約２倍になる。従って、キャパシタの容
量も約２倍に増大する。例えば、本実施例により製造さ
れたセル面積０．７２μｍ2 のＤＲＡＭメモリセルは、
ＯＮＯ膜厚がシリコン酸化膜容量換算で４ｎｍのときに
４０ｆＦのキャパシタ容量を有していることが確認され
た。In the DRAM memory cell of this embodiment, HSG2 is formed on the surface of the capacitor lower electrode having a triple crown structure.
Since 0s are densely formed, the surface area of the capacitor lower electrode is substantially doubled. Therefore, the capacitance of the capacitor is also increased about twice. For example, a DRAM memory cell with a cell area of 0.72 μm 2 manufactured according to this embodiment is
It was confirmed that when the ONO film thickness was 4 nm in terms of silicon oxide film capacitance, the capacitor capacitance was 40 fF.
【００４９】本実施例の製造方法では、異方性エッチン
グによる側壁形成技術を用いてキャパシタ下部電極の環
状突出部１２〜１８を形成するので、環状突出部１２〜
１８をフォトリソグラフィによる微細加工限界よりも小
さい寸法に形成することが可能である。即ち、フォトリ
ソグラフィにより孔開けを行うのは、シリコン酸化膜９
に最初に開口を形成するときだけであるので、例えば、
その開口をフォトリソグラフィによる微細加工限界の寸
法で形成すれば、それ以降の工程では、フォトリソグラ
フィによる微細加工限界よりも小さい加工が自己整合的
に行われる。In the manufacturing method of this embodiment, since the annular protrusions 12 to 18 of the capacitor lower electrode are formed by using the sidewall forming technique by anisotropic etching, the annular protrusions 12 to
It is possible to form 18 in a size smaller than the fine processing limit by photolithography. That is, it is the silicon oxide film 9 that is used to open holes by photolithography.
Since only when first forming the opening in
If the opening is formed with a dimension of the fine processing limit by photolithography, a process smaller than the fine processing limit by photolithography is performed in a self-aligned manner in the subsequent steps.
【００５０】次に、本発明の第２実施例を図４〜図６を
参照して説明する。Next, a second embodiment of the present invention will be described with reference to FIGS.
【００５１】まず、図４（ａ）に示すように、ｐ型シリ
コン基板１にＬＯＣＯＳ法によりフィールド酸化膜２を
形成する。しかる後、ゲート酸化膜３及びゲート電極４
をパターン形成した後、ＬＤＤ構造のｎ型不純物拡散層
５を形成する。First, as shown in FIG. 4A, the field oxide film 2 is formed on the p-type silicon substrate 1 by the LOCOS method. Then, the gate oxide film 3 and the gate electrode 4 are formed.
Then, the n-type impurity diffusion layer 5 having the LDD structure is formed.
【００５２】次に、図４（ｂ）に示すように、ＣＶＤ法
により全面に膜厚１５０ｎｍ程度のシリコン酸化膜から
なる層間絶縁膜６を形成した後、フォトレジスト（図示
せず）をマスクとしたエッチングにより層間絶縁膜６に
拡散層５に達するコンタクト孔７を開孔する。Next, as shown in FIG. 4B, an interlayer insulating film 6 made of a silicon oxide film having a film thickness of about 150 nm is formed on the entire surface by the CVD method, and then a photoresist (not shown) is used as a mask. The contact hole 7 reaching the diffusion layer 5 is opened in the interlayer insulating film 6 by the above etching.
【００５３】次に、図４（ｃ）に示すように、コンタク
ト孔７を含む全面にＣＶＤ法により膜厚１５０ｎｍ程度
のポリシリコン膜８を堆積させる。しかる後、ポリシリ
コン膜８がフィールド酸化膜２及びゲート電極４上にま
で残存するように、フォトレジスト（図示せず）をマス
クとしたエッチングを行い、ポリシリコン膜８をパター
ニングする。Next, as shown in FIG. 4C, a polysilicon film 8 having a thickness of about 150 nm is deposited on the entire surface including the contact holes 7 by the CVD method. Then, etching is performed using a photoresist (not shown) as a mask to pattern the polysilicon film 8 so that the polysilicon film 8 remains on the field oxide film 2 and the gate electrode 4.
【００５４】次に、図４（ｄ）に示すように、ＣＶＤ法
により膜厚３００〜５００ｎｍ程度のシリコン酸化膜９
と、膜厚２０ｎｍ程度のシリコン窒化膜９′とを全面に
形成する。しかる後、シリコン窒化膜９′上の全面にフ
ォトレジスト１０を塗布し、ポリシリコン膜８の上に開
口が形成されれるようにフォトレジスト１０をパターニ
ングする。Next, as shown in FIG. 4D, a silicon oxide film 9 having a film thickness of about 300 to 500 nm is formed by the CVD method.
And a silicon nitride film 9'having a film thickness of about 20 nm are formed on the entire surface. Then, a photoresist 10 is applied on the entire surface of the silicon nitride film 9 ', and the photoresist 10 is patterned so that an opening is formed on the polysilicon film 8.
【００５５】次に、図５（ａ）に示すように、フォトレ
ジスト１０をマスクとしてシリコン窒化膜９′をエッチ
ングした後、残ったシリコン窒化膜９′をマスクとして
シリコン酸化膜９をエッチングして、ポリシリコン膜８
に達するコンタクト孔を形成する。そして、フォトレジ
スト１０を除去した後、ＣＶＤ法により全面に膜厚１５
０ｎｍ程度のポリシリコン膜１１を形成する。Next, as shown in FIG. 5A, the silicon nitride film 9'is etched using the photoresist 10 as a mask, and the silicon oxide film 9 is etched using the remaining silicon nitride film 9'as a mask. , Polysilicon film 8
To form a contact hole reaching to. Then, after removing the photoresist 10, a film thickness of 15 is formed on the entire surface by the CVD method.
A polysilicon film 11 of about 0 nm is formed.
【００５６】次に、図５（ｂ）に示すように、ＳＦ6 、
Ｃｌ2 、ＣＨ2 Ｆ2 等を用いたＲＩＥ法によりポリシリ
コン膜１１を異方性エッチングし、シリコン酸化膜９の
内壁部にポリシリコンからなる第１の環状突出部１２を
形成する。Next, as shown in FIG. 5B, SF 6 ,
The polysilicon film 11 is anisotropically etched by Cl 2, CH 2 F RIE method using 2 or the like to form a first annular projection 12 made of polysilicon on the inner wall portion of the silicon oxide film 9.
【００５７】次に、図５（ｃ）に示すように、ＣＶＤ法
により全面に膜厚１５０ｎｍ程度のシリコン酸化膜１３
を形成した後、ＣＦ4 、ＣＨＦ3 等を用いたＲＩＥ法に
よりシリコン酸化膜１３を異方性エッチングし、第１の
環状突出部１２の内壁部に円環状の第１のシリコン酸化
膜側壁１４を形成する。Next, as shown in FIG. 5C, a silicon oxide film 13 having a thickness of about 150 nm is formed on the entire surface by the CVD method.
After the formation, the silicon oxide film 13 is anisotropically etched by the RIE method using CF 4 , CHF 3 or the like, and the inner wall of the first annular protrusion 12 has an annular first silicon oxide film sidewall 14 To form.
【００５８】次に、図５（ｄ）に示すように、ＣＶＤ法
により全面に膜厚１５０ｎｍ程度のポリシリコン膜１５
を形成した後、ＳＦ6 、Ｃｌ2 、ＣＨ2 Ｆ2 等を用いた
ＲＩＥ法によりポリシリコン膜１５を異方性エッチング
し、第１のシリコン酸化膜側壁１４の内壁部にポリシリ
コンからなる第２の環状突出部１６を形成する。Next, as shown in FIG. 5D, a polysilicon film 15 having a thickness of about 150 nm is formed on the entire surface by the CVD method.
Is formed, the polysilicon film 15 is anisotropically etched by the RIE method using SF 6 , Cl 2 , CH 2 F 2, etc., and the inner wall portion of the first silicon oxide film side wall 14 is made of polysilicon. Two annular protrusions 16 are formed.
【００５９】次に、図６（ａ）に示すように、ＣＶＤ法
により全面に形成した膜厚１５０ｎｍ程度のシリコン酸
化膜をＲＩＥ法により同様に異方性エッチングすること
によって、第２の環状突出部１６の内壁部に円環状の第
２のシリコン酸化膜側壁１７を形成する。しかる後、Ｃ
ＶＤ法により全面に形成した膜厚１５０ｎｍ程度のポリ
シリコン膜をＲＩＥ法により同様に異方性エッチングす
ることによって、第２のシリコン酸化膜側壁１７の内壁
部にポリシリコンからなる第３の環状突出部１８を形成
する。Next, as shown in FIG. 6 (a), a silicon oxide film having a film thickness of about 150 nm formed on the entire surface by the CVD method is similarly anisotropically etched by the RIE method, so that the second annular protrusion is formed. An annular second silicon oxide film side wall 17 is formed on the inner wall of the portion 16. After that, C
A polysilicon film having a thickness of about 150 nm formed over the entire surface by the VD method is similarly anisotropically etched by the RIE method, so that the third annular protrusion made of polysilicon is formed on the inner wall portion of the second silicon oxide film side wall 17. The part 18 is formed.
【００６０】次に、図６（ｂ）に示すように、全面をウ
ェットエッチングすることにより、第１のシリコン酸化
膜側壁１４と第２のシリコン酸化膜側壁１７とを除去す
る。このとき、シリコン窒化膜９′がエッチングストッ
パーとして機能するので、シリコン酸化膜９はエッチン
グされない。Next, as shown in FIG. 6B, the first silicon oxide film side wall 14 and the second silicon oxide film side wall 17 are removed by wet etching the entire surface. At this time, since the silicon nitride film 9'functions as an etching stopper, the silicon oxide film 9 is not etched.
【００６１】次に、図６（ｃ）に示すように、キャパシ
タ下部電極の本体部８及び環状突出部１２〜１８を構成
するポリシリコンに砒素（ＡS ）をイオン注入した後、
減圧ＣＶＤ（ＬＰＣＶＤ）法により、キャパシタ下部電
極の本体部８及び環状突出部１２〜１８の表面に、直径
２０〜３０ｎｍ程度で膜厚６０ｎｍ程度のポリシリコン
からなる半球状グレイン（ＨＳＧ）２０を堆積させる。
このＨＳＧ形成のためのＬＰＣＶＤの条件は、温度５６
０〜５７５℃、圧力０．２Ｔｏｒｒである。Next, as shown in FIG. 6C, after arsenic (A S ) is ion-implanted into the polysilicon forming the body 8 of the capacitor lower electrode and the annular protrusions 12 to 18,
A hemispherical grain (HSG) 20 made of polysilicon having a diameter of about 20 to 30 nm and a film thickness of about 60 nm is deposited on the surfaces of the main body 8 of the capacitor lower electrode and the annular protrusions 12 to 18 by low pressure CVD (LPCVD). Let
The LPCVD condition for forming this HSG is that the temperature is 56
The pressure is 0 to 575 ° C. and the pressure is 0.2 Torr.
【００６２】次に、図６（ｄ）に示すように、ＣＶＤ法
により全面にシリコン窒化膜を形成した後にウェット酸
化を行い、膜厚がシリコン酸化膜容量換算で５ｎｍ程度
のＯＮＯ膜２１を形成する。さらに、ＣＶＤ法により全
面に膜厚２００ｎｍ程度のポリシリコン膜２２を堆積さ
せた後、オキシ塩化リン雰囲気でポリシリコン膜２２中
にリン拡散を行う。しかる後、ＯＮＯ膜２１及びポリシ
リコン膜２２をフォトレジスト（図示せず）をマスクと
してエッチングし、パターニングする。Next, as shown in FIG. 6D, a silicon nitride film is formed on the entire surface by the CVD method and then wet oxidation is performed to form an ONO film 21 having a film thickness of about 5 nm in terms of silicon oxide film capacitance. To do. Further, after depositing a polysilicon film 22 having a film thickness of about 200 nm on the entire surface by the CVD method, phosphorus is diffused into the polysilicon film 22 in a phosphorus oxychloride atmosphere. Then, the ONO film 21 and the polysilicon film 22 are etched and patterned by using a photoresist (not shown) as a mask.
【００６３】本実施例では、シリコン酸化膜９の上に形
成したシリコン窒化膜９′がエッチングストッパーとし
て機能するために、メモリセル間又はメモリセルと他素
子間のシリコン酸化膜９はエッチングされずにそのまま
残る。この結果、メモリセル間又はメモリセルと他素子
間の段差が軽減され、次工程以降における平坦化を容易
に行うことができる。In this embodiment, since the silicon nitride film 9'formed on the silicon oxide film 9 functions as an etching stopper, the silicon oxide film 9 between memory cells or between memory cells and other elements is not etched. Remains as is. As a result, the step difference between the memory cells or between the memory cell and another element is reduced, and the planarization in the subsequent steps can be easily performed.
【００６４】なお、上述の第１及び第２実施例では、容
量電極を３重クラウン構造としたが、３重以外に１重、
２重、４重等のクラウン構造とすることも可能である。In the first and second embodiments described above, the capacitor electrode has a triple crown structure.
It is also possible to have a double or quadruple crown structure.
【００６５】[0065]
【発明の効果】本発明によれば、メモリセルのキャパシ
タ下部電極の表面積が従来の構造よりも増大するので、
同一の平面積の場合、キャパシタ容量が増大する。この
結果、必要なキャパシタ容量を確保した状態で、メモリ
セル面積を縮小することが可能となり、半導体記憶装置
の高密度集積化及び大容量化に極めて有利である。According to the present invention, the surface area of the capacitor lower electrode of the memory cell is increased as compared with the conventional structure.
For the same plane area, the capacitance of the capacitor increases. As a result, it becomes possible to reduce the memory cell area while ensuring the required capacitor capacity, which is extremely advantageous for high-density integration and large capacity of the semiconductor memory device.
【図１】本発明の第１実施例によるＤＲＡＭメモリセル
の構造を示す概略断面図及びその一部拡大図である。FIG. 1 is a schematic sectional view showing a structure of a DRAM memory cell according to a first embodiment of the present invention and a partially enlarged view thereof.
【図２】本発明の第１実施例によるＤＲＡＭメモリセル
の製造方法を工程順に示す概略断面図である。FIG. 2 is a schematic cross sectional view showing a method of manufacturing a DRAM memory cell according to the first embodiment of the present invention in the order of steps.
【図３】本発明の第１実施例によるＤＲＡＭメモリセル
の製造方法を工程順に示す概略断面図である。FIG. 3 is a schematic cross-sectional view showing the method of manufacturing the DRAM memory cell according to the first embodiment of the present invention in the order of steps.
【図４】本発明の第２実施例によるＤＲＡＭメモリセル
の製造方法を工程順に示す概略断面図である。FIG. 4 is a schematic cross-sectional view showing a method of manufacturing a DRAM memory cell according to the second embodiment of the present invention in the order of steps.
【図５】本発明の第２実施例によるＤＲＡＭメモリセル
の製造方法を工程順に示す概略断面図である。FIG. 5 is a schematic cross sectional view showing a method of manufacturing a DRAM memory cell according to the second embodiment of the present invention in the order of steps.
【図６】本発明の第２実施例によるＤＲＡＭメモリセル
の製造方法を工程順に示す概略断面図である。FIG. 6 is a schematic cross sectional view showing a method of manufacturing a DRAM memory cell according to the second embodiment of the present invention in the order of steps.
【図７】従来のＤＲＡＭメモリセルの製造方法を工程順
に示す概略断面図である。FIG. 7 is a schematic cross-sectional view showing a method of manufacturing a conventional DRAM memory cell in the order of steps.
【図８】従来の別のＤＲＡＭメモリセルの製造方法を示
す概略断面図である。FIG. 8 is a schematic cross-sectional view showing another conventional method for manufacturing a DRAM memory cell.
１ シリコン基板 ４ ゲート電極 ５ 拡散層 ８ キャパシタ下部電極本体部 １２、１６、１８ 環状突出部 ２０ ポリシリコン半球状グレイン（ＨＳＧ） ２１ ＯＮＯ膜（キャパシタ誘電体膜） ２２ キャパシタ上部電極（セルプレート） 1 Silicon Substrate 4 Gate Electrode 5 Diffusion Layer 8 Capacitor Lower Electrode Main Body 12, 16, 18 Annular Projection 20 Polysilicon Hemispherical Grain (HSG) 21 ONO Film (Capacitor Dielectric Film) 22 Capacitor Upper Electrode (Cell Plate)
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification code Office reference number FI technical display location H01L 21/822
Claims (5)
モリセルを有する半導体記憶装置であって、上記キャパ
シタが、実質的に半導体基板と平行な方向に延びるキャ
パシタ下部電極とキャパシタ誘電体膜を介してこのキャ
パシタ下部電極に対向するキャパシタ上部電極とを有す
る半導体記憶装置において、 上記キャパシタ下部電極が、その上面に、上記半導体基
板に対して実質的に垂直な方向に突出する少なくとも１
個の突出部を有し、且つ、この突出部の表面に多数の凹
凸部が形成されていることを特徴とする半導体記憶装
置。1. A semiconductor memory device having a memory cell including a transistor and a capacitor, wherein the capacitor is formed by interposing a capacitor lower electrode extending in a direction substantially parallel to a semiconductor substrate and a capacitor dielectric film. A semiconductor memory device having a capacitor upper electrode opposed to a lower electrode, wherein the capacitor lower electrode projects at least 1 on a top surface thereof in a direction substantially perpendicular to the semiconductor substrate.
A semiconductor memory device having a plurality of protrusions, and a large number of irregularities formed on the surface of the protrusions.
方法において、 メモリセルを構成するトランジスタを半導体基板に形成
した後、全面に絶縁膜を形成し、この絶縁膜に、上記ト
ランジスタの一方の不純物拡散層に達するコンタクト孔
を形成する工程と、 全面に第１の多結晶シリコン膜を形成した後、これをパ
ターニングして、上記不純物拡散層に接続するキャパシ
タ下部電極の本体部を形成する工程と、 全面にシリコン酸化膜を形成する工程と、 上記キャパシタ下部電極の上記本体部の上の部分の上記
シリコン酸化膜に開口を形成する工程と、 全面に第２の多結晶シリコン膜を形成する工程と、 上記第２の多結晶シリコン膜を異方性エッチングして、
上記シリコン酸化膜の上記開口の内壁部に上記第２の多
結晶シリコン膜を側壁状に残し、キャパシタ下部電極の
突出部を形成する工程と、 上記シリコン酸化膜を除去する工程と、 減圧ＣＶＤ法により、上記キャパシタ下部電極の上記本
体部及び上記突出部の表面に多結晶シリコンの半球状グ
レインを付着させる工程と、 上記キャパシタ下部電極の上にキャパシタ誘電体膜を形
成した後、このキャパシタ誘電体膜の上にキャパシタ上
部電極をパターン形成する工程とを有することを特徴と
する半導体記憶装置の製造方法。2. The method of manufacturing a semiconductor memory device according to claim 1, wherein after forming a transistor forming a memory cell on a semiconductor substrate, an insulating film is formed on the entire surface, and one of the transistors is formed on the insulating film. And a step of forming a contact hole reaching the impurity diffusion layer, and after forming a first polycrystalline silicon film on the entire surface, patterning this to form a main body of the capacitor lower electrode connected to the impurity diffusion layer. Steps, a step of forming a silicon oxide film on the entire surface, a step of forming an opening in the silicon oxide film above the body portion of the capacitor lower electrode, and a second polycrystalline silicon film on the entire surface And a step of anisotropically etching the second polycrystalline silicon film,
A step of leaving the second polycrystalline silicon film in a side wall shape on the inner wall of the opening of the silicon oxide film to form a protrusion of the capacitor lower electrode; a step of removing the silicon oxide film; and a low pressure CVD method. By applying a hemispherical grain of polycrystalline silicon to the surfaces of the main body portion and the protruding portion of the capacitor lower electrode, and after forming a capacitor dielectric film on the capacitor lower electrode, A step of patterning a capacitor upper electrode on the film, and a method of manufacturing a semiconductor memory device.
方法において、 メモリセルを構成するトランジスタを半導体基板に形成
した後、全面に絶縁膜を形成し、この絶縁膜に、上記ト
ランジスタの一方の不純物拡散層に達するコンタクト孔
を形成する工程と、 全面に第１の多結晶シリコン膜を形成した後、これをパ
ターニングして、上記不純物拡散層に接続するキャパシ
タ下部電極の本体部を形成する工程と、 全面に第１のシリコン酸化膜を形成する工程と、 上記キャパシタ下部電極の上記本体部の上の部分の上記
第１のシリコン酸化膜に開口を形成する工程と、 全面に第２の多結晶シリコン膜を形成する工程と、 上記第２の多結晶シリコン膜を異方性エッチングして、
上記第１のシリコン酸化膜の上記開口の内壁部に上記第
２の多結晶シリコン膜を側壁状に残し、キャパシタ下部
電極の第１の突出部を形成する工程と、 全面に第２のシリコン酸化膜を形成する工程と、 上記第２のシリコン酸化膜を異方性エッチングして、上
記第１の突出部の内壁部に上記第２のシリコン酸化膜を
側壁状に残す工程と、 全面に第３の多結晶シリコン膜を形成する工程と、 上記第３の多結晶シリコン膜を異方性エッチングして、
側壁状の上記第２のシリコン酸化膜の内壁部に上記第３
の多結晶シリコン膜を側壁状に残し、キャパシタ下部電
極の第２の突出部を形成する工程と、 上記第１及び第２のシリコン酸化膜を除去する工程と、 減圧ＣＶＤ法により、上記キャパシタ下部電極の上記本
体部及び上記第１及び第２の突出部の表面に多結晶シリ
コンの半球状グレインを付着させる工程と、 上記キャパシタ下部電極の上にキャパシタ誘電体膜を形
成した後、このキャパシタ誘電体膜の上にキャパシタ上
部電極をパターン形成する工程とを有することを特徴と
する半導体記憶装置の製造方法。3. The method of manufacturing a semiconductor memory device according to claim 1, wherein after forming a transistor forming a memory cell on a semiconductor substrate, an insulating film is formed on the entire surface, and one of the transistors is formed on the insulating film. And a step of forming a contact hole reaching the impurity diffusion layer, and after forming a first polycrystalline silicon film on the entire surface, patterning this to form a main body of the capacitor lower electrode connected to the impurity diffusion layer. A step of forming a first silicon oxide film on the entire surface, a step of forming an opening in the first silicon oxide film on a portion of the capacitor lower electrode above the main body portion, and a second step on the entire surface. A step of forming a polycrystalline silicon film, and anisotropically etching the second polycrystalline silicon film,
A step of forming the first projecting portion of the capacitor lower electrode by leaving the second polycrystalline silicon film in a sidewall shape on the inner wall portion of the opening of the first silicon oxide film, and the second silicon oxide film over the entire surface. A step of forming a film, a step of anisotropically etching the second silicon oxide film to leave the second silicon oxide film on the inner wall of the first protrusion in a side wall shape, 3, a step of forming a polycrystalline silicon film, and anisotropically etching the third polycrystalline silicon film,
The third wall is formed on the inner wall of the second silicon oxide film.
Forming a second protruding portion of the capacitor lower electrode while leaving the polycrystalline silicon film on the side wall, removing the first and second silicon oxide films, and reducing the capacitor lower portion by a low pressure CVD method. Depositing a hemispherical grain of polycrystalline silicon on the surfaces of the body and the first and second protrusions of the electrode, and forming a capacitor dielectric film on the capacitor lower electrode, And a step of patterning a capacitor upper electrode on the body film.
方法において、 メモリセルを構成するトランジスタを半導体基板に形成
した後、全面に絶縁膜を形成し、この絶縁膜に、上記ト
ランジスタの一方の不純物拡散層に達するコンタクト孔
を形成する工程と、 全面に第１の多結晶シリコン膜を形成した後、これをパ
ターニングして、上記不純物拡散層に接続するキャパシ
タ下部電極の本体部を形成する工程と、 全面にシリコン酸化膜を形成する工程と、 上記シリコン酸化膜の上にシリコン窒化膜を形成する工
程と、 上記キャパシタ下部電極の上記本体部の上の部分の上記
シリコン窒化膜に開口を形成する工程と、 上記シリコン窒化膜の上記開口に連続する開口を上記シ
リコン酸化膜に形成する工程と、 全面に第２の多結晶シリコン膜を形成する工程と、 上記第２の多結晶シリコン膜を異方性エッチングして、
上記シリコン酸化膜の上記開口の内壁部に上記第２の多
結晶シリコン膜を側壁状に残し、キャパシタ下部電極の
突出部を形成する工程と、 減圧ＣＶＤ法により、上記キャパシタ下部電極の上記本
体部及び上記突出部の露出表面に多結晶シリコンの半球
状グレインを付着させる工程と、 上記キャパシタ下部電極の上にキャパシタ誘電体膜を形
成した後、このキャパシタ誘電体膜の上にキャパシタ上
部電極をパターン形成する工程とを有することを特徴と
する半導体記憶装置の製造方法。4. The method of manufacturing a semiconductor memory device according to claim 1, wherein after forming a transistor forming a memory cell on a semiconductor substrate, an insulating film is formed on the entire surface, and one of the transistors is formed on the insulating film. And a step of forming a contact hole reaching the impurity diffusion layer, and after forming a first polycrystalline silicon film on the entire surface, patterning this to form a main body of the capacitor lower electrode connected to the impurity diffusion layer. A step of forming a silicon oxide film on the entire surface, a step of forming a silicon nitride film on the silicon oxide film, and an opening in the silicon nitride film above the body of the capacitor lower electrode. A step of forming, a step of forming an opening in the silicon oxide film that is continuous with the opening of the silicon nitride film, and forming a second polycrystalline silicon film on the entire surface. A step of, by anisotropically etching the second polysilicon film,
A step of forming a protruding portion of a capacitor lower electrode by leaving the second polycrystalline silicon film in a side wall shape on the inner wall portion of the opening of the silicon oxide film, and the main body portion of the capacitor lower electrode by a low pressure CVD method. And a step of depositing a hemispherical grain of polycrystalline silicon on the exposed surface of the protrusion, and forming a capacitor dielectric film on the capacitor lower electrode, and then patterning a capacitor upper electrode on the capacitor dielectric film. And a step of forming the semiconductor memory device.
方法において、 メモリセルを構成するトランジスタを半導体基板に形成
した後、全面に絶縁膜を形成し、この絶縁膜に、上記ト
ランジスタの一方の不純物拡散層に達するコンタクト孔
を形成する工程と、 全面に第１の多結晶シリコン膜を形成した後、これをパ
ターニングして、上記不純物拡散層に接続するキャパシ
タ下部電極の本体部を形成する工程と、 全面に第１のシリコン酸化膜を形成する工程と、 上記第１のシリコン酸化膜の上にシリコン窒化膜を形成
する工程と、 上記キャパシタ下部電極の上記本体部の上の部分の上記
シリコン窒化膜に開口を形成する工程と、 上記シリコン窒化膜の上記開口に連続する開口を上記第
１のシリコン酸化膜に形成する工程と、 全面に第２の多結晶シリコン膜を形成する工程と、 上記第２の多結晶シリコン膜を異方性エッチングして、
上記第１のシリコン酸化膜の上記開口の内壁部に上記第
２の多結晶シリコン膜を側壁状に残し、キャパシタ下部
電極の第１の突出部を形成する工程と、 全面に第２のシリコン酸化膜を形成する工程と、 上記第２のシリコン酸化膜を異方性エッチングして、上
記第１の突出部の内壁部に上記第２のシリコン酸化膜を
側壁状に残す工程と、 全面に第３の多結晶シリコン膜を形成する工程と、 上記第３の多結晶シリコン膜を異方性エッチングして、
側壁状の上記第２のシリコン酸化膜の内壁部に上記第３
の多結晶シリコン膜を側壁状に残し、キャパシタ下部電
極の第２の突出部を形成する工程と、 上記第２のシリコン酸化膜を除去する工程と、 減圧ＣＶＤ法により、上記キャパシタ下部電極の上記本
体部及び上記第１及び第２の突出部の露出表面に多結晶
シリコンの半球状グレインを付着させる工程と、 上記キャパシタ下部電極の上にキャパシタ誘電体膜を形
成した後、このキャパシタ誘電体膜の上にキャパシタ上
部電極をパターン形成する工程とを有することを特徴と
する半導体記憶装置の製造方法。5. The method of manufacturing a semiconductor memory device according to claim 1, wherein after forming a transistor forming a memory cell on a semiconductor substrate, an insulating film is formed on the entire surface and one of the transistors is formed on the insulating film. And a step of forming a contact hole reaching the impurity diffusion layer, and after forming a first polycrystalline silicon film on the entire surface, patterning this to form a main body of the capacitor lower electrode connected to the impurity diffusion layer. A step of forming a first silicon oxide film on the entire surface, a step of forming a silicon nitride film on the first silicon oxide film, and a step of forming a part of the capacitor lower electrode above the body part. A step of forming an opening in the silicon nitride film, a step of forming an opening in the first silicon oxide film that is continuous with the opening of the silicon nitride film, and a second multi-layer process over the entire surface. Forming a crystal silicon film, and anisotropically etching the second polysilicon film,
A step of forming the first projecting portion of the capacitor lower electrode by leaving the second polycrystalline silicon film in a sidewall shape on the inner wall portion of the opening of the first silicon oxide film, and the second silicon oxide film over the entire surface. A step of forming a film, a step of anisotropically etching the second silicon oxide film to leave the second silicon oxide film on the inner wall of the first protrusion in a side wall shape, 3, a step of forming a polycrystalline silicon film, and anisotropically etching the third polycrystalline silicon film,
The third wall is formed on the inner wall of the second silicon oxide film.
Forming a second projecting portion of the capacitor lower electrode while leaving the polycrystalline silicon film on the side wall shape; removing the second silicon oxide film; Depositing a hemispherical grain of polycrystalline silicon on the exposed surface of the body and the first and second protrusions; and forming a capacitor dielectric film on the capacitor lower electrode, and then forming the capacitor dielectric film. And a step of patterning a capacitor upper electrode thereon.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5351872A JPH07202023A (en) | 1993-12-28 | 1993-12-28 | Semiconductor storage device and its manufacture |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5351872A JPH07202023A (en) | 1993-12-28 | 1993-12-28 | Semiconductor storage device and its manufacture |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07202023A true JPH07202023A (en) | 1995-08-04 |
Family
ID=18420192
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5351872A Withdrawn JPH07202023A (en) | 1993-12-28 | 1993-12-28 | Semiconductor storage device and its manufacture |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07202023A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6559498B2 (en) * | 1998-12-17 | 2003-05-06 | Nec Electronics Corporation | Semiconductor device and method of forming the same |
| EP2533332A3 (en) * | 2007-07-17 | 2013-04-10 | Nexeon Limited | Structured particles composed of silicon or a silicon-based material and method of fabricating thereof |
| US9583762B2 (en) | 2006-01-23 | 2017-02-28 | Nexeon Limited | Method of fabricating fibres composed of silicon or a silicon-based material and their use in lithium rechargeable batteries |
| US9871249B2 (en) | 2007-05-11 | 2018-01-16 | Nexeon Limited | Silicon anode for a rechargeable battery |
-
1993
- 1993-12-28 JP JP5351872A patent/JPH07202023A/en not_active Withdrawn
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6559498B2 (en) * | 1998-12-17 | 2003-05-06 | Nec Electronics Corporation | Semiconductor device and method of forming the same |
| US9583762B2 (en) | 2006-01-23 | 2017-02-28 | Nexeon Limited | Method of fabricating fibres composed of silicon or a silicon-based material and their use in lithium rechargeable batteries |
| US9871249B2 (en) | 2007-05-11 | 2018-01-16 | Nexeon Limited | Silicon anode for a rechargeable battery |
| EP2533332A3 (en) * | 2007-07-17 | 2013-04-10 | Nexeon Limited | Structured particles composed of silicon or a silicon-based material and method of fabricating thereof |
| EP2533331A3 (en) * | 2007-07-17 | 2013-04-10 | Nexeon Limited | Structured particles composed of silicon or a silicon-based material and method of fabricating thereof |
| EP2955774A1 (en) * | 2007-07-17 | 2015-12-16 | Nexeon Limited | Electrochemical active pillared particle of silicon-comprising material |
| US9871244B2 (en) | 2007-07-17 | 2018-01-16 | Nexeon Limited | Method of fabricating structured particles composed of silicon or a silicon-based material and their use in lithium rechargeable batteries |
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