JPH07199149A - Picture display device and its driving method - Google Patents
Picture display device and its driving methodInfo
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- JPH07199149A JPH07199149A JP33588993A JP33588993A JPH07199149A JP H07199149 A JPH07199149 A JP H07199149A JP 33588993 A JP33588993 A JP 33588993A JP 33588993 A JP33588993 A JP 33588993A JP H07199149 A JPH07199149 A JP H07199149A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、マトリクス状に表示用
画素を有する画像表示装置とその駆動方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an image display device having display pixels in a matrix and a driving method thereof.
【０００２】[0002]
【従来の技術】本願明細書における「フィールド」と
「フレーム」とを次の通り定義する。 フレーム ：画像表示装置に表示される単一の完結した
画像。 フィールド：「フレーム」の構成要素である画像。 液晶表示装置に代表される、マトリクス状に画素を配し
た画像表示装置においてアクティブマトリクス駆動方式
が知られている。ここではアクティブマトリクス型液晶
表示装置について説明する。"Field" and "frame" in the present specification are defined as follows. Frame: A single complete image displayed on an image display device. Field: An image that is a component of a "frame". An active matrix driving method is known in an image display device in which pixels are arranged in a matrix, which is represented by a liquid crystal display device. Here, an active matrix type liquid crystal display device will be described.
【０００３】まず画像表示部分の構造について説明す
る。図１１において複数のデータ信号線４と複数の走査
信号線５とをデータ信号線と複数の走査信号線とが交差
する状態で備え、隣接する２本のデータ信号線と２本の
走査信号線とで包囲された部分に画素６がマトリクス状
に設けられており、各画素はアクティブ素子としてのＴ
ＦＴ（薄膜トランジスタ）等のトランジスタＴＲと、液
晶容量Ｃｐと、必要に応じて補助容量Ｃｓとによって構
成される。同図においてトランジスタＴＲのドレイン、
ソースを介してデータ信号線４と液晶容量Ｃｐ及び補助
容量Ｃｓの一方の電極とが接続され、トランジスタＴＲ
のゲートは走査信号線５に接続され、液晶容量Ｃｐの他
方の電極（コモン電極）はコモン電源線に、補助容量Ｃ
ｓの他方の電極（コモン電極）はコモン電源線もしくは
前段の走査信号線に接続されている。（図１１ではコモ
ン電極に接続されている。）尚、データ信号線４はデー
タドライバ２に、走査信号線５は走査ドライバ３に接続
されている。First, the structure of the image display portion will be described. In FIG. 11, a plurality of data signal lines 4 and a plurality of scanning signal lines 5 are provided in a state where the data signal lines and the plurality of scanning signal lines intersect, and two adjacent data signal lines and two scanning signal lines are provided. Pixels 6 are provided in a matrix in a portion surrounded by and, and each pixel is a T element as an active element.
It is composed of a transistor TR such as FT (thin film transistor), a liquid crystal capacitance Cp, and an auxiliary capacitance Cs as necessary. In the figure, the drain of the transistor TR,
The data signal line 4 is connected to one electrode of the liquid crystal capacitance Cp and the auxiliary capacitance Cs via the source, and the transistor TR
Is connected to the scanning signal line 5, the other electrode (common electrode) of the liquid crystal capacitance Cp is connected to the common power supply line, and the auxiliary capacitance C is connected.
The other electrode (common electrode) of s is connected to the common power supply line or the previous scanning signal line. (In FIG. 11, it is connected to the common electrode.) The data signal line 4 is connected to the data driver 2, and the scanning signal line 5 is connected to the scanning driver 3.
【０００４】同図においてタイミングコントロール部１
で各画素６に表示すべき表示用データの電圧、及び表示
を行う際の位置決めを行う為の水平及び垂直同期信号を
発生させ、これらの信号を基準にしてデータドライバ２
（ソースドライバとも呼称される）、走査ドライバ３
（ゲートドライバとも呼称される）の駆動タイミングを
決定するタイミング信号（スタートパルス、クロック
等）を発生させる。これらの信号をもとに、データドラ
イバ２において１水平走査期間分の表示用データをサン
プリングし、更にサンプリングされた上記信号をタイミ
ングコントロール部１で生成された転送信号によりデー
タ信号線４に出力する。一方、走査ドライバ３ではデー
タ信号線４上に出力された表示用データの格納画素を指
定する走査信号を走査信号線５に出力し、走査信号線５
がアクティブ状態である時にデータ信号線４上を送られ
る表示用データがトランジスタＴＲを介して液晶容量Ｃ
ｐに書き込まれる。In the figure, the timing control unit 1
Then, the voltage of the display data to be displayed on each pixel 6 and the horizontal and vertical synchronizing signals for positioning when performing the display are generated, and the data driver 2 is based on these signals.
(Also called source driver), scan driver 3
A timing signal (start pulse, clock, etc.) that determines the drive timing of (also called a gate driver) is generated. Based on these signals, the data driver 2 samples the display data for one horizontal scanning period, and outputs the sampled signal to the data signal line 4 by the transfer signal generated by the timing control unit 1. . On the other hand, the scan driver 3 outputs a scan signal designating the storage pixel of the display data output on the data signal line 4 to the scan signal line 5, and the scan signal line 5 outputs the scan signal.
The display data sent on the data signal line 4 when the liquid crystal capacitor C is in the active state is transmitted through the transistor TR to the liquid crystal capacitance C.
written to p.
【０００５】液晶容量Ｃｐに書き込まれた電荷により液
晶層の透過率、或いは反射率が変調され表示が維持され
ることになるが、実際には液晶容量Ｃｐには比較的高抵
抗ではあるが容量成分と並列に抵抗成分（リーク抵抗）
が、またアクティブ素子、トランジスタＴＲのオフ抵抗
が存在するため、蓄積された電荷がこの抵抗を介して漏
れ出し、次のフィールドで再びこの画素にデータが書き
込まれるまでの間に画素電極の電圧が減衰し、表示品位
を低下させる事になる。そこで、このリーク電流による
画素電極の電位変動を小さくするために液晶容量Ｃｐと
並列に補助容量Ｃｓを設ける事が行われている。The charges written in the liquid crystal capacitance Cp modulate the transmittance or reflectance of the liquid crystal layer to maintain the display. Resistance component (leakage resistance) in parallel with the component
However, since the active element and the off-resistance of the transistor TR are present, the accumulated charge leaks through this resistance, and the voltage of the pixel electrode changes until the data is written in this pixel again in the next field. It will be attenuated and the display quality will be degraded. Therefore, in order to reduce the potential fluctuation of the pixel electrode due to the leak current, the auxiliary capacitance Cs is provided in parallel with the liquid crystal capacitance Cp.
【０００６】図１２に補助容量Ｃｓを有した場合の画素
の構造図（補助容量Ｃｓは前段の走査信号線に接続され
ている。）を示す。同図において、４がデータ信号線、
５が走査信号線、７がＴＦＴ（薄膜トランジスタ）、８
が画素部分（開口部）であり、走査信号線と画素の重っ
た部分１３が補助容量Ｃｓとなっており、補助容量が配
置された領域分だけ開口率が低下している。FIG. 12 is a structural diagram of a pixel having the auxiliary capacitance Cs (the auxiliary capacitance Cs is connected to the scanning signal line in the preceding stage). In the figure, 4 is a data signal line,
5 is a scanning signal line, 7 is a TFT (thin film transistor), 8
Is the pixel portion (opening), and the portion 13 where the scanning signal line and the pixel overlap is the auxiliary capacitance Cs, and the aperture ratio is reduced by the area where the auxiliary capacitance is arranged.
【０００７】また液晶層に一定方向のみの電界を印加し
ていると液晶容量Ｃｐの劣化、つまり液晶の劣化が著し
いため、これを防ぐために交流駆動を行う必要がある。
この交流駆動（反転駆動）には１フィールド毎に極性を
反転させるフィールド反転、及び１水平ライン毎に反転
させる１Ｈライン反転とがあるが、前者と後者を合わせ
た「フィールド＋１Ｈライン反転駆動」が通例となって
いる。Further, when an electric field is applied to the liquid crystal layer only in a fixed direction, the liquid crystal capacitance Cp deteriorates significantly, that is, the liquid crystal deteriorates significantly. Therefore, in order to prevent this, it is necessary to perform AC driving.
This AC drive (reversal drive) includes field inversion that inverts the polarity for each field and 1H line inversion that inverts for each horizontal line. The "field + 1H line inversion drive" that combines the former and the latter is available. It is customary.
【０００８】また図１３に示すようにＴＦＴ（薄膜トラ
ンジスタ）ＴＲのゲート−ソース間には寄生容量Ｃｇｓ
が存在するため画素容量（液晶容量Ｃｐと補助容量Ｃｓ
の和）と寄生容量Ｃｇｓとの容量分割により画素電極に
おいて電圧シフトが発生する。この電圧シフトはデータ
信号線上に送られている表示用データの電圧をＶ、走査
信号線の振幅をＶ０とすると画素に書き込まれる電圧は
（Ｖ−△Ｖ）となる等の不具合が発生していた。（ここ
で△Ｖ＝Ｖ０・Ｃｇｓ／（Ｃｐ＋Ｃｓ＋Ｃｇｓ）であ
る）これはフリッカーの発生要因の一つでもあった。As shown in FIG. 13, a parasitic capacitance Cgs is provided between the gate and source of the TFT (thin film transistor) TR.
Therefore, the pixel capacitance (the liquid crystal capacitance Cp and the auxiliary capacitance Cs
The voltage shift occurs in the pixel electrode due to the capacitance division of the sum of the above) and the parasitic capacitance Cgs. This voltage shift causes a problem that the voltage written in the pixel becomes (V-ΔV) when the voltage of the display data sent on the data signal line is V and the amplitude of the scanning signal line is V0. It was (Here, ΔV = V0 · Cgs / (Cp + Cs + Cgs)) This was also one of the factors causing flicker.
【０００９】ここで、上述したアクティブマトリクス駆
動方式の液晶表示装置に一般的に用いられているＴＮ型
液晶より高速動作が可能で、データ保持率の低い（リー
ク抵抗の小さい）液晶を用いて、バッファ回路により該
液晶のデータ保持率を維持するフィールド順次走査方式
の液晶表示装置が提案されている。Here, by using a liquid crystal that can operate at a higher speed and has a lower data retention rate (smaller leak resistance) than the TN type liquid crystal generally used in the above-mentioned active matrix driving type liquid crystal display device, A field sequential scanning liquid crystal display device has been proposed in which a buffer circuit maintains the data retention rate of the liquid crystal.
【００１０】ここで言うフィールド順次走査方式とは、
２色以上の色を時分割で表示することによって、眼の残
像効果を利用した時間継続的な加法混色を行うカラー技
術であり、図１６のタイミングチャートに示す様に画素
表示部への表示用データの転送を極めて短い時間τで行
い、残りの時間（ＴＲ、ＴＧ、ＴＢ）で表示するもので
ある。The field sequential scanning system referred to here is
This is a color technology that performs time-continuous additive color mixing by utilizing the afterimage effect of the eye by displaying two or more colors in a time-division manner. For display on the pixel display unit as shown in the timing chart of FIG. Data is transferred in an extremely short time τ and displayed in the remaining time (TR, TG, TB).
【００１１】フィールド順次走査方式における画素回路
としては図１１に示す構成でも動作可能であるが、他の
画素回路構成として特願平３一７７９８３（特開平４−
３１０９２５）で２つの方式が提案されている。A pixel circuit in the field sequential scanning system can be operated even with the configuration shown in FIG. 11, but as another pixel circuit configuration, Japanese Patent Application No. 317983 (Japanese Patent Application Laid-Open No. 4-17983).
310925) proposed two methods.
【００１２】この第１の提案では、画素回路を図１４の
様に保持容量Ｃｈとバッファアンプ回路９とを備えた構
成とし、図１６のタイミングチャートの様に画素表示部
への表示用データの転送を極めて短い転送時間τで行
い、残りの時間（ＴＲ、ＴＧ、ＴＢ）で表示する方法で
ある。このバッファアンプ回路９の高入力インピーダン
スは、転送された表示用データを保持容量Ｃｈで確実に
保持し、次の表示用データが転送されるまでの期間、つ
まり保持期間ＴＲ、ＴＧ、ＴＢの期間、液晶容量Ｃｐに
電荷を維持する働きをする。In the first proposal, the pixel circuit is configured to include a storage capacitor Ch and a buffer amplifier circuit 9 as shown in FIG. 14, and display data for the pixel display section is displayed as shown in the timing chart of FIG. In this method, the transfer is performed in an extremely short transfer time τ and the remaining time (TR, TG, TB) is displayed. The high input impedance of the buffer amplifier circuit 9 ensures that the transferred display data is held in the storage capacitor Ch and that the next display data is transferred, that is, the holding periods TR, TG, and TB. , Serves to maintain the charge in the liquid crystal capacitance Cp.
【００１３】第２の例では、画素回路を図１５に示す構
成としている。即ち、バッファアンプ回路１０と保持容
量Ｃｈａ、Ｃｈｂを設ける構成とし、保持容量Ｃｈａ、
Ｃｈｂの一方に保持している電圧を表示している間に保
持容量Ｃｈａ、Ｃｈｂの他方に電荷を蓄える構成であ
る。これによって、保持容量Ｃｈａ、Ｃｈｂへの表示用
データの転送と液晶容量Ｃｐへの書き込みを交互に行う
ことが可能となる為に図１７に示すタイミングチャート
の様に転送時間τを１／３フィールドに伸ばすことが可
能となる、等が提示されている。In the second example, the pixel circuit has the configuration shown in FIG. That is, the buffer amplifier circuit 10 and the holding capacitors Cha and Chb are provided, and the holding capacitors Cha and
While the voltage held in one of the Chb is displayed, the electric charges are stored in the other of the holding capacitors Cha and Chb. This makes it possible to alternately transfer the display data to the holding capacitors Cha and Chb and write the data to the liquid crystal capacitor Cp, so that the transfer time τ is 1/3 field as shown in the timing chart of FIG. It will be possible to extend to.
【００１４】[0014]
【発明が解決しようとする課題】従来技術では表示用デ
ータを保持するために補助容量Ｃｓが必要であったが、
これが存在することにより開口率が低下していた。しか
しながら補助容量Ｃｓを廃止した画素回路構成で従来の
駆動方法を用いたのではフリッカーの発生要因となるだ
けでなく、表示用データ保持率の低下を招き表示品位も
低下するという問題が生ずる。図１８に補助容量Ｃｓを
有した場合と有さない場合とのある画素における表示用
データの保持率を示す。また図１４、及び図１５に示し
た回路構成の場合、画素部の素子数増加による画素サイ
ズの拡大（高精細化の妨げ）、及び歩留りの低下を招い
ていた。In the prior art, the auxiliary capacitance Cs was required to hold the display data, but
The presence of this reduced the aperture ratio. However, if the conventional driving method is used in the pixel circuit configuration in which the auxiliary capacitance Cs is abolished, not only becomes a cause of flicker, but also the display data retention rate is deteriorated and the display quality is deteriorated. FIG. 18 shows the retention rate of display data in a pixel with and without the auxiliary capacitance Cs. Further, in the case of the circuit configurations shown in FIGS. 14 and 15, the increase in the number of elements in the pixel portion causes an increase in pixel size (obstruction of high definition) and a decrease in yield.
【００１５】また図１３に示すようにアクティブマトリ
クス駆動方式におけるアクティブ素子としてＴＦＴ（薄
膜トランジスタ）を用いた場合、これの寄生容量Ｃｇｓ
と画素容量との容量分割によって画素電極の電圧シフト
が発生し、表示用データが正確に書き込めないという不
具合をひきおこしていた。またこれがフリッカーの発生
要因の一つでもあった。When a TFT (thin film transistor) is used as an active element in the active matrix driving system as shown in FIG. 13, its parasitic capacitance Cgs.
The voltage division of the pixel electrode occurs due to the capacitance division between the pixel capacitance and the pixel capacitance, which causes a problem that the display data cannot be written accurately. This was also one of the causes of flicker.
【００１６】[0016]
【課題を解決するための手段】本発明の画像表示装置
は、上記の課題を解決するため、行方向（水平方向）及
び列方向（垂直方向）にマトリクス状に表示用の画素部
を有し、該画素部に表示用データ保持用の補助容量をも
つ画像表示装置において、前記補助容量の値が表示用デ
ータの１フレームにおける保持率が９９％未満となるよ
うな値を取ることを特徴とする。In order to solve the above-mentioned problems, an image display device of the present invention has pixel portions for display in a matrix in a row direction (horizontal direction) and a column direction (vertical direction). In an image display device having an auxiliary capacity for holding display data in the pixel portion, the value of the auxiliary capacity is set to a value such that a retention rate of display data in one frame is less than 99%. To do.
【００１７】また本発明の他の画像表示装置は、行方向
（水平方向）及び列方向（垂直方向）にマトリクス状に
表示用の画素部を有し、該画素部に表示用データ保持用
の補助容量を有さないことを特徴とする。Further, another image display device of the present invention has pixel portions for display in a matrix form in a row direction (horizontal direction) and a column direction (vertical direction), and the pixel portion holds display data. It is characterized by not having an auxiliary capacity.
【００１８】また本発明の画像表示装置の駆動方法は、
行方向（水平方向）及び列方向（垂直方向）にマトリク
ス状に表示用の画素部を有する上記画像表示装置におい
て、１フレーム期間内で該同一画素部に、複数回の同一
表示用データを書き込むことを特徴とする。The driving method of the image display device of the present invention is
In the image display device having the pixel portions for display in a matrix form in the row direction (horizontal direction) and the column direction (vertical direction), the same display data is written a plurality of times in the same pixel portion within one frame period. It is characterized by
【００１９】また画像表示装置がアクティブマトリクス
方式で駆動され、画素のスイッチング機能をなすアクテ
ィブ素子に、アクティブ素子の１／２の大きさのソー
ス、ドレイン間を直結したＭＯＳＦＥＴを画素電極に接
続する構成とし、上記アクティブ素子に対応する走査信
号とは逆位相となる走査信号をＭＯＳＦＥＴに印加す
る。 また画像表示装置がアクティブマトリクス方式で
駆動され、画素のスイッチング機能をなすアクティブ素
子を、ＣＭＯＳアナログスイッチで構成し、上記ＣＭＯ
Ｓアナログスイッチを構成する２つのＭＯＳＦＥＴにお
互いが逆位相となる走査信号を印加する構成にする。Further, the image display device is driven by an active matrix system, and a MOSFET having a source and a drain half the size of the active element is directly connected to the active element which performs the switching function of the pixel is connected to the pixel electrode. Then, a scanning signal having a phase opposite to that of the scanning signal corresponding to the active element is applied to the MOSFET. Further, the image display device is driven by an active matrix system, and the active element that performs a pixel switching function is configured by a CMOS analog switch,
A configuration is adopted in which scanning signals having mutually opposite phases are applied to the two MOSFETs forming the S analog switch.
【００２０】また本発明は、画像表示装置が液晶表示装
置である場合にも適用できる。The present invention can also be applied when the image display device is a liquid crystal display device.
【００２１】また本発明の画像装置のアクティブ素子
は、キャリア移動度μをμ≧５cm2/V・secとする。The carrier mobility μ of the active element of the image device of the present invention is μ ≧ 5 cm 2 / V · sec.
【００２２】[0022]
【作用】従来技術では、補助容量Ｃｓはコモン電極また
は前段の走査信号線に接続されていたが、本発明ではこ
れを廃止することが可能となることから構造が容易とな
り開口率が向上する。また上記補助容量Ｃｓを廃止する
には至らないまでも補助容量Ｃｓの値を小さくすること
により開口率を向上することができる。さらに表示用デ
ータ保持率の改善も可能となる。フィールド順次走査方
式を行う場合においても、図１４、及び図１５に示され
るような複雑な回路構成を必要としないために画素回路
規模の縮小（画素サイズの縮小）が図られ、歩留り向上
及び高精細化が可能となる。In the prior art, the auxiliary capacitance Cs was connected to the common electrode or the scanning signal line in the previous stage. However, in the present invention, this can be eliminated, so that the structure is simplified and the aperture ratio is improved. The aperture ratio can be improved by reducing the value of the auxiliary capacitance Cs, even if the auxiliary capacitance Cs is not abolished. Further, the display data retention rate can be improved. Even when the field sequential scanning method is performed, the pixel circuit scale (pixel size) can be reduced because the complicated circuit configuration as shown in FIGS. 14 and 15 is not required, and the yield and the yield can be improved. Finer definition is possible.
【００２３】また、補助容量Ｃｓを低くした場合のみな
らず、データドライバ中のサンプリング回路、ホールド
回路等や画素部の各種回路を形成するトランジスタのＯ
ＦＦ電流が大きい場合、或いは所謂サンプリングコンデ
ンサ、データホールドコンデンサ、他のコンデンサの並
列抵抗成分が小さい場合に発生するデータ変動を抑える
ことができる。Further, not only when the auxiliary capacitance Cs is lowered, but also the O of the transistor forming the sampling circuit, the hold circuit, etc. in the data driver and various circuits of the pixel section.
It is possible to suppress the data fluctuation that occurs when the FF current is large, or when the so-called sampling capacitor, data hold capacitor, and parallel resistance component of other capacitors are small.
【００２４】更に、アクティブ素子としてＴＦＴ（薄膜
トランジスタ）を用いている場合、これのゲート−ソー
ス間の寄生容量Ｃｇｓと画素容量との容量分割によって
発生する画素電極の電圧シフトに起因するフリッカー等
を抑制することができる。Further, when a TFT (thin film transistor) is used as an active element, flicker or the like due to the voltage shift of the pixel electrode caused by the capacitance division between the gate-source parasitic capacitance Cgs and the pixel capacitance of the TFT is suppressed. can do.
【００２５】[0025]
［実施例１］本実施例では白黒表示（単色表示）の場合
において１フレーム期間内に、画素部に複数回表示用デ
ータを書き込む場合を説明する。[Embodiment 1] In this embodiment, a case will be described in which in the case of monochrome display (monochromatic display), the display data is written to the pixel portion a plurality of times within one frame period.
【００２６】本発明の駆動法を実施する上での周辺回路
構成と画素回路構成の例を図２（ｘ×ｙマトリクスの場
合）に示す。同図において１４はタイミングコントロー
ル回路、１１はＡ／Ｄコンバータ、１２はフィールドメ
モリＡ、１３はフィールドメモリＢ、１５はＤ／Ａコン
バータ、１６は極性反転回路、２はデータドライバ、３
は走査ドライバ、１７は表示用画素アレイ（ｘ×ｙマト
リクス）である。画素回路構成の例としては図１１にお
ける構成で補助容量Ｃｓの値が表示用データ保持率が９
９％以下となるような値をとる構成、もしくは補助容量
Ｃｓを除去した構成とする。なお、１２のフィールドメ
モリＡと１３のフィールドメモリＢは書き込みと読み出
しを１フィールド毎に交互に行うものである。An example of a peripheral circuit configuration and a pixel circuit configuration for carrying out the driving method of the present invention is shown in FIG. 2 (in the case of x × y matrix). In the figure, 14 is a timing control circuit, 11 is an A / D converter, 12 is a field memory A, 13 is a field memory B, 15 is a D / A converter, 16 is a polarity inversion circuit, 2 is a data driver, 3
Is a scan driver, and 17 is a display pixel array (x × y matrix). As an example of the pixel circuit configuration, in the configuration in FIG. 11, the value of the auxiliary capacitance Cs is 9 and the display data retention rate is 9
The configuration is such that the value is 9% or less, or the auxiliary capacitance Cs is removed. The 12 field memories A and 13 field memory B alternately perform writing and reading for each field.
【００２７】次に動作について説明する。まずＡ／Ｄコ
ンバータ１１に表示用データを入力し、フィールドメモ
リに記憶するためにアナログ信号からデジタル信号に変
換後、変換された信号をフィールドメモリＡ１２で１フ
レーム期間分記憶する。これと同時に１フレーム期間前
の表示用データを１フレーム期間分、既に記憶している
フィールドメモリＢ１３から、この記憶されているデー
タをタイミングコントロール部１４で生成されたタイミ
ング信号により１フレーム期間内にシリアルにｎ回、１
フィールド分すべての表示用データの読み出しを１６．
６７／ｎ［ｍｓｅｃ］内（フレーム周波数が６０Ｈｚの
場合。以下同じ）で行う。フィールドメモリＢ１３から
読み出された表示用データをＤ／Ａコンバータ１５にて
デジタル信号からアナログ信号に変換し、次に極性反転
回路１６でタイミングコントロール部１４で生成された
極性反転信号により表示用データの極性を反転（１Ｈラ
イン反転、１フィールド反転もしくはフィールド＋１Ｈ
ライン反転等）を行った後、データドライバ２に入力
し、これをデータドライバ２においてサンプリングしデ
ータ信号線に出力することにより、所定の各画素に書き
込む。Next, the operation will be described. First, display data is input to the A / D converter 11 and converted from an analog signal to a digital signal for storage in the field memory, and the converted signal is stored in the field memory A12 for one frame period. At the same time, one frame period of display data for one frame period is already stored within the one frame period from the already stored field memory B13 by the timing signal generated by the timing control unit 14. Serially n times, 1
16. Read the display data for all fields.
Within 67 / n [msec] (when the frame frequency is 60 Hz, the same applies hereinafter). The display data read from the field memory B13 is converted from a digital signal to an analog signal by the D / A converter 15, and then the display data is converted by the polarity inversion signal generated by the timing control unit 14 by the polarity inversion circuit 16. Invert the polarity (1H line inversion, 1 field inversion or field + 1H
After performing line inversion or the like), the data is input to the data driver 2, sampled by the data driver 2 and output to the data signal line, thereby writing to each predetermined pixel.
【００２８】このときの書き込みのタイミングは、従来
の一般的な走査法の一例を示す図１９に対し、図１に示
すようにフィールドメモリＢ１３からのｎ回の１フレー
ム期間分の表示用データ読み出しと合わせたタイミング
（１６．６７／ｎ［ｍｓｅｃ］内でｙ本分の走査信号を
出力できるようなタイミング）で走査ドライバ３を動作
させ、それぞれの走査信号のパルス幅内でｘ個（１水平
ライン画素数）の表示用データのサンプリング、及び書
き込みを行えるような周波数でデータドライバ２も動作
させる。即ち、ある画素において１フレーム期間内にｎ
回、同一表示用データが書き込まれることになる。以上
の動作を行った場合のある画素における表示用データ保
持率のグラフを図３に示す。この時のデータドライバ
２、及び走査ドライバ３の動作周波数（クロック、スタ
ートパルス等）は通常動作の場合をｆ［Ｈｚ］としたと
き、データの読み出し回数をｎ回とすると、ｎ×ｆ［Ｈ
ｚ］となる。The write timing at this time is, as shown in FIG. 1, the display data read from the field memory B13 for one frame period of n times as shown in FIG. The scanning driver 3 is operated at a timing (timing at which y scanning signals can be output within 16.67 / n [msec]), and x (1 horizontal scanning) within the pulse width of each scanning signal. The data driver 2 is also operated at a frequency at which the display data of the number of line pixels) can be sampled and written. That is, in a certain pixel, n within one frame period
The same display data is written once. FIG. 3 shows a graph of the display data retention rate in a pixel when the above operation is performed. When the operating frequency (clock, start pulse, etc.) of the data driver 2 and the scanning driver 3 at this time is f [Hz] in the case of normal operation, n × f [H
z].
【００２９】上述のように、１フレーム期間内で、各々
の画素に対応した表示用データがｎ回所定の画素に書き
込まれる駆動方法を用いることにより、補助容量Ｃｓの
値が表示用データ保持率９９％未満となるような値をと
る場合の画素回路構成、また完全に除去した場合の画素
回路構成において、開口率の向上だけではなく高表示用
データ保持率の実現、及び画素回路規模の縮小（画素サ
イズの縮小）による歩留り向上、高精細化が可能であ
る。As described above, by using the driving method in which the display data corresponding to each pixel is written n times in the predetermined pixel within one frame period, the value of the auxiliary capacitance Cs is changed to the display data retention rate. In the pixel circuit configuration when the value is less than 99%, and in the pixel circuit configuration when completely removed, not only the aperture ratio is improved but also a high display data retention rate is realized and the pixel circuit scale is reduced. It is possible to improve the yield and increase the definition by reducing the pixel size.
【００３０】以上のように各画素に対して１フレーム期
間に複数回の書き込みを行うには画素内のアクティブ素
子（トランジスタＴＲ）の駆動能力が大きいことが望ま
しく、キャリア移動度μが少なくとも５cm2/V・sec以上
の素子、例えば多結晶シリコンＴＦＴ等を用いることが
望ましい。As described above, in order to perform writing to each pixel a plurality of times in one frame period, it is desirable that the driving capability of the active element (transistor TR) in the pixel is large, and the carrier mobility μ is at least 5 cm 2. It is desirable to use an element having a voltage of / V · sec or more, such as a polycrystalline silicon TFT.
【００３１】ここで表示用データ保持率の９９％という
数字の根拠は、従来の駆動法では自然画表示の実用レベ
ルに相当する６４階調の表示用データを１フレーム期間
にわたって安定して表示するにはマージンを含めて９９
％以上のデータ保持率を必要としていたことによる。The reason for the numerical value of 99% of the display data retention ratio is that the display data of 64 gradations corresponding to the practical level of natural image display is stably displayed for one frame period in the conventional driving method. 99 including margin
This is because the data retention rate of more than% was required.
【００３２】なお以上の説明では、原信号がＴＶ信号の
ようなインタレス信号を隣接する２水平ライン（走査線
とも呼称）に書き込むノンインタレス走査であったが、
回路構成をこれに限定するものではなく原信号がインタ
レス信号であり、１フレーム期間内に２フィールド映像
信号分を表示する場合においても、適用できることは勿
論のことである。しかし、この場合、周辺回路の構成が
複雑化、或いはメモリの容量が増加するのは当然の事で
ある。またカラーフィルタを用いた２色以上の空間的加
法混色の場合は、回路構成が色の数に応じて増加するこ
とは言うまでもない。In the above description, the original signal is non-interlaced scanning for writing an interlaced signal such as a TV signal on two adjacent horizontal lines (also referred to as scanning lines).
The circuit configuration is not limited to this, and it is needless to say that it can be applied to a case where the original signal is an interlace signal and two field video signals are displayed within one frame period. However, in this case, it is natural that the configuration of the peripheral circuit becomes complicated or the capacity of the memory increases. In the case of spatially additive color mixture of two or more colors using a color filter, it goes without saying that the circuit configuration increases in accordance with the number of colors.
【００３３】［実施例２］次にフィールド順次走査方式
におけるカラー化の第１の実施例について説明する。[Embodiment 2] Next, a first embodiment of colorization in the field sequential scanning system will be described.
【００３４】画素回路構成としては、例えば図１１にお
ける構成で補助容量Ｃｓの値が表示用データ保持率が９
９％未満となるような値をとる構成、もしくは補助容量
Ｃｓを完全に除去した構成とする。駆動回路の基本構成
例は図４（ｘ×ｙマトリクスの場合）に示す。フィール
ドメモリＡ１２、Ｂ１３の内部を１フレーム期間分の赤
画面表示用データ、緑画面表示用データ、青画面表示用
データを各々記憶するブロック１８〜２３に分け、また
タイミングコントロール部１４に赤、緑、青画面用表示
用データをそれぞれ読み出すタイミング信号を生成する
機能をもった構成とする。As the pixel circuit configuration, for example, in the configuration shown in FIG. 11, the value of the auxiliary capacitance Cs is 9 and the display data retention rate is 9
The configuration is such that the value is less than 9%, or the storage capacitor Cs is completely removed. An example of the basic configuration of the drive circuit is shown in FIG. 4 (in the case of x × y matrix). The insides of the field memories A12 and B13 are divided into blocks 18 to 23 each storing red screen display data, green screen display data, and blue screen display data for one frame period, and the timing control unit 14 is provided with red and green. , And has a function of generating a timing signal for reading the blue screen display data.
【００３５】次に動作について説明する。フィールド順
次表示用データをＡ／Ｄコンバータ１１（表示用データ
がフィールド順次表示用ＲＧＢ信号の場合は１個のＡ／
Ｄコンバータからなり、一般のＲＧＢ信号の場合は３個
のＡ／Ｄコンバータからなる）に入力し、フィールドメ
モリに記憶するためにアナログ信号からデジタル信号に
変換後、変換された信号をフィールドメモリＡ１２で１
フレーム期間分の赤、緑、青画面表示用データそれぞれ
１８、１９、２０で記憶する。これと同時に１フレーム
前の赤、緑、青画面表示用データを２１、２２、２３に
それぞれ１フレーム期間分を既に記憶しているフィール
ドメモリＢ１３より、この記憶されているデータをタイ
ミングコントロール部１４で生成された読み出し信号に
より１フレーム期間（１６．６７［ｍｓｅｃ］）内に１
フレーム期間分の赤、緑、青画面表示用データを一定の
順序でｎ回シリアルに読み出す。即ち図５に示すように
赤、緑、青画面表示用データ３つで１セットとし１フレ
ーム期間内にｎセットの読み出しを行うことになる（表
示用データ読み出し順序はいかなる順序でも良い）。次
にＤ／Ａコンバータ１５にてフィールドメモリＢ１３か
ら読み出された表示用データをデジタル信号からアナロ
グ信号に変換後、次に極性反転回路１６にてタイミング
コントロール部１４で生成された極性反転信号により表
示用データの極性を反転（１Ｈライン反転、１フィール
ド反転もしくはフィールド＋１Ｈライン反転等）を行っ
た後、データドライバ２に入力し、これをデータドライ
バ２においてサンプリングしデータ信号線に出力するこ
とで、所定の各画素に書き込む。Next, the operation will be described. The field sequential display data is converted to an A / D converter 11 (one A / D when the display data is a field sequential display RGB signal).
It is composed of a D converter, and in the case of a general RGB signal, it is composed of three A / D converters), and after being converted from an analog signal to a digital signal for storage in a field memory, the converted signal is converted into a field memory In 1
The red, green, and blue screen display data for the frame period are stored as 18, 19, and 20, respectively. At the same time, the stored data is stored in the timing control unit 14 from the field memory B13 in which the red, green, and blue screen display data of one frame before are already stored in 21, 22, and 23 for one frame period. 1 within 1 frame period (16.67 [msec]) by the read signal generated in
The red, green, and blue screen display data for the frame period are serially read n times in a fixed order. That is, as shown in FIG. 5, three sets of red, green, and blue screen display data are set as one set, and n sets are read out within one frame period (display data read order may be any order). Next, the D / A converter 15 converts the display data read from the field memory B13 from a digital signal into an analog signal, and then the polarity inversion circuit 16 uses the polarity inversion signal generated by the timing control unit 14. By inverting the polarity of the display data (1H line inversion, 1 field inversion or field + 1H line inversion, etc.), it is input to the data driver 2, this is sampled in the data driver 2 and output to the data signal line. , Write to each predetermined pixel.
【００３６】このときの書き込みのタイミングは、図５
に示すようにフィールドメモリＢからのｎ回の１フレー
ム期間分の表示用データ読み出しと合わせたタイミング
（１６．６７／ｎ［ｍｓｅｃ］以内でｙ本分の走査信号
を出力できるようなタイミング）で走査ドライバを動作
させ、それぞれの走査信号のパルス幅内でｘ個（１水平
ライン画素数）の表示用データのサンプリング、及び書
き込みを行えるような周波数でデータドライバ２も動作
させる。The write timing at this time is as shown in FIG.
As shown in (4), at a timing combined with the reading of display data for one frame period from the field memory B (the timing at which y scanning signals can be output within 16.67 / n [msec]). The scan driver is operated, and the data driver 2 is also operated at a frequency capable of sampling and writing x pieces (1 horizontal line pixel number) of display data within the pulse width of each scan signal.
【００３７】以上の動作を行うことで、色の時間的混色
の周期が高速となり人間の視覚感度に対し異和感を感じ
ず、特願平３−７７９８３（特開平４−３１０９２５）
で表示用データの保持率を高めるために提案された図１
４、図１５に示す複雑な画素回路構成とせずとも、高開
口率が得られる１トランジスタ構成で、高表示用データ
保持率の実現及び画素回路規模の縮小（画素サイズの縮
小）による歩留り向上、高精細化が可能である。By performing the above operation, the time-based color mixing cycle becomes faster, and the human sense of visual sensitivity is not felt, and Japanese Patent Application No. 3-77983 (Japanese Patent Application Laid-Open No. 4-310925).
Proposed to increase retention of display data in Figure 1
4, without using the complicated pixel circuit configuration shown in FIG. 15, with a one-transistor configuration capable of obtaining a high aperture ratio, a high display data retention rate is realized and the yield is improved by reducing the pixel circuit scale (reducing the pixel size). High definition is possible.
【００３８】［実施例３］次に同じフィールド順次走査
方式におけるカラー化の第２の実施例について説明す
る。[Third Embodiment] Next, a second embodiment of colorization in the same field sequential scanning system will be described.
【００３９】画素回路構成及び駆動回路構成は実施例２
と同様とする。動作については、図４におけるタイミン
グコントロール１４で生成される読み出し信号のタイミ
ングを変化させることで、例えば図６に示すように１フ
レーム期間を３等分し、最初の１／３の期間内でｎ回、
赤画面表示用データを、次の１／３の期間内でｎ回、緑
画面表示用データを、最後の１／３の期間内でｎ回、青
画面表示用データを読み出し、所定の画素に書き込む
（これに限らず、他のいかなる表示用データの組み合わ
せでもかまわない）。以上の回路構成及び駆動方法によ
り、高開口率の得られる１トランジスタ構成で、高表示
用データ保持率の実現及び画素回路規模の縮小（画素サ
イズの縮小）による歩留り向上、高精細化が可能であ
る。The pixel circuit configuration and the drive circuit configuration are the second embodiment.
Same as. Regarding the operation, by changing the timing of the read signal generated by the timing control 14 in FIG. 4, for example, one frame period is divided into three equal parts as shown in FIG. 6, and n is divided within the first ⅓ period. Times,
The red screen display data is read n times within the next ⅓ period, the green screen display data is read n times within the last ⅓ period, and the blue screen display data is read out to a predetermined pixel. Write (not limited to this, any other combination of display data may be used). With the above circuit configuration and driving method, it is possible to realize a high display data retention rate and to improve the yield and high definition by reducing the pixel circuit scale (pixel size reduction) with a one-transistor configuration that provides a high aperture ratio. is there.
【００４０】［実施例４］また図７に示すシステム構成
例、これに対応した図８のタイミングチャートにおいて
動作させることでも１垂直走査期間内で、各々の画素に
対応した表示用データをｎ回所定の画素に書き込むこと
ができる。[Embodiment 4] Also, by operating the system configuration example shown in FIG. 7 and the timing chart of FIG. 8 corresponding thereto, the display data corresponding to each pixel is n times within one vertical scanning period. It is possible to write to a predetermined pixel.
【００４１】まず構成について説明する。図７（ｘ×ｙ
マトリクスの場合）において１４はタイミングコントロ
ール、２４は走査ドライバ１、２５は走査ドライバ２
（走査ドライバは水平走査本数の数だけあるものとす
る。この場合だとｙ個の走査ドライバが必要。）とし、
それぞれの走査ドライバにはｎ本の走査信号線が、デー
タドライバ２にはｘ本のデータ信号線が接続されてい
る。走査信号線、データ信号線の各交点に図７に示すよ
うな形で画素回路２６を形成する。画素回路においては
データ信号線とサンプリング信号線との交点にｎ個のサ
ンプリング用素子ＴＲＳを接続し、これの出力にそれぞ
れ１対のサンプリング容量Ｃｈ、とアクティブ素子とし
てのＴＲを介して最終的には１つの画素容量Ｃｐに接続
されている。First, the configuration will be described. Figure 7 (x x y
(In case of matrix), 14 is timing control, 24 is scan driver 1, 25 is scan driver 2
(It is assumed that there are as many scanning drivers as the number of horizontal scanning lines. In this case, y scanning drivers are required.)
N scan signal lines are connected to each scan driver, and x data signal lines are connected to the data driver 2. Pixel circuits 26 are formed at the intersections of the scanning signal lines and the data signal lines as shown in FIG. In the pixel circuit, n sampling elements TRS are connected to the intersections of the data signal lines and the sampling signal lines, and the outputs of the n sampling elements TRS are finally passed through a pair of sampling capacitors Ch and TR as active elements. Are connected to one pixel capacitance Cp.
【００４２】動作について図８に示すタイミングチャー
トを基に説明する。データドライバはタイミングコント
ロール回路１４で生成されるサンプリング信号１のパル
ス幅内に１水平期間分の表示用データをデータ信号線に
出力、順次ｙ本分の表示用データをデータ信号線に出力
する。即ち同図においてＡの期間内で１フィールド分の
表示用データをサンプリングし、出力することになる。
次にサンプリング信号１〜ｙによりＴＲＳを介して、デ
ータ信号線上の表示用データを各水平ライン毎に順次サ
ンプリング容量Ｃｈに書き込み、走査信号線を同図に示
す順序１−１、２−１、・・・ｙ−１、（同図における
Ａの期間）１−２、２−２・・・ｙ−２、（同図におけ
るＢの期間）１−ｎ、２−ｎ、ｙ−ｎ（同図におけるＮ
の期間）となる順序で走査することにより、１フレーム
期間内にｎ回、サンプリング容量Ｃｈから画素容量へ表
示用データを書き込む。The operation will be described with reference to the timing chart shown in FIG. The data driver outputs the display data for one horizontal period to the data signal line within the pulse width of the sampling signal 1 generated by the timing control circuit 14, and sequentially outputs the display data for y lines to the data signal line. That is, the display data for one field is sampled and output within the period A in FIG.
Next, the display data on the data signal line is sequentially written into the sampling capacitor Ch for each horizontal line via the TRSs by the sampling signals 1 to y, and the scanning signal line is drawn in the order 1-1, 2-1 shown in FIG. ... y-1, (period A in the figure) 1-2, 2-2 ... y-2, (period B in the figure) 1-n, 2-n, y-n (same) N in the figure
By performing scanning in the order of (period of 1), the display data is written from the sampling capacitor Ch to the pixel capacitor n times within one frame period.
【００４３】以上の動作を行うことでデータドライバ２
のサンプリング回数を１回で済ませることができ、デー
タドライバ２の負担を軽減させつつ表示用データ保持率
を低下させる事なく補助容量Ｃｓを減少、或いは廃止す
ることができる。By performing the above operation, the data driver 2
The number of sampling times can be reduced to one, and the auxiliary capacitance Cs can be reduced or eliminated without reducing the display data retention rate while reducing the load on the data driver 2.
【００４４】［実施例５］今までの画素回路構成は例と
して図１１における構成で補助容量Ｃｓの値が表示用デ
ータ保持率が９９％以下となるような値をとる構成、も
しくは補助容量Ｃｓを完全に除去した構成としていた
が、更にアクティブ素子の寄生容量Ｃｇｓ（Ｃｇｄ）に
よる影響を抑制するための画素回路構成例として図９、
図１０に示す。[Embodiment 5] As an example of the pixel circuit configuration so far, the configuration shown in FIG. 11 has a configuration in which the value of the auxiliary capacitance Cs has a value such that the display data retention rate is 99% or less, or the auxiliary capacitance Cs. In the configuration shown in FIG. 9, a pixel circuit configuration example for suppressing the influence of the parasitic capacitance Cgs (Cgd) of the active element is shown.
As shown in FIG.
【００４５】図９において、図１１における画素回路構
成から補助容量Ｃｓを完全に除去し、ＭＯＳＦＥＴであ
るＴＲ２、走査信号線２を追加している。ＴＲ２のドレ
イン、ソース、を画素電極に、ゲートを走査信号線２に
接続した構成とする。尚、Ｃｇｓ１はＴＲ１のゲート、
ソース間の寄生容量、Ｃｇｓ２はＴＲ２のゲート、ソー
ス間、Ｃｇｄ２はゲート、ドレイン間の寄生容量であ
り、ＴＲ２は「Ｃｇｓ２＋Ｃｇｄ２＝Ｃｇｓ１」となる
トランジスタサイズである。In FIG. 9, the auxiliary capacitance Cs is completely removed from the pixel circuit configuration in FIG. 11, and TR2, which is a MOSFET, and the scanning signal line 2 are added. The drain and the source of TR2 are connected to the pixel electrode, and the gate is connected to the scanning signal line 2. Cgs1 is the gate of TR1,
Cgs2 is a parasitic capacitance between sources, Cgs2 is a parasitic capacitance between a gate and a source of TR2, Cgd2 is a parasitic capacitance between a gate and a drain, and TR2 is a transistor size such that “Cgs2 + Cgd2 = Cgs1”.
【００４６】走査信号線１には各々の画素に対応した通
常の走査信号を印加、走査信号線２にはこれとは逆位相
の波形を印加する。こうすることによりＣｇｓ１と画素
容量Ｃｐによって発生する画素電極の電圧シフトとＣｇ
ｓ２、Ｃｇｄ２により発生する画素電極の電圧シフトと
のシフト方向がそれぞれ異なるために相殺しあい、これ
による影響を抑制することができる。A normal scanning signal corresponding to each pixel is applied to the scanning signal line 1, and a waveform having a phase opposite to this is applied to the scanning signal line 2. By doing so, the voltage shift of the pixel electrode caused by Cgs1 and the pixel capacitance Cp and Cg
Since the shift directions of the voltage shift of the pixel electrode caused by s2 and Cgd2 are different from each other, they cancel each other out, and the influence due to this can be suppressed.
【００４７】図１０においても、図１１における画素回
路構成から補助容量Ｃｓを完全に除去し、ＭＯＳＦＥＴ
であるＴＲ２、走査信号線２を追加する。ＴＲ２をＴＲ
１とでアナログスイッチを形成する相補型の構成とし、
ＴＲ１のゲート、ソース間の寄生容量であるＣｇｓ１
と、ＴＲ２のゲート、ソース間の寄生容量であるＣｇｓ
２との静電容量が等しくなるトランジスタサイズとす
る。Also in FIG. 10, the auxiliary capacitance Cs is completely removed from the pixel circuit configuration in FIG.
TR2 and scanning signal line 2 are added. TR2 to TR
1 and an analog switch to form a complementary structure,
Cgs1 which is the parasitic capacitance between the gate and source of TR1
And Cgs, which is the parasitic capacitance between the gate and source of TR2
It is assumed that the transistor size is the same as the electrostatic capacity of 2.
【００４８】走査信号線１には各々の画素に対応した通
常の走査信号を印加、走査信号線２にはこれとは逆位相
の波形を印加することで図９に示す画素回路と同様の効
果を得ることができる。By applying a normal scan signal corresponding to each pixel to the scan signal line 1 and applying a waveform having a phase opposite to this to the scan signal line 2, the same effect as that of the pixel circuit shown in FIG. 9 is obtained. Can be obtained.
【００４９】[0049]
【発明の効果】従来、補助容量Ｃｓはコモン電極または
前段の走査信号線に接続されていたが、本発明ではこれ
を廃止することが可能となることから構造が容易となり
開口率が向上する。また上記補助容量Ｃｓを廃止するに
は至らないまでも補助容量Ｃｓの値を小さくすることに
より開口率を向上することができる。さらに表示用デー
タ保持率の改善も可能となる。フィールド順次走査方式
を行う場合においても、図１４、及び図１５に示される
ような複雑な回路構成を必要としないために画素回路規
膜の縮小（画素サイズの縮小）が図られ、歩留り向上及
び高精細化が可能となる。In the past, the auxiliary capacitance Cs was connected to the common electrode or the scanning signal line in the previous stage, but in the present invention, this can be eliminated, so that the structure is simplified and the aperture ratio is improved. The aperture ratio can be improved by reducing the value of the auxiliary capacitance Cs, even if the auxiliary capacitance Cs is not abolished. Further, the display data retention rate can be improved. Even when performing the field sequential scanning method, since the complicated circuit configuration as shown in FIGS. 14 and 15 is not required, the pixel circuit standard film can be reduced (the pixel size can be reduced), and the yield can be improved. High definition is possible.
【００５０】更に述べるなら、補助容量Ｃｓを低くした
場合のみならず、データドライバ中のサンプリング回
路、ホールド回路等や画素部の各種回路を形成するトラ
ンジスタのＯＦＦ電流が大きい場合、或いは所謂サンプ
リングコンデンサ、データホールドコンデンサ、他のコ
ンデンサの並列抵抗成分が小さい場合に発生するデータ
変動を抑えることができる。More specifically, not only when the auxiliary capacitance Cs is lowered, but also when the OFF current of the transistors forming the sampling circuit, the hold circuit, etc. of the data driver and various circuits of the pixel portion is large, or a so-called sampling capacitor, It is possible to suppress data fluctuation that occurs when the parallel resistance component of the data hold capacitor and other capacitors is small.
【００５１】更に、アクティブ素子としてＴＦＴ（薄膜
トランジスタ）を用いている場合、これのゲート−ソー
ス間あるいはドレイン間の寄生容量Ｃｇｄ、Ｃｇｓと画
素容量との容量分割によって発生する画素電極の電圧シ
フトを相殺することにより、これに起因するフリッカー
等を抑制することができる。Further, when a TFT (thin film transistor) is used as an active element, the voltage shift of the pixel electrode caused by the capacitance division between the parasitic capacitance Cgd, Cgs between the gate and the source or the drain thereof and the pixel capacitance is canceled. By doing so, flicker and the like due to this can be suppressed.
【図１】本発明の駆動方法における走査ドライバの出力
波形及び表示電圧を示す図である。FIG. 1 is a diagram showing an output waveform and a display voltage of a scan driver in a driving method of the present invention.
【図２】本発明の一実施例を説明する為のブロック図で
ある。FIG. 2 is a block diagram for explaining an embodiment of the present invention.
【図３】本発明を実施した場合の表示用データ保持率の
グラフである。FIG. 3 is a graph of a display data retention rate when the present invention is implemented.
【図４】本発明をフィールド順次走査方式で実施した場
合の一実施例のブロック図である。FIG. 4 is a block diagram of an embodiment in which the present invention is implemented by a field sequential scanning system.
【図５】本発明をフィールド順次走査方式で実施した場
合のタイミングチャート例である。FIG. 5 is an example of a timing chart when the present invention is carried out by a field sequential scanning system.
【図６】本発明をフィールド順次走査方式で実施した場
合の他のタイミングチャート例である。FIG. 6 is another timing chart example when the present invention is carried out by the field sequential scanning method.
【図７】本発明の他の実施例を説明する為のブロック図
である。FIG. 7 is a block diagram for explaining another embodiment of the present invention.
【図８】図７の動作を説明するためのタイミングチャー
トである。8 is a timing chart for explaining the operation of FIG.
【図９】本発明の画素回路構成の他の例を説明する図で
ある。FIG. 9 is a diagram illustrating another example of the pixel circuit configuration of the present invention.
【図１０】本発明の他の画素回路構成例を説明する図で
ある。FIG. 10 is a diagram illustrating another example of the pixel circuit configuration of the present invention.
【図１１】従来の画素回路構成を説明する図である。FIG. 11 is a diagram illustrating a conventional pixel circuit configuration.
【図１２】従来の画素回路の要部の構造を説明する図で
ある。FIG. 12 is a diagram illustrating a structure of a main part of a conventional pixel circuit.
【図１３】従来の画素回路の動作を説明するための図で
ある。FIG. 13 is a diagram for explaining the operation of the conventional pixel circuit.
【図１４】従来の画素回路構成の他の例を説明するため
の図である。FIG. 14 is a diagram for explaining another example of the conventional pixel circuit configuration.
【図１５】従来の画素回路構成の更に他の例を説明する
ための図である。FIG. 15 is a diagram for explaining still another example of the conventional pixel circuit configuration.
【図１６】従来のフィールド順次走査方式を説明するタ
イミングチャートである。FIG. 16 is a timing chart illustrating a conventional field sequential scanning method.
【図１７】従来のフィールド順次走査方式の他の例を説
明するタイミングチャートである。FIG. 17 is a timing chart illustrating another example of the conventional field sequential scanning system.
【図１８】補助容量Ｃｓが有る場合と無い場合との表示
用データ保持率の説明図である。FIG. 18 is an explanatory diagram of a display data retention rate with and without a storage capacitor Cs.
【図１９】従来の駆動方法における走査ドライバの出力
波形を示す図である。FIG. 19 is a diagram showing output waveforms of a scan driver in a conventional driving method.
１７ 表示用画素アレイ（ｘ×ｙマトリクス） Ｃｓ 補助容量 17 Display pixel array (x × y matrix) Cs Storage capacitor
フロントページの続き (72)発明者 米田 裕 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 山元 良高 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内Front Page Continuation (72) Inventor Yu Yoneda 22-22 Nagaike-cho Naganocho, Abeno-ku, Osaka-shi, Osaka Within Sharp Corporation (72) Yoshitaka Yamamoto 22-22 Nagaike-cho, Abeno-ku, Osaka-shi, Osaka Sharp Corporation Within
Claims (7)
向）にマトリクス状に表示用の画素部を有し、該画素部
に表示用データ保持用の補助容量をもつ画像表示装置に
おいて、前記補助容量の値が表示用データの１フレーム
における保持率が９９％未満となるような値を取ること
を特徴とする画像表示装置。1. An image display device having a pixel portion for display in a matrix form in a row direction (horizontal direction) and a column direction (vertical direction), and an auxiliary capacitor for holding display data in the pixel portion, An image display device, wherein a value of the auxiliary capacity is set such that a retention rate of one frame of display data is less than 99%.
向）にマトリクス状に表示用の画素部を有し、該画素部
に表示用データ保持用の補助容量を有さないことを特徴
とする画像表示装置。2. A pixel portion for display is arranged in a matrix in a row direction (horizontal direction) and a column direction (vertical direction), and the pixel portion does not have an auxiliary capacitor for holding display data. Image display device.
向）にマトリクス状に表示用の画素部を有する画像表示
装置において、１フレーム期間内で該同一画素部に、複
数回の同一表示用データを書き込むことを特徴とする請
求項１又は２のいずれかに記載の画像表示装置の駆動方
法。3. An image display device having a pixel portion for display in a matrix in a row direction (horizontal direction) and a column direction (vertical direction), wherein the same display is performed a plurality of times on the same pixel portion within one frame period. 3. The method for driving an image display device according to claim 1, wherein the data for writing is written.
式で駆動され、画素のスイッチング機能をなすアクティ
ブ素子に、アクティブ素子の１／２の大きさのソース、
ドレイン間を直結したＭＯＳＦＥＴを画素電極に接続す
る構成とし、上記アクティブ素子に対応する走査信号と
は逆位相となる走査信号をＭＯＳＦＥＴに印加すること
を特徴とする画像表示装置。4. An image display device is driven by an active matrix system, wherein an active element that performs a pixel switching function is provided with a source that is half the size of the active element.
An image display device characterized in that a MOSFET in which drains are directly connected is connected to a pixel electrode, and a scanning signal having a phase opposite to a scanning signal corresponding to the active element is applied to the MOSFET.
式で駆動され、画素のスイッチング機能をなすアクティ
ブ素子を、ＣＭＯＳアナログスイッチで構成し、上記Ｃ
ＭＯＳアナログスイッチを構成する２つのＭＯＳＦＥＴ
にお互いが逆位相となる走査信号を印加することを特徴
とする画像表示装置。5. The image display device is driven by an active matrix system, and an active element having a pixel switching function is constituted by a CMOS analog switch, and the C
Two MOSFETs that form a MOS analog switch
An image display device, wherein scanning signals having mutually opposite phases are applied to the image display device.
項１〜５のいずれかに記載の画像表示装置。6. The image display device according to claim 1, wherein the image display device is a liquid crystal display device.
≧５cm2/V・secなる素子であることを特徴とする請求項
１〜６のいずれかに記載の画像表示装置。7. The active element has a carrier mobility μ of μ
The image display device according to any one of claims 1 to 6, wherein the image display device is an element of ≧ 5 cm 2 / V · sec.
Priority Applications (4)
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|---|---|
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Cited By (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001306038A (en) * | 2000-04-26 | 2001-11-02 | Mitsubishi Electric Corp | Liquid crystal display device and portable equipment using the same |
| KR100443219B1 (en) * | 2001-02-27 | 2004-08-04 | 샤프 가부시키가이샤 | Active matrix device and display |
| JP2005077946A (en) * | 2003-09-02 | 2005-03-24 | Denso Corp | Liquid crystal display device and its display method |
| JP2006098704A (en) * | 2004-09-29 | 2006-04-13 | Rohm Co Ltd | Image display device and driving method thereof |
| US7084846B2 (en) | 2000-03-29 | 2006-08-01 | Sharp Kabushiki Kaisha | Liquid crystal display device |
| US7161573B1 (en) | 1998-02-24 | 2007-01-09 | Nec Corporation | Liquid crystal display unit and method for driving the same |
| JP2007079566A (en) * | 2005-09-12 | 2007-03-29 | Samsung Electronics Co Ltd | Display device and control method thereof |
| JP2007155983A (en) * | 2005-12-02 | 2007-06-21 | Hitachi Displays Ltd | Liquid crystal display apparatus |
| KR100815830B1 (en) * | 2000-08-08 | 2008-03-24 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | Electro-optical device and driving method of the same |
| JP2008225503A (en) * | 1998-12-01 | 2008-09-25 | Seiko Epson Corp | Color display device |
| JP2008268968A (en) * | 2004-08-10 | 2008-11-06 | Sony Corp | Display device and method thereof |
| JP2009181140A (en) * | 1998-10-30 | 2009-08-13 | Semiconductor Energy Lab Co Ltd | Liquid crystal display device |
| JP2009276662A (en) * | 2008-05-16 | 2009-11-26 | Sony Corp | Liquid crystal display device and control method of liquid crystal display device |
| JP2011008283A (en) * | 1999-02-24 | 2011-01-13 | Semiconductor Energy Lab Co Ltd | Display device |
| WO2011068021A1 (en) * | 2009-12-04 | 2011-06-09 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| JP2011138105A (en) * | 2009-12-30 | 2011-07-14 | Lg Display Co Ltd | Liquid crystal display device and method of driving the same |
| JP2012027476A (en) * | 2005-09-28 | 2012-02-09 | Toshiba Mobile Display Co Ltd | Liquid crystal display |
| US8325164B2 (en) | 2004-08-10 | 2012-12-04 | Sony Corporation | Display apparatus and method |
| US9286842B2 (en) | 2005-09-28 | 2016-03-15 | Japan Display Inc. | Liquid crystal display device |
| JP2021056389A (en) * | 2019-09-30 | 2021-04-08 | シチズンファインデバイス株式会社 | Image display device |
-
1993
- 1993-12-28 JP JP33588993A patent/JPH07199149A/en active Pending
Cited By (45)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7161573B1 (en) | 1998-02-24 | 2007-01-09 | Nec Corporation | Liquid crystal display unit and method for driving the same |
| US7652648B2 (en) | 1998-02-24 | 2010-01-26 | Nec Corporation | Liquid crystal display apparatus and method of driving the same |
| EP2309482A3 (en) * | 1998-10-30 | 2013-04-24 | Semiconductor Energy Laboratory Co, Ltd. | Field sequantial liquid crystal display device and driving method thereof, and head mounted display |
| JP2009181140A (en) * | 1998-10-30 | 2009-08-13 | Semiconductor Energy Lab Co Ltd | Liquid crystal display device |
| US7834830B2 (en) | 1998-10-30 | 2010-11-16 | Semiconductor Energy Laboratory Co., Ltd. | Field sequential liquid crystal display device and driving method thereof, and head mounted display |
| EP2309482A2 (en) * | 1998-10-30 | 2011-04-13 | Semiconductor Energy Laboratory Co, Ltd. | Field sequantial liquid crystal display device and driving method thereof, and head mounted display |
| JP2010055120A (en) * | 1998-10-30 | 2010-03-11 | Semiconductor Energy Lab Co Ltd | Liquid crystal display device |
| US8259048B2 (en) | 1998-10-30 | 2012-09-04 | Semiconductor Energy Laboratory Co., Ltd. | Field sequential liquid crystal display device and driving method thereof, and head mounted display |
| JP2008225503A (en) * | 1998-12-01 | 2008-09-25 | Seiko Epson Corp | Color display device |
| US7821476B2 (en) | 1998-12-01 | 2010-10-26 | Seiko Epson Corporation | Color display device and color display method |
| US7969385B2 (en) | 1998-12-01 | 2011-06-28 | Seiko Epson Corporation | Color display device and color display method |
| US7508357B2 (en) | 1998-12-01 | 2009-03-24 | Seiko Epson Corporation | Color display device and color display method |
| US7508358B2 (en) | 1998-12-01 | 2009-03-24 | Seiko Epson Corporation | Color display device and color display method |
| US8199071B2 (en) | 1998-12-01 | 2012-06-12 | Seiko Epson Corporation | Color display device and color display method |
| US8378926B2 (en) | 1998-12-01 | 2013-02-19 | Seiko Epson Corporation | Color display device and color display method |
| US7663572B2 (en) | 1998-12-01 | 2010-02-16 | Seiko Epson Corporation | Color display device and color display method |
| JP2011008283A (en) * | 1999-02-24 | 2011-01-13 | Semiconductor Energy Lab Co Ltd | Display device |
| US7084846B2 (en) | 2000-03-29 | 2006-08-01 | Sharp Kabushiki Kaisha | Liquid crystal display device |
| JP2001306038A (en) * | 2000-04-26 | 2001-11-02 | Mitsubishi Electric Corp | Liquid crystal display device and portable equipment using the same |
| KR100815830B1 (en) * | 2000-08-08 | 2008-03-24 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | Electro-optical device and driving method of the same |
| US9552775B2 (en) | 2000-08-08 | 2017-01-24 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and driving method of the same |
| US7724217B2 (en) | 2000-08-08 | 2010-05-25 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and driving method of the same |
| KR100443219B1 (en) * | 2001-02-27 | 2004-08-04 | 샤프 가부시키가이샤 | Active matrix device and display |
| JP2005077946A (en) * | 2003-09-02 | 2005-03-24 | Denso Corp | Liquid crystal display device and its display method |
| US8325164B2 (en) | 2004-08-10 | 2012-12-04 | Sony Corporation | Display apparatus and method |
| JP2008268968A (en) * | 2004-08-10 | 2008-11-06 | Sony Corp | Display device and method thereof |
| US8514207B2 (en) | 2004-08-10 | 2013-08-20 | Sony Corporation | Display apparatus and method |
| JP2006098704A (en) * | 2004-09-29 | 2006-04-13 | Rohm Co Ltd | Image display device and driving method thereof |
| US7928970B2 (en) | 2005-09-12 | 2011-04-19 | Samsung Electronics Co., Ltd. | Display device and control method thereof |
| JP2007079566A (en) * | 2005-09-12 | 2007-03-29 | Samsung Electronics Co Ltd | Display device and control method thereof |
| JP2012027476A (en) * | 2005-09-28 | 2012-02-09 | Toshiba Mobile Display Co Ltd | Liquid crystal display |
| US9286842B2 (en) | 2005-09-28 | 2016-03-15 | Japan Display Inc. | Liquid crystal display device |
| JP2007155983A (en) * | 2005-12-02 | 2007-06-21 | Hitachi Displays Ltd | Liquid crystal display apparatus |
| US9767743B2 (en) | 2008-05-16 | 2017-09-19 | Saturn Licensing Llc | Liquid crystal display apparatus and method providing backlight control for sub-frames with identical image contents |
| JP2009276662A (en) * | 2008-05-16 | 2009-11-26 | Sony Corp | Liquid crystal display device and control method of liquid crystal display device |
| KR101501420B1 (en) * | 2009-12-04 | 2015-03-10 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | Display device |
| JP2015097295A (en) * | 2009-12-04 | 2015-05-21 | 株式会社半導体エネルギー研究所 | Display device |
| JP2015111736A (en) * | 2009-12-04 | 2015-06-18 | 株式会社半導体エネルギー研究所 | Liquid crystal display device |
| JP2020188278A (en) * | 2009-12-04 | 2020-11-19 | 株式会社半導体エネルギー研究所 | Display device |
| WO2011068021A1 (en) * | 2009-12-04 | 2011-06-09 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| TWI570490B (en) * | 2009-12-04 | 2017-02-11 | 半導體能源研究所股份有限公司 | Display device |
| JP2011138118A (en) * | 2009-12-04 | 2011-07-14 | Semiconductor Energy Lab Co Ltd | Display device |
| JP2018169631A (en) * | 2009-12-04 | 2018-11-01 | 株式会社半導体エネルギー研究所 | Display device |
| JP2011138105A (en) * | 2009-12-30 | 2011-07-14 | Lg Display Co Ltd | Liquid crystal display device and method of driving the same |
| JP2021056389A (en) * | 2019-09-30 | 2021-04-08 | シチズンファインデバイス株式会社 | Image display device |
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