JPH07193511A - パラレル・シリアル変換回路 - Google Patents
パラレル・シリアル変換回路Info
- Publication number
- JPH07193511A JPH07193511A JP33241693A JP33241693A JPH07193511A JP H07193511 A JPH07193511 A JP H07193511A JP 33241693 A JP33241693 A JP 33241693A JP 33241693 A JP33241693 A JP 33241693A JP H07193511 A JPH07193511 A JP H07193511A
- Authority
- JP
- Japan
- Prior art keywords
- parallel
- data
- width
- byte
- serial
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】
【目的】一定バイト幅の入力データから可変バイト幅の
出力データを得るパラレル・シリアル変換回路の小型化
を図る。 【構成】フレーム長カウンタ10がフレーム信号FSの
パルス間隔を計測し出力すべきデータ幅を識別しそれに
応じた制御信号CSを出力する。前段のパラレル・シリ
アル変換器40は6バイト幅の入力データ信号IDを第
1の出力バイト幅(2バイト)のデータ信号MD1,M
D2に変換する。後段のパラレル・シリアル変換器50
はデータ信号MD1を第2の出力バイト幅(1バイト)
のデータ信号NDに変換する。データセレクタ60は制
御信号CSに応じてデータ信号MD2,NDのいずれか
を選択し出力データ信号OD2,OD1として出力す
る。
出力データを得るパラレル・シリアル変換回路の小型化
を図る。 【構成】フレーム長カウンタ10がフレーム信号FSの
パルス間隔を計測し出力すべきデータ幅を識別しそれに
応じた制御信号CSを出力する。前段のパラレル・シリ
アル変換器40は6バイト幅の入力データ信号IDを第
1の出力バイト幅(2バイト)のデータ信号MD1,M
D2に変換する。後段のパラレル・シリアル変換器50
はデータ信号MD1を第2の出力バイト幅(1バイト)
のデータ信号NDに変換する。データセレクタ60は制
御信号CSに応じてデータ信号MD2,NDのいずれか
を選択し出力データ信号OD2,OD1として出力す
る。
Description
【0001】
【産業上の利用分野】本発明はパラレル・シリアル変換
回路に関し、特にATM(非同期転送モード)交換のセ
ルデータのバイト単位のデータ幅縮小変換処理を行う回
路に関する。
回路に関し、特にATM(非同期転送モード)交換のセ
ルデータのバイト単位のデータ幅縮小変換処理を行う回
路に関する。
【0002】
【従来の技術】ATM交換のセルデータ処理装置内にお
いては通常、53バイトのATMセルは1バイトのダミ
ーデータを付加されて54バイトとなり、9×6バイト
のブロック状に編成され、さらに必要に応じ54×1バ
イト(ダミーデータ削除時は53×1バイト)のブロッ
クあるいは27×2バイトのブロックに変換及びそれか
ら逆変換されフレームパルスに同期して処理される。基
本となるクロック信号の周期をTとすると、フレームパ
ルスの周期は1バイト単位のときは53T、2バイト単
位のときは27Tである。このようにデータの処理バイ
ト単位を大きな値から小さな値へ縮小変換する場合、パ
ラレル・シリアル変換回路を用いている。
いては通常、53バイトのATMセルは1バイトのダミ
ーデータを付加されて54バイトとなり、9×6バイト
のブロック状に編成され、さらに必要に応じ54×1バ
イト(ダミーデータ削除時は53×1バイト)のブロッ
クあるいは27×2バイトのブロックに変換及びそれか
ら逆変換されフレームパルスに同期して処理される。基
本となるクロック信号の周期をTとすると、フレームパ
ルスの周期は1バイト単位のときは53T、2バイト単
位のときは27Tである。このようにデータの処理バイ
ト単位を大きな値から小さな値へ縮小変換する場合、パ
ラレル・シリアル変換回路を用いている。
【0003】従来のパラレル・シリアル変換回路は、図
2に示すように、固定のバイト変換比率を有する1段の
パラレル・シリアル変換器70で構成されており、もし
出力データ幅を可変させて出力するならば、その可変幅
ごとに回路を構成する。
2に示すように、固定のバイト変換比率を有する1段の
パラレル・シリアル変換器70で構成されており、もし
出力データ幅を可変させて出力するならば、その可変幅
ごとに回路を構成する。
【0004】
【発明が解決しようとする課題】この従来のパラレル・
シリアル変換回路では、一定の入力データ幅で入力され
るデータを出力データ幅を可変させて出力するとき、そ
の出力データ幅に応じてデータ幅の縮小比率を可変する
ことができないため、入力データ幅を目的の出力データ
幅に直接変換する回路を出力データ幅ごとに構成する必
要があり、装置が大型化するとともに経費が高くなると
いう問題点がある。
シリアル変換回路では、一定の入力データ幅で入力され
るデータを出力データ幅を可変させて出力するとき、そ
の出力データ幅に応じてデータ幅の縮小比率を可変する
ことができないため、入力データ幅を目的の出力データ
幅に直接変換する回路を出力データ幅ごとに構成する必
要があり、装置が大型化するとともに経費が高くなると
いう問題点がある。
【0005】
【課題を解決するための手段】本発明のパラレル・シリ
アル変換回路は、一定バイト幅の入力データをパラレル
・シリアル変換し可変バイト幅の出力データを得るパラ
レル・シリアル変換回路において、前記出力データの出
力すべきバイト幅に応じて入力されるフレーム信号の周
期を基本クロックで計測し前記出力すべきバイト幅が第
1のバイト幅及びこれより小さな第2のバイト幅のいず
れであるかを識別し識別結果を示す制御信号を出力する
フレーム長カウンタと、前記入力データをパラレル・シ
リアル変換し前記第1のバイト幅のデータとして出力す
る第1のパラレル・シリアル変換器と、前記第1のパラ
レル・シリアル変換器の出力データをパラレル・シリア
ル変換し前記第2のバイト幅のデータとして出力する第
2のパラレル・シリアル変換器と、前記フレーム長カウ
ンタからの前記制御信号に応じて前記第1のパラレル・
シリアル変換器及び前記第2のパラレル・シリアル変換
器のいずれかの出力を選択し前記可変バイト幅の出力デ
ータとして出力するデータセレクタとを備えている。
アル変換回路は、一定バイト幅の入力データをパラレル
・シリアル変換し可変バイト幅の出力データを得るパラ
レル・シリアル変換回路において、前記出力データの出
力すべきバイト幅に応じて入力されるフレーム信号の周
期を基本クロックで計測し前記出力すべきバイト幅が第
1のバイト幅及びこれより小さな第2のバイト幅のいず
れであるかを識別し識別結果を示す制御信号を出力する
フレーム長カウンタと、前記入力データをパラレル・シ
リアル変換し前記第1のバイト幅のデータとして出力す
る第1のパラレル・シリアル変換器と、前記第1のパラ
レル・シリアル変換器の出力データをパラレル・シリア
ル変換し前記第2のバイト幅のデータとして出力する第
2のパラレル・シリアル変換器と、前記フレーム長カウ
ンタからの前記制御信号に応じて前記第1のパラレル・
シリアル変換器及び前記第2のパラレル・シリアル変換
器のいずれかの出力を選択し前記可変バイト幅の出力デ
ータとして出力するデータセレクタとを備えている。
【0006】また、前記第1のパラレル・シリアル変換
器の出力データを前記第2のパラレル・シリアル変換器
の入力として同期して出力させるための分周クロックを
前記基本クロックの分周により発生させるクロック分周
器と、前記フレーム長カウンタからの制御信号に応じて
前記基本クロック及び前記分周クロックのいずれかを選
択し前記第1のパラレル・シリアル変換器に供給するク
ロックセレクタとを含むことができる。
器の出力データを前記第2のパラレル・シリアル変換器
の入力として同期して出力させるための分周クロックを
前記基本クロックの分周により発生させるクロック分周
器と、前記フレーム長カウンタからの制御信号に応じて
前記基本クロック及び前記分周クロックのいずれかを選
択し前記第1のパラレル・シリアル変換器に供給するク
ロックセレクタとを含むことができる。
【0007】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【0008】図1は本発明の一実施例のブロック構成図
であり、入力データ幅が6バイト(48ビット)一定で
出力データ幅が1バイト(8ビット)及び2バイト(1
6ビット)の可変の場合を示す。なお、データ出力の周
期は“T”一定である。すなわち、出力データ幅が1バ
イトのときのデータ入力速度は6バイト/6T、出力デ
ータ幅が2バイトのときのデータ入力速度は6バイト/
3Tとなる。
であり、入力データ幅が6バイト(48ビット)一定で
出力データ幅が1バイト(8ビット)及び2バイト(1
6ビット)の可変の場合を示す。なお、データ出力の周
期は“T”一定である。すなわち、出力データ幅が1バ
イトのときのデータ入力速度は6バイト/6T、出力デ
ータ幅が2バイトのときのデータ入力速度は6バイト/
3Tとなる。
【0009】本実施例のパラレル・シリアル変換回路
は、可変する出力データ幅に応じて入力されるフレーム
信号FSのフレームパルス間隔を周期Tの基本のクロッ
ク信号C1で計測して出力データ幅を判定し判定結果を
示す制御信号CSを出力するフレーム長カウンタ10
と、クロック信号C1を2分周した周期2Tの分周クロ
ック信号C2を生成するクロック分周器20と、入力ク
ロック信号C1及び分周クロック信号C2のいずれかを
制御信号CSに応じて選択するクロックセレクタ30
と、6バイト単位の入力データ信号ID(ID1:周期
6T、ID2:周期3T)をクロックセレクタ30から
のクロック信号に従ってパラレル・シリアル変換し2バ
イト単位のデータ信号MD(MD1:周期2T、MD
2:周期T)として出力する第1のパラレル・シリアル
変換器40と、2バイト単位のデータ信号MD1を入力
クロック信号C1に従ってパラレル・シリアル変換し1
バイト単位のデータ信号ND(周期T)として出力する
第2のパラレル・シリアル変換器50と、データ信号M
D2及びデータ信号NDのいずれかを制御信号CSに応
じて選択し2バイト単位の出力データ信号OD2(周期
T)あるいは1バイト単位の出力データ信号OD1(周
期T)として出力するデータセレクタ60とを備えてい
る。なお、クロック分周器20はパラレル・シリアル変
換器50に含めて構成することができる。
は、可変する出力データ幅に応じて入力されるフレーム
信号FSのフレームパルス間隔を周期Tの基本のクロッ
ク信号C1で計測して出力データ幅を判定し判定結果を
示す制御信号CSを出力するフレーム長カウンタ10
と、クロック信号C1を2分周した周期2Tの分周クロ
ック信号C2を生成するクロック分周器20と、入力ク
ロック信号C1及び分周クロック信号C2のいずれかを
制御信号CSに応じて選択するクロックセレクタ30
と、6バイト単位の入力データ信号ID(ID1:周期
6T、ID2:周期3T)をクロックセレクタ30から
のクロック信号に従ってパラレル・シリアル変換し2バ
イト単位のデータ信号MD(MD1:周期2T、MD
2:周期T)として出力する第1のパラレル・シリアル
変換器40と、2バイト単位のデータ信号MD1を入力
クロック信号C1に従ってパラレル・シリアル変換し1
バイト単位のデータ信号ND(周期T)として出力する
第2のパラレル・シリアル変換器50と、データ信号M
D2及びデータ信号NDのいずれかを制御信号CSに応
じて選択し2バイト単位の出力データ信号OD2(周期
T)あるいは1バイト単位の出力データ信号OD1(周
期T)として出力するデータセレクタ60とを備えてい
る。なお、クロック分周器20はパラレル・シリアル変
換器50に含めて構成することができる。
【0010】次に動作を説明する。
【0011】フレーム長カウンタ10は、クロック信号
C1(周期T)に基づいてフレーム信号FSのフレーム
パルス間隔をカウントし、フレームパルス間隔が27T
の場合は出力データ信号のデータ幅が2バイト(OD
2)であると判定し制御信号CSを2バイトを示す値
(例えば“1”)にして出力し、フレームパルス間隔が
53Tの場合は出力データ信号のデータ幅が1バイト
(OD1)であると判定し制御信号CSを1バイトを示
す値(例えば“0”)にして出力する。
C1(周期T)に基づいてフレーム信号FSのフレーム
パルス間隔をカウントし、フレームパルス間隔が27T
の場合は出力データ信号のデータ幅が2バイト(OD
2)であると判定し制御信号CSを2バイトを示す値
(例えば“1”)にして出力し、フレームパルス間隔が
53Tの場合は出力データ信号のデータ幅が1バイト
(OD1)であると判定し制御信号CSを1バイトを示
す値(例えば“0”)にして出力する。
【0012】制御信号CSが“1”(出力データ幅2バ
イト)のときは、クロックセレクタ30は入力クロック
信号C1を選択し、パラレル・シリアル変換器40は2
バイト幅のデータ信号MD2を出力し、データセレクタ
60がこのデータ信号MD2を選択して出力データ信号
OD2として出力する。
イト)のときは、クロックセレクタ30は入力クロック
信号C1を選択し、パラレル・シリアル変換器40は2
バイト幅のデータ信号MD2を出力し、データセレクタ
60がこのデータ信号MD2を選択して出力データ信号
OD2として出力する。
【0013】制御信号CSが“0”(出力データ幅1バ
イト)のときは、クロックセレクタ30は分周クロック
信号C2を選択し、パラレル・シリアル変換器40はデ
ータ信号MD1を出力し、パラレル・シリアル変換器5
0はデータ信号MD1のデータ幅を半分の1バイトに縮
小したデータ信号NDを出力し、データセレクタ60が
このデータ信号NDを選択して出力データ信号OD1と
して出力する。
イト)のときは、クロックセレクタ30は分周クロック
信号C2を選択し、パラレル・シリアル変換器40はデ
ータ信号MD1を出力し、パラレル・シリアル変換器5
0はデータ信号MD1のデータ幅を半分の1バイトに縮
小したデータ信号NDを出力し、データセレクタ60が
このデータ信号NDを選択して出力データ信号OD1と
して出力する。
【0014】すなわち、本パラレル・シリアル変換回路
は、出力すべきATMセルデータ等の出力データ信号の
2種類のデータ幅を識別するための制御信号を外部から
供給せずに、出力データ信号の同期を合わせるために入
力されたフレーム信号を利用して回路内部で自律的に指
定された出力データ幅を認識して、パラレル・シリアル
変換器の直列接続の組み合わせを変更することにより出
力データ幅を可変とすることができる。このことによ
り、従来技術では6バイト(48ビット)から1バイト
(8ビット)、及び6バイトから2バイト(16ビッ
ト)にそれぞれ変換する大容量の変換器を2つ使用する
必要があるが、本発明によれば6バイトから2バイトに
変換する変換器が1つの他に2バイトから1バイトに変
換する小容量の変換器が1つあればよい。
は、出力すべきATMセルデータ等の出力データ信号の
2種類のデータ幅を識別するための制御信号を外部から
供給せずに、出力データ信号の同期を合わせるために入
力されたフレーム信号を利用して回路内部で自律的に指
定された出力データ幅を認識して、パラレル・シリアル
変換器の直列接続の組み合わせを変更することにより出
力データ幅を可変とすることができる。このことによ
り、従来技術では6バイト(48ビット)から1バイト
(8ビット)、及び6バイトから2バイト(16ビッ
ト)にそれぞれ変換する大容量の変換器を2つ使用する
必要があるが、本発明によれば6バイトから2バイトに
変換する変換器が1つの他に2バイトから1バイトに変
換する小容量の変換器が1つあればよい。
【0015】
【発明の効果】本発明のパラレル・シリアル変換回路
は、入力データを出力すべきバイト幅のうち大きな方の
バイト幅の出力データに変換する第1のパラレル・シリ
アル変換器と、第1のパラレル・シリアル変換器により
入力バイト幅より小さなバイト幅となったデータから他
の出力すべきバイト幅の出力データに変換する小容量の
第2のパラレル・シリアル変換器とを備え、同時に入力
されるフレーム信号から出力すべきデータ幅を自律的に
認識し直列接続された第1及び第2のいずれかのパラレ
ル・シリアル変換器の出力を選択することにより可変バ
イト幅の出力データを得るので、回路を小型化でき装置
の大型化及び経費の増大化が防止できる。また、出力す
べきデータ幅を外部から指示するための制御回路を必要
としないので装置構成が簡略化される。
は、入力データを出力すべきバイト幅のうち大きな方の
バイト幅の出力データに変換する第1のパラレル・シリ
アル変換器と、第1のパラレル・シリアル変換器により
入力バイト幅より小さなバイト幅となったデータから他
の出力すべきバイト幅の出力データに変換する小容量の
第2のパラレル・シリアル変換器とを備え、同時に入力
されるフレーム信号から出力すべきデータ幅を自律的に
認識し直列接続された第1及び第2のいずれかのパラレ
ル・シリアル変換器の出力を選択することにより可変バ
イト幅の出力データを得るので、回路を小型化でき装置
の大型化及び経費の増大化が防止できる。また、出力す
べきデータ幅を外部から指示するための制御回路を必要
としないので装置構成が簡略化される。
【図1】本発明の一実施例のブロック構成図である。
【図2】従来のパラレル・シリアル変換回路を示す図で
ある。
ある。
10 フレーム長カウンタ 20 クロック分周器 30 クロックセレクタ 40,50 パラレル・シリアル変換器 60 データセレクタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 坂本 正人 東京都港区三田一丁目4番28号 日本電気 通信システム株式会社内
Claims (2)
- 【請求項1】 一定バイト幅の入力データをパラレル・
シリアル変換し可変バイト幅の出力データを得るパラレ
ル・シリアル変換回路において、 前記出力データの出力すべきバイト幅に応じて入力され
るフレーム信号の周期を基本クロックで計測し前記出力
すべきバイト幅が第1のバイト幅及びこれより小さな第
2のバイト幅のいずれであるかを識別し識別結果を示す
制御信号を出力するフレーム長カウンタと、 前記入力データをパラレル・シリアル変換し前記第1の
バイト幅のデータとして出力する第1のパラレル・シリ
アル変換器と、 前記第1のパラレル・シリアル変換器の出力データをパ
ラレル・シリアル変換し前記第2のバイト幅のデータと
して出力する第2のパラレル・シリアル変換器と、 前記フレーム長カウンタからの前記制御信号に応じて前
記第1のパラレル・シリアル変換器及び前記第2のパラ
レル・シリアル変換器のいずれかの出力を選択し前記可
変バイト幅の出力データとして出力するデータセレクタ
と、 を備えることを特徴とするパラレル・シリアル変換回
路。 - 【請求項2】 前記第1のパラレル・シリアル変換器の
出力データを前記第2のパラレル・シリアル変換器の入
力として同期して出力させるための分周クロックを前記
基本クロックの分周により発生させるクロック分周器
と、 前記フレーム長カウンタからの制御信号に応じて前記基
本クロック及び前記分周クロックのいずれかを選択し前
記第1のパラレル・シリアル変換器に供給するクロック
セレクタとを含むことを特徴とする請求項1記載のパラ
レル・シリアル変換回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33241693A JP2793490B2 (ja) | 1993-12-27 | 1993-12-27 | パラレル・シリアル変換回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33241693A JP2793490B2 (ja) | 1993-12-27 | 1993-12-27 | パラレル・シリアル変換回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07193511A true JPH07193511A (ja) | 1995-07-28 |
JP2793490B2 JP2793490B2 (ja) | 1998-09-03 |
Family
ID=18254731
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP33241693A Expired - Fee Related JP2793490B2 (ja) | 1993-12-27 | 1993-12-27 | パラレル・シリアル変換回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2793490B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2001006347A1 (de) * | 1999-07-19 | 2001-01-25 | Giesecke & Devrient Gmbh | Operandenstapelspeicher und verfahren zum betreiben eines operandenstapelspeichers |
US9813188B2 (en) | 2013-07-26 | 2017-11-07 | Fujitsu Limited | Transmitting circuit, communication system, and communication method |
-
1993
- 1993-12-27 JP JP33241693A patent/JP2793490B2/ja not_active Expired - Fee Related
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2001006347A1 (de) * | 1999-07-19 | 2001-01-25 | Giesecke & Devrient Gmbh | Operandenstapelspeicher und verfahren zum betreiben eines operandenstapelspeichers |
US7302550B1 (en) | 1999-07-19 | 2007-11-27 | Giesecke & Devrient Gmbh | Stack of variable length operands and method for use |
US9813188B2 (en) | 2013-07-26 | 2017-11-07 | Fujitsu Limited | Transmitting circuit, communication system, and communication method |
Also Published As
Publication number | Publication date |
---|---|
JP2793490B2 (ja) | 1998-09-03 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2886214B2 (ja) | 符号化方法及び符号化装置 | |
JPH01500074A (ja) | 適応速度マルチプレクサ−デマルチプレクサ | |
US5128939A (en) | Method of phase-converting frame and apparatus using same | |
US6404770B1 (en) | Data communication interface with adjustable-size buffer | |
JPH1069459A (ja) | シリアルインタフェース制御装置およびその制御方法 | |
US5428613A (en) | Method for transmitting either data or voice in an allocated TDM slot | |
US5477549A (en) | Cell switch and cell switch network using dummy cells for simplified cell switch test in communication network | |
JP2793490B2 (ja) | パラレル・シリアル変換回路 | |
JP2793491B2 (ja) | シリアル・パラレル変換回路 | |
JP2786170B2 (ja) | フレームデータ変換回路 | |
JPH11127146A (ja) | 伝送速度切替tap装置 | |
JP3213389B2 (ja) | 時分割多重通信装置 | |
JPS6273826A (ja) | フレ−ム送受信方式 | |
JP2674211B2 (ja) | 接続データ管理方法 | |
KR940008107B1 (ko) | 데이타 전송장치 | |
JPH11186981A (ja) | 周波数同期装置 | |
JP3179831B2 (ja) | シリアル伝送方式 | |
JP2001103093A (ja) | データ伝送方法及びデータ伝送装置 | |
JP2677231B2 (ja) | ループバス交換方式 | |
JPH06259268A (ja) | チェックサム計算回路 | |
SU1166130A1 (ru) | Устройство дл анализа кода маршрута в цифровой сети св зи | |
JPH0637847A (ja) | シリアルデータ送信機及び受信機 | |
JPH04157851A (ja) | 伝送装置のオーバーヘッドバイト可変方式 | |
JPH05236021A (ja) | 通信制御装置 | |
JPH11163869A (ja) | 伝送方法及び装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980526 |
|
LAPS | Cancellation because of no payment of annual fees |