JPH07193511A - パラレル・シリアル変換回路 - Google Patents
パラレル・シリアル変換回路Info
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- JPH07193511A JPH07193511A JP33241693A JP33241693A JPH07193511A JP H07193511 A JPH07193511 A JP H07193511A JP 33241693 A JP33241693 A JP 33241693A JP 33241693 A JP33241693 A JP 33241693A JP H07193511 A JPH07193511 A JP H07193511A
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Abstract
(57)【要約】
【目的】一定バイト幅の入力データから可変バイト幅の
出力データを得るパラレル・シリアル変換回路の小型化
を図る。 【構成】フレーム長カウンタ１０がフレーム信号ＦＳの
パルス間隔を計測し出力すべきデータ幅を識別しそれに
応じた制御信号ＣＳを出力する。前段のパラレル・シリ
アル変換器４０は６バイト幅の入力データ信号ＩＤを第
１の出力バイト幅（２バイト）のデータ信号ＭＤ１，Ｍ
Ｄ２に変換する。後段のパラレル・シリアル変換器５０
はデータ信号ＭＤ１を第２の出力バイト幅（１バイト）
のデータ信号ＮＤに変換する。データセレクタ６０は制
御信号ＣＳに応じてデータ信号ＭＤ２，ＮＤのいずれか
を選択し出力データ信号ＯＤ２，ＯＤ１として出力す
る。
出力データを得るパラレル・シリアル変換回路の小型化
を図る。 【構成】フレーム長カウンタ１０がフレーム信号ＦＳの
パルス間隔を計測し出力すべきデータ幅を識別しそれに
応じた制御信号ＣＳを出力する。前段のパラレル・シリ
アル変換器４０は６バイト幅の入力データ信号ＩＤを第
１の出力バイト幅（２バイト）のデータ信号ＭＤ１，Ｍ
Ｄ２に変換する。後段のパラレル・シリアル変換器５０
はデータ信号ＭＤ１を第２の出力バイト幅（１バイト）
のデータ信号ＮＤに変換する。データセレクタ６０は制
御信号ＣＳに応じてデータ信号ＭＤ２，ＮＤのいずれか
を選択し出力データ信号ＯＤ２，ＯＤ１として出力す
る。
Description
【０００１】
【産業上の利用分野】本発明はパラレル・シリアル変換
回路に関し、特にＡＴＭ（非同期転送モード）交換のセ
ルデータのバイト単位のデータ幅縮小変換処理を行う回
路に関する。
回路に関し、特にＡＴＭ（非同期転送モード）交換のセ
ルデータのバイト単位のデータ幅縮小変換処理を行う回
路に関する。
【０００２】
【従来の技術】ＡＴＭ交換のセルデータ処理装置内にお
いては通常、５３バイトのＡＴＭセルは１バイトのダミ
ーデータを付加されて５４バイトとなり、９×６バイト
のブロック状に編成され、さらに必要に応じ５４×１バ
イト（ダミーデータ削除時は５３×１バイト）のブロッ
クあるいは２７×２バイトのブロックに変換及びそれか
ら逆変換されフレームパルスに同期して処理される。基
本となるクロック信号の周期をＴとすると、フレームパ
ルスの周期は１バイト単位のときは５３Ｔ、２バイト単
位のときは２７Ｔである。このようにデータの処理バイ
ト単位を大きな値から小さな値へ縮小変換する場合、パ
ラレル・シリアル変換回路を用いている。
いては通常、５３バイトのＡＴＭセルは１バイトのダミ
ーデータを付加されて５４バイトとなり、９×６バイト
のブロック状に編成され、さらに必要に応じ５４×１バ
イト（ダミーデータ削除時は５３×１バイト）のブロッ
クあるいは２７×２バイトのブロックに変換及びそれか
ら逆変換されフレームパルスに同期して処理される。基
本となるクロック信号の周期をＴとすると、フレームパ
ルスの周期は１バイト単位のときは５３Ｔ、２バイト単
位のときは２７Ｔである。このようにデータの処理バイ
ト単位を大きな値から小さな値へ縮小変換する場合、パ
ラレル・シリアル変換回路を用いている。
【０００３】従来のパラレル・シリアル変換回路は、図
２に示すように、固定のバイト変換比率を有する１段の
パラレル・シリアル変換器７０で構成されており、もし
出力データ幅を可変させて出力するならば、その可変幅
ごとに回路を構成する。
２に示すように、固定のバイト変換比率を有する１段の
パラレル・シリアル変換器７０で構成されており、もし
出力データ幅を可変させて出力するならば、その可変幅
ごとに回路を構成する。
【０００４】
【発明が解決しようとする課題】この従来のパラレル・
シリアル変換回路では、一定の入力データ幅で入力され
るデータを出力データ幅を可変させて出力するとき、そ
の出力データ幅に応じてデータ幅の縮小比率を可変する
ことができないため、入力データ幅を目的の出力データ
幅に直接変換する回路を出力データ幅ごとに構成する必
要があり、装置が大型化するとともに経費が高くなると
いう問題点がある。
シリアル変換回路では、一定の入力データ幅で入力され
るデータを出力データ幅を可変させて出力するとき、そ
の出力データ幅に応じてデータ幅の縮小比率を可変する
ことができないため、入力データ幅を目的の出力データ
幅に直接変換する回路を出力データ幅ごとに構成する必
要があり、装置が大型化するとともに経費が高くなると
いう問題点がある。
【０００５】
【課題を解決するための手段】本発明のパラレル・シリ
アル変換回路は、一定バイト幅の入力データをパラレル
・シリアル変換し可変バイト幅の出力データを得るパラ
レル・シリアル変換回路において、前記出力データの出
力すべきバイト幅に応じて入力されるフレーム信号の周
期を基本クロックで計測し前記出力すべきバイト幅が第
１のバイト幅及びこれより小さな第２のバイト幅のいず
れであるかを識別し識別結果を示す制御信号を出力する
フレーム長カウンタと、前記入力データをパラレル・シ
リアル変換し前記第１のバイト幅のデータとして出力す
る第１のパラレル・シリアル変換器と、前記第１のパラ
レル・シリアル変換器の出力データをパラレル・シリア
ル変換し前記第２のバイト幅のデータとして出力する第
２のパラレル・シリアル変換器と、前記フレーム長カウ
ンタからの前記制御信号に応じて前記第１のパラレル・
シリアル変換器及び前記第２のパラレル・シリアル変換
器のいずれかの出力を選択し前記可変バイト幅の出力デ
ータとして出力するデータセレクタとを備えている。
アル変換回路は、一定バイト幅の入力データをパラレル
・シリアル変換し可変バイト幅の出力データを得るパラ
レル・シリアル変換回路において、前記出力データの出
力すべきバイト幅に応じて入力されるフレーム信号の周
期を基本クロックで計測し前記出力すべきバイト幅が第
１のバイト幅及びこれより小さな第２のバイト幅のいず
れであるかを識別し識別結果を示す制御信号を出力する
フレーム長カウンタと、前記入力データをパラレル・シ
リアル変換し前記第１のバイト幅のデータとして出力す
る第１のパラレル・シリアル変換器と、前記第１のパラ
レル・シリアル変換器の出力データをパラレル・シリア
ル変換し前記第２のバイト幅のデータとして出力する第
２のパラレル・シリアル変換器と、前記フレーム長カウ
ンタからの前記制御信号に応じて前記第１のパラレル・
シリアル変換器及び前記第２のパラレル・シリアル変換
器のいずれかの出力を選択し前記可変バイト幅の出力デ
ータとして出力するデータセレクタとを備えている。
【０００６】また、前記第１のパラレル・シリアル変換
器の出力データを前記第２のパラレル・シリアル変換器
の入力として同期して出力させるための分周クロックを
前記基本クロックの分周により発生させるクロック分周
器と、前記フレーム長カウンタからの制御信号に応じて
前記基本クロック及び前記分周クロックのいずれかを選
択し前記第１のパラレル・シリアル変換器に供給するク
ロックセレクタとを含むことができる。
器の出力データを前記第２のパラレル・シリアル変換器
の入力として同期して出力させるための分周クロックを
前記基本クロックの分周により発生させるクロック分周
器と、前記フレーム長カウンタからの制御信号に応じて
前記基本クロック及び前記分周クロックのいずれかを選
択し前記第１のパラレル・シリアル変換器に供給するク
ロックセレクタとを含むことができる。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００８】図１は本発明の一実施例のブロック構成図
であり、入力データ幅が６バイト（４８ビット）一定で
出力データ幅が１バイト（８ビット）及び２バイト（１
６ビット）の可変の場合を示す。なお、データ出力の周
期は“Ｔ”一定である。すなわち、出力データ幅が１バ
イトのときのデータ入力速度は６バイト／６Ｔ、出力デ
ータ幅が２バイトのときのデータ入力速度は６バイト／
３Ｔとなる。
であり、入力データ幅が６バイト（４８ビット）一定で
出力データ幅が１バイト（８ビット）及び２バイト（１
６ビット）の可変の場合を示す。なお、データ出力の周
期は“Ｔ”一定である。すなわち、出力データ幅が１バ
イトのときのデータ入力速度は６バイト／６Ｔ、出力デ
ータ幅が２バイトのときのデータ入力速度は６バイト／
３Ｔとなる。
【０００９】本実施例のパラレル・シリアル変換回路
は、可変する出力データ幅に応じて入力されるフレーム
信号ＦＳのフレームパルス間隔を周期Ｔの基本のクロッ
ク信号Ｃ１で計測して出力データ幅を判定し判定結果を
示す制御信号ＣＳを出力するフレーム長カウンタ１０
と、クロック信号Ｃ１を２分周した周期２Ｔの分周クロ
ック信号Ｃ２を生成するクロック分周器２０と、入力ク
ロック信号Ｃ１及び分周クロック信号Ｃ２のいずれかを
制御信号ＣＳに応じて選択するクロックセレクタ３０
と、６バイト単位の入力データ信号ＩＤ（ＩＤ１：周期
６Ｔ、ＩＤ２：周期３Ｔ）をクロックセレクタ３０から
のクロック信号に従ってパラレル・シリアル変換し２バ
イト単位のデータ信号ＭＤ（ＭＤ１：周期２Ｔ、ＭＤ
２：周期Ｔ）として出力する第１のパラレル・シリアル
変換器４０と、２バイト単位のデータ信号ＭＤ１を入力
クロック信号Ｃ１に従ってパラレル・シリアル変換し１
バイト単位のデータ信号ＮＤ（周期Ｔ）として出力する
第２のパラレル・シリアル変換器５０と、データ信号Ｍ
Ｄ２及びデータ信号ＮＤのいずれかを制御信号ＣＳに応
じて選択し２バイト単位の出力データ信号ＯＤ２（周期
Ｔ）あるいは１バイト単位の出力データ信号ＯＤ１（周
期Ｔ）として出力するデータセレクタ６０とを備えてい
る。なお、クロック分周器２０はパラレル・シリアル変
換器５０に含めて構成することができる。
は、可変する出力データ幅に応じて入力されるフレーム
信号ＦＳのフレームパルス間隔を周期Ｔの基本のクロッ
ク信号Ｃ１で計測して出力データ幅を判定し判定結果を
示す制御信号ＣＳを出力するフレーム長カウンタ１０
と、クロック信号Ｃ１を２分周した周期２Ｔの分周クロ
ック信号Ｃ２を生成するクロック分周器２０と、入力ク
ロック信号Ｃ１及び分周クロック信号Ｃ２のいずれかを
制御信号ＣＳに応じて選択するクロックセレクタ３０
と、６バイト単位の入力データ信号ＩＤ（ＩＤ１：周期
６Ｔ、ＩＤ２：周期３Ｔ）をクロックセレクタ３０から
のクロック信号に従ってパラレル・シリアル変換し２バ
イト単位のデータ信号ＭＤ（ＭＤ１：周期２Ｔ、ＭＤ
２：周期Ｔ）として出力する第１のパラレル・シリアル
変換器４０と、２バイト単位のデータ信号ＭＤ１を入力
クロック信号Ｃ１に従ってパラレル・シリアル変換し１
バイト単位のデータ信号ＮＤ（周期Ｔ）として出力する
第２のパラレル・シリアル変換器５０と、データ信号Ｍ
Ｄ２及びデータ信号ＮＤのいずれかを制御信号ＣＳに応
じて選択し２バイト単位の出力データ信号ＯＤ２（周期
Ｔ）あるいは１バイト単位の出力データ信号ＯＤ１（周
期Ｔ）として出力するデータセレクタ６０とを備えてい
る。なお、クロック分周器２０はパラレル・シリアル変
換器５０に含めて構成することができる。
【００１０】次に動作を説明する。
【００１１】フレーム長カウンタ１０は、クロック信号
Ｃ１（周期Ｔ）に基づいてフレーム信号ＦＳのフレーム
パルス間隔をカウントし、フレームパルス間隔が２７Ｔ
の場合は出力データ信号のデータ幅が２バイト（ＯＤ
２）であると判定し制御信号ＣＳを２バイトを示す値
（例えば“１”）にして出力し、フレームパルス間隔が
５３Ｔの場合は出力データ信号のデータ幅が１バイト
（ＯＤ１）であると判定し制御信号ＣＳを１バイトを示
す値（例えば“０”）にして出力する。
Ｃ１（周期Ｔ）に基づいてフレーム信号ＦＳのフレーム
パルス間隔をカウントし、フレームパルス間隔が２７Ｔ
の場合は出力データ信号のデータ幅が２バイト（ＯＤ
２）であると判定し制御信号ＣＳを２バイトを示す値
（例えば“１”）にして出力し、フレームパルス間隔が
５３Ｔの場合は出力データ信号のデータ幅が１バイト
（ＯＤ１）であると判定し制御信号ＣＳを１バイトを示
す値（例えば“０”）にして出力する。
【００１２】制御信号ＣＳが“１”（出力データ幅２バ
イト）のときは、クロックセレクタ３０は入力クロック
信号Ｃ１を選択し、パラレル・シリアル変換器４０は２
バイト幅のデータ信号ＭＤ２を出力し、データセレクタ
６０がこのデータ信号ＭＤ２を選択して出力データ信号
ＯＤ２として出力する。
イト）のときは、クロックセレクタ３０は入力クロック
信号Ｃ１を選択し、パラレル・シリアル変換器４０は２
バイト幅のデータ信号ＭＤ２を出力し、データセレクタ
６０がこのデータ信号ＭＤ２を選択して出力データ信号
ＯＤ２として出力する。
【００１３】制御信号ＣＳが“０”（出力データ幅１バ
イト）のときは、クロックセレクタ３０は分周クロック
信号Ｃ２を選択し、パラレル・シリアル変換器４０はデ
ータ信号ＭＤ１を出力し、パラレル・シリアル変換器５
０はデータ信号ＭＤ１のデータ幅を半分の１バイトに縮
小したデータ信号ＮＤを出力し、データセレクタ６０が
このデータ信号ＮＤを選択して出力データ信号ＯＤ１と
して出力する。
イト）のときは、クロックセレクタ３０は分周クロック
信号Ｃ２を選択し、パラレル・シリアル変換器４０はデ
ータ信号ＭＤ１を出力し、パラレル・シリアル変換器５
０はデータ信号ＭＤ１のデータ幅を半分の１バイトに縮
小したデータ信号ＮＤを出力し、データセレクタ６０が
このデータ信号ＮＤを選択して出力データ信号ＯＤ１と
して出力する。
【００１４】すなわち、本パラレル・シリアル変換回路
は、出力すべきＡＴＭセルデータ等の出力データ信号の
２種類のデータ幅を識別するための制御信号を外部から
供給せずに、出力データ信号の同期を合わせるために入
力されたフレーム信号を利用して回路内部で自律的に指
定された出力データ幅を認識して、パラレル・シリアル
変換器の直列接続の組み合わせを変更することにより出
力データ幅を可変とすることができる。このことによ
り、従来技術では６バイト（４８ビット）から１バイト
（８ビット）、及び６バイトから２バイト（１６ビッ
ト）にそれぞれ変換する大容量の変換器を２つ使用する
必要があるが、本発明によれば６バイトから２バイトに
変換する変換器が１つの他に２バイトから１バイトに変
換する小容量の変換器が１つあればよい。
は、出力すべきＡＴＭセルデータ等の出力データ信号の
２種類のデータ幅を識別するための制御信号を外部から
供給せずに、出力データ信号の同期を合わせるために入
力されたフレーム信号を利用して回路内部で自律的に指
定された出力データ幅を認識して、パラレル・シリアル
変換器の直列接続の組み合わせを変更することにより出
力データ幅を可変とすることができる。このことによ
り、従来技術では６バイト（４８ビット）から１バイト
（８ビット）、及び６バイトから２バイト（１６ビッ
ト）にそれぞれ変換する大容量の変換器を２つ使用する
必要があるが、本発明によれば６バイトから２バイトに
変換する変換器が１つの他に２バイトから１バイトに変
換する小容量の変換器が１つあればよい。
【００１５】
【発明の効果】本発明のパラレル・シリアル変換回路
は、入力データを出力すべきバイト幅のうち大きな方の
バイト幅の出力データに変換する第１のパラレル・シリ
アル変換器と、第１のパラレル・シリアル変換器により
入力バイト幅より小さなバイト幅となったデータから他
の出力すべきバイト幅の出力データに変換する小容量の
第２のパラレル・シリアル変換器とを備え、同時に入力
されるフレーム信号から出力すべきデータ幅を自律的に
認識し直列接続された第１及び第２のいずれかのパラレ
ル・シリアル変換器の出力を選択することにより可変バ
イト幅の出力データを得るので、回路を小型化でき装置
の大型化及び経費の増大化が防止できる。また、出力す
べきデータ幅を外部から指示するための制御回路を必要
としないので装置構成が簡略化される。
は、入力データを出力すべきバイト幅のうち大きな方の
バイト幅の出力データに変換する第１のパラレル・シリ
アル変換器と、第１のパラレル・シリアル変換器により
入力バイト幅より小さなバイト幅となったデータから他
の出力すべきバイト幅の出力データに変換する小容量の
第２のパラレル・シリアル変換器とを備え、同時に入力
されるフレーム信号から出力すべきデータ幅を自律的に
認識し直列接続された第１及び第２のいずれかのパラレ
ル・シリアル変換器の出力を選択することにより可変バ
イト幅の出力データを得るので、回路を小型化でき装置
の大型化及び経費の増大化が防止できる。また、出力す
べきデータ幅を外部から指示するための制御回路を必要
としないので装置構成が簡略化される。
【図１】本発明の一実施例のブロック構成図である。
【図２】従来のパラレル・シリアル変換回路を示す図で
ある。
ある。
１０ フレーム長カウンタ ２０ クロック分周器 ３０ クロックセレクタ ４０，５０ パラレル・シリアル変換器 ６０ データセレクタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 坂本 正人 東京都港区三田一丁目４番28号 日本電気 通信システム株式会社内
Claims (2)
- 【請求項１】 一定バイト幅の入力データをパラレル・
シリアル変換し可変バイト幅の出力データを得るパラレ
ル・シリアル変換回路において、 前記出力データの出力すべきバイト幅に応じて入力され
るフレーム信号の周期を基本クロックで計測し前記出力
すべきバイト幅が第１のバイト幅及びこれより小さな第
２のバイト幅のいずれであるかを識別し識別結果を示す
制御信号を出力するフレーム長カウンタと、 前記入力データをパラレル・シリアル変換し前記第１の
バイト幅のデータとして出力する第１のパラレル・シリ
アル変換器と、 前記第１のパラレル・シリアル変換器の出力データをパ
ラレル・シリアル変換し前記第２のバイト幅のデータと
して出力する第２のパラレル・シリアル変換器と、 前記フレーム長カウンタからの前記制御信号に応じて前
記第１のパラレル・シリアル変換器及び前記第２のパラ
レル・シリアル変換器のいずれかの出力を選択し前記可
変バイト幅の出力データとして出力するデータセレクタ
と、 を備えることを特徴とするパラレル・シリアル変換回
路。 - 【請求項２】 前記第１のパラレル・シリアル変換器の
出力データを前記第２のパラレル・シリアル変換器の入
力として同期して出力させるための分周クロックを前記
基本クロックの分周により発生させるクロック分周器
と、 前記フレーム長カウンタからの制御信号に応じて前記基
本クロック及び前記分周クロックのいずれかを選択し前
記第１のパラレル・シリアル変換器に供給するクロック
セレクタとを含むことを特徴とする請求項１記載のパラ
レル・シリアル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33241693A JP2793490B2 (ja) | 1993-12-27 | 1993-12-27 | パラレル・シリアル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33241693A JP2793490B2 (ja) | 1993-12-27 | 1993-12-27 | パラレル・シリアル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07193511A true JPH07193511A (ja) | 1995-07-28 |
| JP2793490B2 JP2793490B2 (ja) | 1998-09-03 |
Family
ID=18254731
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33241693A Expired - Fee Related JP2793490B2 (ja) | 1993-12-27 | 1993-12-27 | パラレル・シリアル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2793490B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001006347A1 (de) * | 1999-07-19 | 2001-01-25 | Giesecke & Devrient Gmbh | Operandenstapelspeicher und verfahren zum betreiben eines operandenstapelspeichers |
| US9813188B2 (en) | 2013-07-26 | 2017-11-07 | Fujitsu Limited | Transmitting circuit, communication system, and communication method |
-
1993
- 1993-12-27 JP JP33241693A patent/JP2793490B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001006347A1 (de) * | 1999-07-19 | 2001-01-25 | Giesecke & Devrient Gmbh | Operandenstapelspeicher und verfahren zum betreiben eines operandenstapelspeichers |
| US7302550B1 (en) | 1999-07-19 | 2007-11-27 | Giesecke & Devrient Gmbh | Stack of variable length operands and method for use |
| US9813188B2 (en) | 2013-07-26 | 2017-11-07 | Fujitsu Limited | Transmitting circuit, communication system, and communication method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2793490B2 (ja) | 1998-09-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980526 |
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