JPH07193134A - Mos semiconductor device and its manufacture - Google Patents
Mos semiconductor device and its manufactureInfo
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- JPH07193134A JPH07193134A JP5332761A JP33276193A JPH07193134A JP H07193134 A JPH07193134 A JP H07193134A JP 5332761 A JP5332761 A JP 5332761A JP 33276193 A JP33276193 A JP 33276193A JP H07193134 A JPH07193134 A JP H07193134A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、ＭＯＳ型半導体装置の
構造及び製造方法に関するもので、特に大容量のスタテ
ィックメモリを混載したロジックＬＳＩに使用されるも
のである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a structure and a manufacturing method of a MOS type semiconductor device, and particularly to a logic LSI having a large capacity static memory mounted therein.
【０００２】[0002]
【従来の技術】従来、ＣＭＯＳ回路から構成される論理
回路と、Ｎチャネル型ＭＯＳトランジスタから構成され
るメモリとを混載してなるＬＳＩを製造する際には、Ｃ
ＭＯＳ回路のＮチャネル型ＭＯＳトランジスタ部分と、
メモリのＮチャネル型ＭＯＳトランジスタを同一の工程
で形成していた。2. Description of the Related Art Conventionally, when manufacturing an LSI in which a logic circuit composed of a CMOS circuit and a memory composed of an N-channel type MOS transistor are mounted together, C
An N-channel type MOS transistor portion of the MOS circuit,
The N channel type MOS transistor of the memory is formed in the same process.
【０００３】図５に示すのは、従来のＮ型ＭＯＳトラン
ジスタの構造を示す断面図である。ＭＯＳ型トランジス
タの製造工程を大きく分類すると、ウェル形成工程、フ
ィールド分離工程、トランジスタ形成工程、配線工程の
４工程に分けられる。トランジスタ形成工程は、ゲート
形成工程、ソース・ドレイン拡散工程の２工程に分けら
れるが、微細トランジスタの場合にはしきい値電圧をプ
ラスマイナス０．８Ｖ程度に設定し、短チャネル効果を
防止するために、ゲート形成の前にトランジスタの素子
領域全面にチャネルイオン注入が行われている。このプ
ロセスの問題点としては、図５に示すようにソース１
１、ドレイン１３が完全にチャネルイオン注入領域７に
覆われてしまい拡散容量が大きくなることから、論理回
路の高速化を阻害するということがあった。FIG. 5 is a sectional view showing the structure of a conventional N-type MOS transistor. The MOS-type transistor manufacturing process is roughly classified into four processes including a well forming process, a field separating process, a transistor forming process, and a wiring process. The transistor formation process is divided into two processes, a gate formation process and a source / drain diffusion process. In the case of a fine transistor, the threshold voltage is set to about ± 0.8 V to prevent the short channel effect. In addition, channel ion implantation is performed on the entire device region of the transistor before forming the gate. The problem with this process is that source 1
1. Since the drain 13 is completely covered with the channel ion-implanted region 7 and the diffusion capacitance is increased, there are cases in which the speedup of the logic circuit is hindered.
【０００４】また、大容量のメモリを論理回路と混載す
る場合には、素子の微細化が必要となる。論理回路は各
ユニットとなる論理回路（例えばＮＡＮＤ、ＯＲ）をＣ
ＭＯＳ回路で構成し、多層配線技術によりそれらの回路
を結線していって、所望の論理を組んでゆくことから回
路の集積度はその時期に実現できる多層配線技術によっ
て決まることが多く、フィールドの分離幅を微細化する
要求は強くない。ＣＭＯＳ回路では、Ｎチャネル型ＭＯ
ＳトランジスタとＰチャネル型ＭＯＳトランジスタとが
対になって存在しており、Ｎチャネル型ＭＯＳトランジ
スタのフィールド幅とＰチャネル型ＭＯＳトランジスタ
のフィールド幅は同じでよい。それに対してメモリセル
はＭＯＳトランジスタ領域の幅と分離幅がセルサイズを
決めることとなり、高抵抗負荷型のメモリセルではＮチ
ャネル型ＭＯＳトランジスタのみでセルを構成している
ため、Ｎチャネル型ＭＯＳトランジスタのフィールド幅
は可能なだけ小さくすることが望ましい。しかし、フィ
ールド領域を縮小するためにはフィールド下に埋め込ま
れているフィールドイオン注入領域５の濃度を上げるこ
とが必要となることから、Ｎ型高濃度拡散層であるソー
ス１１、ドレイン１３とフィールドイオン注入領域５の
接合容量が増加し、論理回路のスピード劣化を招いてい
た。When a large-capacity memory is mounted together with a logic circuit, it is necessary to miniaturize the device. The logic circuit is a logic circuit (for example, NAND, OR) that becomes each unit
Since it is composed of MOS circuits and these circuits are connected by the multilayer wiring technology to form a desired logic, the degree of integration of the circuit is often determined by the multilayer wiring technology that can be realized at that time. The demand for finer separation width is not strong. In CMOS circuits, N-channel MO
The S-transistor and the P-channel MOS transistor are present in a pair, and the field width of the N-channel MOS transistor and the field width of the P-channel MOS transistor may be the same. On the other hand, in the memory cell, the width of the MOS transistor region and the separation width determine the cell size. In the high resistance load type memory cell, the cell is composed of only the N channel type MOS transistor. It is desirable to minimize the field width of the. However, in order to reduce the field region, it is necessary to increase the concentration of the field ion implantation region 5 buried under the field. Therefore, the source 11 and the drain 13 which are N-type high concentration diffusion layers and the field ions are formed. The junction capacitance of the injection region 5 is increased, and the speed of the logic circuit is deteriorated.
【０００５】近年ＲＩＳＣプロセッサ等の高位ＣＰＵの
分野では高速の論理回路と大容量のキャッシュレスメモ
リを同一チップに混載させる要求が増加しており、高速
化と大容量化を同時に満足させる事が非常に困難になっ
ていた。In recent years, in the field of high-level CPUs such as RISC processors, there has been an increasing demand for a high-speed logic circuit and a large-capacity cacheless memory to be mounted on the same chip. It was difficult for me.
【０００６】[0006]
【発明が解決しようとする課題】このように、従来技術
では論理回路のソース、ドレインが完全にチャネルイオ
ン注入領域に覆われており、ソース、ドレインとチャネ
ルイオン注入領域の間の接合容量が大きくなることから
論理回路の高速化を阻害するという問題があった。ま
た、メモリセルのフィールド領域を縮小するためにはフ
ィールド下に埋め込まれているフィールドイオン注入領
域の濃度を上げることとなり、ソース、ドレインとフィ
ールドイオン注入領域領域の接合容量が増加し、論理回
路のスピード劣化を招くという問題があった。本発明で
は、このような欠点を除去し、高速論理回路と大容量メ
モリを特別なプロセスの付加なしに同一チップ内に混載
させることを目的とする。As described above, in the prior art, the source and drain of the logic circuit are completely covered by the channel ion implantation region, and the junction capacitance between the source and drain and the channel ion implantation region is large. Therefore, there is a problem that the speedup of the logic circuit is hindered. Further, in order to reduce the field area of the memory cell, the concentration of the field ion implantation area buried under the field is increased, and the junction capacitance between the source / drain and the field ion implantation area area is increased, so that the logic circuit There was a problem of causing speed deterioration. It is an object of the present invention to eliminate such drawbacks and mix a high-speed logic circuit and a large-capacity memory in the same chip without adding a special process.
【０００７】[0007]
【課題を解決するための手段】上記目的を達成するため
に、本発明においては、半導体基板と、前記半導体基板
上に形成された第一導電型の第１の領域及び第２の領域
と、前記第１の領域の表面の外周に形成された第１のフ
ィールド酸化膜と、前記第１のフィールド酸化膜の下部
に形成された第一導電型の第１のフィールドイオン注入
領域と、前記第１の領域の表面に形成された第１のチャ
ネルイオン注入領域と、前記第１のチャネルイオン注入
領域の表面にゲ−ト酸化膜を介して形成された第１のゲ
ートと、前記第１のゲートを挟んで対向した形で形成さ
れ、前記第１のチャネルイオン注入領域に各々の一部が
接する第二導電型の第１のソースおよび第１のドレイン
と、前記第２の領域の表面の外周に形成された第２のフ
ィールド酸化膜と、前記第２のフィールド酸化膜の下部
に形成された第一導電型の第２のフィールドイオン注入
領域と、前記第２の領域の全表面に前記第２のフィール
ドイオン注入領域を貫通する深さで形成された第一導電
型の第２のチャネルイオン注入領域と、前記第２のチャ
ネルイオン注入領域の表面にゲ−ト酸化膜を介して形成
された第２のゲートと、前記第２のチャネルイオン注入
領域の表面に、前記第２のゲートを挟んで対向した形で
形成された第二導電型の第２のソースおよび第２のドレ
インとを少なくとも含んでなるＭＯＳ型半導体装置を提
供している。In order to achieve the above object, in the present invention, a semiconductor substrate, a first region and a second region of a first conductivity type formed on the semiconductor substrate, A first field oxide film formed on the outer periphery of the surface of the first region; a first conductivity type first field ion implantation region formed under the first field oxide film; A first channel ion implantation region formed on the surface of the first region, a first gate formed on the surface of the first channel ion implantation region via a gate oxide film, and the first channel ion implantation region. A first source and a first drain of a second conductivity type, which are formed to face each other with a gate sandwiched between them, and a part of each contacts the first channel ion implantation region; and a surface of the second region. The second field oxide film formed on the outer periphery A second field ion implantation region of the first conductivity type formed under the second field oxide film, and a depth that penetrates the second field ion implantation region on the entire surface of the second region. The formed second channel ion implantation region of the first conductivity type, the second gate formed on the surface of the second channel ion implantation region through a gate oxide film, and the second channel Provided is a MOS-type semiconductor device including at least a second source and a second drain of a second conductivity type formed on the surface of an ion implantation region so as to face each other with the second gate interposed therebetween. There is.
【０００８】[0008]
【作用】本発明によれば、加速電圧の大きいチャネルイ
オン注入を範囲を限定して行うことで、工程を増加させ
ることなく論理回路部分とメモリセル部分にそれぞれ適
切な設計を行うことができる。According to the present invention, by performing channel ion implantation with a high acceleration voltage in a limited range, it is possible to appropriately design the logic circuit portion and the memory cell portion without increasing the number of steps.
【０００９】まず、論理回路のチャネルイオン注入領域
をゲート近傍のみに限定して形成し、チャネルイオン注
入領域がソース及びドレインを完全に囲まないようにす
ることで、ソース、ドレインとチャネルイオン注入領域
の間の接合容量を低減させることができる。First, the channel ion implantation region of the logic circuit is formed only near the gate so that the channel ion implantation region does not completely surround the source and the drain, so that the source and drain and the channel ion implantation region are formed. The junction capacitance between the two can be reduced.
【００１０】メモリセル部分については、全面に加速電
圧の大きいチャネルイオン注入を実施するが、このとき
注入されるイオンがフィールド酸化膜を貫通し、フィー
ルド分離領域へのイオン注入量を増加させているので、
メモリセル領域のフィールド分離幅を縮小させることが
できる。また、この効果により、メモリセルのフィール
ド分離に必要な量だけ注入していたイオン注入量を、論
理回路のフィールド分離に必要な量まで低減することが
できるので、論理回路のソース、ドレインとフィールド
イオン注入領域の間の接合容量を低減することができ
る。Channel ion implantation with a high acceleration voltage is performed on the entire surface of the memory cell portion, but the ions implanted at this time penetrate the field oxide film to increase the amount of ion implantation into the field isolation region. So
The field separation width of the memory cell area can be reduced. Further, this effect can reduce the amount of ion implantation that was performed by the amount required for field separation of the memory cell to the amount required for field separation of the logic circuit. The junction capacitance between the ion implantation regions can be reduced.
【００１１】[0011]
【実施例】以下、図面を用いて本発明の実施例を詳細に
説明する。図１に示すのは、本発明の実施例を示す断面
図である。図の左側は、論理回路を構成するＮチャネル
型ＭＯＳトランジスタ部分であり、図の右側はメモリセ
ルを構成するＮチャネル型ＭＯＳトランジスタ部分であ
る。論理回路部分では、半導体基板１上に構成されたＰ
ウェル２上に、第１のソース１１、第１のドレイン１
３、第１のゲート９が第１のゲ−ト酸化膜１５を介して
構成され、Ｎチャネル型トランジスタを形成している。
Ｐウェル２の周囲は第１のフィールド酸化膜３で分離さ
れ、その下部には第１のフィールドイオン注入領域５が
形成されている。第１のフィールドイオン注入領域５の
不純物濃度は５×１０13ｃｍ-2程度である。第１のソー
ス１１と第１のドレイン１３の間には、短チャネル効果
を防止するための第１のチャネルイオン注入領域７が形
成されている。この第１のチャネルイオン注入領域７
は、第１のソース１１及び第１のドレイン１３の全面を
覆う形ではなく、第１のゲート９近傍に限って形成され
ている。このことにより、第１のソース１１及び第１の
ドレイン１３と第１のチャネルイオン注入領域７との間
の接合容量を低減させることができるので、論理回路の
高速化を実現できる。メモリセル部分では、半導体基板
１上に構成されたＰウェル２上に、第２のソース１２、
第２のドレイン１４、第２のゲート１０が第２のゲ−ト
酸化膜１６を介して構成され、Ｎチャネル型トランジス
タを形成している。Ｐウェル２の周囲は第２のフィール
ド酸化膜４で分離され、その下部には第２のフィールド
イオン注入領域６が形成されている。第２のフィールド
イオン注入領域６の不純物濃度は１×１０14ｃｍ-2程度
である。第２のソース１２と第２のドレイン１４の間に
は、短チャネル効果を防止するための第２のチャネルイ
オン注入領域８が形成されている。この第２のチャネル
イオン注入領域８は、第２のソース１２及び第２のドレ
イン１４の全面を完全に覆い、かつ第２のフィールドイ
オン注入領域６を貫通する深さで形成されている。Embodiments of the present invention will now be described in detail with reference to the drawings. FIG. 1 is a sectional view showing an embodiment of the present invention. The left side of the figure is an N-channel type MOS transistor portion forming a logic circuit, and the right side of the figure is an N-channel type MOS transistor portion forming a memory cell. In the logic circuit portion, P formed on the semiconductor substrate 1
On the well 2, the first source 11 and the first drain 1
3, the first gate 9 is formed via the first gate oxide film 15 to form an N-channel type transistor.
The periphery of the P well 2 is separated by a first field oxide film 3, and a first field ion implantation region 5 is formed thereunder. The impurity concentration of the first field ion implantation region 5 is about 5 × 10 13 cm -2 . A first channel ion implantation region 7 for preventing the short channel effect is formed between the first source 11 and the first drain 13. This first channel ion implantation region 7
Is not formed so as to cover the entire surfaces of the first source 11 and the first drain 13, but is formed only in the vicinity of the first gate 9. As a result, the junction capacitance between the first source 11 and the first drain 13 and the first channel ion implantation region 7 can be reduced, so that the speedup of the logic circuit can be realized. In the memory cell portion, on the P well 2 formed on the semiconductor substrate 1, the second source 12,
The second drain 14 and the second gate 10 are formed through the second gate oxide film 16 to form an N-channel type transistor. The periphery of the P well 2 is separated by a second field oxide film 4, and a second field ion implantation region 6 is formed under the second field oxide film 4. The impurity concentration of the second field ion implantation region 6 is about 1 × 10 14 cm -2 . A second channel ion implantation region 8 for preventing a short channel effect is formed between the second source 12 and the second drain 14. The second channel ion implantation region 8 is formed so as to completely cover the entire surfaces of the second source 12 and the second drain 14 and penetrate the second field ion implantation region 6.
【００１２】図２に示すのは本発明の製造工程を示す断
面図である。まず、半導体基板１上に通常の方法でＰウ
ェル２を形成する。次に、各素子の分離のために、論理
セル領域には第１のフィールド酸化膜３、メモリセル領
域には第２のフィールド酸化膜４を形成する。その後、
この第１のフィールド酸化膜３、第２のフィールド酸化
膜４の下にそれぞれＰ+ イオン注入を行い、論理回路部
分に属する第１のフィールドイオン注入領域５と、メモ
リセル領域に属する第２のフィールドイオン注入領域６
を形成する（図２−１）。このときのイオン注入量は、
論理回路の分離に最低限必要な量である５×１０13ｃｍ
-2であり、従来技術の１〜１．５×１０14ｃｍ-2と比べ
て半分程度の濃度である。次に、短チャネル効果を防止
するために、ホウ素を用いたチャネルイオン注入を行
う。このとき、論理回路部分についてはゲート近傍にの
み、メモリセル部分についてはＭＯＳトランジスタ領域
全面にイオン注入がなされるようなマスクを用いる。こ
のとき、イオン注入の加速エネルギーを従来技術よりも
高い１００ｋｅＶ以上としている。これは、注入された
不純物イオンのピーク濃度がメモリセル領域の第２のソ
ース及び第２のドレインを貫通する深さまで達するよう
にするためである。イオン注入量は、フィールドイオン
注入領域の形成時と同様、５×１０13ｃｍ-2である。こ
の工程により、第１のチャネルイオン注入領域７、第２
のチャネルイオン注入領域８が形成される（図２−
２）。FIG. 2 is a sectional view showing the manufacturing process of the present invention. First, the P well 2 is formed on the semiconductor substrate 1 by a usual method. Next, a first field oxide film 3 is formed in the logic cell region and a second field oxide film 4 is formed in the memory cell region for separating each element. afterwards,
P + ions are implanted under the first field oxide film 3 and the second field oxide film 4, respectively, and a first field ion implantation region 5 belonging to the logic circuit portion and a second field ion implantation region belonging to the memory cell region are formed. Field ion implantation area 6
Are formed (FIG. 2-1). The amount of ion implantation at this time is
5 × 10 13 cm, which is the minimum amount required to separate logic circuits
-2, which is about half the density of the conventional technique of 1 to 1.5 × 10 14 cm -2 . Next, in order to prevent the short channel effect, channel ion implantation using boron is performed. At this time, a mask is used so that ions are implanted only in the vicinity of the gate in the logic circuit portion and in the entire MOS transistor region in the memory cell portion. At this time, the acceleration energy of ion implantation is set to 100 keV or higher, which is higher than that in the conventional technique. This is so that the peak concentration of the implanted impurity ions reaches the depth of penetrating the second source and the second drain of the memory cell region. The amount of ion implantation is 5 × 10 13 cm −2 as in the case of forming the field ion implantation region. By this step, the first channel ion implantation region 7 and the second channel ion implantation region 7 are formed.
The channel ion-implanted region 8 of is formed (FIG. 2-
2).
【００１３】図３に本発明と従来例との注入条件の違い
を模式的に示している。これにより、第２のフィールド
イオン注入領域６にまでチャネルイオン注入によるホウ
素イオンが注入される。第２のフィールドイオン注入領
域８の濃度は、２回のイオン注入量の合計である１×１
０14ｃｍ-2となり、メモリ部分の信頼性が確保できる濃
度となる。FIG. 3 schematically shows the difference in injection conditions between the present invention and the conventional example. As a result, boron ions are implanted into the second field ion implantation region 6 by channel ion implantation. The concentration of the second field ion implantation region 8 is 1 × 1 which is the total of the amount of ion implantation performed twice.
The concentration is 0 14 cm -2 , which is a concentration that can ensure the reliability of the memory portion.
【００１４】その後、第１のチャネルイオン注入領域上
に第１のゲ−ト酸化膜１５を介して第１のゲート９、第
２のチャネルイオン注入領域上に第２のゲ−ト酸化膜１
６を介して第２のゲート１０を形成する（図２−３）。
それから、第１のゲート９を挟んで対向するＮ型の第１
のソース１１と第１のドレイン１３、第２のゲート１０
を挟んで対向するＮ型の第２のソース１２と第２のドレ
イン１４を形成し（図２−４）、ＭＯＳトランジスタの
形成が終了する。After that, the first gate 9 is formed on the first channel ion-implanted region via the first gate oxide film 15, and the second gate oxide film 1 is formed on the second channel ion-implanted region.
A second gate 10 is formed via 6 (FIG. 2-3).
Then, the first N-type first gate 9 is sandwiched between the first N-type electrodes facing each other.
Source 11 and first drain 13 and second gate 10
An N-type second source 12 and a second drain 14 which face each other with the element sandwiched therebetween are formed (FIG. 2-4), and the formation of the MOS transistor is completed.
【００１５】このようにして形成されたＭＯＳ型半導体
装置においては、チャネルイオン注入の領域を限定した
ことで論理回路部分のＮチャネル型ＭＯＳトランジスタ
のＮ+ とチャネルの接合容量が４０％以上低下した。さ
らに、フィールドイオン注入量を半分以下に低下させた
ことで、Ｐ+ とＮ+ の接合容量が１０％程度低下した。
これによる論理回路のスピードの向上は、１０％以上に
なる。In the MOS type semiconductor device thus formed, the junction capacitance between the N + and the channel of the N channel type MOS transistor in the logic circuit portion is reduced by 40% or more by limiting the region for channel ion implantation. . Furthermore, by reducing the field ion implantation amount to less than half, the junction capacitance between P + and N + was reduced by about 10%.
The speed of the logic circuit is improved by 10% or more.
【００１６】また、メモリセル部分のＮチャネル型ＭＯ
Ｓトランジスタについては、チャネルイオン注入時に第
２のフィールドイオン注入領域６にホウ素イオンを追加
注入させることにより、論理回路部分の高速性を阻害す
ることなく、従来例にくらべて１０％程度フィールド分
離幅を縮小することができる。これにより、メモリの集
積度を１５％程度向上することができる。また、この効
果により、図４に示すようにメモリセル部分のパンチス
ルー耐圧も、従来以上になっている。The N-channel type MO of the memory cell portion
Regarding the S transistor, by additionally implanting boron ions into the second field ion implantation region 6 during channel ion implantation, the field separation width is about 10% compared to the conventional example without impeding the high speed operation of the logic circuit portion. Can be reduced. As a result, the degree of integration of the memory can be improved by about 15%. Further, due to this effect, as shown in FIG. 4, the punch-through breakdown voltage of the memory cell portion is also higher than the conventional one.
【００１７】なお、論理回路部分のＰチャネル型ＭＯＳ
トランジスタについても、同様にチャネルイオン注入領
域７を第１のゲート９の近傍に限定することによって、
接合容量を低下させ、従来よりもスピードを向上するこ
とができる。The P-channel type MOS of the logic circuit portion
Similarly for the transistor, by limiting the channel ion implantation region 7 to the vicinity of the first gate 9,
The junction capacity can be reduced and the speed can be improved as compared with the conventional case.
【００１８】[0018]
【発明の効果】上述したように、本発明によれば、Ｐ+
とＮ+ の接合容量、論理回路のソース及びドレインとチ
ャネルの接合容量を低減させることができる。この効果
により、論理回路の高速化が可能となった。さらに、チ
ャネルイオン注入の際の加速電圧を従来技術よりも深め
に設定することで、工程数を増加することなくフィール
ド分離領域のイオン注入量を増加させているので、メモ
リセル領域のフィールド分離幅を縮小させることがで
き、メモリの集積度を向上することができる。また、メ
モリセル領域のフィールドパンチスルー耐圧も、従来以
上の性能となる。As described above, according to the present invention, P +
And the junction capacitance of N + and the junction capacitance of the source and drain of the logic circuit and the channel can be reduced. This effect has made it possible to speed up the logic circuit. Further, by setting the accelerating voltage at the time of channel ion implantation deeper than that of the conventional technique, the ion implantation amount of the field isolation region is increased without increasing the number of steps, so that the field isolation width of the memory cell region is increased. Can be reduced, and the degree of integration of the memory can be improved. Further, the field punch-through breakdown voltage of the memory cell region also has higher performance than before.
【図１】本発明のＭＯＳ型半導体装置の構造を示す断面
図、FIG. 1 is a sectional view showing the structure of a MOS semiconductor device of the present invention,
【図２】本発明のＭＯＳ型半導体装置の製造工程を示す
断面図、FIG. 2 is a cross-sectional view showing a manufacturing process of a MOS semiconductor device of the present invention,
【図３】本発明の実施例と従来例のチャネルイオン注入
の違いを示す模式図、FIG. 3 is a schematic diagram showing the difference between channel ion implantation of the example of the present invention and a conventional example;
【図４】本発明の実施例のメモリセル領域のパンチスル
ー耐圧、FIG. 4 is a punch through breakdown voltage of a memory cell region according to an embodiment of the present invention,
【図５】従来のＭＯＳ型半導体装置を示す断面図。FIG. 5 is a sectional view showing a conventional MOS semiconductor device.
１…半導体基板 ２…Ｐウェル ３…第１のフィールド酸化膜 ４…第２のフィールド酸化膜 ５…第１のフィールドイオン注入領域 ６…第２のフィールドイオン注入領域 ７…第１のチャネルイオン注入領域 ８…第２のチャネルイオン注入領域 ９…第１のゲート １０…第２のゲート １１…第１のソース １２…第２のソース １３…第１のドレイン １４…第２のドレイン １５…第１のゲート酸化膜 １６…第２のゲート酸化膜 DESCRIPTION OF SYMBOLS 1 ... Semiconductor substrate 2 ... P well 3 ... 1st field oxide film 4 ... 2nd field oxide film 5 ... 1st field ion implantation area 6 ... 2nd field ion implantation area 7 ... 1st channel ion implantation Region 8 ... Second channel ion implantation region 9 ... First gate 10 ... Second gate 11 ... First source 12 ... Second source 13 ... First drain 14 ... Second drain 15 ... First Gate oxide film 16 ... Second gate oxide film
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Claims (3)
及び第２の領域と、 前記第１の領域の表面の外周に形成された第１のフィー
ルド酸化膜と、 前記第１のフィールド酸化膜の下部に形成された第一導
電型の第１のフィールドイオン注入領域と、 前記第１の領域の表面に形成された第１のチャネルイオ
ン注入領域と、 前記第１のチャネルイオン注入領域の表面にゲ−ト酸化
膜を介して形成された第１のゲートと、 前記第１のゲートを挟んで対向した形で形成され、前記
第１のチャネルイオン注入領域に各々の一部が接する第
二導電型の第１のソースおよび第１のドレインと、 前記第２の領域の表面の外周に形成された第２のフィー
ルド酸化膜と、 前記第２のフィールド酸化膜の下部に形成された第一導
電型の第２のフィールドイオン注入領域と、 前記第２の領域の全表面に前記第２のフィールドイオン
注入領域を貫通する深さで形成された第一導電型の第２
のチャネルイオン注入領域と、 前記第２のチャネルイオン注入領域の表面にゲ−ト酸化
膜を介して形成された第２のゲートと、 前記第２のチャネルイオン注入領域の表面に、前記第２
のゲートを挟んで対向した形で形成された第二導電型の
第２のソースおよび第２のドレインとを少なくとも含ん
でなるＭＯＳ型半導体装置。1. A semiconductor substrate, first and second regions of a first conductivity type formed on the semiconductor substrate, and a first field formed on the outer periphery of the surface of the first region. An oxide film, a first conductivity type first field ion implantation region formed under the first field oxide film, and a first channel ion implantation region formed on the surface of the first region. A first gate formed on the surface of the first channel ion-implanted region with a gate oxide film interposed between the first gate and the first gate; A first source and a first drain of the second conductivity type, each part of which is in contact with the implantation region; a second field oxide film formed on the outer periphery of the surface of the second region; First conductivity formed under the field oxide film A second field ion implantation region of said second first conductivity type formed at a depth which penetrates the second field ion implantation region on the entire surface of the region second
Channel ion implantation region, a second gate formed on the surface of the second channel ion implantation region via a gate oxide film, and a second gate on the surface of the second channel ion implantation region.
MOS semiconductor device including at least a second source and a second drain of a second conductivity type formed to face each other with the gate interposed therebetween.
第２の領域を形成する工程と、 前記第１の領域及び前記第２の領域の表面外周に、それ
ぞれ第１のフィールド酸化膜、第２のフィールド酸化膜
を形成する工程と、 前記第１のフィールド酸化膜及び前記第２のフィールド
酸化膜の下部に第一導電型のイオン注入を行い、それぞ
れ第１のフィールドイオン注入領域、第２のフィールド
イオン注入領域を形成する工程と、 前記第１の領域の一部と前記第２の領域の表面に第一導
電型のイオン注入を行い、前記第１、第２のフィールド
イオン注入領域を貫通する深さの第１のチャネルイオン
注入領域、第２のチャネルイオン注入領域を形成する工
程と、 前記第１のチャネルイオン注入領域と前記第２のチャネ
ルイオン注入領域の表面にそれぞれゲ−ト酸化膜を介し
て第１のゲート、第２のゲートを形成する工程と、 前記第１のゲートを挟んで対向する第１のソースおよび
第１のドレインと、前記第２のゲートを挟んで対向する
第２のソースおよび第２のドレインとを同時に形成する
工程を少なくとも含んでなるＭＯＳ型半導体装置の製造
方法。2. A first region of a first conductivity type on a semiconductor substrate,
A step of forming a second region; a step of forming a first field oxide film and a second field oxide film on outer surfaces of the first region and the second region, respectively; Ion implantation of the first conductivity type is performed below the field oxide film and the second field oxide film to form a first field ion implantation region and a second field ion implantation region, respectively; A first conductivity type ion implantation is performed on a part of the region and the surface of the second region, and a first channel ion implantation region having a depth penetrating the first and second field ion implantation regions, a second region Forming a channel ion implantation region, and forming a first gate and a second gate on the surfaces of the first channel ion implantation region and the second channel ion implantation region through a gate oxide film, respectively. Forming step, and simultaneously forming a first source and a first drain that face each other with the first gate sandwiched therebetween, and a second source and a second drain that face each other with the second gate sandwiched therebetween. A method of manufacturing a MOS semiconductor device, comprising at least steps.
方法において、チャネルイオン注入時の加速エネルギー
が少なくとも１００ｋｅＶであることを特徴とするＭＯ
Ｓ型半導体装置の製造方法。3. The method of manufacturing a MOS semiconductor device according to claim 2, wherein the acceleration energy at the time of channel ion implantation is at least 100 keV.
Manufacturing method of S-type semiconductor device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5332761A JPH07193134A (en) | 1993-12-27 | 1993-12-27 | Mos semiconductor device and its manufacture |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5332761A JPH07193134A (en) | 1993-12-27 | 1993-12-27 | Mos semiconductor device and its manufacture |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07193134A true JPH07193134A (en) | 1995-07-28 |
Family
ID=18258554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5332761A Pending JPH07193134A (en) | 1993-12-27 | 1993-12-27 | Mos semiconductor device and its manufacture |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07193134A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6373106B2 (en) | 1996-09-10 | 2002-04-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method for fabricating the same |
-
1993
- 1993-12-27 JP JP5332761A patent/JPH07193134A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6373106B2 (en) | 1996-09-10 | 2002-04-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method for fabricating the same |
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