JPH0718988B2 - Liquid crystal display circuit - Google Patents
Liquid crystal display circuitInfo
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- JPH0718988B2 JPH0718988B2 JP62069074A JP6907487A JPH0718988B2 JP H0718988 B2 JPH0718988 B2 JP H0718988B2 JP 62069074 A JP62069074 A JP 62069074A JP 6907487 A JP6907487 A JP 6907487A JP H0718988 B2 JPH0718988 B2 JP H0718988B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は液晶表示装置に係り、特に各画素にスイツチン
グ素子を用いたアクテイブ・マトリクス型液晶表示装置
の駆動に好適な構成を備えた液晶表示回路に関する。The present invention relates to a liquid crystal display device, and more particularly to a liquid crystal display having a structure suitable for driving an active matrix liquid crystal display device using a switching element for each pixel. Regarding the circuit.
ツイステツド・ネマテイツク液晶（Twisted Nematic液
晶：以下、TN液晶と略す）を用いた大型液晶表示装置
は、データシフトクロツクに同期して、液晶のＸドライ
バに送られてきたデータは、画面１ライン分そろつたと
ころで、データ信号ラツチクロツクでＸドライバにラツ
チされ、走査回路Ｙドライブにより走査され、画素表示
される。A large liquid crystal display device using Twisted Nematic liquid crystal (TN liquid crystal, hereafter abbreviated as TN liquid crystal) displays data sent to the LCD X driver in synchronization with the data shift clock for one line of the screen. At the same position, the data signal is latched by the X driver by the clock and is scanned by the scanning circuit Y drive to display the pixels.
この際の液晶走査及び画素表示のタイミングは、１ライ
ン分の表示データはデータ信号ラツチクロツクの立下が
りによりラツチされ、Ｙドライバの走査のシフトもこの
データ信号ラツチクロツクの立下がりにより行なわれ
る。At this time, the liquid crystal scanning and pixel display timings are latched by the fall of the data signal latch clock for one line of display data, and the Y driver scanning is also shifted by the trailing edge of the data signal latch clock.
この種の従来例としては、例えば沖電気製LCDドツトマ
トリクス・コモンドライバー データシート（MSM5298G
S）に記載のものを挙げることができる。As a conventional example of this type, for example, LCD dot matrix common driver data sheet (MSM5298G
S) can be mentioned.
この種の液晶表示装置の構成とその動作の概略を第９図
により説明する。The structure and operation of this type of liquid crystal display device will be outlined with reference to FIG.
第９図は液晶表示装置の説明図であつて、（ａ）は構成
図、（ｂ）はゲート線の配線抵抗の説明図、（ｃ）はゲ
ートのオン／オフタイミングのずれを説明するタイミン
グ図である。FIG. 9 is an explanatory diagram of a liquid crystal display device, in which (a) is a configuration diagram, (b) is an explanatory diagram of wiring resistance of a gate line, and (c) is a timing for explaining a shift in on / off timing of a gate. It is a figure.
同図（ａ）に示すように、各画素に絶縁ゲート薄膜トラ
ンジスタ（TFT）７をスイツチング素子として用いたア
クテイブ・マトリクス液晶（以下TFTアクテイブマトリ
クス液晶と略す）においては、同図（ｂ）に示すよう
に、ゲート線６の配線抵抗（１画素当りの配線抵抗値r
d）がある為、Ｙドライバ４より離れた位置の画素（Ｘ
方向Xn）のゲート線６の配線抵抗値は（rd・ｎ）と最大
となり、この配線抵抗値により、同図（ｃ）に示すよう
に、Ｙドライバ出力のYmのゲート線駆動信号電圧波形
は、Ym′のようになまり、TFT7のゲートオン／オフタイ
ミングが、オンでta、オフでtbだけ遅れることになる。As shown in FIG. 3A, in an active matrix liquid crystal (hereinafter abbreviated as TFT active matrix liquid crystal) using an insulated gate thin film transistor (TFT) 7 as a switching element in each pixel, as shown in FIG. The wiring resistance of the gate line 6 (wiring resistance value per pixel r
d), there is a pixel (X
The wiring resistance value of the gate line 6 in the direction X n ) becomes maximum as (rd · n), and this wiring resistance value causes the gate line drive signal voltage of Y m of the Y driver output as shown in FIG. waveform rounding as Y m ', the gate-on / off timing of the TFT7 is turned on at t a, it will be delayed by t b off.
第10図は従来技術によるTN型液晶表示装置の駆動タイミ
ング図であつて、上記遅れのため、上記従来のTN型液晶
ドライバIC及び液晶コントローラによる駆動方法のよう
に、データ信号ラツチクロツクCL1の立下りのタイミン
グだけで、第10図に示すようにＹドライバの走査信号タ
イミング（Y1，Y1，………Ym）を生成すると、液晶パネ
ルの配線抵抗によるTFTのスイツチングタイミングず
れ、各画素に正常にデータが保持されず、表示ができな
いという問題があつた。FIG. 10 is a driving timing chart of the TN type liquid crystal display device according to the prior art. Due to the delay, as in the driving method by the conventional TN type liquid crystal driver IC and liquid crystal controller, the fall of the data signal latch clock CL1 is caused. As shown in FIG. 10, when the scanning signal timing (Y 1 , Y 1 , ... ...... Y m ) of the Y driver is generated only by the timing of, the TFT switching timing shift due to the wiring resistance of the liquid crystal panel, each pixel There was a problem that data could not be displayed normally and could not be displayed.
本発明の目的は、TFTアクテイブマトリクス液晶の駆動
表示に最適な駆動信号タイミングを生成供給するように
した液晶表示回路を提供することにある。It is an object of the present invention to provide a liquid crystal display circuit adapted to generate and supply a drive signal timing most suitable for drive display of a TFT active matrix liquid crystal.
上記目的は、従来、データ信号ラツチロツクCL1の立下
がりで、Ｘドライバでの１ラインデータのラツチと、Ｙ
ドライバの走査信号オンを行なつていたのを、Ｙドライ
バの走査信号オンのタイミング制御をデータ信号ラツチ
クロツクCL1の立下がりだけで行なうのではなく、この
クロツクCL1とは違つたタイミングで、１水平走査期間
中のTFTゲート電圧オン期間を調節する回路を設けるこ
とにより達成される。The above-mentioned purpose has heretofore been the fall of the data signal latch lock CL1 and the latch of 1-line data in the X driver
The driver scanning signal was turned on instead of the timing control of the Y driver scanning signal being turned on only by the falling edge of the data signal latch clock CL1, but at the timing different from this clock CL1 by one horizontal scanning. This is achieved by providing a circuit that adjusts the TFT gate voltage on period during the period.
TFTアクテイブマトリクス液晶は、前記第９図に示すよ
うに、各画素の液晶８の絶縁ゲート薄膜トランジスタ
（TFT）７を配置し、Ｘドライバ３によりドレイン線５
を、Ｙドライバ４によりゲート線６を駆動する。In the TFT active matrix liquid crystal, as shown in FIG. 9, the insulated gate thin film transistor (TFT) 7 of the liquid crystal 8 of each pixel is arranged, and the drain line 5 is formed by the X driver 3.
The gate line 6 is driven by the Y driver 4.
第11図，第12図はＸドライバとＹドライバの駆動タイミ
ング図であつて、データシフトクロツク10（CL2）に同
期してＸドライバ３に送られてきた表示データは、デー
タ信号ラツチクロツク１（CL1）により、Ｘ方向１ライ
ン分の表示データとしてラツチされ、ドレイン線５
（X1，X2，………Xn）に出力される。この１ライン分の
表示データがラツチ出力されている期間tL中に、Ｙ方向
の走査としてＹドライバ４によりゲート線６Y1，Y2，…
…Ym）をオン駆動するが、このゲート線６駆動期間t
gは、前記ラツチされた１ライン分の表示データが確定
されてから、しかも液晶８に表示データに対応した電荷
が十分蓄積されるように、タイミングと長さが任意に設
定できるようにする。11 and 12 are driving timing charts of the X driver and the Y driver. The display data sent to the X driver 3 in synchronization with the data shift clock 10 (CL2) is the data signal latch clock 1 ( CL1) latches as display data for one line in the X direction, and drain line 5
It is output to (X 1 , X 2 , ……… X n ). During the period t L during which the display data for one line is latch-outputted, the gate lines 6Y 1 , Y 2 , ...
... Y m ) is turned on, but this gate line 6 drive period t
The g is set so that the timing and the length can be arbitrarily set so that the charge corresponding to the display data is sufficiently accumulated in the liquid crystal 8 after the latched display data for one line is determined.
これにより、TFTアクテイブマトリクス液晶は、正常に
表示データを表示することができ、しかも、ゲート線６
の駆動時間tgを可変設定できる為、液晶の電荷容量の違
うTFTアクテイブマトリクス液晶にも対応駆動できる。As a result, the TFT active matrix liquid crystal can display the display data normally, and the gate line 6
Since the drive time t g of can be set variably, it can also drive TFT active matrix liquid crystals with different liquid crystal charge capacities.
以下、本発明の実施例を図面を用いて説明する。 Embodiments of the present invention will be described below with reference to the drawings.
第１図はTFTアクテイブマトリクス液晶表示回路の原理
図であつて、１はデータ信号ラツチクロツク、３はＸド
ライバ、４はＹドライバ、10はTFT液晶モジユール、11
はTFTアクテイブマトリクス液晶パネル、12は液晶コン
トローラ（LCDC）、13はタイミング調整回路、14はゲー
ト線リセツトクロツクである。FIG. 1 is a principle diagram of a TFT active matrix liquid crystal display circuit. 1 is a data signal latch, 3 is an X driver, 4 is a Y driver, 10 is a TFT liquid crystal module, 11
Is a TFT active matrix liquid crystal panel, 12 is a liquid crystal controller (LCDC), 13 is a timing adjustment circuit, and 14 is a gate line reset clock.
同図において、TFT液晶モジユール10は、TFTアクテイブ
マトリクス液晶パネル11と、水平方向のドライブ用のＸ
ドライブ３と垂直方向ドライブ用のＹドライバ４からな
る。このTFT液晶モジユール10にデータ及び各種タイミ
ング信号を生成するのは従来TN型液晶用コントローラ
（LCDC）12であり、１ライン分の表示データを同期をと
りラツチする為のデータ信号ラツチクロツク１（CL1）
より、Ｙドライバ４のオン期間調整用の為のゲート線リ
セツトクロツク14（CL1′）を生成するタイミング調整
回路13から構成されている。尚、図中の信号CL2はデー
タに同期したデータシフト用クロツクであり、FLMは１
画面同期（垂直同期）用クロツクである。In the figure, the TFT liquid crystal module 10 includes a TFT active matrix liquid crystal panel 11 and an X for driving in the horizontal direction.
It comprises a drive 3 and a Y driver 4 for vertical drive. It is a conventional TN type liquid crystal controller (LCDC) 12 that generates data and various timing signals in the TFT liquid crystal module 10, and a data signal latch clock 1 (CL1) for synchronizing and latching display data for one line.
Therefore, it is composed of a timing adjusting circuit 13 for generating a gate line reset clock 14 (CL1 ') for adjusting the ON period of the Y driver 4. The signal CL2 in the figure is a data shift clock synchronized with the data, and FLM is 1
It is a clock for screen synchronization (vertical synchronization).
第２図は、データ信号ラツチクロツク１（CL1）とゲー
ト線リセツトクロツク14（CL1′）のタイミング図であ
つて、１ライン分の表示データのラツチ期間はtLである
が、このtL期間中にＹドライバのゲート線（Y1〜Ymのオ
ン期間tgを生成する為にCL1′の立下りを利用している
のを示す。Figure 2 is filed in the timing diagram of the data signal Ratsuchikurotsuku 1 (CL1) and a gate line reset black stick 14 (CL1 '), although latch period of the display data for one line is t L, the t L period indicating that utilizes fall of CL1 'to generate an on-time t g of Y driver gate lines (Y 1 to Y m in.
第３図は第１図の要部説明図であつて、（ａ）はＹドラ
イバーのブロツク図、（ｂ）はタイミング調整回路のブ
ロツク図である。FIG. 3 is an explanatory view of the main parts of FIG. 1, where (a) is a block diagram of the Y driver and (b) is a block diagram of the timing adjustment circuit.
同図（ａ）において、15はレベルドライバ、16はシフト
レジスタであり、液晶パネルの各ライン（水平方向）オ
ンタイミングはCL1の立下りでシフトレジスタ16で順次
シフトされ、レベルドライバ15により、TFTアクテイブ
マトリクス液晶パネル11のゲート線（Y1〜Ym）駆動用の
電圧にドライブされる。但しこのゲート線オン電圧はCL
1′の立上りによりリセツトされる。In the figure (a), 15 is a level driver, 16 is a shift register, each line (horizontal direction) on timing of the liquid crystal panel is sequentially shifted by the shift register 16 at the trailing edge of CL1, and the level driver 15 causes the TFT It is driven to a voltage for driving the gate lines (Y 1 to Y m ) of the active matrix liquid crystal panel 11. However, this gate line ON voltage is CL
It is reset by the rising edge of 1 '.
同図（ｂ）において、18はセレクタ、19はシフトレジス
タであり、データ信号ラツチクロツク１（CL1）をシフ
トレジスタ19によりシフトし、このシフト量、すなわち
時間tg遅れたゲート線リセツトクロツク14（CL1′）を
選択する為のセレクタ18と、選択用のtg調整信号17から
成る。In FIG. 2B, 18 is a selector and 19 is a shift register. The data signal latch clock 1 (CL1) is shifted by the shift register 19 and the shift amount, that is, the gate line reset clock 14 (delayed by the time t g ). It comprises a selector 18 for selecting CL1 ') and a t g adjustment signal 17 for selection.
以上のように、従来のTN型液晶を対象とした液晶コント
ローラー12を用いて、これにタイミング調整回路を付加
し、tg調整信号17を活用することで各種TFTアクテイブ
マトリクス液晶が駆動できるという効果がある。As described above, it is possible to drive various TFT active matrix liquid crystals by using the liquid crystal controller 12 for the conventional TN type liquid crystal, adding the timing adjustment circuit to this, and utilizing the t g adjustment signal 17. There is.
第４図は本発明によるTFTアクテイブマトリクス液晶表
示回路の一実施例を説明する。FIG. 4 illustrates an embodiment of the TFT active matrix liquid crystal display circuit according to the present invention.
第４図は本発明によるTFTアクテイブマトリクス液晶表
示回路の他の実施例を示すブロツク図であつて、21はタ
イミング調整回路、第１図と同一符号は同一部分に対応
する。FIG. 4 is a block diagram showing another embodiment of the TFT active matrix liquid crystal display circuit according to the present invention, in which 21 is a timing adjusting circuit and the same reference numerals as those in FIG. 1 correspond to the same portions.
同図において、TFT液晶モジユール10はTFTアクテイブマ
トリクス液晶パネル11と、水平方向ドライブ用のＸドラ
イバ３と垂直方向ドライブ用のＹドライバ４からなる。
このTFT液晶モジユール10にデータ及液晶駆動用各種タ
イミング信号を生成するのは従来と同様のTN型液晶用コ
ントローラ（LCDC）12であり、１ライン分の表示データ
を同期をとりラツチする為のデータ信号ラツチクロツク
１（CL1）より、データ信号ラツチタイミング成分と、
Ｙドライバ４のオン期間調整用の為のゲート線リセツト
タイミング成分を合成したデータ信号ラツチクロツク20
（CL1″）を生成するタイミング調整回路21から構成さ
れている。In the figure, a TFT liquid crystal module 10 comprises a TFT active matrix liquid crystal panel 11, an X driver 3 for horizontal drive and a Y driver 4 for vertical drive.
It is the same TN type LCD controller (LCDC) 12 that generates data and various timing signals for driving the LCD in the TFT LCD module 10, and is data for synchronizing and latching the display data for one line. From the signal latch clock 1 (CL1), the data signal latch timing component,
Data signal latch clock 20 which is a combination of gate line reset timing components for adjusting the ON period of the Y driver 4
It is composed of a timing adjustment circuit 21 for generating (CL1 ″).
第５図は第４図の駆動タイミング図であつて、データ信
号ラツチクロツク20と、Ｙドライブによるゲート線（Y1
〜Ym）をオンする駆動タイミングを示す。FIG. 5 is a drive timing chart of FIG. 4, in which the data signal latch clock 20 and the gate line (Y 1
~ Y m ) shows the drive timing to turn on.
第６図は第４図のタイミング調整回路の説明図で、
（ａ）はそのブロツク図、（ｂ）はタイミング図であ
る。FIG. 6 is an explanatory diagram of the timing adjustment circuit of FIG.
(A) is a block diagram thereof, and (b) is a timing diagram.
第５図のデータ信号ラツチクロツク20は、同図に示すよ
うに、従来立下り成分だけで１ライン分データのラツチ
を行なつていたデータラツチクロツク１（CL1）を、シ
フトレジスタ19でシフト遅延し、tg調整信号17により、
そのシフト量をセレクタ18で選択し、生成したゲート線
リセツトクロツク（CL1′）と前記データラツチクロツ
ク（CL1）を合成して生成させる。このデータ信号ラツ
チクロツク20（CL1″）の立下り成分により１ラインデ
ータ信号のラツチタイミング（周期時間tL）、又、立上
り成分でゲート線のリセツトタイミング（ゲート線オン
時間tg）を生成する。As shown in FIG. 5, the data signal latch clock 20 of FIG. 5 shifts the data latch clock 1 (CL1), which used to latch the data for one line only by the falling component, in the shift register 19 by the shift delay. And t g adjustment signal 17
The shift amount is selected by the selector 18, and the generated gate line reset clock (CL1 ') and the data latch clock (CL1) are combined and generated. The falling component of the data signal latch clock 20 (CL1 ″) produces the latch timing (cycle time t L ) of the one-line data signal, and the rising component produces the reset timing of the gate line (gate line on-time t g ).
第７図は上記データ信号ラツチクロツク（CL1″）を用
いた時のＹドライバのブロツク図である。FIG. 7 is a block diagram of the Y driver when the data signal latch clock (CL1 ″) is used.
同図において、液晶パネルの各水平ラインのオンタイミ
ングは、前述のデータ信号ラツチクロツク20（CL1″）
の立下りでシフトレジスタ16で順次シフトし、レベルド
ライバ15により、TFTアクテイブマトリクス液晶パネル1
1のゲート線（Y1〜Ym）駆動用の電圧にドライブされ
る。但しこのゲート線オンの電圧は、前記CL1″の立上
りによりリセツトされる。In the figure, the ON timing of each horizontal line of the liquid crystal panel is the same as the above-mentioned data signal latch clock 20 (CL1 ″).
The shift register 16 sequentially shifts at the trailing edge of, and the level driver 15 causes the TFT active matrix liquid crystal panel 1
It is driven to the voltage for driving 1 gate line (Y 1 to Y m ). However, the voltage of the gate line ON is reset by the rise of CL1 ″.
上記実施例によれば、タイミング調整回路21により、TN
型液晶用コントローラ12を従来のものとし、この液晶コ
ントローラ12とTFT液晶モジユール10との間の信号線の
本数を少なくして、TFTアクテイブマトリクス液晶が駆
動できるという効果がある。According to the above embodiment, the timing adjustment circuit 21 causes the TN
The type liquid crystal controller 12 is a conventional one, and the number of signal lines between the liquid crystal controller 12 and the TFT liquid crystal module 10 is reduced, so that the TFT active matrix liquid crystal can be driven.
また、タイミング調整回路21をTFT液晶モジユール10に
組み込むことにより、従来のTN型液晶用表示回路に対応
したTFT液晶モジユールとすることができる。これによ
り、従来のTN型液晶用駆動信号でTFTアクテイブマトリ
クス液晶が表示できるという効果がある。Further, by incorporating the timing adjustment circuit 21 into the TFT liquid crystal module 10, a TFT liquid crystal module compatible with the conventional TN type liquid crystal display circuit can be obtained. As a result, the TFT active matrix liquid crystal can be displayed by the conventional drive signal for the TN type liquid crystal.
第８図は本発明の他の実施例を示すブロツク図であつ
て、前記第４図の実施例に示したタイミング調整回路21
を液晶コントローラ（LCDC）22に組み込むことにより、
TFT液晶モジユール10用のコントロール信号線を集約化
して構成を簡単にできる効果がある。FIG. 8 is a block diagram showing another embodiment of the present invention, which is the timing adjustment circuit 21 shown in the embodiment of FIG.
By incorporating in the liquid crystal controller (LCDC) 22,
The control signal lines for the TFT liquid crystal module 10 are integrated so that the configuration can be simplified.
以上説明したように、本発明によれば、TFTアクテイブ
マトリクス液晶駆動用のタイミング信号を、従来のTN型
液晶用のものから生成することができるし、信号線の本
数も少なくできて部品点数の低減，組立作業の簡略化が
可能となり、しかもゲートオン時間tgを可変とした為、
液晶の電荷容量の違う各種TFTアクテイブマトリクス液
晶に同一の液晶駆動用回路で最適な駆動信号タイミング
を生成することができ、従来技術の欠点を除いて優れた
機能の液晶表示回路を提供することができる。As described above, according to the present invention, the timing signal for driving the TFT active matrix liquid crystal can be generated from that for the conventional TN type liquid crystal, and the number of signal lines can be reduced to reduce the number of parts. It is possible to reduce and simplify the assembly work. Moreover, since the gate on time t g is variable,
Optimum drive signal timing can be generated with the same liquid crystal drive circuit for various TFT active matrix liquid crystals with different liquid crystal charge capacities, and a liquid crystal display circuit with excellent functions can be provided excluding the drawbacks of the conventional technology. it can.
第１図は本発明の原理図、第２図は第１図の駆動タイミ
ング図、第３図は第１図の要部説明図で（ａ）はＹドラ
イバのブロツク図（ｂ）はタイミング調整回路のブロツ
ク図、第４図は本発明の一実施例を示すブロツク図、第
５図は第４図の駆動タイミング図、第６図は第４図のタ
イミング調整回路の説明図で（ａ）はブロツク図（ｂ）
はタイミング図、第７図はＹドライバのブロツク図、第
８図は本発明の他の実施例を示すブロツク図、第９図は
液晶表示装置の構成とその動作の説明図で（ａ）は構成
図（ｂ）はゲート線の配線抵抗の説明図（ｃ）はゲート
のオン／オフタイミング図、第10図は従来技術による液
晶表示装置の駆動タイミング図、第11図，第12図はＸド
ライバとＹドライバの駆動タイミング図である。 ３……Ｘドライバ、４……Ｙドライバ、10……TFT液晶
モジユール、11……TFTアクテイブマトリクス液晶パネ
ル、12……液晶コントローラ（LCDC）、13……タイミン
グ調整回路。1 is a principle diagram of the present invention, FIG. 2 is a drive timing diagram of FIG. 1, FIG. 3 is an explanatory diagram of main parts of FIG. 1, (a) is a block diagram of a Y driver, and (b) is timing adjustment. FIG. 4 is a block diagram of the circuit, FIG. 4 is a block diagram showing an embodiment of the present invention, FIG. 5 is a drive timing diagram of FIG. 4, and FIG. 6 is an explanatory diagram of the timing adjustment circuit of FIG. Is a block diagram (b)
Is a timing diagram, FIG. 7 is a block diagram of the Y driver, FIG. 8 is a block diagram showing another embodiment of the present invention, and FIG. 9 is an explanatory diagram of the structure and operation of the liquid crystal display device. The configuration diagram (b) is an explanatory diagram of the wiring resistance of the gate line, (c) is a gate on / off timing diagram, FIG. 10 is a drive timing diagram of a liquid crystal display device according to the prior art, and FIGS. It is a drive timing diagram of a driver and a Y driver. 3 ... X driver, 4 ... Y driver, 10 ... TFT liquid crystal module, 11 ... TFT active matrix liquid crystal panel, 12 ... Liquid crystal controller (LCDC), 13 ... Timing adjustment circuit.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小沼 智 神奈川県横浜市戸塚区吉田町292番地 日 立ビデオエンジニアリング株式会社内 (72)発明者 唐沢 徳亨 神奈川県横浜市戸塚区吉田町292番地 日 立ビデオエンジニアリング株式会社内 (72)発明者 舘内 嗣治 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所マイクロエレクトロニク ス機器開発研究所内 (72)発明者 北島 雅明 茨城県日立市久慈町4026番地 株式会社日 立製作所日立研究所内 (72)発明者 田中 伸児 東京都小平市上水本町1479番地 日立マイ クロコンピュータエンジニアリング株式会 社内 (56)参考文献 特開 昭63−118128（ＪＰ，Ａ) ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Satoshi Onuma Satoshi Onuma 292 Yoshida-cho, Totsuka-ku, Yokohama, Kanagawa Nikkei Video Engineering Co., Ltd. (72) Tokoru Karasawa 292 Yoshida-cho, Totsuka-ku, Yokohama, Kanagawa Tachi Video Engineering Co., Ltd. (72) Inventor Tsujiharu Tateuchi, 292 Yoshida-cho, Totsuka-ku, Yokohama, Kanagawa, Ltd. Microelectronics Equipment Development Laboratory, Hitachi, Ltd. (72) Inventor Masaaki Kitajima 4026, Kuji-machi, Hitachi, Ibaraki Address: Hitachi Research Laboratory, Hiritsu Seisakusho Co., Ltd. (72) Inventor Shinji Tanaka 1479, Kamimizuhonmachi, Kodaira-shi, Tokyo In-house Hitachi Micro Computer Engineering Co., Ltd. (56) Reference: JP-A-63-118128 (JP, A)
Claims (4)
グ素子として用いたアクテイブマトリクス液晶パネル
と、該絶縁ゲート薄膜トランジスタのドレインを駆動す
るドレインドライブ回路と、該絶縁ゲート薄膜トランジ
スタのゲートを駆動するゲートドライブ回路とで形成さ
れる液晶モジユールと、表示データと該表示データに同
期したクロツクを発生する液晶コントローラとを備え、
該クロツクの周期が該表示データの１ライン分の期間に
等しい液晶表示回路において、 該クロツクの各周期の開始タイミングでレベル反転して
ラツチタイミングエツジとし、該ラツチタイミングから
該クロツクの１周期よりも短かい期間後にレベル反転し
てオフタイミングエツジとするデータ信号ラツチクロツ
クを生成するタイミング調整回路を設け、 該ドレインドライブ回路は、該データ信号ラツチクロツ
クのラツチタイミングエツジ毎に１ライン分ずつ該表示
データをラツチして、上記絶縁ゲート薄膜トランジスタ
のドレインを駆動し、 該ゲートドライブ回路は、該データ信号ラツチクロツク
のラツチタイミングエツジからオフタイミングエツジま
での期間のゲート駆動信号を形成し、該ゲート駆動信号
により上記絶縁ゲート薄膜トランジスタのゲートを駆動
することを特徴とする液晶表示回路。1. An active matrix liquid crystal panel using an insulated gate thin film transistor as a switching element, a drain drive circuit for driving a drain of the insulated gate thin film transistor, and a gate drive circuit for driving a gate of the insulated gate thin film transistor. A liquid crystal module, and a liquid crystal controller that generates display data and a clock synchronized with the display data,
In a liquid crystal display circuit in which the cycle of the clock is equal to the period of one line of the display data, the level is inverted at the start timing of each cycle of the clock to obtain a latch timing edge, and from the latch timing to one cycle of the clock or more. A timing adjustment circuit is provided for inverting the level after a short period of time to generate a data signal latch clock as an off timing edge, and the drain drive circuit latches the display data by one line for each latch timing edge of the data signal latch clock. Then, the drain of the insulated gate thin film transistor is driven, and the gate drive circuit forms a gate drive signal in the period from the latch timing edge of the data signal latch to the off timing edge, and the insulated gate is driven by the gate drive signal. Thin film tiger The liquid crystal display circuit and drives the gate of the register.
において、 前記タイミング調整回路は、前記データ信号ラツチクロ
ツクにおけるオフタイミングエツジの前記ラツチタイミ
ングエツジからの時間間隔を可変とする手段を有するこ
とを特徴とする液晶表示回路。2. The liquid crystal display circuit according to claim 1, wherein the timing adjustment circuit has means for varying a time interval of an off timing edge in the data signal latch clock from the latch timing edge. Liquid crystal display circuit characterized by.
液晶表示回路において、 前記タイミング調整回路を前記液晶コントローラに内蔵
し、前記液晶コントローラを集積回路化したことを特徴
とする液晶表示回路。3. A liquid crystal display circuit according to claim 1, wherein the timing adjusting circuit is built in the liquid crystal controller, and the liquid crystal controller is integrated into a circuit. circuit.
液晶表示回路において、 前記タイミング調整回路を前記液晶モジユールに内蔵し
たことを特徴とする液晶表示回路。4. The liquid crystal display circuit according to claim 1 or 2, wherein the timing adjustment circuit is built in the liquid crystal module.
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| JP62069074A JPH0718988B2 (en) | 1987-03-25 | 1987-03-25 | Liquid crystal display circuit |
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|---|---|---|---|
| JP62069074A JPH0718988B2 (en) | 1987-03-25 | 1987-03-25 | Liquid crystal display circuit |
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| JPS63236010A JPS63236010A (en) | 1988-09-30 |
| JPH0718988B2 true JPH0718988B2 (en) | 1995-03-06 |
Family
ID=13392065
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62069074A Expired - Lifetime JPH0718988B2 (en) | 1987-03-25 | 1987-03-25 | Liquid crystal display circuit |
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