JPH07184214A

JPH07184214A - 画像処理システム

Info

Publication number: JPH07184214A
Application number: JP6284580A
Authority: JP
Inventors: Artieri Alain; アルテールアラン
Original assignee: SGS THOMSON MICROELECTRONICS; SGS Thomson Microelectronics SA
Current assignee: SGS THOMSON MICROELECTRONICS; STMicroelectronics SA
Priority date: 1993-10-29
Filing date: 1994-10-26
Publication date: 1995-07-21
Anticipated expiration: 2015-09-11
Also published as: EP0651579A1; FR2711877B1; FR2711877A1; JP3087588B2

Abstract

(57)【要約】【目的】画像に基づき圧縮デ−タを処理するためのシ
ステムを開示する。【構成】このシステムには画像メモリに復号化画像デ
−タを与える復号化装置がある。この復号化装置には現
在復号化された画像の現在のブロックを復号化するた
め、予め復号化された予測ブロックが必要である。多数
の復号器は多数の画像の当該ブロックの特定スライス
と、特定スライスのブロックを復号化するのに役立つ予
測ブロックを含む少なくとも１つのマ−ジンとをそれぞ
れ記憶する画像メモリを内蔵している。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は画像処理システム、よ
り詳細にはＭＰＥＧ標準に基づき符号化された画像を復
号するためのシステムに関する。

【０００２】

【従来の技術】図１はＭＰＥＧ復号器の主なエレメント
を示している。特にＭＰＥＧ−２標準に対する全てのＭ
ＰＥＧ復号器には、一般に可変長復号器（ＶＬＤ）１
０、ランレベル復号器（ＲＬＤ）１１、逆量子化回路
（Ｑ^-1）１２、逆離散コサイン変換回路（ＤＣＴ^-1）１
３、ハーフ画素フィルタ１４、およびメモリ１５が含ま
れている。符号化されたデータはＣＤｉｎから入り、復
号化されたデータはＶＩＤｏｕｔから出る。入力と出力
の間で、データは断続線の矢印に示すように図示の順序
で処理回路１０−１３を通る。復号器の出力はフィルタ
１４とコサイン変換回路１３の出力を加える加算器１６
に加えられる。フィルタ１４にはメモリ１５内に記憶さ
れ予め復号化された画像の一部が必要である。

【０００３】図２Ａは現在再形成された画像ＩＭ１の一
部に対する復号化のステップを示している。画像復号化
は一度に１マクロブロックだけ行なわれる。マクロブロ
ックは一般に１つの１６×１６画素の画像ブロックに対
応している。

【０００４】図２Ｂは４：２：０で示したマクロブロッ
クＭＢのフォーマットの例を示している。マクロブロッ
クＭＢには８×８画素の４つのブロックＹ１−Ｙ４と、
８×８画素の２つのブロックＵ，Ｖにより形成された１
つのクロミナンスブロックとにより形成された輝度ブロ
ックを含んでいる。他のフォーマットとして色ブロック
が８×１６画素のブロックを２つ含む４：２：２のフォ
ーマットがある。

【０００５】図２Ａの現在の画像ＩＭ１内で現在のマク
ロブロックＭＢｃは復号化されるが、このマクロブロッ
クは斜線で示すように予め復号化されている。一般に、
マクロブロックＭＢｃは予め復号化された画像ＩＭ０内
で取り出された予測マクロブロックＭＢｐを用いて再形
成される。予測マクロブロックＭＢｐを見つけるため、
マクロブロックＭＢｃを復号化するのに役立つデータに
より、画像内でマクロブロックＭＢｃの位置Ｐに対し予
測マクロブロックＭＢｐの位置を定める移動補償ベクト
ルＶが与えられる。

【０００６】予測マクロブロックＭＢｐは予め復号化さ
れた画像ＩＭ０を記憶するメモリ１５内に取り出され、
更にコサイン変換回路１３がマクロブロックＭＢｃに対
応したデータを処理している間フィルタ１４に加えられ
る。

【０００７】前述の復号化はいわゆる“予測”復号化で
ある。復号化されたマクロブロックも予測タイプである
と呼ばれる。ＭＰＥＧ標準によれば、符号化には“内
部”、“予測”、および“両方向”と呼ばれる３つのタ
イプがある。

【０００８】内部マクロブロックは画像ブロックに直接
対応している、すなわち、内部マクロブロックはコサイ
ン変換回路１３から出力された時予測マクロブロックと
結合されない。

【０００９】前述の通り、予測マクロブロックは予め復
号化された画像のマクロブロックの１つと結合され、更
に再形成される現在の画像の前に表示の順序で来る。

【００１０】両方向マクロブロックは予め復号化された
２つの画像の予測マクロブロックとそれぞれ結合され
る。これらの２つの画像は現在再形成された画像に対
し、表示の順にそれぞれ前方および後方画像である。こ
のように、符号化された画像は表示の順序とは異なって
到着する。

【００１１】更に、予測または両方向のマクロブロック
はそれぞれ累加的または飛び越し的である。マクロブロ
ックが累加的の時、ＤＣＴ^-1回路により連続的にマクロ
ブロックのラインが与えられる。マクロブロックが飛び
越し的な時、ＤＣＴ^-1回路は最初マクロブロックの偶数
ラインを与え、次に奇数ラインを与える。更に、予測ま
たは両方向マクロブロックを復号化する役目を果たす予
測マクロブロックも累加的または飛び越し的である。予
測マクロブロックが飛び越し的である時、２つのハーフ
マクロブロックに分割される；一方のハーフマクロブロ
ックは偶数ラインに対応し、他のハーフマクロブロック
は奇数ラインに対応しており、それぞれのハーフマクロ
ブロックは予め復号化された同じ画像の異なる位置で取
り出される。

【００１２】画像も内部、予測または両方向タイプであ
る。内部画像には内部マクロブロックのみ含まれてい
る；予測画像には内部または予測マクロブロックが含ま
れている；更に両方向画像には内部、予測または両方向
マクロブロックが含まれている。

【００１３】種々の復号化パラメータ、特にベクトルＶ
およびマクロブロックのタイプを復号器の種々の回路に
与えるため、符号化されたデータの流れにはヘッダが含
まれている。これらにはいくつかのタイプのヘッダがあ
る： −画像シーケンスヘッダで、これには逆量子化回路１２
に与えるための２つの量子化テーブル、すなわち一番目
はシーケンスの内部マクロブロックのためで、二番目は
予測化された両方向マクロブロックのための量子化テー
ブルがある； −画像ヘッダのグループで、復号化のために使用される
データを含まない； −画像ヘッダで、画像のタイプ（予測、内部、両方
向）、および移動補償ベクトルの使用に関する情報を含
む； −画像スライスヘッダで、誤り訂正情報を含む； −マクロブロックヘッダで、マクロブロックのタイプ、
逆量子化回路１２に与えられる量子化スケール、および
移動補償ベクトルのコンポーネントを含む。飛び越しを
した両方向マクロブロックを処理する時４つまでのベク
トルが与えられる。

【００１４】更に、階層の高いヘッダ（画像、グルー
プ、シーケンス）には例えばオンスクリーン表示のため
のプライベートデータが含まれている。プライベートデ
ータの幾つかは復号器の外部のコンポーネントによって
も使用される。

【００１５】ＭＰＥＧ復号器の種々の処理回路は非常に
複雑で適応性のない、すなわち標準を変更することが難
しく、更にオンスクリーン表示およびプライベートデー
タを利用することが不十分なデータのフローの速い速度
を処理できるパイプライン構造でしばしば配置されてい
る。

【００１６】最も簡単で最も低廉な解決策は、マルチタ
スクプロセッサにより制御されている共通バスを通し、
種々の処理回路とメモリを結合することである。

【００１７】特許申請番号第ＥＰ−Ａ−０５０３９５６
号（Ｃ−Ｃｕｂｅ）にはバスの上でデータの転送を制御
するプロセッサと、回路１０から１４に対応した処理ス
テップを実施する３つのコプロセッサとを有したシステ
ムが記載されている。バスを通して転送されるタイプの
それぞれはプロセッサにより行なわれるタスクに対応し
ている。全てのタスクは同時に起こり、コプロセッサに
より発生するプロセッサの割り込みで実施される。コプ
ロセッサは処理されるデータをバスを通して交換し、プ
ロセッサにより与えられる命令をこのバスを通して受け
る。

【００１８】このシステムは簡単であるが、現在必要と
する速い速度のデータフローを扱うことができない。

【００１９】

【課題を解決するための手段】この発明の目的は比較的
簡単な構造を有し、特に高速の画像伸長システムを提示
することである。

【００２０】この発明の他の目的はデータフローを非常
に高速で処理するため同一の伸長システムと容易に並列
に接続できる伸長システムを提示することである。

【００２１】これらの目的を達成するため、この発明で
はコンポジットアーキテクチャの復号器を提示してい
る、すなわち処理エレメントの幾つかは互いにしかも一
番目のバスを通して画像メモリに接続されており、更に
他の幾つかのエレメントはパイプラインアーキテクチャ
で接続されている。これらの他のエレメントは以下では
“パイプライン回路”と呼ぶ。二番目のバスはパイプラ
イン回路の一番目のエレメントに処理されるデータと、
システムのエレメントに所要の復号化パラメータを供給
するため与えられている。

【００２２】この構造により、パイプライン回路は一番
目のバスを通りデータをメモリと交換することなく直列
にデータを処理する。更に、一番目のバスは復号化パラ
メータを伝送することがなく、これらのパラメータは二
番目のバスにより伝送される。このように、所定の復号
化ステップに対応した一番目のバスの上で行なう交換の
数は実質的に減少し、これによりシステムの性能が向上
する。システムの柔軟性はバスシステムの使用により高
い。この柔軟性はパイプライン回路に含まれるエレメン
トの選択を最適にすることにより増加する。

【００２３】この発明はより詳細には画像ブロックに対
応したパケットにより到着する圧縮データを処理するシ
ステムを取り扱っており、これらのパケットはパケット
の復号化パラメータを含むヘッダにより分離されてい
る。このシステムには前記の復号化パラメータを用いた
多数の処理エレメントと、メモリバスがあり、このメモ
リバスはエレメントの処理速度に適合した速度で処理エ
レメント間においてデータを交換するためと、処理また
は再使用されるデータを画像メモリ内で記憶するための
メモリコントローラにより制御されている。このシステ
ムにはパケットを直列に処理するため接続されている多
数の処理エレメントを含んだパイプライン回路とパラメ
ータバスがあるが、このパラメータバスはシステムのエ
レメントに復号化パラメータを与え、パイプライン回路
に処理されるパケットを与えるためにある。パラメータ
バスはメモリバスから圧縮データを受け、更にメモリバ
スからパケットと復号化パラメータを取り出すマスタ処
理エレメントにより制御されている。

【００２４】この発明の実施態様によれば、圧縮データ
の各パケットの前にはブロックヘッダがあり、更にパケ
ットは連続したグループで到着するが、パケットの各グ
ループの前にはグループヘッダがあり、このグループヘ
ッダにはプライベート、オンスクリーン表示情報とグル
ープ復号化パラメータが多分含まれている。システムに
はグループ復号化パラメータと、プライベートおよびオ
ンスクリーン表示情報をシステムエレメントに与えるた
めマイクロプロセッサにより制御されているプロセッサ
バスと；プロセッサバスによりアクセス可能でメモリバ
スを通し圧縮データを受けるバッファメモリと；マイク
ロプロセッサに割り込みを生ずるためにこのバッファメ
モリと協調的なグループヘッダ検出器とがある。

【００２５】この発明の実施態様によれば、メモリバス
に接続された２つのエレメントの間でのデータの転送は
２つのエレメントの一方がデータを与えまたは受けるた
めリクエストを発生する時初期化または継続される特定
なタスクに対応しており、全ての可能性のあるタスクは
タスクプライオリティマネジメントに基づきメモリコン
トローラにより実施されているマルチタスクである。

【００２６】この発明の実施態様によれば、画像メモリ
とデータを交換するエレメントは書き込みまたは読み出
し専用バッファメモリを通してメモリバスに接続されて
いる。書き込み専用バッファメモリは関連エレメントに
より空にされ、内容が下限に達する時メモリバスを通し
てデータを受けるためリクエストを発生する。読み出し
専用バッファメモリは関連エレメントにより満たされ、
内容が上限に達する時メモリバス上にデータを与えるリ
クエストを発生する。

【００２７】この発明の実施態様によれば、このシステ
ムには前記のマスタ処理エレメントを形成する可変長復
号器（ＶＬＤ）と；パイプライン回路の一番目のエレメ
ントを形成しパラメータバスを通しＶＬＤにより処理さ
れるパケットを受けるランレベル復号器（ＲＬＤ）と；
パイプライン回路の二番目のエレメントを形成しパラメ
ータバスを通し量子化スケールの係数を受ける逆量子化
回路と；パイプライン回路の三番目のエレメントを形成
する逆コサイン変換回路と；パラメータバスを通し移動
補償ベクトルを受けるメモリコントローラと；パラメー
タバスを通しブロックタイプを受けるフィルタとを含ん
でおり、このフィルタはメモリコントローラが受けるベ
クトルの関数としてメモリバスの上に与えられる当該デ
ータを受けるためブロックのタイプに基づき異なるリク
エストを発生しているが、このシステムには更に、フィ
ルタの出力とコサイン変換回路の出力の和をメモリバス
に与える加算器とがある。

【００２８】この発明の実施態様によれば、グループヘ
ッダ検出器は関連バッファメモリが画像シーケンスヘッ
ダまたは画像ヘッダを含む時マイクロプロセッサに割り
込みを生ずるが、このマイクロプロセッサはグループヘ
ッダ検出器に関連したバッファメモリ内でマイクロプロ
セッサが逆量子化回路に与える量子化テーブルと、画像
のタイプおよびマイクロプロセッサがＶＬＤに与える移
動補償ベクトルの大きさに関する情報と、メモリバスを
通し復号化データを受ける表示コントローラにマイクロ
プロセッサが与える表示の構成に関する情報とを読み出
すことにより割り込みに応答する様にプログラムされて
いる。

【００２９】この発明の実施態様によれば、メモリコン
トローラには（メモリバスに独立な）命令メモリが含ま
れており、このメモリ内にメモリバスの上でタスクを転
送することに対応したプログラムに命令が記憶されてい
るが、更にこのメモリコントローラには次のものが含ま
れている；実行される連続した命令を受けるため命令メ
モリに接続され、更にこれらの命令に応答してメモリバ
ス上で行動するように接続されたコマンド処理ユニット
（ＡＬＵ）；可能性のあるタスクに関連を有し、更に関
連のあるタスクを実行する現在の命令アドレスをそれぞ
れ含んでいる多数の命令ポインタで、これらのポインタ
の１つのみが命令メモリに命令アドレスとしてその内容
を一度に与えることができる；所定のプライオリティレ
ベルを各リクエストに割り当て、更に一番高いプライオ
リティレベルを有したアクティブリクエストと関連のあ
る命令ポインタをイネーブルにするプライオリティ復号
器；イネーブルにされた命令ポインタの内容を増加し、
更にその内容が関連のあるプログラムの最終アドレスに
達した時関連プログラムのスタートのアドレスで再初期
化するための手段。

【００３０】この発明の実施態様によれば、各命令には
処理ユニット（ＡＬＵ）に加えられるコマンドフィール
ドとプリフィックス復号器に加えられるフィーチャフィ
ールドとが含まれており、このプリフィックス復号器に
は現在の命令のフィーチャフィールドが一番目の所定の
値にあればプライオリティ復号器により新しい命令ポイ
ンタのイネーブルを許可する手段と、現在の命令のフィ
ーチャフィールドが二番目の所定の値にあればイネーブ
ルされた命令ポインタの内容を現在のプログラムのスタ
ートアドレスに初期化する手段がある。

【００３１】この発明の実施態様によれば、プリフィッ
クス復号器にはフィーチャフィールドが三番目の所定の
値にあればイネーブルされた命令ポインタの増加を禁止
する手段があり、現在の命令は数回連続して実行される
が、この実行の回数はこの三番目の値により決められて
いる。

【００３２】この発明の実施態様によれば、各命令には
コントロール処理ユニット（ＡＬＵ）に加えられるコマ
ンドフィールドと、命令が実行される時メモリバスに接
続される少なくとも１つのバッファメモリをイネーブル
にする手段に与えられるアクノレッジフィールドとがあ
る。

【００３３】この発明の実施態様によれば、処理ユニッ
ト（ＡＬＵ）にはアドレスを計算するための多数のハー
ドワイヤ機能が含まれており、各機能は実行される読み
出しまたは書き込み命令のフィールドにより選択されて
いる。

【００３４】この発明の実施態様によれば、各ハードワ
イヤ機能はメモリバスに接続されたアドレスレジスタと
関連がある；ハードワイヤ機能は命令が処理ユニット
（ＡＬＵ）内で実行される毎にアドレスレジスタの内容
を適当に修正する。

【００３５】この発明は更に画像に対応した圧縮データ
を処理するシステムを取り扱っており、このシステムに
は復号化された画像データを画像メモリに与える復号化
手段があるが、これらの手段には再構成される画像の現
在のブロックを復号するため、予め復号化された画像の
予測ブロックが必要である。実際には、この処理システ
ムには画像メモリに関連のある多数の復号器があり、そ
れぞれの復号器は多数の画像の当該ブロックの特定スラ
イスを記憶しており、更に特定スライスのブロックを再
形成するために使用される予測ブロックになる少なくと
も１つのマージンがある。

【００３６】この発明の実施態様によれば、対象とする
復号器のそれぞれには画像メモリ内でマージンとして少
なくとも１つの追加された特定スライスの境界領域を記
憶し、更に少なくとも１つの二番目の復号器にマージン
として対象とする復号器と関連のある特定スライスの境
界領域を与える手段がある。

【００３７】この発明の実施態様によれば、対象とする
復号器のそれぞれには次のものが含まれている；特定ス
ライスから画像ブロックを受ける一番目のバッファメモ
リ；他の特定スライスの隣接領域から画像ブロックを受
ける少なくとも１つの二番目のバッファメモリ；対象と
する復号器の一番目のバッファメモリと他の復号器の二
番目のバッファメモリに特定スライスのブロックを与え
るターミナル処理回路；一番目のバッファメモリ内でブ
ロックを読み出し、特定スライスに対応したアドレスで
画像メモリ内にブロックを書き込み、二番目のバッファ
メモリ内でブロックを読み出し、更にマージンに対応し
たアドレスでブロックを書き込むためのメモリコントロ
ーラ。

【００３８】この発明の実施態様によれば、二番目のバ
ッファメモリのそれぞれの前には所要マージンに対応し
たデータのみ二番目のバッファメモリに記憶するための
バリア回路がある。

【００３９】この発明の実施態様によれば、処理される
画像は同じ高さの水平スライスに分割された高精細テレ
ビジョン画像である。

【００４０】

【実施例】

−ＭＰＥＧ復号器の一般的なアーキテクチャ− 図３において、図１に既に示したエレメントは同じ参照
番号で示している。

【００４１】以下ではメモリバスＭＢＵＳと示すバスに
より画像メモリ１５は圧縮データ入力バスＣＤｉｎと、
可変長復号器（ＶＬＤ）１０の入力と、ハーフ画素フィ
ルタ１４の入力と、表示コントローラ１８の入力に連結
されている。バスＣＤｉｎ、復号器１０と表示コントロ
ーラ１８はそれぞれバッファメモリ（ＦＩＦＯ）２０，
２１，２２を通ってメモリバスＭＢＵＳに接続されてい
る。ハーフ画素フィルタ１４にはメモリバスＭＢＵＳに
接続された２つの内部ＦＩＦＯが含まれている。メモリ
バスＭＢＵＳ上での交換はＦＩＦＯのリクエストにより
ＦＩＦＯと画像メモリの転送動作を行なう役目をするメ
モリコントローラ（ＭＣＵ）２４により制御されてい
る。この目的を達成するため、メモリコントローラ２４
は多数のリクエストＲＱを受け当該アクノレッジＡＣＫ
を出す。メモリコントローラ２４は前述の特許申請番号
第ＥＰ−Ａ−０５０３９５６号に記載のものと同じであ
る。このメモリコントローラのより好都合な実施態様を
以下に記載する。

【００４２】この発明によれば、ランレベル復号器（Ｒ
ＬＤ）１１、逆量子化回路（Ｑ^-1）１２、および逆離散
コサイン変換回路（ＤＣＴ^-1）１３はパイプラインアー
キテクチャに従い接続されている、すなわちこれらの回
路１１から１３はメモリ（１５）を通して一時的に通過
するデータがなくても連続的にデータを処理し復号化す
る。回路１１から１３の組は以下ではパイプライン回路
と呼ぶ。ハーフ画素フィルタ１４の出力はメモリコント
ローラ２４により制御されているＦＩＦＯ２６を通しバ
スＭＢＵＳに接続されている加算器１６によりＤＣＴ^-1
回路１３の出力に加えられる。ハンドシェイクラインＨ
Ｓ１とＨＳ２により加算器１６はそれぞれＶＬＤ回路と
ＤＣＴ^-1回路に連結されている。

【００４３】この発明の内容によれば、ＶＬＤ回路１０
はバスＶＬＤＢＵＳを制御するが、このバスＶＬＤＢＵ
Ｓはパイプライン回路１１−１３により処理されるデー
タをＲＬＤ回路１１に、更にパラメータをハーフ画素フ
ィルタ１４と、逆量子化回路１２と、表示コントローラ
１８と、メモリコントローラ２４に与えるようにされて
いる。ＶＬＤ回路は一般に圧縮データのヘッダを復号す
る。前述の様に、これらのヘッダにはシステムの種々の
エレメントに与えられる復号化パラメータが含まれてい
る。

【００４４】マクロブロックヘッダには逆量子化回路１
２、マクロブロックパラメータ、および移動補償ベクト
ルのコンポーネントに与えられる量子化スケールが含ま
れている。これらの復号化パラメータはＶＬＤ回路によ
り復号化され、更に逆量子化回路１２、ハーフ画素フィ
ルタ１４およびメモリコントローラ２４の特定レジスタ
内にそれぞれ書き込まれる。

【００４５】画像ヘッダには前述の様に画像タイプのパ
ラメータおよび移動補償ベクトルの使用に関する情報が
含まれている。これらのパラメータはマクロブロックの
ベクトルおよびデータを復号するためＶＬＤ回路により
使用される。

【００４６】シーケンスヘッダにはＶＬＤ回路により取
り出され、逆量子化回路１２の２つのレジスタに加えら
れる２つの量子化テーブルが含まれている。画像ヘッダ
には表示された画像の上にスケーリングまたは切り捨て
パラメータが入っているが、これはＶＬＤ回路により復
号化され表示コントローラ１８に加えられている。

【００４７】ＶＬＤ回路はヘッダを復号する時バスＶＬ
ＤＢＵＳの上で書き込み動作を実行する。バスＶＬＤＢ
ＵＳの上でのＶＬＤ回路の書き込み動作はＲＬＤ回路１
１が処理されるデータをもはや受けない時、ＲＬＤ回路
１１により割り込みが行なわれる。これはハンドシェイ
ク接続ＨＳ３により表される。

【００４８】シーケンス２８はＶＬＤ回路のイネーブル
信号ＥＮを与える。シーケンス２８は表示コントローラ
１８を通し表示（水平、垂直）同期信号Ｈ／ＶＳＹＮＣ
と、ハーフ画素フィルタ１４からマクロブロック同期信
号ＭＢＳと、ＶＬＤ回路１０から画像信号の終わりＥＯ
Ｐとを受ける。シーケンス２８はメモリコントローラ２
４に画像同期信号ＩＳＹＮＣを与えるが、この同期信号
は画像信号の終わりＥＯＰと垂直同期信号ＶＳＹＮＣの
両方がアクティブの時アクティブである。シーケンス２
８の役割は後ほど理解できる。

【００４９】前に示したように、画像を再形成するため
予め復号化された２つの画像の画像部分を使用すること
がしばしば必要である。これを行なうため、メモリ１５
には再形成された現在の画像と２つの予め復号化された
画像を記憶するための３つの画像領域ＩＭ１、ＩＭ２お
よびＩＭ３を含む必要がある。メモリ１５には更に処理
される前にバスＣＤｉｎに到着する圧縮データを一時的
に記憶するための領域ＣＤが含まれている。

【００５０】−画像メモリ領域の制御− メモリ領域ＩＭ１−ＩＭ３においてメモリコントローラ
２４が書き込みを行なう必要があることを知るため、メ
モリコントローラはＶＬＤ回路により与えられる４つの
画像ポインタＩｍＰｔを使用している。ＶＬＤ回路には
画像ヘッダにより与えられる画像のタイプのパラメータ
から画像ポインタを計算するユニットが含まれている。
以下では、画像の連続の例と画像ポインタを計算する方
法について記載する。

【００５１】バスＣＤｉｎの上に到着する圧縮画像の次
の連続を検討する：Ｉ０，Ｐ１，Ｂ２，Ｂ３，Ｐ４，Ｂ５，Ｂ６ここに文字Ｉ、ＰおよびＢはそれぞれ内部画像、予測画
像および両方向画像を示している。ＭＰＥＧ標準によれ
ば、両方向画像は他の画像の計算に使用することができ
ない。このように、画像Ｐ１の再形成には画像Ｐ０が必
要であり、画像Ｂ２とＢ３の再形成には画像Ｉ０とＰ１
が必要であり、更に画像Ｂ５とＢ６の再形成には画像Ｐ
４とＰ１が必要である。

【００５２】これらの画像は次の順序で表示される：Ｉ０，Ｂ２，Ｂ３，Ｐ１，Ｂ５，Ｐ４，Ｂ６予測画像Ｐは表示の順序で前の画像から再形成され、更
に両方向画像Ｂは一方は前で他方は表示の順序の後の２
つの画像から再形成されるからである。

【００５３】メモリコントローラ２４が必ずアクセスす
るメモリ領域ＩＭ１−ＩＭ３を決定するため、４つの画
像ポインタＲＰ，ＦＰ，ＢＰおよびＤＰが使用される
が、これらはそれぞれ現在再形成された画像の位置、前
の画像の位置、後の画像の位置、および現在表示された
画像の位置を示している。次の表は前述の連続を復号化
する間の画像ポインタの値を要約している。

【００５４】

【表１】

【００５５】一番目の画像Ｉ０が復号化される時、画像
はまだ表示されていない。再形成画像ポインタＲＰは画
像Ｉ０を記憶するため、例えば領域ＩＭ１であり空の領
域を示している。

【００５６】画像Ｐ１が復号化される時、画像Ｉ０が必
ず表示される。再形成画像ポインタＲＰは例えば領域Ｉ
Ｍ２を示しており、表示された画像ポインタＤＰは画像
Ｉ０が位置する領域ＩＭ１を示している。予測画像Ｐ１
には再形成時に前方の画像Ｉ０が必要なので、前方の画
像ポインタＦＰも領域ＩＭ１を示している。

【００５７】両方向画像Ｂ２が復号化される時、この画
像Ｂ２も表示される画像である。再形成された画像ポイ
ンタＲＰと表示された画像ＤＰは両方ともまだフリーな
領域ＩＭ３を示している。復号化の時、画像Ｂ２には前
方の画像Ｉ０と後方の画像Ｐ１が必要である；前方の画
像ポインタＦＰと後方の画像ポインタＢＰはそれぞれ領
域ＩＭ１とＩＭ２を示している。

【００５８】復号されるように画像を表示するため、有
効な表示は一般にほぼ１／２画像だけ遅延される；領域
ＩＭ３は画像Ｂ２が表示を開始する時十分に満たされ
る。

【００５９】画像Ｂ３が復号される時、画像Ｂ３は表示
される画像でもある。画像Ｂ３にも復号時に画像Ｉ０と
Ｐ１が必要であるので、画像Ｉ０とＰ１は前方画像ＦＰ
と後方画像ＢＰポインタによりまだ示されている領域Ｉ
Ｍ１とＩＭ２の中に記憶されている。画像Ｂ３は領域Ｉ
Ｍ３の中に記憶され、これは再形成された画像ＲＰと表
示された画像ＤＰのポインタにより示されている。

【００６０】しかし、画像Ｂ３が領域ＩＭ３内で再形成
され始めると領域ＩＭ３内に記憶される画像Ｂ２は表示
される。表示された画像Ｂ２が再形成された画像Ｂ３に
より重ね書きされるならば、画像Ｂ３のデータを与える
ＶＬＤ回路は停止する。前述のシーケンス２８の役目は
復号化されたマクロブロックの数が表示される画像部分
より大きければ、イネーブル信号ＥＮをデセーブルにす
ることによりＶＬＤ回路を停止することである。この部
分の大きさは水平同期パルスＨＳＹＮＣの数を計算する
ことにより決定され、更に復号化されたマクロブロック
の数はマクロブロック同期パルスＭＢＳの数を計算する
ことにより決定される。

【００６１】画像Ｐ４が復号化される時、画像Ｐ１は必
ず表示される。画像Ｐ４はフリーである領域ＩＭ１内で
記憶される；再形成される画像ポインタＲＰは領域ＩＭ
１を示している；表示される画像ポインタＤＰは画像Ｐ
１が記憶される領域ＩＭ２を示している。画像Ｐ４には
復号化の時前方画像Ｐ１が必要である；前方画像ポイン
タは領域ＩＭ２を示している。

【００６２】画像Ｂ５が復号化される時、この画像も必
ず表示される。画像Ｂ５はフリーである領域ＩＭ３内に
記憶される；再形成された画像ＲＰと表示された画像Ｄ
Ｐのポインタは領域ＩＭ３を示している。画像Ｂ５には
予め復号化された前方画像Ｐ１と後方画像Ｐ４が必要で
ある；前方画像ＦＰと後方画像ＢＰのポインタはそれぞ
れ領域ＩＭ２とＩＭ１を示している、等々。

【００６３】−ＭＰＥＧ復号器の動作− 図４は図３の動作の例を示すタイミングチャートであ
る。図４はリクエスト信号ＲＱとシステムの種々のエレ
メントの当該アクノレッジ信号ＡＣＫを示しており、上
から下に向かいプライオリティのレベルが減少してい
る。ハッチをした領域はメモリバスＭＢＵＳおよびパラ
メータバスＶＬＤＢＵＳの上での動作を示している。

【００６４】リクエストとアクノレッジ信号の一番目の
組ＲＱＶＩＤ，ＡＣＫＶＩＤは表示コントローラ１８の
ＦＩＦＯ２２に対応している。信号の二番目の組ＲＱＣ
Ｄ，ＡＣＫＣＤは圧縮データ入力バスＣＤｉｎのＦＩＦ
Ｏ２０に対応している。信号ＲＱＶＬＤ, ＡＣＫＶＬＤ
の組はＶＬＤ回路１０のＦＩＦＯ２１に対応している。

【００６５】信号ＲＱＦＩＬＴ（１），ＡＣＫＦＩＬＴ
（１）の組はハーフ画素フィルタ１４により発生する６
つのリクエストの１つに対応している。組ＲＱＳＵＭ，
ＡＣＫＳＵＭは再形成されるマクロブロックを与えるＦ
ＩＦＯ２６に対応している。図４には次の波形も示して
いる；ハーフ画素フィルタ１４がデータを与える状態に
あることを加算器１６に示す信号ＦＩＬＴＲＤＹの波
形；ＤＣＴ^-1回路１３がデータを与える状態にあること
を加算器１６に示す信号ＤＣＴＲＤＹの波形；ＦＩＦＯ
２６内で加算器１６により与えられる和の積み重ねをイ
ネーブルにする信号ＳＵＭＥＮの波形。ハーフ画素フィ
ルタ１４によりメモリコントローラ２４とシーケンサ２
８に与えられるマクロブロック同期信号ＭＢＳも示して
ある。

【００６６】図４はメモリバスＭＢＵＳが６４−ｂｉｔ
データバスを含み、更にＦＩＦＯの大きさがデータの２
つのパケットで、データの一方のパケットがマクロブロ
ックの部分に対応している。バスＭＢＵＳの上で書き込
まれるＦＩＦＯ（２０と２６）は内容が容量の１／２越
える時リクエストを発生し、バスの上で読み出しを行な
うＦＩＦＯ（フィルタ１４の２１、２２）は内容が容量
の１／２より低い時リクエストを発生する。

【００６７】時間ｔ₀ で、リクエストＲＱＶＩＤ, ＲＱ
ＣＤおよびＲＱＶＬＤが発生する；ＦＩＦＯ２２, ２０
および２１は事実上空である。リクエストＲＱＶＩＤの
プライオリティが一番高いので、時間ｔ₀ のすぐ後に信
号ＡＣＫＶＩＤによりアクノレッジされる。信号ＡＣＫ
ＶＩＤがアクティブの時、メモリコントローラ２４は
（表示される画像ポインタＤＰにより示される）メモリ
１５の適当な領域で表示される画素を読み出し、ＦＩＦ
Ｏ２２内にスタックする。ＦＩＦＯ２２の内容が容量の
半分を越えると、リクエストＲＱＶＩＤはデセーブルさ
れる。しかし、タスクは表示コントローラ１８により行
なわれる所定の大きさの全てのパケットが転送されない
限り継続する（信号ＡＣＫＶＩＤはアクティブのままで
ある）。（実際、以下で判るように、システムの有効性
を改善するため、転送のタスクは幾つかの非割り込み転
送サブタスクに分割されている）。

【００６８】メモリ１５にはマクロブロックの順序で記
憶される画像が含まれているが、これらの画像はライン
の順序で表示コントローラ１８に与えられる。このよう
に、メモリコントローラ２４の転送タスクもラインの順
序でデータを読み出すため適当にアドレスが計算され
る。

【００６９】時間ｔ₁ では、アクノレッジ信号ＡＣＫＶ
ＩＤをデセーブルにした直後、リクエストＲＱＣＤは信
号ＡＣＫＣＤを発生することによりアクノレッジされ
る。メモリコントローラ２４はＦＩＦＯ２４の圧縮デー
タをメモリ１５の領域ＣＤに転送する。ＦＩＦＯ２０の
内容が容量の半分より少なければ、リクエストＲＱＣＤ
はデセーブルにされるが、前述のように、データの転送
はデータのパケットの全てが転送されるまで継続され
る。圧縮データは到着した順序でメモリ１５内で書き込
まれる。

【００７０】時間ｔ₂ では、アクノレッジ信号ＡＣＫＣ
Ｄがデセーブルにされた直後、リクエストＲＱＶＬＤは
信号ＡＣＫＶＬＤの発生によりアクノレッジされる。次
に、メモリコントローラ２４はメモリ１５からの圧縮デ
ータを書き込まれた順序でＦＩＦＯ２１に転送する。Ｆ
ＩＦＯ２１の内容が容量の半分より多ければ、リクエス
トＲＱＶＬＤはデセーブルにされるが、転送はデータの
パケットの全てが転送されるまで継続する。

【００７１】次に、ＶＬＤ回路は非スタックと、ＦＩＦ
Ｏ２１に含まれたデータの処理を開始する。時間ｔ₃ で
は、ＶＬＤ回路はマクロブロックヘッダを復号化し、バ
スＶＬＤＢＵＳを通し復号化されたパラメータをこれを
必要とするエレメントに与える。特に、マクロブロック
のタイプはハーフ画素フィルタ１４に与えられ、量子化
スケールは逆量子化回路１２に与えられ、更にベクトル
はハーフ画素フィルタ１４とメモリコントローラ２４に
与えられる。

【００７２】時間ｔ₄ では、全てのパラメータが与えら
れ、ＶＬＤ回路は復号化される画像データをＲＬＤ回路
１１に与えることを開始する。マクロブロックのタイプ
とベクトルを一旦受けると、フィルタ１４は予測マクロ
ブロックを受ける状態になる。フィルタ１４は受けたマ
クロブロックのタイプに従ってＲＱＦＩＬＴリクエスト
を１つ発生する。フィルタ１４は３つのリクエストライ
ンＲＱＦＩＬＴ上に６つの異なるリクエストを発生する
ことができ、これらの異なるリクエストはマクロブロッ
クの６つの異なるタイプ（内部、予測、両方向；各マク
ロブロックは飛び越しまたは累加的である）に対応して
いる。この例では、リクエストＲＱＦＩＬＴ（１）は累
加的予測マクロブロックに対応している。

【００７３】プライオリティの高いリクエストはアクテ
ィブでないので、リクエストＲＱＦＩＬＴ（１）は信号
ＡＣＫＦＩＬＴ（１）を発生することによりアクノレッ
ジされる。同期信号ＭＢＳはフィルタのリクエストがア
クティブになるようにパルスされ、これによりシーケン
サ２８は前述の理由からマクロブロックカウンタを増加
し、更にメモリコントローラ２４はＶＬＤ回路を通して
受ける１以上のベクトルを有効にする。

【００７４】このように、時間ｔ₄ の直ぐ後に、アクノ
レッジ信号ＡＣＫＦＩＬＴ（１）が発生し、更に予測マ
クロブロックのフィルタ１４への転送が（前方画像ポイ
ンタＦＰにより示される）メモリ１５の適当な領域から
開始する。フィルタ１４には次の２つのＦＩＦＯが含ま
れている；一方のＦＩＦＯは（前方の画像の）前方のマ
クロブロックを受けるためのものである；他方のＦＩＦ
Ｏは（後方の画像の）後方のマクロブロックを受けるた
めのものである。この例では、メモリコントローラ２４
は予測マクロブロックに対応したリクエストを受け、フ
ィルタ１４の前方マクロブロックＦＩＦＯを選択するア
クノレッジ信号ＡＣＫＦＩＬＴ（１）を発生する。メモ
リコントローラ２４が受けるフィルタのリクエストに依
り、フィルタ１４内で前方マクロブロックＦＩＦＯ、後
方マクロブロックＦＩＦＯを個別に選択するため、また
は非アクティブ状態を必ず続けるメモリコントローラ２
４に示すため、メモリコントローラ２４は可能性のある
３つのアクノレッジの１つを発生する（内部マクロブロ
ック）。

【００７５】データがバスＭＢＵＳの６４ｂｉｔの上で
転送され、更にマクロブロックが１６×１６画素の画像
の一部分に対応するならば、４：２：０フォーマットの
マクロブロックの転送（図２Ｂ）が、簡単な場合、図４
の１から３の番号の３つの段階で行なわれる。輝度と色
の画素は８ビット上でコード化される。このように、バ
スＭＢＵＳ上で転送される１ワードは８つの画素に対応
している。各転送段階は２つの輝度ブロックＹ１とＹ
２、２つの輝度ブロックＹ３とＹ４、更に２つの色ブロ
ックＵとＶを連続して転送するため１６サイクルで行な
われる。フィルタ１４のＦＩＦＯの容量は４つの８×８
画素ブロックである。フィルタ１４は当該ＦＩＦＯの内
容が容量の半分より小さければ６つの可能性のあるリク
エストの１つを発生する。

【００７６】実際には、図４には記載していないが、フ
ィルタに与えられる予測マクロブロックには１７×１７
画素の輝度ブロック（Ｙ１−Ｙ４）と、９×１８画素の
色ブロックＵ、Ｖが含まれている。更に、転送されるブ
ロックの組（Ｙ１，Ｙ２；Ｙ３，Ｙ４；Ｕ，Ｖ）はバス
ＭＢＵＳの６４データビットで必ずしも“配列”されて
いないが、これには輝度ブロック（大きさが１３６ビッ
ト）が３段階の１７回の読み出しサイクルで必ず転送さ
れ、更に色ブロック（大きさが７６ビット）が２段階の
読み出しサイクルで必ず転送されることが含まれてい
る。実際には、輝度ブロックの画素の各ラインはバスＭ
ＢＵＳを通りアクセス可能な３つの６４ビットワードと
オーバラップしており、更に色ブロックの各ラインは２
つの６４ビットワードとオーバラップしている。フィル
タ１４はデータの蓄積から必ず輝度および色ブロックを
取り出す。

【００７７】簡単な例における一番目の転送段階１の始
めで、フィルタ１４の当該ＦＩＦＯは空である。段階１
の終わりで、ブロックＹ１とブロックＹ２は全て転送さ
れるが、フィルタ１４はＦＩＦＯを空にし始める；リク
エストＲＱＦＩＬＴ（１）はアクティブのままで、転送
段階２がすぐ開始する。段階２の間、ＦＩＦＯは半分の
状態に達する；リクエストＲＱＦＩＬＴ（１）はデセー
ブルであるが、転送段階はブロックＹ３とＹ４が完全に
転送されるまで継続する。

【００７８】フィルタ１４が一番目のブロックＹ１とＹ
２を一旦受けると、加算器１６にフィルタを通ったデー
タを与える状態となる。フィルタ１４は加算器１６にこ
の状態を示すため（図３のハンドシェイクＨＳ１の）ラ
インＦＩＬＴＲＤＹをアクティブにする。加算器１６は
ハンドシェイクＨＳ１の他の信号（図示していない）を
通し応答し、ＤＣＴ^-1回路がまだデータを与える状態に
ないのでデータを受ける状態にないが、これは信号ＦＩ
ＬＴＲＤＹがイネーブルの時、非アクティブ信号ＤＣＴ
ＲＤＹにより示される。

【００７９】時間ｔ₆ では、ＤＣＴ^-1回路は時間ｔ₄ か
らＲＬＤ回路１１の中に入れられたデータを与えること
を開始する。ハンドシェイクＨＳ２の信号ＤＣＴＲＤＹ
はイネーブルにされ、加算器１６はフィルタ１４と追加
が開始するＤＣＴ^-1回路に示される信号ＳＵＭＥＮをイ
ネーブルにする。追加の結果はＦＩＦＯ２６にスタック
される。

【００８０】時間ｔ₉ では、ＦＩＦＯ２６は半分満たさ
れ、リクエストＲＱＳＵＭを発生する。このリクエスト
のプライオリティは最低であるが、他のリクエストはア
クティブでないので、アクノレッジ信号ＡＣＫＳＵＭの
直後にこの信号によりアクノレッジされる。次にメモリ
１５の（再形成された画像ポインタＲＰにより示され
る）適当な領域への再構成マクロブロックのブロックＹ
１およびＹ２の転送段階１が開始する。リクエストＲＱ
ＳＵＭはこれらのブロックＹ１およびＹ２を転送する間
デセーブルにされるが、ブロックＹ１とＹ２が完全に転
送されるまでこの転送は継続する。

【００８１】時間ｔ₁₀では、ＦＩＦＯ２６は再び半分だ
け満たされ、再形成マクロブロックのブロックＹ３とＹ
４を転送するため段階２がスタートする、等々。

【００８２】前述の記載は図３のシステムにおいては実
行されるメインのタスクの簡単な連鎖に関している。実
際、あらゆるタスクはプライオリティのより高いタスク
によりランダムに割り込みが行なわれる。

【００８３】例えば、時間ｔ₅ では、時間ｔ₆ の前にリ
クエストＲＱＣＤはＦＩＦＯ２０内に含まれた圧縮デー
タをメモリ１５に転送するため再びイネーブルにされ
る。

【００８４】時間ｔ₇ では、フィルタにより処理される
予測マクロブロックから色ブロックＵとＶを受けるため
フィルタ１４がリクエストＲＱＦＩＬＴ（１）を発生す
る。このリクエストはアクノレッジ信号ＡＣＫＣＤがデ
セーブルの時のみ、すなわち圧縮データの全てのパケッ
トがＦＩＦＯ２０からメモリ１５に転送される時、アク
ノレッジ信号ＡＣＫＦＩＬＴ（１）によりアクノレッジ
される。ブロックＵとＶは次にフィルタ１４への転送が
開始するが、これは前述の三番目の段階に相当する。

【００８５】時間ｔ₈ では、リクエストＲＱＦＩＬＴ
（１）がまだアクティブの間、より高いプライオリティ
を持ったリクエストＲＱＶＬＤが発生する。しかし、マ
クロブロックの２つのブロック（この場合、ＵとＶ）の
転送は非割り込み基本タスクである。このように、信号
ＡＣＫＶＬＤをイネーブルにすることによるアクノレッ
ジ信号ＲＱＶＬＤの前に、このシステムはリクエストＡ
ＣＫＦＩＬＴ（１）がデセーブルにされるまで待機す
る。

【００８６】いつでもより高いプライオリティのタスク
により割り込みが行なわれるタスクが幾つかあるので、
タスクは周期的には連鎖状にはなっていない。種々の復
号化パラメータ（ベクトル、画像のタイプ、…）は予知
できない時間にこれらのパラメータを必要とする回路に
到達する。適当な時間にパラメータを検討する回路をイ
ネーブルにするため、各回路にはパラメータが到着する
様にスタックされるレジスタが含まれている；従ってパ
ラメータはパラメータが使用される様に同期信号により
累加的にアンスタックされ、有効にされる。これを行な
うため、同期信号ＭＢＳ，ＩＳＹＮＣ，およびＶＳＹＮ
Ｃが与えられている。

【００８７】信号ＭＢＳはマクロブロック同期信号であ
り、これは例えば予測マクロブロックを処理するのに必
要なパラメータを受ける時、フィルタ１４によりアクテ
ィブにされる。信号ＭＢＳはフィルタ１４に加えられる
１以上の予測マクロブロックを取り出すため適当な時に
ベクトルを有効にするようにメモリコントローラにより
与えられる。

【００８８】ＶＬＤ回路が画像の終わり（ＥＯＰ）を検
出した時、および表示垂直同期信号がイネーブルの時ア
クティブになる信号ＩＳＹＮＣは、メモリコントローラ
ＭＣＵ内で適当な時間に画像ポインタＩｍＰｔの組を有
効にする。信号ＩＳＹＮＣもメモリ１５内に記憶された
データのアドレスを計算するために使用されたメモリコ
ントローラの計算レジスタをリセットする。

【００８９】図３のシステムに使用されたメモリコント
ローラは以下に詳細を記載する特別な利点を有したプロ
セッサである。実際、従来のプロセッサはバスを通して
のみ通信を行なう；このプロセッサはバス以外の他の方
法でパラメータを受ける様に設計されていない。更に、
従来のプロセッサではリクエストは割り込みリクエスト
に対応しており、しかもアクノレッジはリクエストを発
生した装置（ＦＩＦＯ）の読み出しまたは書き込み動作
に対応している。

【００９０】従来のプロセッサを使用することは勿論可
能である。この場合画像ポインタＩｍＰｔとベクトルは
メモリバスＭＢＵＳに接続されているＦＩＦＯ内にスタ
ックされている。従って、信号ＭＢＳとＩＳＹＮＣはプ
ロセッサがパラメータを読み出し内部ワークレジスタに
記憶するためプライオリティの一番高い割り込みレジス
タに対応している。

【００９１】−メモリコントローラ− 図５は特別な利点を有するプロセッサに基づき、この発
明によるメモリコントローラの実施態様を示している。
このプロセッサについて記載する前に、従来のプロセッ
サの構造について以下に記載するが、これはこの発明に
よるプロセッサの利点をより強調するためであり、更に
その構造の理解をより良くするためである。

【００９２】従来のプロセッサには、より一般には演算
論理装置（ＡＬＵ）と呼ばれている処理ユニットがあ
る。ＡＬＵは最初システムバスを通しＲＯＭまたはＲＡ
Ｍに記憶された命令を受け、すなわち読み込み、次にこ
の命令を実行する。命令の実行により２つのメモリ位置
すなわちプロセッサのメモリとレジスタの間のシステム
バスの上で転送されるデータを一般に生ずる。

【００９３】従来のプロセッサでは、命令が取り出され
るアドレスは単一の命令ポインタの中に含まれている。
プロセッサが多数の同時のタスクを必ず実行する時、リ
クエストは各タスクに関連している。リクエストがプロ
セッサに到達する時、割り込まれた新しいタスクに関連
した新しいプログラムを実行する。あるタスクから他の
タスクへの切換えを可能にするため、いわゆる“コンテ
キストセーブ、リストア”手順が使用される。この手順
はプログラムの実行が割り込まれその後再開される時、
命令ポインタの内容をそれぞれセーブ、リストアするこ
とから成る。この手順は命令サイクルにおいて特に時間
を使い、タスクの実行速度を制限する。

【００９４】図５では対照的に、この発明によるメモリ
コントローラ２４には多数の命令ポインタＩＰ, ＩＰ
２, …，ＩＰｎが含まれており、それぞれはメモリバス
ＭＢＵＳの上でのデータ転送のタスクに対応している。
これらのポインタのそれぞれは、処理ユニット５０によ
り取り出される命令アドレスとして命令を与えるためイ
ネーブルラインＥＮ１−ＥＮｎによりイネーブルにされ
る。イネーブルラインＥＮはバスＲＱ／ＡＣＫのリクエ
ストラインＲＱを受けるプライオリティ復号器５２によ
り制御されている。リクエストラインＲＱのそれぞれに
はプライオリティレベルが割り当てられている。幾つか
のタスクに同じプライオリティレベルを割り当てること
も可能である。次に、復号器５２は例えばタスクに異な
るプライオリティレベルを内部的に割り当てることによ
り、更に１つまたはグループの命令が実行される毎にこ
れらのレベルを循環的にシフトされることにより、一度
に１つのポインタＩＰのみを必ずイネーブルにする。こ
れは同じプライオリティレベルを有するタスクが実際に
はシフトされる異なるレベルを有することから言える。

【００９５】ＦＩＦＯがリクエストを発生する時、メモ
リバスを通しデータを受けまたは与える状態にある。リ
クエストのアクノレッジはリクエストが現われるまで当
該ＦＩＦＯのデータを書き込みまたは読み出すことのみ
から成り、読み出しまたは書き込みサイクルはメモリバ
スＭＢＵＳを通しＦＩＦＯに特別なアドレスで行なわれ
る。より好都合なアクノレッジシステムを以下に記載す
る。

【００９６】更にメモリコントローラにより必ず実行さ
れるタスクは予め定められているので、これらのタスク
に対応したプログラムはメモリバスＭＢＵＳに独立な不
揮発性命令メモリ（ＲＯＭ）５４内に記憶される。イネ
ーブルされた命令ポインタＩＰｉの内容はＲＯＭ５４の
アドレスの入力に加えられる。ＡＬＵ５０はメモリバス
ＭＢＵＳに接続されこのバスの上でデータの転送を生ず
るが、ＲＯＭから命令を直接受けるため従来のＡＬＵと
比較して修正されている。従来のプロセッサの修正のよ
うに当業者により容易に達成することができる。

【００９７】従来のプロセッサユニットには命令レジス
タと、同じバスに接続されているワークレジスタとが含
まれている。命令が読み込まれると、命令レジスタ内に
書き込まれ、更にこの命令が実行される時、バスとワー
クレジスタの間に動作が発生する。

【００９８】この発明によれば、メモリバスＭＢＵＳに
命令レジスタを接続するかわり、この命令レジスタ（図
示していない）はＲＯＭ５４の出力に接続されている。
このような構成により、命令はＡＬＵ５０内に読み込ま
れた直後に実行される。実行される命令と同じ数の読み
出しサイクルが節約されるが、これは時間が大幅に節約
できることを示している。

【００９９】−メモリコントローラの動作− 電源が投入されると、レジスタである各命令ポインタＩ
Ｐｉ（ｉ＝１，２…ｎ）は内蔵プログラムのスタートア
ドレスに対応したスタートの値ＩＰｉ₀ で初期化され
る。これらのスタートアドレスは命令ポインタのレジス
タのプレチャージ入力に現われるハードワイヤデータに
対応している。各プログラムと関連のあるプライオリテ
ィレベルはプライオリティ復号器により決定されるが、
このプライオリティ復号器はプライオリティレベルとし
てプログラムに例えば関連命令ポインタのランクを割り
当てる。

【０１００】システムに電源が入るとラインＲＱ上にリ
クエストが現われる。プライオリティ復号器はプライオ
リティの一番高いリクエストに関連のある命令ポインタ
ＩＰをイネーブルにする。ＡＬＵ５０はイネーブルされ
た命令ポインタが示すアドレスにある命令を読み込み、
更にこの命令を実行する。命令が実行されると、増加回
路５６はＡＬＵにより実行される次の命令のアドレスを
与えるイネーブルされた命令ポインタを増加する。増加
回路５６はイネーブルされたポインタ上でのみ動作する
ので、他のポインタの内容は修正されない。増加回路５
６の表現（＋１）は記号である；実行される命令は例え
ば命令が異なる長さを有する時、またはジャンプすなわ
ちサブプログラムコール命令が実行される時、必ずしも
連続したアドレスに位置していない。このような場合、
イネーブルされた命令ポインタは従来のプロセッサで知
られているように、適当な値だけ増加または減少する。

【０１０１】以下では、命令ポインタＩＰのランク
（ｉ）は内蔵プログラム（またはタスク）とリクエスト
を表すのに使用する。

【０１０２】プログラムｉ−１より高いプライオリティ
を有するリクエストｉが現われると、復号器５２はプロ
グラムｉ−１の現在の分割できないグループの命令が実
行された直後ポインタＩＰｉ−１の代わりに命令ポイン
タＩＰｉをイネーブルにする。リクエストｉは関連のあ
るアクノレッジラインＡＣＫにより同時にアクノレッジ
される。新しくイネーブルされたポインタＩＰｉにより
示された命令はＡＬＵ５０内に読み込まれ、時間の遅れ
を生ずることなく実行される、すなわち新しい命令はプ
ログラムｉ−１の新しい命令が実行された瞬間に実行さ
れる。

【０１０３】プライオリティリクエストｉがデセーブル
されると、復号器５２は新しくプライオリティが最大の
タスクに対応した命令ポインタをイネーブルにするが、
このタスクはタスクｉすなわちタスクにより中断された
タスクとなる。内蔵プログラムは中断ポインタから、ま
たはまだスタートしていないタスクに対応したプログラ
ムならばその始めから直後に実行される。

【０１０４】このようなシステムでは、あるタスクから
他のタスクへの切換えは従来のシステムではコンテキス
トセービングとリクエストを行なうのに必要な時間を生
ずることなく行なわれる。

【０１０５】この画像処理システムでは、データ転送タ
スクに関連したプログラムはエンドレスループで実行さ
れるように設計されている。従って、このようなプログ
ラムの最後の命令はプログラムの最初に対するジャンプ
である。このジャンプは従来も増加回路５６により管理
されている。この発明によるループを制御する適当な方
法は後述する。

【０１０６】前述のように、現在のタスクよりプライオ
リティの高いリクエストが発生したにも拘らず、現在の
グループの命令を終えたい場合がある（全てのパケット
のデータの転送）。従来のプロセッサでは、特別な命令
により割り込みリクエストの役目がデセーブルまたはイ
ネーブルされる。しかし、この発明によるプロセッサで
は、従来の割り込みを使用していないので、このような
特別の命令は適合しない。

【０１０７】この問題を解決するため、この発明では各
命令ＩをプリフィックスＩ１とコマンドＩ２に分割して
いる。プリフィックスＩ１はプリフィックス復号器５８
に与えられ、従来の命令に相当するコマンドＩ２はＡＬ
Ｕ５０に与えられる。プリフィックスＩ１は関連した命
令が実行された時現在のプログラムが中断されるか否か
を示している。

【０１０８】プリフィックス復号器５８はプライオリテ
ィ復号器５２に信号ＮＥＸＴＥＮを与えるが、この信号
はプリフィックスが特別な値にあれば、更に現在のプロ
グラムよりプライオリティの高いリクエストが発生して
も、新しい命令ポインタのイネーブルを禁止する。

【０１０９】−メモリコントローラの最適化− 命令のプリフィックスＩ１は適当な数のビットにより、
現在のプログラムが現在の命令の後に中断されるか否か
を示すだけでなく、現在の命令が所定の時間実行される
ことを示すものである。プリフィックスＩ１は更に現在
の命令がプログラムの最後の命令であるか否かを示す
（この利用は後述する）。

【０１１０】プリフィックス復号器５８はプリフィック
スＩ１により定まる数のサイクルで初期化される命令サ
イクルのダウンカウンタから成る。この数はプリフィッ
クス復号器に記憶される幾つかの一定数から選択された
数、すなわちＡＬＵ５０により与えられる数Ｎである。
このようなループ命令が実行されると、プリフィックス
復号器５８は所要の数の命令サイクルの間、増加回路５
６を禁止する。その結果読み込まれた命令は所要の時間
実行される。

【０１１１】この方法は実行される各ループに対しジャ
ンプ命令を与えているが、これは１つの命令が連続的に
数回実行されるならば、時間を大幅に節約する。このよ
うなループ命令はデータがパケットにより転送される時
特に有益であり、これはこのシステムの場合である。

【０１１２】現在実行されている命令が最後のものであ
ることをプリフィックスＩが示しておれば、命令が実行
されると復号器５８は信号ＩＮＩＴを命令ポインタＩＰ
の組に与えるが、これによりプログラムのスタートアド
レスでイネーブルされたポインタの初期化が行なわれ
る。

【０１１３】このようなシステムでは、いくつかの場
合、プロセッサの命令の組はあらゆるジャンプ命令を含
まない組に限定されるが、これによりプロセッサ、より
詳細には増加回路が大幅に簡単になる。

【０１１４】この処理システムでは、データの処理は特
別な回路により行なわれる。メモリコントローラのみが
メモリバスＭＢＵＳを通しデータを転送し、画像メモリ
１５内で適当なデータアドレスを計算する。

【０１１５】各ＦＩＦＯはその内容をメモリバスＭＢＵ
Ｓの上に与えまたはこのＦＩＦＯがアクノレッジ信号Ａ
ＣＫを受ける時メモリバスＭＢＵＳの上にあるデータを
受ける。信号ＡＣＫは命令Ｉのそれぞれから追加のフィ
ールドＩ３を受けるアクノレッジ回路５９により与えら
れる。この構成により、ＦＩＦＯ、およびメモリバスＭ
ＢＵＳに接続された読み出し書き込み専用装置はメモリ
バスにいかなるアドレスを発生することなく、命令（よ
り詳細にはフィールドＩ３）により直接選択される。こ
れにより書き込み専用装置に直接書き込まれる画像メモ
リ内に読み出されるデータが発生し、更に書き込みサイ
クルが続く読み出しサイクルを実施することなく画像メ
モリに直接書き込まれる読み出し専用装置に読み出され
るデータが発生する。アクノレッジ回路５９は必要があ
れば復号器および／またはアクノレッジのフォーマット
を適当に定めるための回路である（例えば、ＦＩＦＯメ
モリで読み出される前にバスにデータを表す画像メモリ
の時間を与えるため、アクノレッジ信号を遅延する必要
がある）。

【０１１６】前述のように、書き込み専用ＦＩＦＯは内
容が最小の内容より低ければ、例えばＦＩＦＯの大きさ
の半分に等しければリクエストを発生する。書き込み専
用ＦＩＦＯと関連のあるタスクは画像メモリからＦＩＦ
Ｏにデータのパケットを転送することから成り、このデ
ータのパケットの大きさは例えばＦＩＦＯの大きさの半
分に等しく固定されている。

【０１１７】前述のように、転送動作は画像メモリ読み
出し命令のループ化された実行から成り、そのループの
数は読み出し命令のプリフィックスＩ１により定められ
る。読み出し命令のそれぞれの実行において、画像メモ
リはメモリバス上でＦＩＦＯに直接転送されるデータを
与える。

【０１１８】読み出し専用ＦＩＦＯは内蔵のデータの数
が内容の最大を越える時、例えばＦＩＦＯの大きさの半
分に等しい時リクエストを発生する。ＦＩＦＯに関連の
あるタスクはパケットのデータによりＦＩＦＯの内容を
画像メモリに転送することから成る。各パケットには例
えばＦＩＦＯの大きさの半分に等しい固定数のデータが
入っている。

【０１１９】このように転送動作は画像メモリの書き込
み動作をループ化して実行することから成り、ループの
数は書き込み命令にプリフィックスＩ１により定められ
る。ＦＩＦＯのアクノレッジ信号がアクティブになる
と、ＦＩＦＯは書き込み命令の実行速度でデータをバス
の上に与える。このように、ＦＩＦＯにより、バスの上
に与えられる各データは画像メモリの中に直接書き込ま
れる。

【０１２０】画像メモリ内でデータのパケットが転送さ
れる位置から、例えば画像メモリ内に記憶されたデータ
ポインタを更新することが可能である。ＡＬＵには転送
（読み出しまたは書き込み）動作が行なわれるアドレス
を含むアドレスレジスタＡＲがある。データのパケット
の転送プログラムの最初にはこのアドレスレジスタＡＲ
内でデータポインタの内容を書き込む命令が含まれてい
る。プログラムのこの後の命令は例えば各読み出し書き
込み命令においてアドレスレジスタの内容を適当に修正
する命令である。この適当な修正は増加（これは画像メ
モリ内の連続したアドレスでデータを読み出しまたは書
き込む量）またはより複雑な計算（例えば一連のマクロ
ブロックから画像ラインを取り出す循環的な計算）から
成る。

【０１２１】しかし、転送命令のそれぞれの実行におい
てアドレスレジスタＡＲを修正する命令を実行すること
には同じループ内で転送命令として実行される命令が転
送命令の前または後に挿入されることが必要である。こ
の方法は現在の命令のみがループされることを示すプリ
フィックスＩ１を使用することにより生ずる利点と両立
しない。

【０１２２】この欠点を避け更にシステムの速度を上げ
るため、ＡＬＵにはハードワイヤによりアドレス計算の
所定の数の所定の機能を行なうアドレス計算ユニット５
０−１が含まれている。計算ユニットの計算機能のそれ
ぞれは命令Ｉの追加フィールドＩ４により選択される
（フィールドＩ４もアクノレッジフィールドＩ３に対応
している）。このように、実行される各命令に対し、特
定なアドレス計算機能が選択される。各ハードワイヤ機
能は命令サイクルと同期してレジスタの状態を修正する
ように設計されている。

【０１２３】この構成により単一の読み出しまたは書き
込み命令のループ実行が行なわれるが、読み出しまたは
書き込み動作はレジスタＡＲ内に含まれるアドレスで発
生するが、このレジスタは命令に関連のあるハードワイ
ヤ機能により各ループにおいて自動的に適当に更新され
る。

【０１２４】前述のように、移動補償ベクトルと画像ポ
インタをメモリバスＭＢＵＳに接続されたＦＩＦＯに記
憶するかわり、これらのパラメータは計算ユニット５０
−１のレジスタ５０−２にスタックされる。画像同期パ
ルスＩＳＹＮＣのそれぞれにおいて、レジスタ５０−２
の内容は計算ユニット５０−１が新しい組の画像ポイン
タを計算するようにシフトされ、更にアドレスレジスタ
ＡＲは初期化される。マクロブロック同期パルスＭＢＳ
のそれぞれにおいて、レジスタの内容は計算ユニット５
０−１が新しい組のベクトルを検討するようにシフトさ
れる。

【０１２５】以下では、ＦＩＦＯから画像メモリへのｎ
番目のデータのパケットの転送プログラムを検討する。
この転送プログラムは対象とするＦＩＦＯが与えるリク
エストにより初期化されるタスクに対応している。番号
ｎはパケットのｎ＋１番目のデータを受けた時、対象と
するＦＩＦＯがリクエストをデセーブルするように選択
されている。

【０１２６】このようなプログラムは基本的には次の連
続した命令から成っている： −現在のタスクの最後の実行の間使用される最後のアド
レスをレジスタＡＲ内で読み込むための命令（このアド
レスは例えばタスクに割り当てられた位置で画像メモリ
に記憶されている）。この命令のプリフィックスＩ１は
命令が実行された後（プライオリティのより高いタスク
により）中断されていないことを示している。フィール
ドＩ３とＩ４にはアクティブでない値が含まれている。 −命令がｎ回実行されタスクが中断されないことをプリ
フィックスＩ１が示している転送命令。フィールドＩ３
により使用されるＦＩＦＯが選択され、更にフィールド
Ｉ４により使用されるハードワイヤアドレス計算機能が
選択される。 −レジスタＡＲの内容をセーブするための命令で、その
プリフックスＩ１はプログラムの実行が一番目の命令か
ら再開し、更にタスクが中断されることを示している。
フィールドＩ３とＩ４はアクティブでない値を含んでい
る。

【０１２７】このようなタスクはプログラムの最後の命
令で（これはタスクを中断させる命令である）、すなわ
ちデータの全てのパケットが転送された時プライオリテ
ィの高いタスクに制御を移す。パケット内のデータの数
ｎが大きければ、頻繁にプライオリティのより高いタス
クに制御を移す必要がある。

【０１２８】これを行なうため、一番目のアプローチは
ｎ番目のデータのパケットをデータがｎ₁ …ｎ_i …ｎ_p
のｐ個のサブパケットに分割し、更にデータがｎ₁ …ｎ
_i …ｎ_p のｐ個の連続したサブプログラムを与えること
である。これは３つのサブブロックにマクロブロックを
転送する場合にあたる。各サブプログラムには転送命令
がｎ_i 回実行される点を除いて、およびプログラムが一
番目の命令から再開されることを最後のサブプログラム
のセーブＡＲ命令のみが示している点を除いて、前述の
３つの命令が含まれている。これにより、各サブプログ
ラムの終わりで、すなわち（ｎ番目のデータの代わり）
ｎ_i 番目のデータの転送に多くても等しい比較的短い待
時間の後にプライオリティのより高いタスクに制御が移
る。これにより、更にサブプログラムのそれぞれで、異
なるアドレス計算機能を選択することができ、更にそれ
故複雑な計算機能を他のタスクにも使用することができ
る簡単なサブ機能に分割することができる。

【０１２９】しかし、このアプローチにはｎ_i 番目のデ
ータの２つの転送の間で、セーブ命令およびレジスタＡ
Ｒの更新命令を実行することが必要であり、これにより
処理の速度が遅くなる。

【０１３０】この欠点を避ける二番目のアプローチはハ
ードワイヤ計算機能と同じ数のアドレスレジスタＡＲを
ＡＬＵ内に与えることから成る。このように、計算機能
のそれぞれは自身のアドレスレジスタの上で動作を行
い、更に（関連したタスクが中断されているので）機能
が中断されれば、機能が再度アクティブにされると関連
アドレスレジスタはアドレスを維持する。従って、これ
らのアドレスレジスタを更新またはセーブする必要があ
る。その結果、転送プログラムはアドレスレジスタの可
能な一番目の更新命令、可能な最後のセーブ命令、およ
びこれらの間の一連の転送命令のみから成るが、これら
のそれぞれはループ内で実行され、各転送命令のプリフ
ィックスＩ１はループの数を示している。

【０１３１】プログラムはループ化された命令を実行す
る間中断されない。これを行なうため、ループ化された
命令のフィールドＩ１はアクティブビットによりプログ
ラムが中断されないことを示している。このアクティブ
ビットは（現在のプログラムが中断されるのを示すのに
役立つ）信号ＮＥＸＴＥＮをアクティブにしないプリフ
ィックス復号器により示される。

【０１３２】−画像メモリとしてのダイナミックメモリ
の使用− 共通に使用される画像メモリはダイナミックメモリ（Ｄ
ＲＡＭ）である。ＤＲＡＭの利点は大きさが小さく、低
廉で、しかも記憶容量が大きいことである。しかし、Ｄ
ＲＡＭは２つのステップでアクセスされる。実際、ＤＲ
ＡＭは幾つかのペ−ジに分割される。ＤＲＡＭ内で読み
出しまたは書き込みを行なう前、ページは特別なアドレ
スサイクルにより選択される必要がある；従ってワード
はこのページ内で通常の読み出しまたは書き込みサイク
ルにより選択される。ページが選択されると、このペー
ジのワードは通常の読み出しまたは書き込みサイクルに
より全てアクセスされることは勿論である。

【０１３３】ＤＲＡＭの使用を最適にするため、マクロ
ブロックの輝度ブロックは一番目のページに記憶され、
色ブロックは他のページに記憶される。色ブロックはＤ
ＲＡＭのページにブロックの全数を記憶するように輝度
ブロックから分離される。処理ユニットの適当な機能は
マクロブロックを転送する間この分離されグループに分
けられたブロックを管理している。

【０１３４】予測マクロブロックＭＰｐはランダムな移
動補償ベクトルにより決定されるので、ＤＲＡＭの幾つ
かのページはオーバラップされる。この場合、選択され
た計算機能により数Ｎがプリフィックス復号器に与えら
れるが、この数Ｎはベクトルから計算される。数Ｎは例
えば予測器の部分的に含まれる上側のページの中にある
予測器の列の画素の高さを示している。予測器を読み出
すことは全ての画素の列に対し、上側のページに含まれ
る列の一番目の部分の画素を読み出すため読み出し命令
を最初Ｎ回、次に下側のページの列の残りの部分を読み
出すためＨ−Ｎ回実行することから成るが（Ｈは列の画
素のトータルの高さ）、ページの変更は２つの読み出し
ループの間で行なわれる。

【０１３５】この構成により、予測器は適当な順序で読
み出されるが、これにより予測器の画素を再び読み出す
ため複雑なアドレス計算機能を与える必要性と、および
再び読み出される前に予測器の画素を一時的に読み出す
ためバッファに与える必要性を避けることができる。前
述の第ＥＰ−Ａ−０５０３９５６号の特許申請におい
て、ページに含まれる部分的な予測器の画素の全てはよ
り複雑性が増すのを犠牲にしてページの変化の数を最小
にするため、他のページに含まれる部分的な予測器の画
素を読み出す前に読み出される。

【０１３６】この発明によれば、システムは十分高速で
あるので多くのページを変化することが可能である。更
に、このページの変化の数は６４データビットのメモリ
バスの場合１００回当たり約４クロックサイクルである
ことを表している。

【０１３７】−マイクロプロセッサを内蔵したＭＰＥＧ
復号器− 図６はこの発明による、より詳細には幾つかのヘッダに
より与えられるプライベートデータを使用するようにさ
れたＭＰＥＧ復号器の実施態様を示している。

【０１３８】ＭＰＥＧ復号器は殆どの場合マイクロプロ
セッサを含むテレビジョン装置またはマイクロコンピュ
ータのような装置に使用されている。

【０１３９】図６は同じ参照番号で示した図３と同じエ
レメントを示している。このシステムと図３のシステム
の違いはマイクロプロセッサ６０により制御されるプロ
セッサバスＰＢＵＳがあることである。マイクロプロセ
ッサ６０はＶＬＤ回路１０のタスクの幾つかを実行する
ように設計されている、すなわち構成のパラメータを表
示コントローラ１８に与え、量子化テーブルＱＴａｂを
逆量子化回路１２に与え、画像ポインタＩｍＰｔをメモ
リコントローラ２４に与え、更にＶＬＤ回路が必要とす
る復号化パラメータ（“命令”）（画像のタイプと移動
補償ベクトルに関する復号化の情報）を与えるように設
計されている。

【０１４０】更にこのシステムには２つの追加されたＦ
ＩＦＯ、すなわち一方はＦＩＦＯ６２でバスＰＢＵＳか
らメモリ１５内にデータを書き込むためのもので、他方
はＦＩＦＯ６４でメモリ１５からバスＰＢＵＳの上でデ
ータを書き込むためのものが含まれている。ＦＩＦＯ６
４の内容は更に同期信号ＩＳＹＮＣを受け割り込みリク
エストＩＲＱをマイクロプロセッサ６０に与えるヘッダ
復号器６６により使用されている。

【０１４１】ＦＩＦＯ６４は圧縮データをメモリ１５か
ら受ける。ヘッダ復号器６６はシーケンスおよび画像ヘ
ッダを検出し、更にこれらのヘッダの１つが検出された
時マイクロプロセッサ６０に割り込みを行なうようにさ
れている。マイクロプロセッサ６０の役目はＦＩＦＯ６
４内でヘッダを読み出すこと、これらのヘッダのパラメ
ータを取り出すこと、量子化テ−ブルを回路１２に、構
成のパラメータを表示コントローラ１８に、ＶＬＤ回路
のための命令をシーケンサ２８に与えることであり、更
に前述の４つの画像ポインタ（ＲＰ，ＦＰ，ＢＰ，Ｄ
Ｐ）を計算しメモリコントローラ２４に与えることであ
る。

【０１４２】更にマイクロプロセッサ６０はヘッダから
オンスクリーン表示データとプライベートデータを取り
出す。オンスクリーン表示データはＦＩＦＯ６２に与え
られ、メモリ１５の領域ＯＳＤの中にバスＭＢＵＳを通
り伝えられる。プライベートデータはマイクロプロセッ
サ６０に内蔵されたメモリ（図示してない）に記憶さ
れ、外部エレメントにより伸長システムに使用される。

【０１４３】この構成により、ＶＬＤ回路により行なわ
れるタスクは少なくなり、これにより速度が増加し複雑
でなくなる。ヘッダを検出しているのでＶＬＤ回路はま
だシーケンスと画像ヘッダを検出しているのは勿論であ
るが、処理はしていない。

【０１４４】ＦＩＦＯ６２からメモリ１５への転送およ
びメモリ１５からＦＩＦＯ６４への転送はメモリコント
ローラ２４により行なわれる追加されたタスクである
が、これらのタスクは他のＦＩＦＯとの関連で記憶され
たリクエスト／アクノレッジシステムにより実施されて
いる。ＦＩＦＯ６２に関連したタスクは例えばＦＩＦＯ
２０と２２のプライオリティの間のプライオリティを有
しており、更にＦＩＦＯ６４に関連したタスクは例えば
ＦＩＦＯ２０と２１のプライオリティの間のプライオリ
ティを有している。

【０１４５】図６のシーケンサ２８は図３のシーケンサ
に関して追加された役目を果たしている。この役目はＶ
ＬＤ回路の命令をレジスタ内にスタックすることであ
り、信号ＩＳＹＮＣと同期してＶＬＤ回路に与えること
にある。

【０１４６】マイクロプロセッサ６０は復号器自身によ
り実施することが複雑であるが、マイクロプロセッサの
可能性を大幅に減少することのない幾つかのＭＰＥＧ復
号器のタスクを取り扱っている。実際、例えばＩＮＴＥ
Ｌ４８６型のプロセッサに対しこれらのタスクはほぼ１
％のマイクロプロセッサを減少させることに対応し、プ
ライオリティの一番低い割り込みル−チンにより処理さ
れる。

【０１４７】−高精細画像の処理− この発明による伸長システム、すなわちＭＰＥＧ復号器
は標準精細テレビジョン画像（例えば、７２０×４８０
画素の画像）を処理することができる。高精細画像を処
理するため、計算用のパワーが増加する。例えば、１４
４０×９６０画素の高精細画像を処理するため、少なく
とも４つのＭＰＥＧ復号器を並列で動作させる必要があ
る。

【０１４８】図７は４つのスライスＳＬ１−ＳＬ４に分
割された高精細画像を示しており、それぞれのスライス
はＭＰＥＧ復号器により処理される。

【０１４９】図８は高精細画像の４つのスライスを処理
するため接続された４つのＭＰＥＧ復号器を示してい
る。各ＭＰＥＧ復号器の入力は圧縮データバスＣＤｉｎ
に接続されており、各復号器はそれぞれの画像メモリに
より動作する。各復号器の表示コントローラは関連のあ
るスライスに対応した表示同期信号を受け、更にこれら
の表示コントローラにより与えられるデータは多重化さ
れている。このように、１つの復号器の表示コントロー
ラは関連のあるスライスが表示される時間毎に水平同期
パルスＨＳＹＮＣを受け、更にある画像から他の画像へ
の移転を示す垂直同期パルスＶＳＹＮＣを受ける。

【０１５０】しかし、多数の復号器を並列に簡単に配列
することは十分でない。実際、図７に関連しスライスＳ
Ｌ３の上側の部分のマクロブロックＭＢ１を再形成する
ため、スライスＳＬ２の下側の部分にある予測マクロブ
ロックＭＢｐ１を使用することが必要である。同様にス
ライスＳＬ３の下側の部分にマクロブロックＭＢ２を再
形成するため、スライスＳＬ４の上側の部分にある予測
マクロブロックＭＢｐ２を使用することが必要である。
言い換えれば、スライスＳＬ３を含んだ復号器はスライ
スＳＬ２とＳＬ４を含んだ復号器のメモリをアクセスす
ることができる。

【０１５１】この発明は標準精細画像を復号するため使
用されるＭＰＥＧ復号器の簡単な変形を提示している。
この変形によりあらゆる精細の画像を処理するために多
数のＭＰＥＧの復号器を並列に有することができる。

【０１５２】これを達成するため、この発明では各メモ
リが関連のあるスライスと隣接スライスの境界領域に対
応したマージンとを含むようにするため復号器に関連の
あるメモリの大きさが大きくなる。境界領域の高さは移
動補償ベクトルの垂直の最大の大きさによって決定され
る。以下ではこの大きさは１／２画素スライスの高さに
対応しているものと仮定する。このようにすると、スラ
イスに関連のあるメモリは関連のあるスライス、すなわ
ち隣接上側スライスの下側半分と隣接下側スライスの上
側半分を含むのに適した大きさを有する。最後の復号器
のメモリの大きさは関連スライスと１／２スライスを含
むようにされている。

【０１５３】この構成により、マクロブロックのスライ
スを再形成するため使用される全ての予測マクロブロッ
クはこのスライスを内蔵する復号器のメモリコントロー
ラによりアクセスされる。

【０１５４】更に、各復号器の間には交換システムがあ
るが、これにより復号器はスライスのデータをメモリに
与えることと、同じデータを隣接復号器のメモリに与え
ることが行なわれる。

【０１５５】図９は並列に接続されたこの発明による２
つの復号器の内部構造を部分的に示している。各復号器
には再形成されたマクロブロックを復号器のメモリに与
えるための加算器１６とＦＩＦＯ２６が示されている。
加算器１６はＦＩＦＯ２６を通し復号器のメモリにデー
タを与えており、同時に隣接復号器に接続された交換バ
スＸＢＵＳの上で同じデータを与えている。各復号器に
は更に復号器のメモリバスＭＢＵＳに接続され、２つの
隣接復号器の交換バスからデータをそれぞれ受ける２つ
のＦＩＦＯ９０と９２が含まれている。復号器の他のＦ
ＩＦＯと同じく、ＦＩＦＯ９０と９２のデータは復号器
のメモリコントローラにより行なわれるリクエスト／ア
クノレッジシステムを通して復号器のメモリに転送され
る。ＦＩＦＯ９０に関連のあるタスクはＦＩＦＯ９０か
ら上側の境界スライスのメモリ領域１／２ＳＬにデータ
を転送することであり、更にＦＩＦＯ９２に関連のある
タスクはＦＩＦＯ９２から下側の境界スライスのメモリ
領域１／２ＳＬにデータを転送することである。

【０１５６】スライスＳＬのデータの全ては交換バスＸ
ＢＵＳの上に与えられているので、ＦＩＦＯ９０と９２
の前にはそれぞれバリア回路９４と９６があり当該ハー
フスライスのデータにフィルタが加えられている。これ
を行なうため、バリア回路９４にはデータカウンタがあ
り、カウントされたデータの数が１／２スライスのデー
タの数に達すると直ぐＦＩＦＯ９０のデータを転送す
る。バリア回路９６にはデータカウンタがあるが、これ
はカウントされたデータの数が１／２スライスのデータ
数に達する時までＦＩＦＯ９２にデータを転送する。バ
リア回路９４と９６のカウンタは例えば垂直同期信号Ｖ
ＳＹＮＣにより２つのスライスの表示の間で初期化され
る。

【０１５７】この発明による高精細画像処理システムに
は４つの個々のＭＰＥＧ復号器に対し７５％増加した大
きさのメモリが必要である。しかし、増加したメモリの
価格はシステムを簡単にすることにより補われる。

【０１５８】以上この発明の１つの特別な実施態様につ
いて記載したが、種々の変更、改造および改善が当業者
には容易に考えつくであろう。このような変更、改造お
よび改善はこの開示の一部であり、この発明の内容およ
び範囲内のものである。従って前述の記載は一例によっ
ているが、これにより制限されるものではない。

【図面の簡単な説明】

【図１】ＭＰＥＧ伸長システムの主なエレメント。

【図２Ａ】マクロブロックの復号化ステップ。

【図２Ｂ】マクロブロック構造の例。

【図３】この発明による伸長システムのアーキテクチ
ャ、すなわちＭＰＥＧ復号器の実施態様。

【図４】図３の伸長システムの動作を示すタイミングチ
ャート。

【図５】この発明によるメモリコントローラの好都合な
実施態様。

【図６】この発明による伸長システムの他の実施態様。

【図７】多数の並列伸長システムから成りスライスによ
り処理される高精細テレビジョン画像。

【図８】高精細画像を処理するため並列に接続された多
数の伸長システム。

【図９】簡単な並列接続をしたこの発明による復号器の
内部構造の実施態様。

【符号の説明】

１０可変長復号器（ＶＬＤ）１１ランレベル復号器（ＲＬＤ）１２逆量子化回路（Ｑ^-1）１３逆離散コサイン変換回路（ＤＣＴ^-1）１４ハーフ画素フィルタ１５メモリ１６加算器１８表示コントローラ２０、２１、２２バッファメモリ（ＦＩＦＯ）２４メモリコントローラ２６ＦＩＦＯ２８シーケンス５０処理ユニット５０−１アドレス計算ユニット５０−２レジスタ５２プライオリティ復号器５４不揮発性命令メモリ（ＲＯＭ）５６増加回路５８プリフィックス復号器５９アクノレッジ回路６０マイクロプロセッサ６２、６４、９０、９２ＦＩＦＯ６６ヘッダ復号器９４、９６バリア回路

Claims

【特許請求の範囲】

【請求項１】画像メモリ（ＭＥＭ）に復号化された画
像データを与える復号化装置（ＤＥＣ）を有し画像に基
づき圧縮データを処理するシステムで、前記の装置には
現在復号化された画像の現在のブロック（ＭＢ）を復号
化するため、予め復号化された画像の予測ブロック（Ｍ
Ｂｐ）が必要であり、更に前記の復号化装置は多数の画
像の当該ブロックの特定スライス（ＳＬ）と、前記特定
スライスのブロックを復号化するのに役立つ予測ブロッ
クを含む少なくとも１つのマージン（１／２ＳＬ）とを
それぞれ記憶する画像メモリ（ＭＥＭ）を内蔵している
多数の復号器（ＤＥＣ）から成っている。
【請求項２】それぞれの対象とする復号器（ＤＥＣ）
が画像メモリ（ＭＥＭ）内に１つのマージンとして少な
くとも１つの他の特定スライスの境界領域を記憶するた
めと、少なくとも１つの二番目の復号器に１つのマージ
ンとして対象とする復号器と関連を有する特定スライス
の境界領域を与えるための装置（ＸＢＵＳ，９０、９
２）を有する請求項１に記載のシステム。
【請求項３】それぞれの対象とする復号器（ＤＥＣ）
が次のものを有する請求項１に記載のシステム： −特定スライスから画像ブロックを受ける一番目のバッ
ファメモリ（２６）； −他の特定スライスの隣接領域から画像ブロックを受け
る少なくとも１つの二番目のバッファメモリ（９０、９
２）； −対象とする復号器の一番目のバッファメモリ（２６）
と、他の復号器の二番目のバッファメモリ（９０、９
２）に、特定スライスのブロックを与える最後の処理回
路（１６）； −一番目のバッファメモリ内でブロックを読み出し、特
定スライスに対応したアドレスで画像メモリ内にブロッ
クを書き込み、二番目のバッファメモリ内でブロックを
読み出し、更にマージンに対応したアドレスでブロック
を書き込むためのメモリコントローラ（２４）。
【請求項４】所要のマージンに対応したデータのみ二
番目のバッファメモリに書き込むため、それぞれの二番
目のバッファメモリ（９０、９２）の前にバリア回路
（９４、９６）が置かれている請求項３に記載のシステ
ム。
【請求項５】処理される画像が同じ高さの４つの水平
スライスに分割されている高精細テレビジョン画像であ
る請求項１に記載のシステム。