JPH07182157A - ディジタル信号処理プロセッサ - Google Patents
ディジタル信号処理プロセッサInfo
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- JPH07182157A JPH07182157A JP6258083A JP25808394A JPH07182157A JP H07182157 A JPH07182157 A JP H07182157A JP 6258083 A JP6258083 A JP 6258083A JP 25808394 A JP25808394 A JP 25808394A JP H07182157 A JPH07182157 A JP H07182157A
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Abstract
(57)【要約】
【目的】 柔軟性に富み、簡易な装置構成で、他のモジ
ュールに対してデータ転送を高速におこなえるディジタ
ル信号処理プロセッサを得る。 【構成】 入力データ信号を伝送する複数本のデータ入
力バスと、上記複数のデータ入力バスからそれぞれの入
力データ信号を入力し、この入力データ信号を記憶する
内部データメモリと、この内部データメモリから出力さ
れた入力データ信号を入力し、演算処理を行う演算部
と、上記演算部と上記データメモリとの動作を制御する
アドレス生成部とからなるディジタル信号処理プロセッ
サ。上記複数のデータ入力バスからデータを読み込む、
外部に設けられた外部データメモリと、この外部データ
メモリに対してデータを書き込む外部データメモリ接続
部と、上記外部データメモリ接続部の読み出し／書き込
みポートと上記外部データメモリとを接続する直接メモ
リ転送バスと、この直接メモリ転送バスを介し、上記外
部データメモリ接続部と上記内部データメモリとの間で
ブロック単位でデータの入出力の制御を行う直接メモリ
転送制御部とを備えた。
ュールに対してデータ転送を高速におこなえるディジタ
ル信号処理プロセッサを得る。 【構成】 入力データ信号を伝送する複数本のデータ入
力バスと、上記複数のデータ入力バスからそれぞれの入
力データ信号を入力し、この入力データ信号を記憶する
内部データメモリと、この内部データメモリから出力さ
れた入力データ信号を入力し、演算処理を行う演算部
と、上記演算部と上記データメモリとの動作を制御する
アドレス生成部とからなるディジタル信号処理プロセッ
サ。上記複数のデータ入力バスからデータを読み込む、
外部に設けられた外部データメモリと、この外部データ
メモリに対してデータを書き込む外部データメモリ接続
部と、上記外部データメモリ接続部の読み出し／書き込
みポートと上記外部データメモリとを接続する直接メモ
リ転送バスと、この直接メモリ転送バスを介し、上記外
部データメモリ接続部と上記内部データメモリとの間で
ブロック単位でデータの入出力の制御を行う直接メモリ
転送制御部とを備えた。
Description
【０００１】
【産業上の利用分野】この発明は、主に信号系列を対象
とした演算処理を実行するディジタル信号処理プロセッ
サに関するものである。
とした演算処理を実行するディジタル信号処理プロセッ
サに関するものである。
【０００２】
【従来の技術】図７は、例えば昭和６１年度電子通信学
会通信部門全国大会シンポジウム予稿（Ｎｏ．Ｓ１０−
１）に示された従来のディジタル信号処理プロセッサで
あるＤＳＳＰ１（Ｄｉｇｉｔａｌ Ｓｐｅｅｃｈ Ｓｉ
ｇｎａｌ Ｐｒｏｃｅｓｓｏｒ１）の構成を示すブロッ
ク図であり、図において、１は命令アドレスを制御する
スタックを内蔵したプログラム・カウンタＰＣ、２はマ
イクロ命令を記憶した命令マスクＲＯＭ、３はこの命令
マスクＲＯＭ２ないし外部から入力されるマイクロ命令
をマシンサイクル毎に１語入力するインストラクション
・レジスタＩＲ０、４はこのインストラクション・レジ
スタＩＲ０ ３へ入力されたマイクロ命令中のデコード
が必要なビットフィールドのみを入力するインストラク
ションレジスタＩＲ１、５はこのインストラクションレ
ジスタＩＲ１ ４へ入力されたマイクロ命令をデコード
するインストラクションデコーダ、６はマイクロ命令を
各機能部へ分配するプログラムバスＰ−Ｂｕｓ、７はこ
のプログラムバスＰ−Ｂｕｓ６から出力されるマイクロ
命令中の即値（１８ビット幅）を入力し、データバスＤ
−Ｂｕｓ８へ出力するレジスタＢＩ、８は演算に伴うデ
ータの内部転送に用いられる１８ビット幅のデータバス
Ｄ−Ｂｕｓ、９はデータメモリのアドレスモード指示を
プログラムバスＰ−Ｂｕｓ６から入力するレジスタＡ
Ｍ、１０は間接アドレス生成に使用するアドレスポイン
タ情報を保持する４ｗ×１６ビット幅のレジスタＡＤ、
１１は外部データ・メモリのページを指定する３ビット
幅のページレジスタＰＲ、１２は同時に最大３つのアド
レス生成が可能な９ビット幅のアドレス算出器ＡＡＵ、
１３はアドレスレジスタＡＲ０、１４はアドレス・レジ
スタＡＲ１、１５はアドレスレジスタＡＲ２、１６はア
ドレスセレクタＲＡＳ、１７はループカウンタＬＣ、１
８はプロセッサの動作モードおよび状態の表示を行うス
テータスレジスタＳＲ、１９はシリアルＩ／ＯポートＳ
Ｉ０／１、ＳＯ０／１ ３２と外部データメモリとの間
で直接データ転送を行うＤＭＡ制御部、２０は外部デー
タメモリへ出力する１２ビット幅のアドレスを保持する
アドレスレジスタＡＲ、２１は５１２ｗ×１８ビットの
容量を持ち、同時に２つのデータの読み出し、書き込み
が可能なデュアルポート内部データメモリ２Ｐ−ＲＡ
Ｍ、２２は被演算入力データを保持するレジスタＤＰ
０、２３は演算入力データを保持するレジスタＤＰ１、
２４は１２Ｅ６ビットフォーマットの浮動小数点乗算を
行う乗算器ＦＭＰＬ、２５はこの乗算器ＦＭＰＬ２４の
結果を保持するレジスタＰ、２６はセレクタ、２７はセ
レクタ、２８は主に１２Ｅ６ビットフォーマットの浮動
小数点演算を実行する浮動小数点算術論理演算器ＦＡＬ
Ｕ、２９はこの浮動小数点算術論理演算器ＦＡＬＵ２８
の出力を保持し、累算等に使用する４ｗ×１８ビットの
アキュームレータＡＣＣ０〜ＡＣＣ３、３０は外部デー
タメモリに対する読み出し／書き込みデータを一時保持
する目的でデータバスＤ−Ｂｕｓ８に接続されたデータ
レジスタＤＲ、３１は外部データメモリの読み出し／書
き込み制御回路Ｒ／Ｗ Ｃｏｎｔ、３２は外部デバイス
との間で全２重２チャンネルのシリアルデータ転送を実
行するシリアルＩ／ＯポートＳＩ０／１，ＳＯ０／１、
３３は割込制御回路Ｉｎｔ．Ｃｏｎｔ．、３４は外部デ
ータメモリバス制御回路ＢｕｓＣｏｎｔ．、３５は内部
タイミングを制御するクロック制御回路ＣＬＫＣｏｎ
ｔ．、３６はセレクタである。
会通信部門全国大会シンポジウム予稿（Ｎｏ．Ｓ１０−
１）に示された従来のディジタル信号処理プロセッサで
あるＤＳＳＰ１（Ｄｉｇｉｔａｌ Ｓｐｅｅｃｈ Ｓｉ
ｇｎａｌ Ｐｒｏｃｅｓｓｏｒ１）の構成を示すブロッ
ク図であり、図において、１は命令アドレスを制御する
スタックを内蔵したプログラム・カウンタＰＣ、２はマ
イクロ命令を記憶した命令マスクＲＯＭ、３はこの命令
マスクＲＯＭ２ないし外部から入力されるマイクロ命令
をマシンサイクル毎に１語入力するインストラクション
・レジスタＩＲ０、４はこのインストラクション・レジ
スタＩＲ０ ３へ入力されたマイクロ命令中のデコード
が必要なビットフィールドのみを入力するインストラク
ションレジスタＩＲ１、５はこのインストラクションレ
ジスタＩＲ１ ４へ入力されたマイクロ命令をデコード
するインストラクションデコーダ、６はマイクロ命令を
各機能部へ分配するプログラムバスＰ−Ｂｕｓ、７はこ
のプログラムバスＰ−Ｂｕｓ６から出力されるマイクロ
命令中の即値（１８ビット幅）を入力し、データバスＤ
−Ｂｕｓ８へ出力するレジスタＢＩ、８は演算に伴うデ
ータの内部転送に用いられる１８ビット幅のデータバス
Ｄ−Ｂｕｓ、９はデータメモリのアドレスモード指示を
プログラムバスＰ−Ｂｕｓ６から入力するレジスタＡ
Ｍ、１０は間接アドレス生成に使用するアドレスポイン
タ情報を保持する４ｗ×１６ビット幅のレジスタＡＤ、
１１は外部データ・メモリのページを指定する３ビット
幅のページレジスタＰＲ、１２は同時に最大３つのアド
レス生成が可能な９ビット幅のアドレス算出器ＡＡＵ、
１３はアドレスレジスタＡＲ０、１４はアドレス・レジ
スタＡＲ１、１５はアドレスレジスタＡＲ２、１６はア
ドレスセレクタＲＡＳ、１７はループカウンタＬＣ、１
８はプロセッサの動作モードおよび状態の表示を行うス
テータスレジスタＳＲ、１９はシリアルＩ／ＯポートＳ
Ｉ０／１、ＳＯ０／１ ３２と外部データメモリとの間
で直接データ転送を行うＤＭＡ制御部、２０は外部デー
タメモリへ出力する１２ビット幅のアドレスを保持する
アドレスレジスタＡＲ、２１は５１２ｗ×１８ビットの
容量を持ち、同時に２つのデータの読み出し、書き込み
が可能なデュアルポート内部データメモリ２Ｐ−ＲＡ
Ｍ、２２は被演算入力データを保持するレジスタＤＰ
０、２３は演算入力データを保持するレジスタＤＰ１、
２４は１２Ｅ６ビットフォーマットの浮動小数点乗算を
行う乗算器ＦＭＰＬ、２５はこの乗算器ＦＭＰＬ２４の
結果を保持するレジスタＰ、２６はセレクタ、２７はセ
レクタ、２８は主に１２Ｅ６ビットフォーマットの浮動
小数点演算を実行する浮動小数点算術論理演算器ＦＡＬ
Ｕ、２９はこの浮動小数点算術論理演算器ＦＡＬＵ２８
の出力を保持し、累算等に使用する４ｗ×１８ビットの
アキュームレータＡＣＣ０〜ＡＣＣ３、３０は外部デー
タメモリに対する読み出し／書き込みデータを一時保持
する目的でデータバスＤ−Ｂｕｓ８に接続されたデータ
レジスタＤＲ、３１は外部データメモリの読み出し／書
き込み制御回路Ｒ／Ｗ Ｃｏｎｔ、３２は外部デバイス
との間で全２重２チャンネルのシリアルデータ転送を実
行するシリアルＩ／ＯポートＳＩ０／１，ＳＯ０／１、
３３は割込制御回路Ｉｎｔ．Ｃｏｎｔ．、３４は外部デ
ータメモリバス制御回路ＢｕｓＣｏｎｔ．、３５は内部
タイミングを制御するクロック制御回路ＣＬＫＣｏｎ
ｔ．、３６はセレクタである。
【０００３】図８は図７に示したディジタル信号処理プ
ロセッサＤＳＳＰ１のマイクロ命令実行シーケンスを説
明したタイムチャートであり、図において、４０は４相
のクロックからなるサイクルタイミング、４１はプログ
ラムカウンタＰＣ１のアドレス出力およびインストラク
ションレジスタＩＲ０ ３へのマイクロ命令入力のステ
ージを示すフェッチステージタイミング、４２はインス
トラクションレジスタＩＲ１ ４へ入力されたマイクロ
命令をインストラクションデコーダ５でデコードするデ
コードステージ・タイミング、４３はデコードステージ
においてアドレス算出器ＡＡＵ１２の更新を行うタイミ
ング、４４は浮動小数点乗算器ＦＭＰＬ２４が動作を行
うタイミング、４５は浮動小数点算術論理演算器ＦＡＬ
Ｕ２８が演算を行うタイミング、４６はデータバスＤ−
Ｂｕｓ８を経由してレジスタ間のデータ転送を行うタイ
ミング、４７はデータレジスタＤＲ３０を介して外部デ
ータメモリへデータの読み出し／書き込みを行うタイミ
ングである。
ロセッサＤＳＳＰ１のマイクロ命令実行シーケンスを説
明したタイムチャートであり、図において、４０は４相
のクロックからなるサイクルタイミング、４１はプログ
ラムカウンタＰＣ１のアドレス出力およびインストラク
ションレジスタＩＲ０ ３へのマイクロ命令入力のステ
ージを示すフェッチステージタイミング、４２はインス
トラクションレジスタＩＲ１ ４へ入力されたマイクロ
命令をインストラクションデコーダ５でデコードするデ
コードステージ・タイミング、４３はデコードステージ
においてアドレス算出器ＡＡＵ１２の更新を行うタイミ
ング、４４は浮動小数点乗算器ＦＭＰＬ２４が動作を行
うタイミング、４５は浮動小数点算術論理演算器ＦＡＬ
Ｕ２８が演算を行うタイミング、４６はデータバスＤ−
Ｂｕｓ８を経由してレジスタ間のデータ転送を行うタイ
ミング、４７はデータレジスタＤＲ３０を介して外部デ
ータメモリへデータの読み出し／書き込みを行うタイミ
ングである。
【０００４】図９は図７に示したディジタル信号処理プ
ロセッサＤＳＳＰ１の４グループに分類された１語当り
３２ビット幅で構成されるマイクロ命令の構造を示す図
であり、５０は命令動作手順を制御するシーケンス命
令、５１はステータスレジスタＳＲ１７、アドレス算出
器ＡＡＵ１２、ＤＭＡ制御部１９のモード設定・初期値
設定を示すモード命令、５２は主に浮動小数点算術論理
演算器ＦＡＬＵ２８に対する実行とそれに伴う並列デー
タ転送を制御する演算命令、５３は任意のレジスタない
しデータメモリへ即値ロードを実行するロード命令であ
る。
ロセッサＤＳＳＰ１の４グループに分類された１語当り
３２ビット幅で構成されるマイクロ命令の構造を示す図
であり、５０は命令動作手順を制御するシーケンス命
令、５１はステータスレジスタＳＲ１７、アドレス算出
器ＡＡＵ１２、ＤＭＡ制御部１９のモード設定・初期値
設定を示すモード命令、５２は主に浮動小数点算術論理
演算器ＦＡＬＵ２８に対する実行とそれに伴う並列デー
タ転送を制御する演算命令、５３は任意のレジスタない
しデータメモリへ即値ロードを実行するロード命令であ
る。
【０００５】次に動作について説明する。以下、簡単の
ために各部の名称は前記説明中で用いた略称を用いるも
のとする。先ず、図７に基づき全体の概略動作を説明す
る。本信号処理プロセッサはＰ−Ｂｕｓ６とＤ−Ｂｕｓ
８が分離された構成を持ち、ＩＲ０ ３へのマイクロ命
令入力、Ｐ−Ｂｕｓ６を介したマイクロ命令の転送、イ
ンストラクションデコーダ５によるマイクロ命令のデコ
ード、Ｄ−Ｂｕｓ８、ＦＭＰＬ２４、ＦＡＬＵ２８等に
よる命令の実行をパイプライン処理によって並列に処理
を行う。ここで、Ｄ−Ｂｕｓ８、２Ｐ−ＲＡＭ２１を始
めとする各実行ユニットは全てレジスタベース、すなわ
ち、入力と出力は全てレジスタに接続された形式とな
る。このレジスタへのアクセスタイミングは、マシンサ
イクルの前縁で出力し、マシンサイクルの後縁でレジス
タへセットが行われる。すなわち、実際に処理されるデ
ータは同一マイクロ命令によってレジスタへセットされ
た内容ではなく、１以上前のマイクロ命令でレジスタへ
セットされた内容となる。これを、遅延動作（デイレー
ド動作）と呼び、レジスタで演算部内の各部を区切るこ
とで各部を並列に動作させることが可能となる。例え
ば、ＦＭＰＬ２４は本プロセッサではマシンサイクル毎
に１回浮動小数点乗算を常に実行している。ここへ演算
データを入力する場合には、先ず１つ前のマイクロ命令
でＤＰ０ ２２、ＤＰ１ ２３へデータをセットし、１
つ以上後のマイクロ命令でＰ２５にセットされている内
容を取り出すことで乗算結果を得る。この内容を取り出
すまでの間ＤＰ０ ２２、ＤＰ１ ２３、Ｐ２５によっ
てデータを保持することから、本来はデータ入力、乗
算、データ出力と３マイクロ命令を必要とする１回の乗
算も、連続して処理を行う場合には、等価的に１マイク
ロ命令に１回処理を行うことができる。
ために各部の名称は前記説明中で用いた略称を用いるも
のとする。先ず、図７に基づき全体の概略動作を説明す
る。本信号処理プロセッサはＰ−Ｂｕｓ６とＤ−Ｂｕｓ
８が分離された構成を持ち、ＩＲ０ ３へのマイクロ命
令入力、Ｐ−Ｂｕｓ６を介したマイクロ命令の転送、イ
ンストラクションデコーダ５によるマイクロ命令のデコ
ード、Ｄ−Ｂｕｓ８、ＦＭＰＬ２４、ＦＡＬＵ２８等に
よる命令の実行をパイプライン処理によって並列に処理
を行う。ここで、Ｄ−Ｂｕｓ８、２Ｐ−ＲＡＭ２１を始
めとする各実行ユニットは全てレジスタベース、すなわ
ち、入力と出力は全てレジスタに接続された形式とな
る。このレジスタへのアクセスタイミングは、マシンサ
イクルの前縁で出力し、マシンサイクルの後縁でレジス
タへセットが行われる。すなわち、実際に処理されるデ
ータは同一マイクロ命令によってレジスタへセットされ
た内容ではなく、１以上前のマイクロ命令でレジスタへ
セットされた内容となる。これを、遅延動作（デイレー
ド動作）と呼び、レジスタで演算部内の各部を区切るこ
とで各部を並列に動作させることが可能となる。例え
ば、ＦＭＰＬ２４は本プロセッサではマシンサイクル毎
に１回浮動小数点乗算を常に実行している。ここへ演算
データを入力する場合には、先ず１つ前のマイクロ命令
でＤＰ０ ２２、ＤＰ１ ２３へデータをセットし、１
つ以上後のマイクロ命令でＰ２５にセットされている内
容を取り出すことで乗算結果を得る。この内容を取り出
すまでの間ＤＰ０ ２２、ＤＰ１ ２３、Ｐ２５によっ
てデータを保持することから、本来はデータ入力、乗
算、データ出力と３マイクロ命令を必要とする１回の乗
算も、連続して処理を行う場合には、等価的に１マイク
ロ命令に１回処理を行うことができる。
【０００６】ＤＳＳＰ１ではＦＭＰＬ２４とＦＡＬＵ２
８がＰ２５を介して接続され、ＦＡＬＵ２８はＡＣＣ０
〜ＡＣＣ３ ２９でＰ２５の内容を累算可能な様構成さ
れている。これは、Ｌｏｕｉｓ ＳｃｈｉｒｍがＥｌｅ
ｃｔｒｏｎｉｃｓ １９７９年１２月２０日号で発表し
た論文“Ｐａｃｋｉｎｇ ａ ｓｉｇｎａｌ ｐｒｏｃ
ｅｓｓｏｒ ｏｎｔｏ ａ ｓｉｎｇｌｅ ｄｉｇｉｔ
ａｌ ｂｏａｄ”に示した乗算器−累算器の１対と同
様、フィルタリング、ＦＦＴ（Ｆａｓｔ Ｆｏｕｒｉｅ
ｒ Ｔｒａｎｓｆｏｒｍ）のバラフライ演算等で多用さ
れる積和演算の１項を１マシンサイクルで実行するため
のものである。積和は例えば以下の式に従う。
８がＰ２５を介して接続され、ＦＡＬＵ２８はＡＣＣ０
〜ＡＣＣ３ ２９でＰ２５の内容を累算可能な様構成さ
れている。これは、Ｌｏｕｉｓ ＳｃｈｉｒｍがＥｌｅ
ｃｔｒｏｎｉｃｓ １９７９年１２月２０日号で発表し
た論文“Ｐａｃｋｉｎｇ ａ ｓｉｇｎａｌ ｐｒｏｃ
ｅｓｓｏｒ ｏｎｔｏ ａ ｓｉｎｇｌｅ ｄｉｇｉｔ
ａｌ ｂｏａｄ”に示した乗算器−累算器の１対と同
様、フィルタリング、ＦＦＴ（Ｆａｓｔ Ｆｏｕｒｉｅ
ｒ Ｔｒａｎｓｆｏｒｍ）のバラフライ演算等で多用さ
れる積和演算の１項を１マシンサイクルで実行するため
のものである。積和は例えば以下の式に従う。
【０００７】
【数１】
【０００８】本プロセッサにおいては１項の積和はＤＰ
０ ２２、ＤＰ１ ２３へのデータ入力、ＦＭＰＬ２４
での乗算、ＦＡＬＵ２８でＰ２５へセットされた乗算結
果とＡＣＣ０〜ＡＣＣ３ ２９の累算の３マイクロ命令
を必要とする。もちろん連続して処理を行う場合には、
等価的に１マイクロ命令に１回、１項の積和を実現する
ことができる。当然、この様に１マイクロ命令に１回、
１項の積和を実行するためには１マイクロ命令毎に前出
の式中のａi ，ｂi に相当する２つの入力データをＤＰ
０ ２２、ＤＰ１ ２３へ入力することが必要となる。
そのため、２Ｐ−ＲＡＭ２１によってこの２つの入力デ
ータを供給可能とし、Ｄ−Ｂｕｓ８へのバス競合を避け
るため、２Ｐ−ＲＡＭ２１から読み出されたデータはＤ
−Ｂｕｓ８を介さずにＤＰ０ ２２，ＤＰ１ ２３へ直
接転送するパスを備える。主としてこの２Ｐ−ＲＡＭ２
１の２入力データのアドレス指定のため、ＡＡＵ１２は
ＡＲ０ １３，ＡＲ１ １４，ＡＲ２ １５を介して出
力される９ビット幅のアドレスデータ中の２つを選択し
て出力する手段を備える。このＡＡＵ１２は２Ｐ−ＲＡ
Ｍ２１からの２入力データアドレスとＤＲ３０，ＡＲ２
０を介した外部データメモリへの１出力データアドレス
の場合にのみ最高３つのアドレスを同時に指定できる様
に構成される。各々のアドレス指定は全て、ＡＡＵ１２
の内部に設定されたアドレスポインタを用いたいわゆる
間接アドレス指定方式のみとなっており、ＡＲ０ １３
に対してはインクリメント，モジュロ，ビットリバー
ス，リピート，インクリメントベースアドレス，インク
リメント値の更新等が可能であり、他のＡＲ１ １４，
ＡＲ２ １５は単純なインクリメントのみが可能となっ
ている。ＡＡＵ１２は９ビット自然２進形式でのみアド
レス演算が可能であり、外部データメモリアドレス１２
ビットを指定する時は、この９ビットにＰＲ１１で指示
される３ビットのメモリページ指定とあわせて１２ビッ
トとする。一方、ＦＭＰＬ２４，ＦＡＬＵ２８は１２Ｅ
６の正規化浮動小数点形式で演算を実行するため、２Ｐ
−ＲＡＭ２１，ＤＰ０ ２２，ＤＰ１ ２３，Ｐ２５，
ＡＣＣ０〜ＡＣＣ３ ２９，ＤＲ３０，Ｄ−Ｂｕｓ８，
ＢＩ７は全て１８ビット幅であり，ＦＡＬＵ２８で特別
なアドレス初期値を算出するためには特殊な演算モード
を必要とする。このため、ＡＲ０ １３，ＡＲ１ １
４，ＡＲ２ １５，ＡＲ２０とＡＣＣ０〜ＡＣＣ３ ２
９へセットされる演算結果データの間のデータ互換性は
無い。
０ ２２、ＤＰ１ ２３へのデータ入力、ＦＭＰＬ２４
での乗算、ＦＡＬＵ２８でＰ２５へセットされた乗算結
果とＡＣＣ０〜ＡＣＣ３ ２９の累算の３マイクロ命令
を必要とする。もちろん連続して処理を行う場合には、
等価的に１マイクロ命令に１回、１項の積和を実現する
ことができる。当然、この様に１マイクロ命令に１回、
１項の積和を実行するためには１マイクロ命令毎に前出
の式中のａi ，ｂi に相当する２つの入力データをＤＰ
０ ２２、ＤＰ１ ２３へ入力することが必要となる。
そのため、２Ｐ−ＲＡＭ２１によってこの２つの入力デ
ータを供給可能とし、Ｄ−Ｂｕｓ８へのバス競合を避け
るため、２Ｐ−ＲＡＭ２１から読み出されたデータはＤ
−Ｂｕｓ８を介さずにＤＰ０ ２２，ＤＰ１ ２３へ直
接転送するパスを備える。主としてこの２Ｐ−ＲＡＭ２
１の２入力データのアドレス指定のため、ＡＡＵ１２は
ＡＲ０ １３，ＡＲ１ １４，ＡＲ２ １５を介して出
力される９ビット幅のアドレスデータ中の２つを選択し
て出力する手段を備える。このＡＡＵ１２は２Ｐ−ＲＡ
Ｍ２１からの２入力データアドレスとＤＲ３０，ＡＲ２
０を介した外部データメモリへの１出力データアドレス
の場合にのみ最高３つのアドレスを同時に指定できる様
に構成される。各々のアドレス指定は全て、ＡＡＵ１２
の内部に設定されたアドレスポインタを用いたいわゆる
間接アドレス指定方式のみとなっており、ＡＲ０ １３
に対してはインクリメント，モジュロ，ビットリバー
ス，リピート，インクリメントベースアドレス，インク
リメント値の更新等が可能であり、他のＡＲ１ １４，
ＡＲ２ １５は単純なインクリメントのみが可能となっ
ている。ＡＡＵ１２は９ビット自然２進形式でのみアド
レス演算が可能であり、外部データメモリアドレス１２
ビットを指定する時は、この９ビットにＰＲ１１で指示
される３ビットのメモリページ指定とあわせて１２ビッ
トとする。一方、ＦＭＰＬ２４，ＦＡＬＵ２８は１２Ｅ
６の正規化浮動小数点形式で演算を実行するため、２Ｐ
−ＲＡＭ２１，ＤＰ０ ２２，ＤＰ１ ２３，Ｐ２５，
ＡＣＣ０〜ＡＣＣ３ ２９，ＤＲ３０，Ｄ−Ｂｕｓ８，
ＢＩ７は全て１８ビット幅であり，ＦＡＬＵ２８で特別
なアドレス初期値を算出するためには特殊な演算モード
を必要とする。このため、ＡＲ０ １３，ＡＲ１ １
４，ＡＲ２ １５，ＡＲ２０とＡＣＣ０〜ＡＣＣ３ ２
９へセットされる演算結果データの間のデータ互換性は
無い。
【０００９】ＤＭＡ制御部１９は合計２チャンネルの全
２重シリアルＩ／ＯポートＳＩ０／１，ＳＯ０／１ ３
２の入出力データと外部データメモリ間とのデータ転送
をマイクロ命令とは独立に実行する。ＤＭＡ制御部１９
によるデータ転送にはＤ−Ｂｕｓ８，ＡＲ２０，ＤＲ３
０を使用するため、インストラクションデコーダ５で制
御されるマイクロ命令動作とこの内部リソースの競合が
生じる危険がある。これを回避する目的でＤＭＡ制御部
１９によるデータ転送の際には１ワードにつき、６マシ
ンサイクルの間インストラクションデコーダ５を休止
し、マイクロ命令による動作を止める。以上をまとめる
と、ＤＳＳＰ１はマイクロ命令実行時に１マイクロ命令
内で以下の動作を並列に実行することが可能である。 （１）ＡＡＵ１２による最大３種の９ビットアドレス演
算。 （２）ＦＭＰＬ２４による１２Ｅ６の浮動小数点乗算。 （３）ＦＡＬＵ２８による１２Ｅ６の浮動小数点演算。 （４）２Ｐ−ＲＡＭ２１とＤ−Ｂｕｓ８、ＤＲ３０を介
した外部データメモリ間でのデータ転送。 （５）２チャンネルの全２重シリアルＩ／ＯポートＳＩ
０／１，ＳＯ０／１ ３２とＤ−Ｂｕｓ８，ＤＲ３０を
介した外部データメモリ間のＤＭＡデータ転送。
２重シリアルＩ／ＯポートＳＩ０／１，ＳＯ０／１ ３
２の入出力データと外部データメモリ間とのデータ転送
をマイクロ命令とは独立に実行する。ＤＭＡ制御部１９
によるデータ転送にはＤ−Ｂｕｓ８，ＡＲ２０，ＤＲ３
０を使用するため、インストラクションデコーダ５で制
御されるマイクロ命令動作とこの内部リソースの競合が
生じる危険がある。これを回避する目的でＤＭＡ制御部
１９によるデータ転送の際には１ワードにつき、６マシ
ンサイクルの間インストラクションデコーダ５を休止
し、マイクロ命令による動作を止める。以上をまとめる
と、ＤＳＳＰ１はマイクロ命令実行時に１マイクロ命令
内で以下の動作を並列に実行することが可能である。 （１）ＡＡＵ１２による最大３種の９ビットアドレス演
算。 （２）ＦＭＰＬ２４による１２Ｅ６の浮動小数点乗算。 （３）ＦＡＬＵ２８による１２Ｅ６の浮動小数点演算。 （４）２Ｐ−ＲＡＭ２１とＤ−Ｂｕｓ８、ＤＲ３０を介
した外部データメモリ間でのデータ転送。 （５）２チャンネルの全２重シリアルＩ／ＯポートＳＩ
０／１，ＳＯ０／１ ３２とＤ−Ｂｕｓ８，ＤＲ３０を
介した外部データメモリ間のＤＭＡデータ転送。
【００１０】次に図８に基づき、ＤＳＳＰ１のマイクロ
命令実行タイミングについて説明する。ＤＳＳＰ１のマ
シンサイクル４０は１マシンサイクルを４つに分割した
Ｐ０〜Ｐ３の４相のタイミングによって動作し、１マシ
ンサイクルのサイクルタイムは公称５０ｎｓｅｃと高速
である。このため、１マシンサイクル内で命令マスクＲ
ＯＭ２からのマイクロ命令読み出し、インストラクショ
ンデコーダ５によるマイクロ命令のデコード、ＦＭＰＬ
２４、ＦＡＬＵ２８等の内部リソースによる命令の実行
の３つの動作を行うことは実状では困難である。そこ
で、ＤＳＳＰ１ではこの３つを各々１マシンサイクル毎
のステージに分割し、３段パイプラインを構成して高速
動作を表現している。この３段パイプラインの各ステー
ジでは以下のことが実行される。 （１）フェッチ・ステージ４１ ＰＣ１によるマイクロ命令アドレス出力と命令マスクＲ
ＯＭ２からのマイクロ命令読み出し。および、ＩＲ０
３へマイクロ命令セット。 （２）デコード・ステージ４２，４３ ＩＲ０ ３からＩＲ１ ４へのマイクロ命令転送とイン
ストラクションデコーダ５によるマイクロ命令デコー
ド。および、プログラム制御モードのセット。ＩＲ０
３からＰ−Ｂｕｓ６へのマイクロ命令転送とＡＭ９、Ａ
Ｄ１０を介したＡＡＵ１２のアドレス演算。 （３）実行ステージ４４，４５，４６，４７ ＦＭＰＬ２４，ＦＡＬＵ２８によるデータ演算。Ｄ−Ｂ
ｕｓ８によるデータ転送。ＡＲ２０，ＤＲ３０を介した
外部データメモリ・アクセス等。これにより、ＤＳＳＰ
１は１マイクロ命令の実行に３マシンサイクルを必要と
する。しかし、パイプライン手法により等価的に１マシ
ンサイクル毎に１マイクロ命令の実行が可能となる。こ
のため、命令マスクＲＯＭ２からマイクロ命令を読み出
す時点から実際に命令を実行する時点まで２マシンサイ
クルの遅延を生じる。内部リソースにおけるタイミング
競合を完全に防止する目的で内部バスをＰ−Ｂｕｓ６，
Ｄ−Ｂｕｓ８に分離し、これに伴って命令マスクＲＯＭ
２と２Ｐ−ＲＡＭ２１を分離した構成を取るのはこのた
めによる。しかし、分枝命令等では実際に分枝するのは
（２）のデコードステージであるためその時点でＩＲ０
３へセット中のマイクロ命令は実行されてしまう。す
なわち、分枝命令の次に書かれた命令は無条件に実行さ
れてしまうこととなる。これを避ける目的でＤＳＳＰ１
では分枝命令を実行中は次の命令をＮＯＰ（ノーオペレ
ーション）へ自動的に変更することとしている。この機
能はマイクロ命令記述の簡単化をねらったものであるが
分枝動作では１マシンサイクルのロスが生じ、更にＤ−
Ｂｕｓ８を用いた間接分枝では２マシンサイクルのロス
を生じる。一般に命令記述の順序を考慮することによっ
て約８０％程度の無条件分枝は次命令を実行しても問題
が生ぜず、前記ロスの回避は可能であるがＤＳＳＰ１で
はこれが不可能である。
命令実行タイミングについて説明する。ＤＳＳＰ１のマ
シンサイクル４０は１マシンサイクルを４つに分割した
Ｐ０〜Ｐ３の４相のタイミングによって動作し、１マシ
ンサイクルのサイクルタイムは公称５０ｎｓｅｃと高速
である。このため、１マシンサイクル内で命令マスクＲ
ＯＭ２からのマイクロ命令読み出し、インストラクショ
ンデコーダ５によるマイクロ命令のデコード、ＦＭＰＬ
２４、ＦＡＬＵ２８等の内部リソースによる命令の実行
の３つの動作を行うことは実状では困難である。そこ
で、ＤＳＳＰ１ではこの３つを各々１マシンサイクル毎
のステージに分割し、３段パイプラインを構成して高速
動作を表現している。この３段パイプラインの各ステー
ジでは以下のことが実行される。 （１）フェッチ・ステージ４１ ＰＣ１によるマイクロ命令アドレス出力と命令マスクＲ
ＯＭ２からのマイクロ命令読み出し。および、ＩＲ０
３へマイクロ命令セット。 （２）デコード・ステージ４２，４３ ＩＲ０ ３からＩＲ１ ４へのマイクロ命令転送とイン
ストラクションデコーダ５によるマイクロ命令デコー
ド。および、プログラム制御モードのセット。ＩＲ０
３からＰ−Ｂｕｓ６へのマイクロ命令転送とＡＭ９、Ａ
Ｄ１０を介したＡＡＵ１２のアドレス演算。 （３）実行ステージ４４，４５，４６，４７ ＦＭＰＬ２４，ＦＡＬＵ２８によるデータ演算。Ｄ−Ｂ
ｕｓ８によるデータ転送。ＡＲ２０，ＤＲ３０を介した
外部データメモリ・アクセス等。これにより、ＤＳＳＰ
１は１マイクロ命令の実行に３マシンサイクルを必要と
する。しかし、パイプライン手法により等価的に１マシ
ンサイクル毎に１マイクロ命令の実行が可能となる。こ
のため、命令マスクＲＯＭ２からマイクロ命令を読み出
す時点から実際に命令を実行する時点まで２マシンサイ
クルの遅延を生じる。内部リソースにおけるタイミング
競合を完全に防止する目的で内部バスをＰ−Ｂｕｓ６，
Ｄ−Ｂｕｓ８に分離し、これに伴って命令マスクＲＯＭ
２と２Ｐ−ＲＡＭ２１を分離した構成を取るのはこのた
めによる。しかし、分枝命令等では実際に分枝するのは
（２）のデコードステージであるためその時点でＩＲ０
３へセット中のマイクロ命令は実行されてしまう。す
なわち、分枝命令の次に書かれた命令は無条件に実行さ
れてしまうこととなる。これを避ける目的でＤＳＳＰ１
では分枝命令を実行中は次の命令をＮＯＰ（ノーオペレ
ーション）へ自動的に変更することとしている。この機
能はマイクロ命令記述の簡単化をねらったものであるが
分枝動作では１マシンサイクルのロスが生じ、更にＤ−
Ｂｕｓ８を用いた間接分枝では２マシンサイクルのロス
を生じる。一般に命令記述の順序を考慮することによっ
て約８０％程度の無条件分枝は次命令を実行しても問題
が生ぜず、前記ロスの回避は可能であるがＤＳＳＰ１で
はこれが不可能である。
【００１１】次に、図９に基づきＤＳＳＰ１のマイクロ
命令セットについて説明する。マイクロ命令のセットは
シーケンス、モード、演算、ロード命令の４種のみであ
る。シーケンス命令は分枝、ループ、サブルーチンコー
ルを制御するものであり主にＰＣ１に対する命令を担当
する。モード命令はＡＡＵ１２セレクタ１６、ＬＣ１
７、ＳＲ１８、ＤＭＡ制御部１９に対する初期値および
モード設定を行う命令である。ロード命令はＢＩ７を介
してＤ−Ｂｕｓ８に接続されたレジスタに即値（１８ビ
ット幅）をロードする命令である。以上のマイクロ命令
ではその操作対象となるリソースが命令動作によって一
定となる。一方、演算命令に関しては前述の並列動作可
能な内部リソースの全てを直接指示する必要がある。こ
のため、演算命令のビット長が最多となり、ＤＳＳＰ１
は３２ビット幅の水平マイクロ命令を使用している。こ
こでＦＭＰＬ２４はフリーランとし、前述の様に命令で
直接指示を行わない。ＦＡＬＵ２８に対する動作指定は
命令で直接指示を行い、例えば以下のものがある。 （１） 絶対値１Ｘ１ （２） 符号相関Ｓｉｇｎ（Ｙ）・Ｘ （３） 加算 Ｘ＋Ｙ （４） 減算 Ｘ−Ｙ （５） 最大値ＭＡＸ（Ｘ，Ｙ） （６） 最小値ＭＩＮ（Ｘ，Ｙ） （７） 固定→浮動変換ＦＬＴ（Ｘ） （８） 浮動→固定変換ＦＩＸ（Ｘ） （９） シフト Ｒ１，Ｌ１〜Ｌ８ （１０）論理 ＡＮＤ，ＯＲ，ＥＯＲ，ＮＯＴ （１１）仮数加算 ＸM ＋ＹM （１２）仮数減算 ＸE ＋ＹE ここで問題となるのは、ＤＳＳＰ１では浮動小数点演算
を基本とし、論理・アドレス演算を行う場合に固定小数
点演算となる点である。前述の様に両者には互換性はな
く、例えば演算結果によってメモリのアドレス指定を行
う場合、ＦＡＬＵ２８において（８）の命令を実行する
必要がある。また、一般の信号処理では浮動小数点でデ
ータの入出力を行うことはあまりしないため、データ入
出力毎に（７）ないし（８）の命令を実行し、データ変
換を行う必要がある。
命令セットについて説明する。マイクロ命令のセットは
シーケンス、モード、演算、ロード命令の４種のみであ
る。シーケンス命令は分枝、ループ、サブルーチンコー
ルを制御するものであり主にＰＣ１に対する命令を担当
する。モード命令はＡＡＵ１２セレクタ１６、ＬＣ１
７、ＳＲ１８、ＤＭＡ制御部１９に対する初期値および
モード設定を行う命令である。ロード命令はＢＩ７を介
してＤ−Ｂｕｓ８に接続されたレジスタに即値（１８ビ
ット幅）をロードする命令である。以上のマイクロ命令
ではその操作対象となるリソースが命令動作によって一
定となる。一方、演算命令に関しては前述の並列動作可
能な内部リソースの全てを直接指示する必要がある。こ
のため、演算命令のビット長が最多となり、ＤＳＳＰ１
は３２ビット幅の水平マイクロ命令を使用している。こ
こでＦＭＰＬ２４はフリーランとし、前述の様に命令で
直接指示を行わない。ＦＡＬＵ２８に対する動作指定は
命令で直接指示を行い、例えば以下のものがある。 （１） 絶対値１Ｘ１ （２） 符号相関Ｓｉｇｎ（Ｙ）・Ｘ （３） 加算 Ｘ＋Ｙ （４） 減算 Ｘ−Ｙ （５） 最大値ＭＡＸ（Ｘ，Ｙ） （６） 最小値ＭＩＮ（Ｘ，Ｙ） （７） 固定→浮動変換ＦＬＴ（Ｘ） （８） 浮動→固定変換ＦＩＸ（Ｘ） （９） シフト Ｒ１，Ｌ１〜Ｌ８ （１０）論理 ＡＮＤ，ＯＲ，ＥＯＲ，ＮＯＴ （１１）仮数加算 ＸM ＋ＹM （１２）仮数減算 ＸE ＋ＹE ここで問題となるのは、ＤＳＳＰ１では浮動小数点演算
を基本とし、論理・アドレス演算を行う場合に固定小数
点演算となる点である。前述の様に両者には互換性はな
く、例えば演算結果によってメモリのアドレス指定を行
う場合、ＦＡＬＵ２８において（８）の命令を実行する
必要がある。また、一般の信号処理では浮動小数点でデ
ータの入出力を行うことはあまりしないため、データ入
出力毎に（７）ないし（８）の命令を実行し、データ変
換を行う必要がある。
【００１２】次に問題となるのは浮動小数点データを正
規化する際に常にビットの切り捨てを行うことである。
信号処理プロセッサでは演算精度が有限であるために当
然演算誤差を伴う。しかし、ビットの切り捨てのみでこ
れに対応する場合、演算結果が常に絶対値を取った場合
を考えると真値よりも小となることとなり、誤差がラン
ダム化されない。これは演算語長を拡大することで容易
に無視できる程の量とすることが可能であるが、通常の
信号処理プロセッサでは高速動作を要求されるためにこ
れには限界がある。この様な問題は特にＩＩＲ型ディジ
タルフィルタ（巡回型）、フレーム間処理を行う画像信
号処理では無視できず、ＤＳＳＰ１においては処理結果
を論理演算命令等によって丸め（四捨五入）することが
必要となる。更に、一般の信号処理アルゴリズムでは演
算精度が単位処理毎に種々規定されることが多く、その
精度は必ずしも信号処理プロセッサの演算語長とは一致
しない。この場合には単位処理毎に演算データのフォー
マット変換をＦＡＬＵ２８を用いてくり返すこととな
る。
規化する際に常にビットの切り捨てを行うことである。
信号処理プロセッサでは演算精度が有限であるために当
然演算誤差を伴う。しかし、ビットの切り捨てのみでこ
れに対応する場合、演算結果が常に絶対値を取った場合
を考えると真値よりも小となることとなり、誤差がラン
ダム化されない。これは演算語長を拡大することで容易
に無視できる程の量とすることが可能であるが、通常の
信号処理プロセッサでは高速動作を要求されるためにこ
れには限界がある。この様な問題は特にＩＩＲ型ディジ
タルフィルタ（巡回型）、フレーム間処理を行う画像信
号処理では無視できず、ＤＳＳＰ１においては処理結果
を論理演算命令等によって丸め（四捨五入）することが
必要となる。更に、一般の信号処理アルゴリズムでは演
算精度が単位処理毎に種々規定されることが多く、その
精度は必ずしも信号処理プロセッサの演算語長とは一致
しない。この場合には単位処理毎に演算データのフォー
マット変換をＦＡＬＵ２８を用いてくり返すこととな
る。
【００１３】次に問題となるのは、ＤＳＰ１では高速処
理可能な演算が前述の積和演算のみに限定されることで
ある。これは旧来の代表的な信号処理アルゴリズムであ
るＦＦＴ，ＦＩＲフィルタでは十分なものであった。し
かし近年の信号処理アルゴリズムではベクトルＡ→とＢ
→の近似度すなわち距離計算、例えば以下の式で表わさ
れるもの等も高速処理することが要求される。
理可能な演算が前述の積和演算のみに限定されることで
ある。これは旧来の代表的な信号処理アルゴリズムであ
るＦＦＴ，ＦＩＲフィルタでは十分なものであった。し
かし近年の信号処理アルゴリズムではベクトルＡ→とＢ
→の近似度すなわち距離計算、例えば以下の式で表わさ
れるもの等も高速処理することが要求される。
【００１４】
【数２】
【００１５】この様な演算はＤＳＳＰ１ではサポートで
きず、全て単一の四則演算に分解して処理する必要があ
るため１項の算出に３積の別々の演算を実行しなくては
ならない。この時、１項毎に上式の結果を算出すると遅
延のため１項当り３×３＝９命令を必要とし、処理多重
度が極度に低下する。もちろん２Ｐ−ＲＡＭ２１を使用
して中間結果をセーブすることで差分＋自乗累算という
分類によって多重度を上げることができるが、限られた
データメモリ空間を有効に利用することが困難となり、
多重のデータを処理できない。
きず、全て単一の四則演算に分解して処理する必要があ
るため１項の算出に３積の別々の演算を実行しなくては
ならない。この時、１項毎に上式の結果を算出すると遅
延のため１項当り３×３＝９命令を必要とし、処理多重
度が極度に低下する。もちろん２Ｐ−ＲＡＭ２１を使用
して中間結果をセーブすることで差分＋自乗累算という
分類によって多重度を上げることができるが、限られた
データメモリ空間を有効に利用することが困難となり、
多重のデータを処理できない。
【００１６】例えば図１０に示す様な２進木探索を行う
場合を考える。ここで、２Ｐ−ＲＡＭ２１上には入力ベ
クトルＡ→がセットされ、図中で番号付けされた各ノー
ドには木状に構造化された参照ベクトルＢ→が外部デー
タメモリに図１１に示す様に配置されているものとす
る。入力ベクトルＡ→と参照ベクトルＢ→との間に近似
度を表わす評価関数は
場合を考える。ここで、２Ｐ−ＲＡＭ２１上には入力ベ
クトルＡ→がセットされ、図中で番号付けされた各ノー
ドには木状に構造化された参照ベクトルＢ→が外部デー
タメモリに図１１に示す様に配置されているものとす
る。入力ベクトルＡ→と参照ベクトルＢ→との間に近似
度を表わす評価関数は
【００１７】
【数３】
【００１８】とし、この結果が最小となるものを各段で
２進木状に選択し、最終的に最も近似度の高い参照ベク
トルを得るものである。この時、各段の参照ベクトルＢ
→は現時点のノード番号がｎの場合、２ｎ＋１と２ｎ＋
２のノードの２つの参照ベクトルＢ→との間で近似度を
求めてその結果から次段で比較する参照ベクトルのノー
ド番号を算出する。この処理をＤＳＳＰ１で実現した場
合は以下の命令ステップ数を必要とする。 ・入力データの変換 Ｎ＋２ステップ ・１ベクトルの評価値算出 ９Ｎ＋２ステップ ・評価値の丸め 約３ステップ ・評価値の比較 ４ステップ ・次ノードの参照ベクトルアドレス算出 約９ステップ計１８Ｎ＋１４ステップ１段＋Ｎ＋２ステップ これは評価値算出に要するステップの理想値を２Ｎステ
ップとし、アドレスと入力データの変換が不要であった
場合の約９倍のステップ数となる。更に、この様な処理
の場合、同一処理が連続しないこととなるため、常に命
令の前後関係を意識する必要がある。このため、処理効
率が大幅に劣化するのみならず、プログラム作成が非常
に煩雑となり、ソフトウェア開発の工数上も問題となる
のは明らかである。
２進木状に選択し、最終的に最も近似度の高い参照ベク
トルを得るものである。この時、各段の参照ベクトルＢ
→は現時点のノード番号がｎの場合、２ｎ＋１と２ｎ＋
２のノードの２つの参照ベクトルＢ→との間で近似度を
求めてその結果から次段で比較する参照ベクトルのノー
ド番号を算出する。この処理をＤＳＳＰ１で実現した場
合は以下の命令ステップ数を必要とする。 ・入力データの変換 Ｎ＋２ステップ ・１ベクトルの評価値算出 ９Ｎ＋２ステップ ・評価値の丸め 約３ステップ ・評価値の比較 ４ステップ ・次ノードの参照ベクトルアドレス算出 約９ステップ計１８Ｎ＋１４ステップ１段＋Ｎ＋２ステップ これは評価値算出に要するステップの理想値を２Ｎステ
ップとし、アドレスと入力データの変換が不要であった
場合の約９倍のステップ数となる。更に、この様な処理
の場合、同一処理が連続しないこととなるため、常に命
令の前後関係を意識する必要がある。このため、処理効
率が大幅に劣化するのみならず、プログラム作成が非常
に煩雑となり、ソフトウェア開発の工数上も問題となる
のは明らかである。
【００１９】
【発明が解決しようとする課題】従来のディジタル信号
処理プロセッサは以上の様に構成されているので例えば
以下の様な問題点があった。・２入力・１出力演算全て
をデータメモリから同時に読みだし／書き込みを行うこ
とができず例えばベクトルデータの処理では効率が極度
に劣化する。・間接アドレスのモード指定が命令中で即
時にできず、アドレスのモード変更を行う毎に処理を中
断する必要がある。・外部メモリ等の外部モジュールに
対するデータ転送を高速に行えないので、他のモジュー
ルのデータ転送にともなう時間がかかりすぎる。
処理プロセッサは以上の様に構成されているので例えば
以下の様な問題点があった。・２入力・１出力演算全て
をデータメモリから同時に読みだし／書き込みを行うこ
とができず例えばベクトルデータの処理では効率が極度
に劣化する。・間接アドレスのモード指定が命令中で即
時にできず、アドレスのモード変更を行う毎に処理を中
断する必要がある。・外部メモリ等の外部モジュールに
対するデータ転送を高速に行えないので、他のモジュー
ルのデータ転送にともなう時間がかかりすぎる。
【００２０】この発明は上記のような問題点を解消する
ためになされたもので、柔軟性に富み、簡易な装置構成
で他のモジュールに対してデータ転送を高速に行えるデ
ィジタル信号処理プロセッサを得ることを目的とする。
ためになされたもので、柔軟性に富み、簡易な装置構成
で他のモジュールに対してデータ転送を高速に行えるデ
ィジタル信号処理プロセッサを得ることを目的とする。
【００２１】
【課題を解決するための手段】第１の発明に係るディジ
タル信号処理プロセッサはデータ入力バスからデータを
読み込む、外部に設けられた外部データメモリと、この
外部データメモリに対してデータを書き込む外部データ
メモリ接続部と、上記外部データメモリ接続部の読み出
し／書き込みポートと上記外部データメモリとを接続す
る直接メモリ転送バスと、この直接メモリ転送バスを介
し、上記外部データメモリ接続部と内部データメモリと
の間でブロック単位でデータの入出力の制御を行う直接
メモリ転送制御部とを備えたものである。
タル信号処理プロセッサはデータ入力バスからデータを
読み込む、外部に設けられた外部データメモリと、この
外部データメモリに対してデータを書き込む外部データ
メモリ接続部と、上記外部データメモリ接続部の読み出
し／書き込みポートと上記外部データメモリとを接続す
る直接メモリ転送バスと、この直接メモリ転送バスを介
し、上記外部データメモリ接続部と内部データメモリと
の間でブロック単位でデータの入出力の制御を行う直接
メモリ転送制御部とを備えたものである。
【００２２】第２の発明に係るディジタル信号処理プロ
セッサは、上記外部データメモリ接続部に対するアドレ
ス指示をｍ行×ｎ列（ｍ，ｎは正の整数）の２次元デー
タアドレス空間中のｋ行×L 列（ｋ，L は正の整数）の
矩形部分を指示して、上記外部データメモリに対する任
意の開始アドレスを指示し、外部データメモリと上記内
部データメモリとの間での２次元データ転送を行うもの
である。
セッサは、上記外部データメモリ接続部に対するアドレ
ス指示をｍ行×ｎ列（ｍ，ｎは正の整数）の２次元デー
タアドレス空間中のｋ行×L 列（ｋ，L は正の整数）の
矩形部分を指示して、上記外部データメモリに対する任
意の開始アドレスを指示し、外部データメモリと上記内
部データメモリとの間での２次元データ転送を行うもの
である。
【００２３】第３の発明に係るディジタル信号処理プロ
セッサは、上記ｋ行×L 列の矩形ブロック単位に外部デ
ータメモリとのデータ入出力と内部演算処理を並列に行
うものである。
セッサは、上記ｋ行×L 列の矩形ブロック単位に外部デ
ータメモリとのデータ入出力と内部演算処理を並列に行
うものである。
【００２４】第４の発明に係るディジタル信号処理プロ
セッサは、外部データメモリを２分し、この一方をアド
レスする場合には１マシンサイクルで読み出し／書き込
みを完了する高速メモリとし、他方をアドレスする場合
には外部からの読み出し／書き込み完了信号が検知され
るまで待機する低速メモリとしたものである。
セッサは、外部データメモリを２分し、この一方をアド
レスする場合には１マシンサイクルで読み出し／書き込
みを完了する高速メモリとし、他方をアドレスする場合
には外部からの読み出し／書き込み完了信号が検知され
るまで待機する低速メモリとしたものである。
【００２５】
【作用】上記のように構成された第１の発明のディジタ
ル信号処理プロセッサは、直接メモリ転送バスを介し外
部データメモリ接続部と内部データメモリとの間でブロ
ック単位でデータの入出力の制御を行うことによりデー
タの高速転送が可能になる。
ル信号処理プロセッサは、直接メモリ転送バスを介し外
部データメモリ接続部と内部データメモリとの間でブロ
ック単位でデータの入出力の制御を行うことによりデー
タの高速転送が可能になる。
【００２６】上記のように構成された第２の発明のディ
ジタル信号処理プロセッサは、外部データメモリ接続部
に対するアドレス指示をｍ行×ｎ列（ｍ，ｎは正の整
数）の２次元データアドレス空間中のｋ行×L 列（ｋ，
L は正の整数）の矩形部分を指示する。そして、上記外
部データメモリに対する任意の開始アドレスを指示し、
外部データメモリと上記内部データメモリとの間での２
次元データ転送を行うことが可能である。
ジタル信号処理プロセッサは、外部データメモリ接続部
に対するアドレス指示をｍ行×ｎ列（ｍ，ｎは正の整
数）の２次元データアドレス空間中のｋ行×L 列（ｋ，
L は正の整数）の矩形部分を指示する。そして、上記外
部データメモリに対する任意の開始アドレスを指示し、
外部データメモリと上記内部データメモリとの間での２
次元データ転送を行うことが可能である。
【００２７】上記のように構成された第３の発明のディ
ジタル信号処理プロセッサはデータ入出力と内部演算処
理を並列に行うことができる。
ジタル信号処理プロセッサはデータ入出力と内部演算処
理を並列に行うことができる。
【００２８】上記のように構成された第４の発明のディ
ジタル信号処理プロセッサは、外部データメモリを２分
し、一方を高速メモリとして他方を低速メモリとしたこ
とによりデータ転送の効率を図っている。
ジタル信号処理プロセッサは、外部データメモリを２分
し、一方を高速メモリとして他方を低速メモリとしたこ
とによりデータ転送の効率を図っている。
【００２９】
【実施例】以下、この発明の一実施例を図について説明
する。図１はこの発明によるディジタル信号処理プロセ
ッサの概略を示すブロック図であり、図において、１０
０は外部拡張マイクロ命令メモリへ接続するための外部
プログラム・バス、１０１は内部に実装された書き込み
可能命令メモリＷＣＳ、１０２は外部プログラム・バス
１００又は書き込み可能命令メモリＷＣＳ１０１から読
み出されるマイクロ命令を入力し、命令実行パイプライ
ンにおいて所定の動作制御を行うシーケンス制御部、１
０３はデータメモリに対する２入力・１出力アドレスを
並列に生成するアドレス生成部、１０４はこの２入力・
１出力データを並列に転送するため、に備えられた各々
２４ビットの幅を有する３本の内部データバス、１０５
はこの３本の内部データバス１０４中の１つを選択し、
外部データバス１１１に接続する外部データメモリＩ／
Ｆ、１０６は３本の内部データバス１０４に接続され、
所定の演算を行う演算部、１０７は１本の読み出しポー
トと１本の読み出し／書き込みポートを備え、内部デー
タバス１０４に接続された内部データメモリＭ０、１０
８は同様に内部データメモリＭ１、１０９は外部データ
メモリアドレス生成器と内部データメモリアドレス生成
器を独自に備えたＤＭＡ制御部、１１０は外部データバ
ス１１１と内部データメモリＭ０ １０７ないし内部デ
ータメモリＭ１ １０８との間のＤＭＡ転送を行うＤＭ
Ａバス、１１１は外部の拡張データメモリに接続する外
部データバス、１１２はシーケンス制御部１０２へ外部
からリセット信号を入力するリセット端子、１１３は同
様に外部から割込制御信号を入力する割込端子である。
する。図１はこの発明によるディジタル信号処理プロセ
ッサの概略を示すブロック図であり、図において、１０
０は外部拡張マイクロ命令メモリへ接続するための外部
プログラム・バス、１０１は内部に実装された書き込み
可能命令メモリＷＣＳ、１０２は外部プログラム・バス
１００又は書き込み可能命令メモリＷＣＳ１０１から読
み出されるマイクロ命令を入力し、命令実行パイプライ
ンにおいて所定の動作制御を行うシーケンス制御部、１
０３はデータメモリに対する２入力・１出力アドレスを
並列に生成するアドレス生成部、１０４はこの２入力・
１出力データを並列に転送するため、に備えられた各々
２４ビットの幅を有する３本の内部データバス、１０５
はこの３本の内部データバス１０４中の１つを選択し、
外部データバス１１１に接続する外部データメモリＩ／
Ｆ、１０６は３本の内部データバス１０４に接続され、
所定の演算を行う演算部、１０７は１本の読み出しポー
トと１本の読み出し／書き込みポートを備え、内部デー
タバス１０４に接続された内部データメモリＭ０、１０
８は同様に内部データメモリＭ１、１０９は外部データ
メモリアドレス生成器と内部データメモリアドレス生成
器を独自に備えたＤＭＡ制御部、１１０は外部データバ
ス１１１と内部データメモリＭ０ １０７ないし内部デ
ータメモリＭ１ １０８との間のＤＭＡ転送を行うＤＭ
Ａバス、１１１は外部の拡張データメモリに接続する外
部データバス、１１２はシーケンス制御部１０２へ外部
からリセット信号を入力するリセット端子、１１３は同
様に外部から割込制御信号を入力する割込端子である。
【００３０】図２は図１における演算部１０６の構成例
を示すブロック図であり、図において、１２０は３本の
内部データバス１０４中の被演算データを転送するＸ−
バス、１２１は同様に演算データを転送するＹ−バス、
１２２は同様に出力データを転送するＺ−バス、１２３
は１マシンサイクルで入力データを所定のビット数シフ
ト／ローテートを行う２４ビット語長のバレルシフタＢ
−ＳＦＴ、１２４は１マシンサイクルで所定の算術論理
演算または差分絶対値の算出を行う２４ビット語長の算
術論理演算器ＡＬＵ、１２５は１マシンサイクルで２４
ビットの乗算を行い４７ビットの結果を出力する乗算器
ＭＰＹ、１２６は算術論理演算器ＡＬＵ１２４の差分出
力を一時保持し、乗算器ＭＰＹ１２５の自乗入力ポート
へ出力することで差分自乗を算出するためのデータ・パ
イプラインレジスタＤＰＲ０、１２７はバレルシフタＢ
−ＳＦＴ１２３の２４ビット出力または算術論理演算器
ＡＬＵ１２４の２４ビット出力の一方を選択し、データ
・パイプラインレジスタＤＰＲ１、１２９へ出力するマ
ルチプレクサ、１２８は乗算器ＭＰＹ１２５の４７ビッ
ト出力を一時保持するデータ・パイプラインレジスタＤ
ＰＲ２、１２９はマルチプレクサ１２７の２４ビット出
力を一時保持するデータ・パイプラインレジスタＤＰＲ
１、１３０はデータ・パイプラインレジスタＤＰＲ１
１２９からの２４ビットデータまたはデータ・パイプラ
インレジスタＤＰＲ２ １２８の４７ビットデータの一
方を選択して入力し、１／２マシンサイクルで所定の桁
数調整を行った後２４ビットデータとして出力する正規
化用バレルシフタＮ−ＳＦＴ、１３１はこの正規化用バ
レルシフタＮ−ＳＦＴ１３０の２４ビット出力、１３２
はワーキングレジスタＷr １３５からの２４ビット累算
用出力、１３３は累算／丸め用加算器ＡＵ、１３４はこ
の累算／丸め用加算器ＡＵ１３３の２４ビット結果出
力、１３５は２４ビット×８ワード構成のワーキングレ
ジスタＷr 、１３６は算術論理演算器ＡＬＵのフラグ出
力、１３７はこのフラグ出力１３６を条件テストするフ
ラグチェック回路、１３８はこのフラグチェック回路の
出力である１ビットの真偽判定結果を順次記憶する２４
×１ビットの条件テストシフトレジスタｔｃｓｒ、１３
９は正規化用バレルシフタＮ−ＳＦＴ１３０においてＬ
ＳＢ方向、すなわち右シフトを指示した場合にシフトア
ウトされた最上位のビットをそのまま出力する１ビット
のキャリーである。
を示すブロック図であり、図において、１２０は３本の
内部データバス１０４中の被演算データを転送するＸ−
バス、１２１は同様に演算データを転送するＹ−バス、
１２２は同様に出力データを転送するＺ−バス、１２３
は１マシンサイクルで入力データを所定のビット数シフ
ト／ローテートを行う２４ビット語長のバレルシフタＢ
−ＳＦＴ、１２４は１マシンサイクルで所定の算術論理
演算または差分絶対値の算出を行う２４ビット語長の算
術論理演算器ＡＬＵ、１２５は１マシンサイクルで２４
ビットの乗算を行い４７ビットの結果を出力する乗算器
ＭＰＹ、１２６は算術論理演算器ＡＬＵ１２４の差分出
力を一時保持し、乗算器ＭＰＹ１２５の自乗入力ポート
へ出力することで差分自乗を算出するためのデータ・パ
イプラインレジスタＤＰＲ０、１２７はバレルシフタＢ
−ＳＦＴ１２３の２４ビット出力または算術論理演算器
ＡＬＵ１２４の２４ビット出力の一方を選択し、データ
・パイプラインレジスタＤＰＲ１、１２９へ出力するマ
ルチプレクサ、１２８は乗算器ＭＰＹ１２５の４７ビッ
ト出力を一時保持するデータ・パイプラインレジスタＤ
ＰＲ２、１２９はマルチプレクサ１２７の２４ビット出
力を一時保持するデータ・パイプラインレジスタＤＰＲ
１、１３０はデータ・パイプラインレジスタＤＰＲ１
１２９からの２４ビットデータまたはデータ・パイプラ
インレジスタＤＰＲ２ １２８の４７ビットデータの一
方を選択して入力し、１／２マシンサイクルで所定の桁
数調整を行った後２４ビットデータとして出力する正規
化用バレルシフタＮ−ＳＦＴ、１３１はこの正規化用バ
レルシフタＮ−ＳＦＴ１３０の２４ビット出力、１３２
はワーキングレジスタＷr １３５からの２４ビット累算
用出力、１３３は累算／丸め用加算器ＡＵ、１３４はこ
の累算／丸め用加算器ＡＵ１３３の２４ビット結果出
力、１３５は２４ビット×８ワード構成のワーキングレ
ジスタＷr 、１３６は算術論理演算器ＡＬＵのフラグ出
力、１３７はこのフラグ出力１３６を条件テストするフ
ラグチェック回路、１３８はこのフラグチェック回路の
出力である１ビットの真偽判定結果を順次記憶する２４
×１ビットの条件テストシフトレジスタｔｃｓｒ、１３
９は正規化用バレルシフタＮ−ＳＦＴ１３０においてＬ
ＳＢ方向、すなわち右シフトを指示した場合にシフトア
ウトされた最上位のビットをそのまま出力する１ビット
のキャリーである。
【００３１】図３は図１に示したディジタル信号処理プ
ロセッサの内部データメモリと内部データバスの関係を
説明する図であり、１４０は内部データメモリＭ０ １
０７の読み出しポートからの２４ビットデータをＸ−バ
ス１２０ないしＹ−バス１２１の一方へ出力するデマル
チプレクサ、１４１は内部データメモリＭ１ １０８の
読み出しポートからの２４ビットデータをＸ−バス１２
０ないしＹ−バス１２１の一方へ出力するデマルチプレ
クサ、１４２はＺ−バス１２２ないしＤＭＡバス１１０
の書き込みデータの一方を選択して内部データメモリＭ
０ １０７の読み出し／書き込みポートへ出力するマル
チプレクサ、１４３は同様にＺ−バス１２２ないしＤＭ
Ａバス１１０の書き込みデータの一方を選択して内部デ
ータメモリＭ１ １０８の読み出し／書き込みポートへ
出力するマルチプレクサ、１４４は書き込みアドレスＤ
アドレス１４７とＤＭＡ制御部１０９からの内部データ
メモリアドレスＩアドレス１４８を内部データメモリＭ
０ １０７ないし内部データメモリＭ１ １０８の読み
出し／書き込みポートのいずれかへ選択して出力するア
ドレス用２−２セレクタ、１４５は内部データメモリＭ
０ １０７の読み出しポートアドレスであるＳ０アドレ
ス、１４６は内部データメモリＭ１ １０８の読み出し
ポートアドレスであるＳ１アドレス、１４７は内部デー
タメモリＭ０１０７ないし内部データメモリＭ１ １０
８に対する書き込みアドレス、１４８はＤＭＡバス１１
０から転送されるデータに対応する内部データメモリア
ドレスであるＩアドレスである。
ロセッサの内部データメモリと内部データバスの関係を
説明する図であり、１４０は内部データメモリＭ０ １
０７の読み出しポートからの２４ビットデータをＸ−バ
ス１２０ないしＹ−バス１２１の一方へ出力するデマル
チプレクサ、１４１は内部データメモリＭ１ １０８の
読み出しポートからの２４ビットデータをＸ−バス１２
０ないしＹ−バス１２１の一方へ出力するデマルチプレ
クサ、１４２はＺ−バス１２２ないしＤＭＡバス１１０
の書き込みデータの一方を選択して内部データメモリＭ
０ １０７の読み出し／書き込みポートへ出力するマル
チプレクサ、１４３は同様にＺ−バス１２２ないしＤＭ
Ａバス１１０の書き込みデータの一方を選択して内部デ
ータメモリＭ１ １０８の読み出し／書き込みポートへ
出力するマルチプレクサ、１４４は書き込みアドレスＤ
アドレス１４７とＤＭＡ制御部１０９からの内部データ
メモリアドレスＩアドレス１４８を内部データメモリＭ
０ １０７ないし内部データメモリＭ１ １０８の読み
出し／書き込みポートのいずれかへ選択して出力するア
ドレス用２−２セレクタ、１４５は内部データメモリＭ
０ １０７の読み出しポートアドレスであるＳ０アドレ
ス、１４６は内部データメモリＭ１ １０８の読み出し
ポートアドレスであるＳ１アドレス、１４７は内部デー
タメモリＭ０１０７ないし内部データメモリＭ１ １０
８に対する書き込みアドレス、１４８はＤＭＡバス１１
０から転送されるデータに対応する内部データメモリア
ドレスであるＩアドレスである。
【００３２】図４は図１中のアドレス発生部１０３の構
成を説明する図であり、１５０はシーケンス制御部１０
２へ入力されたマイクロ命令中の即値で示すディスプレ
ーメントデータ、１５１は２４ビット×４ワードのアド
レスレジスタＡＲ、１５２は１２ビット×４ワードのイ
ンデックス修飾レジスタＩＸＲ、１５３はアドレスレジ
スタＡＲ１５１とＸ−バス１２０のデータ入出力パス、
１５４はインデックス修飾レジスタＩＸＲ１５２とＸ−
バス１２０のデータ入出力パス、１５５は２４ビット語
長のアドレス加算器、１５６は３系統独立に備えたアド
レス生成器ＡＧＵ、１５７は２４ビットのアクセスの書
き込みアドレスを１マシンサイクル遅延させる書き込み
アドレスパイプラインレジスタＤＡＰＲ３、１５８は同
様に書き込みアドレスパイプラインレジスタＤＡＰＲ４
である。
成を説明する図であり、１５０はシーケンス制御部１０
２へ入力されたマイクロ命令中の即値で示すディスプレ
ーメントデータ、１５１は２４ビット×４ワードのアド
レスレジスタＡＲ、１５２は１２ビット×４ワードのイ
ンデックス修飾レジスタＩＸＲ、１５３はアドレスレジ
スタＡＲ１５１とＸ−バス１２０のデータ入出力パス、
１５４はインデックス修飾レジスタＩＸＲ１５２とＸ−
バス１２０のデータ入出力パス、１５５は２４ビット語
長のアドレス加算器、１５６は３系統独立に備えたアド
レス生成器ＡＧＵ、１５７は２４ビットのアクセスの書
き込みアドレスを１マシンサイクル遅延させる書き込み
アドレスパイプラインレジスタＤＡＰＲ３、１５８は同
様に書き込みアドレスパイプラインレジスタＤＡＰＲ４
である。
【００３３】図５は図１に示したディジタル信号処理プ
ロセッサの５ステージで構成された命令実行パイプライ
ンを説明する図であり、１６０は４相で構成されるマシ
ンサイクル、１６１はフェッチステージ、１６２はデコ
ードステージ、１６３はデコードステージ後半のアドレ
ス更新タイミング、１６４は読み出しステージ、１６５
は実行ステージ、１６６は書き込み／累算ステージ前半
の正規化用タイミング、１６７は書き込み／累算ステー
ジである。
ロセッサの５ステージで構成された命令実行パイプライ
ンを説明する図であり、１６０は４相で構成されるマシ
ンサイクル、１６１はフェッチステージ、１６２はデコ
ードステージ、１６３はデコードステージ後半のアドレ
ス更新タイミング、１６４は読み出しステージ、１６５
は実行ステージ、１６６は書き込み／累算ステージ前半
の正規化用タイミング、１６７は書き込み／累算ステー
ジである。
【００３４】図６は図１に示すディジタル信号処理プロ
セッサのマイクロ命令セット例の一部を示す図であり、
図において、１７０はロード命令、１７１は分枝命令、
１７２は１ソース演算命令、１７３は２ソース演算命
令、１７４はソース指示コード、１７５はデスティネー
ション指示コード、１７６はソース０指示コード、１７
７はソース１指示コードである。
セッサのマイクロ命令セット例の一部を示す図であり、
図において、１７０はロード命令、１７１は分枝命令、
１７２は１ソース演算命令、１７３は２ソース演算命
令、１７４はソース指示コード、１７５はデスティネー
ション指示コード、１７６はソース０指示コード、１７
７はソース１指示コードである。
【００３５】次に動作について説明する。以下、同様に
各部の名称は上記説明で用いた略称を用いる。先ず、図
１より、全体の概略動作を説明する。本発明によるディ
ジタル信号処理プロセッサは従来例と同様プログラムバ
ス１００とデータバス１０４が分離された構成を持ち、
シーケンス制御部１０２へのマイクロ命令入力、データ
バス１０４を介した演算部１０６のデータ入出力、アド
レス生成部１０３による２入力・１出力データアドレス
の並列生成、内部データメモリＭ０ １０７、Ｍ１ １
０８ないし外部データメモリＩ／Ｆ１０５による外部デ
ータメモリのアクセスをマイクロ命令によって並列に実
行する。更に、ＤＭＡ制御部１０９によりＤＭＡバス１
１０を介しこの内部動作と独立に内部データメモリＭ０
１０７、Ｍ１１０８と外部データメモリＩ／Ｆ１０５
との間でデータのＤＭＡ転送を実行する。ここで、各実
行ユニットは従来例と同様にレジスタベースである。本
プロセッサでは大半の命令で遅延動作形式としないた
め、命令実行パイプライン中に、データの入出力ステー
ジを含めている。従って、例えば演算部１０６において
加算を行う場合を考えると、入力、出力も含め、１ステ
ップのマイクロ命令によって加算命令を実行すれば良
い。このため、種々の演算を組み合せたプログラムでも
等価的に１マシンサイクルで１マイクロ命令の実行が可
能である。但し、命令実行結果を使用できるのは次命令
の読み出しステージとのステージ数差に対応する３命令
ステップ後からである。本プロセッサではこれによるロ
スを避ける意味を含め結果を直ちに使用する必要のある
ものの大半を複合演算とし、１命令で対応させている。
このため、大半のプログラムではこのロスが発生しな
い。演算部１０６、アドレス生成部１０３のデータ語長
とフォーマットは同一であって、完全に互換性を有す
る。このため、テーブルルックアップ、辞書参照等の処
理において、演算結果をデータメモリアドレスに直接換
算することができる。
各部の名称は上記説明で用いた略称を用いる。先ず、図
１より、全体の概略動作を説明する。本発明によるディ
ジタル信号処理プロセッサは従来例と同様プログラムバ
ス１００とデータバス１０４が分離された構成を持ち、
シーケンス制御部１０２へのマイクロ命令入力、データ
バス１０４を介した演算部１０６のデータ入出力、アド
レス生成部１０３による２入力・１出力データアドレス
の並列生成、内部データメモリＭ０ １０７、Ｍ１ １
０８ないし外部データメモリＩ／Ｆ１０５による外部デ
ータメモリのアクセスをマイクロ命令によって並列に実
行する。更に、ＤＭＡ制御部１０９によりＤＭＡバス１
１０を介しこの内部動作と独立に内部データメモリＭ０
１０７、Ｍ１１０８と外部データメモリＩ／Ｆ１０５
との間でデータのＤＭＡ転送を実行する。ここで、各実
行ユニットは従来例と同様にレジスタベースである。本
プロセッサでは大半の命令で遅延動作形式としないた
め、命令実行パイプライン中に、データの入出力ステー
ジを含めている。従って、例えば演算部１０６において
加算を行う場合を考えると、入力、出力も含め、１ステ
ップのマイクロ命令によって加算命令を実行すれば良
い。このため、種々の演算を組み合せたプログラムでも
等価的に１マシンサイクルで１マイクロ命令の実行が可
能である。但し、命令実行結果を使用できるのは次命令
の読み出しステージとのステージ数差に対応する３命令
ステップ後からである。本プロセッサではこれによるロ
スを避ける意味を含め結果を直ちに使用する必要のある
ものの大半を複合演算とし、１命令で対応させている。
このため、大半のプログラムではこのロスが発生しな
い。演算部１０６、アドレス生成部１０３のデータ語長
とフォーマットは同一であって、完全に互換性を有す
る。このため、テーブルルックアップ、辞書参照等の処
理において、演算結果をデータメモリアドレスに直接換
算することができる。
【００３６】次に、図２に基づき演算部１０６の機能を
説明する。Ｂ−ＳＦＴ１２３、ＡＬＵ１２４、ＭＰＹ１
２５は全て１マシンサイクルで動作が可能であり、命令
実行パイプラインステージ中の実行ステージで動作す
る。次ステージである書き込み／累算ステージにおいて
はＮ−ＳＦＴ１３０において桁数調整を行い結果１３１
をＺ−バス１２２へ出力しデータメモリへ書き込みを行
うか、ＡＵ１３３によってＷr １３５の内容１３２と累
算ないし丸めを行い再び結果１３４をＷr １３５へセッ
トすることができる。ここで、ＤＰＲ１ １２９、ＤＰ
Ｒ２ １２８は各々次ステージへ結果を転送するレジス
タである。この構成によって例えば複合演算は以下の様
に実行される。 積和：ＭＰＹ１２５→ＤＰＲ２ １２８→Ｎ−ＳＦＴ１
３０→ＡＵ１３３→Ｗr １３５ 差分絶対値和：ＡＬＵ１２４→ＭＵＸ１２７→ＤＰＲ１
１２９→ＳＦＴ１３０→ＡＵ１３３→Ｗr １３５ 差分自乗和：ＡＬＵ１２４→ＤＰＲ０ １２６→ＭＰＹ
１２５→ＤＰＲ２ １２８→Ｎ−ＳＦＴ１３０→ＡＵ１
３３→Ｗr １３５ 差分自乗和に関してはＤＰＲ０ １２６を用いた遅延動
作となる。しかし、この命令は大半の場合に連続して用
いられるのみであり、これによる問題は無視できる。
説明する。Ｂ−ＳＦＴ１２３、ＡＬＵ１２４、ＭＰＹ１
２５は全て１マシンサイクルで動作が可能であり、命令
実行パイプラインステージ中の実行ステージで動作す
る。次ステージである書き込み／累算ステージにおいて
はＮ−ＳＦＴ１３０において桁数調整を行い結果１３１
をＺ−バス１２２へ出力しデータメモリへ書き込みを行
うか、ＡＵ１３３によってＷr １３５の内容１３２と累
算ないし丸めを行い再び結果１３４をＷr １３５へセッ
トすることができる。ここで、ＤＰＲ１ １２９、ＤＰ
Ｒ２ １２８は各々次ステージへ結果を転送するレジス
タである。この構成によって例えば複合演算は以下の様
に実行される。 積和：ＭＰＹ１２５→ＤＰＲ２ １２８→Ｎ−ＳＦＴ１
３０→ＡＵ１３３→Ｗr １３５ 差分絶対値和：ＡＬＵ１２４→ＭＵＸ１２７→ＤＰＲ１
１２９→ＳＦＴ１３０→ＡＵ１３３→Ｗr １３５ 差分自乗和：ＡＬＵ１２４→ＤＰＲ０ １２６→ＭＰＹ
１２５→ＤＰＲ２ １２８→Ｎ−ＳＦＴ１３０→ＡＵ１
３３→Ｗr １３５ 差分自乗和に関してはＤＰＲ０ １２６を用いた遅延動
作となる。しかし、この命令は大半の場合に連続して用
いられるのみであり、これによる問題は無視できる。
【００３７】丸めを行う場合、本プロセッサでは以下の
手順による。 ＭＳＢ ＬＳＢ （１） 0000 0000 1111 1111 1010 0111 ：ＤＰＲ１ １２９出力２４ビッ ト （２） 0000 0000 0000 0000 1111 1111 ：Ｎ−ＳＦＴ１３０出力（右８ビ ットシフト） 1 ：キャリ１３９ （３） 0000 0000 0000 0001 0000 0000 ：ＡＵ１３３出力１３４キャリ加 算を行う。 すなわち、Ｎ−ＳＦＴ１３０でシフトアウトされるデー
タの最上位ビットをキャリとし、ＡＵ１３３においてキ
ャリ加算を実行することで丸め処理を行える。このた
め、丸めた結果の出力先はＷr １３５のみに限定され
る。次に、フラグチェック回路１３７はＡＬＵ１２４で
比較動作を行った結果のフラグ１３６をマイクロ命令で
指示される条件コードに従い、条件が成立したか否かを
示す１ビットのフラグを出力し、ｔｃｓｒ１３８へ順次
セットして行く。例えば、２入力のデータ最大値・最小
値を求める場合、どちらを選択したかの履歴を記憶でき
る。このｔｃｓｒ１３８にセットされた内容をＭＳＢか
らＬＳＢまで水平に見たものが２進木探索におけるイン
デックスコードに相当する。
手順による。 ＭＳＢ ＬＳＢ （１） 0000 0000 1111 1111 1010 0111 ：ＤＰＲ１ １２９出力２４ビッ ト （２） 0000 0000 0000 0000 1111 1111 ：Ｎ−ＳＦＴ１３０出力（右８ビ ットシフト） 1 ：キャリ１３９ （３） 0000 0000 0000 0001 0000 0000 ：ＡＵ１３３出力１３４キャリ加 算を行う。 すなわち、Ｎ−ＳＦＴ１３０でシフトアウトされるデー
タの最上位ビットをキャリとし、ＡＵ１３３においてキ
ャリ加算を実行することで丸め処理を行える。このた
め、丸めた結果の出力先はＷr １３５のみに限定され
る。次に、フラグチェック回路１３７はＡＬＵ１２４で
比較動作を行った結果のフラグ１３６をマイクロ命令で
指示される条件コードに従い、条件が成立したか否かを
示す１ビットのフラグを出力し、ｔｃｓｒ１３８へ順次
セットして行く。例えば、２入力のデータ最大値・最小
値を求める場合、どちらを選択したかの履歴を記憶でき
る。このｔｃｓｒ１３８にセットされた内容をＭＳＢか
らＬＳＢまで水平に見たものが２進木探索におけるイン
デックスコードに相当する。
【００３８】図３に基づき内部データメモリの構成を説
明する。Ｍ０ １０７、Ｍ１ １０８は各々２４ビット
×５１２ワードの２ポートＲＡＭであり、演算部１０６
へ２入力データを並列に出力する場合はＭ０ １０７、
Ｍ１ １０８の読み出しポートの出力をセレクタ１４
０，１４１によってＸ−バス１２０Ｙ−バス１２１へ出
力する。この時のアドレスはＳ０アドレス１４５がＭ０
１０７、Ｓ１アドレス１４６がＭ１ １０８へ出力さ
れる。更に、ベクトル加算すなわちＡ→＋Ｂ→→Ｃ→の
様にソース、ディティネーション共データメモリを対象
とする場合にはＺ−バス１２２からＭＵＸ１４２ないし
ＭＵＸ１４３を通じてＭ０ １０７ないしＭ１ １０８
の読み出し／書き込みポートからデータが書き込まれ
る。すなわち、内部動作に関してはバス競合が発生しな
い。
明する。Ｍ０ １０７、Ｍ１ １０８は各々２４ビット
×５１２ワードの２ポートＲＡＭであり、演算部１０６
へ２入力データを並列に出力する場合はＭ０ １０７、
Ｍ１ １０８の読み出しポートの出力をセレクタ１４
０，１４１によってＸ−バス１２０Ｙ−バス１２１へ出
力する。この時のアドレスはＳ０アドレス１４５がＭ０
１０７、Ｓ１アドレス１４６がＭ１ １０８へ出力さ
れる。更に、ベクトル加算すなわちＡ→＋Ｂ→→Ｃ→の
様にソース、ディティネーション共データメモリを対象
とする場合にはＺ−バス１２２からＭＵＸ１４２ないし
ＭＵＸ１４３を通じてＭ０ １０７ないしＭ１ １０８
の読み出し／書き込みポートからデータが書き込まれ
る。すなわち、内部動作に関してはバス競合が発生しな
い。
【００３９】図４に基づきアドレス発生部１０３の構成
を説明する。アドレス発生部１０３はＲ０アドレス発生
器、Ｓ１発生器、Ｄアドレス発生器を各々担当する３系
統のＡＧＵ１５６から構成される。各ＡＧＵには２４ビ
ット×４ワードのＡＲ１５１と１２ビット×４ワードの
ＩＸＲ１５２が備えられており、ＡＲ１５１とＩＸＲ１
５２とディスプレースメント１５０の３項の加算の組み
合わせをアドレス加算器１５５によって行うことで２次
元的なアドレス生成が可能である。
を説明する。アドレス発生部１０３はＲ０アドレス発生
器、Ｓ１発生器、Ｄアドレス発生器を各々担当する３系
統のＡＧＵ１５６から構成される。各ＡＧＵには２４ビ
ット×４ワードのＡＲ１５１と１２ビット×４ワードの
ＩＸＲ１５２が備えられており、ＡＲ１５１とＩＸＲ１
５２とディスプレースメント１５０の３項の加算の組み
合わせをアドレス加算器１５５によって行うことで２次
元的なアドレス生成が可能である。
【００４０】尚、ＡＧＵ１５６の動作はデコードステー
ジであるが書き込み／累算ステージとは２ステージ分の
ステージ差があるため、Ｄアドレス１４７はＤＡＰＲ３
１５７、ＤＡＰＲ４ １５８によって２マシンサイク
ル遅延されてＡＧＵ１５６から出力される。ＡＲ１５
１，ＩＸＲ１５２は各々Ｘ−バス１２０に接続され、デ
ータフォーマットは演算部１０６と互換性を有してい
る。よって、例えばテーブルルックアップを行う場合は
直接Ｗr １３５からＸ−バス１２０を介してＡＲ１５１
へデータを転送し、そのままＳ０アドレス１４５ないし
Ｓ１アドレス１４６としてアドレス出力を行えば良い。
ジであるが書き込み／累算ステージとは２ステージ分の
ステージ差があるため、Ｄアドレス１４７はＤＡＰＲ３
１５７、ＤＡＰＲ４ １５８によって２マシンサイク
ル遅延されてＡＧＵ１５６から出力される。ＡＲ１５
１，ＩＸＲ１５２は各々Ｘ−バス１２０に接続され、デ
ータフォーマットは演算部１０６と互換性を有してい
る。よって、例えばテーブルルックアップを行う場合は
直接Ｗr １３５からＸ−バス１２０を介してＡＲ１５１
へデータを転送し、そのままＳ０アドレス１４５ないし
Ｓ１アドレス１４６としてアドレス出力を行えば良い。
【００４１】本プロセッサの命令実行パイプラインを図
５に基づいて説明する。命令実行パイプラインは１命令
に付以下の５つのステージから構成される。 （１）フェッチ・ステージ１６１ プログラムカウンタ出力および１ワード（４８ビット
幅）のマイクロ命令読み出し。 （２）デコードステージ マイクロ命令のデコード１６２およびアドレス更新１６
３。 （３）読み出しステージ１６４ データメモリまたはレジスタ等のソースデータをＸ−バ
ス１２０、Ｙ−バス１２１経由で読み出し。 （４）実行ステージ１６５ Ｂ−ＳＦＴ１２３、ＡＬＵ１２４、ＭＰＹ１２５による
演算。 （５）書き込み／累算ステージ Ｎ−ＳＦＴ１３０による正規化１６６およびＡＵ１３３
による丸め／累算ないしＺ−バス１２２を介したデータ
メモリへの書き込み１６７。ここで（５）の書き込み／
累算ステージにおいてＡＵ１３３またはＺ−バス１２２
を介したデータ書き込みのタイミング１６７を共有する
とはＡＵ１３３の出力はＷr １３５のみにセットされ、
Ｚ−バス１２２を使用する場合、ＡＵ１３３は使用しな
いという排他的関係があるためである。以上のシーケン
スに従って命令を実行することで煩雑な遅延を考慮した
プログラムの作成がほぼ不要となり、高級言語コンパイ
ラを用いても効率の良いマイクロプログラムの作成が可
能となる。
５に基づいて説明する。命令実行パイプラインは１命令
に付以下の５つのステージから構成される。 （１）フェッチ・ステージ１６１ プログラムカウンタ出力および１ワード（４８ビット
幅）のマイクロ命令読み出し。 （２）デコードステージ マイクロ命令のデコード１６２およびアドレス更新１６
３。 （３）読み出しステージ１６４ データメモリまたはレジスタ等のソースデータをＸ−バ
ス１２０、Ｙ−バス１２１経由で読み出し。 （４）実行ステージ１６５ Ｂ−ＳＦＴ１２３、ＡＬＵ１２４、ＭＰＹ１２５による
演算。 （５）書き込み／累算ステージ Ｎ−ＳＦＴ１３０による正規化１６６およびＡＵ１３３
による丸め／累算ないしＺ−バス１２２を介したデータ
メモリへの書き込み１６７。ここで（５）の書き込み／
累算ステージにおいてＡＵ１３３またはＺ−バス１２２
を介したデータ書き込みのタイミング１６７を共有する
とはＡＵ１３３の出力はＷr １３５のみにセットされ、
Ｚ−バス１２２を使用する場合、ＡＵ１３３は使用しな
いという排他的関係があるためである。以上のシーケン
スに従って命令を実行することで煩雑な遅延を考慮した
プログラムの作成がほぼ不要となり、高級言語コンパイ
ラを用いても効率の良いマイクロプログラムの作成が可
能となる。
【００４２】本プロセッサのマイクロ命令は例えば図６
に示す様になっており、全て４８ビット語長の１ワード
水平型命令セットである。この命令セットでは同時に動
作可能な内部リソースを並列に指示するのではなく、命
令対応に各ステージのリソース動作の組み合わせを規定
した機能コードを用いる。これによって、マイクロ命令
の記述が簡易化する。この命令セットは大別してロード
１７０、分枝１７１、１ソース演算１７２、２ソース演
算１７３があり、機能コードに対応し、ソース・デステ
ィネーションを制御するソースコード１７４、デスティ
ネーションコード１７５、ソース０コード１７６、ソー
ス１コード１７７がセットされている。これらのコード
は各々データメモリを対象とする場合はアドレス発生部
１０３内の対応するＡＧＵ１５６に対するアドレッシン
グ指示コードとなる。この識別はリソースコードによっ
て行われる。この命令セットにより例えば演算命令毎に
アドレッシングモードの切り換え、正規化シフト値等の
設定を変更でき、複雑な信号処理アルゴリズムをプログ
ラムする時も最小限のロスで記述することが可能とな
る。
に示す様になっており、全て４８ビット語長の１ワード
水平型命令セットである。この命令セットでは同時に動
作可能な内部リソースを並列に指示するのではなく、命
令対応に各ステージのリソース動作の組み合わせを規定
した機能コードを用いる。これによって、マイクロ命令
の記述が簡易化する。この命令セットは大別してロード
１７０、分枝１７１、１ソース演算１７２、２ソース演
算１７３があり、機能コードに対応し、ソース・デステ
ィネーションを制御するソースコード１７４、デスティ
ネーションコード１７５、ソース０コード１７６、ソー
ス１コード１７７がセットされている。これらのコード
は各々データメモリを対象とする場合はアドレス発生部
１０３内の対応するＡＧＵ１５６に対するアドレッシン
グ指示コードとなる。この識別はリソースコードによっ
て行われる。この命令セットにより例えば演算命令毎に
アドレッシングモードの切り換え、正規化シフト値等の
設定を変更でき、複雑な信号処理アルゴリズムをプログ
ラムする時も最小限のロスで記述することが可能とな
る。
【００４３】例えば、従来例と同様に図１０に示す２進
木探索を実行する場合、本プロセッサでは近似度の算出
を以下の様にプログラムすれば良い。 ｒｅｐ Ｎ ｛ｓｕｂａａ ｓｃ０，ｓｃ１，ｗｒx ｝Ｎ回くり返し ｓｃ０：入力ベクトルアドレス制御 ｓｃ１：参照ベクトルアドレス制御 ｗｒx ：ワーキングレジスタ指定 これに要するマシンサイクル数はＮ＋１サイクルであ
り、これを２回くり返せば方向０，方向１の参照ベクト
ルの近似度が求められる。次に近似度が大のものを決定
し、次段のノード番号を求める処理は以下の様に記述で
きる。 ｃｍｐ・ｇｅ ｗｒ０，ｗｒ１ 比較し、結果をｔｃｓｒ１３８へセット ｍｖｒ ａｒ００，ａｒ０１ ｝ｓｃ０，ｓｃ１のアドレスポインタを初期化 ｍｖｒ ａｒ１０，ａｒ１１ ａｄｓｌ １，ｔｓｃｒ，ｗｒ２ 次ノード参照ベクトルアドレスを算出 （２ｎ＋１：１はｗｒ２に予めセット） ｎｏｐ ｎｏｐ ｍｖｒ ｗｒ２ ａｒ１２ 計 ７命令 よって１段当りの所要マシンサイクル数は２Ｎ＋９マシ
ンサイクルである。これは理想値とほぼ一致する程の高
効率処理であることが明らかであり、またプログラムも
簡潔である。
木探索を実行する場合、本プロセッサでは近似度の算出
を以下の様にプログラムすれば良い。 ｒｅｐ Ｎ ｛ｓｕｂａａ ｓｃ０，ｓｃ１，ｗｒx ｝Ｎ回くり返し ｓｃ０：入力ベクトルアドレス制御 ｓｃ１：参照ベクトルアドレス制御 ｗｒx ：ワーキングレジスタ指定 これに要するマシンサイクル数はＮ＋１サイクルであ
り、これを２回くり返せば方向０，方向１の参照ベクト
ルの近似度が求められる。次に近似度が大のものを決定
し、次段のノード番号を求める処理は以下の様に記述で
きる。 ｃｍｐ・ｇｅ ｗｒ０，ｗｒ１ 比較し、結果をｔｃｓｒ１３８へセット ｍｖｒ ａｒ００，ａｒ０１ ｝ｓｃ０，ｓｃ１のアドレスポインタを初期化 ｍｖｒ ａｒ１０，ａｒ１１ ａｄｓｌ １，ｔｓｃｒ，ｗｒ２ 次ノード参照ベクトルアドレスを算出 （２ｎ＋１：１はｗｒ２に予めセット） ｎｏｐ ｎｏｐ ｍｖｒ ｗｒ２ ａｒ１２ 計 ７命令 よって１段当りの所要マシンサイクル数は２Ｎ＋９マシ
ンサイクルである。これは理想値とほぼ一致する程の高
効率処理であることが明らかであり、またプログラムも
簡潔である。
【００４４】なお、上記実施例では語長を２４ビットア
ドレス空間を１６ＭＷ（２４ビット）としたもので説明
したが他の語長およびデータフォーマットであってもよ
い。また、上記実施例では２進木探索について説明した
が、他の信号処理アルゴリズムも同様に上記実施例と同
一の効果を奏する。また、上記実施例の細部の仕様は本
発明の本質とは無関係であり、本発明の内容を限定する
ものではないことは明らかである。
ドレス空間を１６ＭＷ（２４ビット）としたもので説明
したが他の語長およびデータフォーマットであってもよ
い。また、上記実施例では２進木探索について説明した
が、他の信号処理アルゴリズムも同様に上記実施例と同
一の効果を奏する。また、上記実施例の細部の仕様は本
発明の本質とは無関係であり、本発明の内容を限定する
ものではないことは明らかである。
【００４５】
【発明の効果】以上のように、第１の発明及び第３の発
明によれば直接メモリ転送バスを介し外部データメモリ
接続部と内部データメモリとの間でブロック単位でデー
タの入出力の判断を行うことにより、データの高速転送
が可能になり、外部のメモリへのデータ伝送効率を上げ
ることができる。また第２の発明によれば、外部データ
メモリに対する２次元データアドレス空間中の任意の矩
形部分を指示することにより、外部データメモリと内部
データメモリとの間での２次元データ転送を行うことが
可能である。（ｐ．１３参照）また第４の発明によれ
ば、外部データメモリを２分し、一方を高速メモリと
し、他方を低速メモリとしたことによりデータ転送の効
率を図っている。したがって外部のメモリへのデータ伝
送効率をよりいっそう上げることができる。
明によれば直接メモリ転送バスを介し外部データメモリ
接続部と内部データメモリとの間でブロック単位でデー
タの入出力の判断を行うことにより、データの高速転送
が可能になり、外部のメモリへのデータ伝送効率を上げ
ることができる。また第２の発明によれば、外部データ
メモリに対する２次元データアドレス空間中の任意の矩
形部分を指示することにより、外部データメモリと内部
データメモリとの間での２次元データ転送を行うことが
可能である。（ｐ．１３参照）また第４の発明によれ
ば、外部データメモリを２分し、一方を高速メモリと
し、他方を低速メモリとしたことによりデータ転送の効
率を図っている。したがって外部のメモリへのデータ伝
送効率をよりいっそう上げることができる。
【図１】 この発明の一実施例によるディジタル信号処
理プロセッサの構成を示すブロック図である。
理プロセッサの構成を示すブロック図である。
【図２】 この発明の図１中の演算部の構成を示す図で
ある。
ある。
【図３】 この発明の図１中の内部データメモリ構成を
説明する図である。
説明する図である。
【図４】 この発明の図１中のアドレス生成部の構成を
示す図である。
示す図である。
【図５】 この発明の図１に示したディジタル信号処理
プロセッサの命令実行タイミングを説明する図である。
プロセッサの命令実行タイミングを説明する図である。
【図６】 この発明の図１に示したディジタル信号処理
プロセッサのマイクロ命令セットの例を示す図である。
プロセッサのマイクロ命令セットの例を示す図である。
【図７】 従来のディジタル信号処理プロセッサの一例
であるＤＳＳＰ１の構成を示すブロック図である。
であるＤＳＳＰ１の構成を示すブロック図である。
【図８】 図７のＤＳＳＰ１の命令実行タイミングを説
明する図である。
明する図である。
【図９】 ＤＳＳＰ１のマイクロ命令セットを示す図で
ある。
ある。
【図１０】 ２進木探索の動作を説明する図である。
【図１１】 図１０における参照ベクトルのデータメモ
リ内での配置列を示す図である。
リ内での配置列を示す図である。
１００ プログラムバス、１０１ ＷＣＳ、１０２ シ
ーケンス制御部、１０３ アドレス生成部、１０４ デ
ータバス、１０５ 外部データメモリＩ／Ｆ、１０６
演算部、１０７ Ｍ０、１０８ Ｍ１、１０９ ＤＭＡ
制御部、１１０ＤＭＡバス、１１１ 外部データバス、
１２０ Ｘ−バス、１２１ Ｙ−バス、１２２ Ｚ−バ
ス。尚、図中、同一符号は同一、又は相当部分を示す。
ーケンス制御部、１０３ アドレス生成部、１０４ デ
ータバス、１０５ 外部データメモリＩ／Ｆ、１０６
演算部、１０７ Ｍ０、１０８ Ｍ１、１０９ ＤＭＡ
制御部、１１０ＤＭＡバス、１１１ 外部データバス、
１２０ Ｘ−バス、１２１ Ｙ−バス、１２２ Ｚ−バ
ス。尚、図中、同一符号は同一、又は相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０６Ｆ 17/10 15/78 ５１０ Ｆ
Claims (4)
- 【請求項１】 入力データ信号を伝送する複数本のデー
タ入力バスと、上記複数のデータ入力バスからそれぞれ
の入力データ信号を入力し、この入力データ信号を記憶
する内部データメモリと、この内部データメモリから出
力された入力データ信号を入力し、演算処理を行う演算
部と、上記演算部と上記データメモリとの動作を制御す
るアドレス生成部とからなるディジタル信号処理プロセ
ッサ。上記複数のデータ入力バスからデータを読み込
む、外部に設けられた外部データメモリと、この外部デ
ータメモリに対してデータを書き込む外部データメモリ
接続部と、上記外部データメモリ接続部の読み出し／書
き込みポートと上記外部データメモリとを接続する直接
メモリ転送バスと、この直接メモリ転送バスを介し、上
記外部データメモリ接続部と上記内部データメモリとの
間でブロック単位でデータの入出力の制御を行う直接メ
モリ転送制御部とを備えたことを特徴とするディジタル
信号処理プロセッサ。 - 【請求項２】 上記直接メモリ転送制御部は、上記外部
データメモリ接続部に対するアドレス指示をｍ行×ｎ列
（ｍ，ｎは正の整数）の２次元データアドレス空間中の
ｋ行×L 列（ｋ，L は正の整数）の矩形部分を指示し
て、上記外部データメモリに対する任意の開始アドレス
を指示し、外部データメモリと上記内部データメモリと
の間での２次元データ転送を行うことを特徴とした特許
請求の範囲第１項記載のディジタル信号処理プロセッ
サ。 - 【請求項３】 上記直接メモリ転送制御部は、上記ｋ行
×L 列の矩形ブロック単位に上記外部データメモリとの
データ入出力と内部演算処理を並列に行うことを特徴と
した特許請求の範囲第１項記載のディジタル信号処理プ
ロセッサ。 - 【請求項４】 外部データメモリ接続部において、上記
外部データメモリを２分し、この一方をアドレスする場
合には１マシンサイクルで読み出し／書き込みを完了す
る高速メモリとし、他方をアドレスする場合には外部か
らの読み出し／書き込み完了信号が検知されるまで待機
する低速メモリとしたことを特徴とした特許請求の範囲
第１項記載のディジタル信号処理プロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6258083A JPH07182157A (ja) | 1994-10-24 | 1994-10-24 | ディジタル信号処理プロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6258083A JPH07182157A (ja) | 1994-10-24 | 1994-10-24 | ディジタル信号処理プロセッサ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27481087A Division JPH01116730A (ja) | 1987-06-05 | 1987-10-30 | デイジタル信号処理プロセツサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07182157A true JPH07182157A (ja) | 1995-07-21 |
Family
ID=17315288
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6258083A Pending JPH07182157A (ja) | 1994-10-24 | 1994-10-24 | ディジタル信号処理プロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07182157A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001094596A (ja) * | 1999-09-20 | 2001-04-06 | Toshiba Corp | パケット処理装置及びパケット処理方法 |
| JP2008504572A (ja) * | 2004-06-23 | 2008-02-14 | クリエイティヴ テクノロジー リミテッド | デジタルメディアストリームの処理 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57169832A (en) * | 1981-03-26 | 1982-10-19 | Inventio Ag | Circuit device for imputting control command to microcomputer system |
| JPS6057457A (ja) * | 1983-09-07 | 1985-04-03 | Ricoh Co Ltd | Ｄｍａ装置 |
| JPS60160443A (ja) * | 1984-02-01 | 1985-08-22 | Hitachi Ltd | デ−タ処理装置 |
| JPS6132159A (ja) * | 1984-07-23 | 1986-02-14 | Ricoh Co Ltd | Ｄｍａ制御装置 |
| JPS61276049A (ja) * | 1985-05-31 | 1986-12-06 | Fujitsu Ltd | ダイレクト・メモリ・アクセス制御方式 |
-
1994
- 1994-10-24 JP JP6258083A patent/JPH07182157A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57169832A (en) * | 1981-03-26 | 1982-10-19 | Inventio Ag | Circuit device for imputting control command to microcomputer system |
| JPS6057457A (ja) * | 1983-09-07 | 1985-04-03 | Ricoh Co Ltd | Ｄｍａ装置 |
| JPS60160443A (ja) * | 1984-02-01 | 1985-08-22 | Hitachi Ltd | デ−タ処理装置 |
| JPS6132159A (ja) * | 1984-07-23 | 1986-02-14 | Ricoh Co Ltd | Ｄｍａ制御装置 |
| JPS61276049A (ja) * | 1985-05-31 | 1986-12-06 | Fujitsu Ltd | ダイレクト・メモリ・アクセス制御方式 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001094596A (ja) * | 1999-09-20 | 2001-04-06 | Toshiba Corp | パケット処理装置及びパケット処理方法 |
| US7027442B2 (en) | 1999-09-20 | 2006-04-11 | Kabushiki Kaisha Toshiba | Fast and adaptive packet processing device and method using digest information of input packet |
| JP2008504572A (ja) * | 2004-06-23 | 2008-02-14 | クリエイティヴ テクノロジー リミテッド | デジタルメディアストリームの処理 |
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