JPH07181237A - Method and apparatus for automatically producing test pattern-generation model thereof - Google Patents
Method and apparatus for automatically producing test pattern-generation model thereofInfo
- Publication number
- JPH07181237A JPH07181237A JP5327060A JP32706093A JPH07181237A JP H07181237 A JPH07181237 A JP H07181237A JP 5327060 A JP5327060 A JP 5327060A JP 32706093 A JP32706093 A JP 32706093A JP H07181237 A JPH07181237 A JP H07181237A
- Authority
- JP
- Japan
- Prior art keywords
- test pattern
- text data
- generation model
- pattern generation
- correspondence information
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
Description
【発明の詳細な説明】Detailed Description of the Invention
【０００１】[0001]
【産業上の利用分野】本発明はハードウェアの機能検証
を行うハードウェア記述言語を用いたテストベンチのテ
ストパターン生成モデル自動作成方法と装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method and apparatus for automatically creating a test pattern generation model of a test bench using a hardware description language for verifying the function of hardware.
【０００２】[0002]
【従来の技術】従来、ＩＣにおける小規模論理回路のテ
ストパターンの作成は仕様書毎に人手により作成してい
たが、ＩＣの集積化が進み、ＬＳＩ規模になると人手に
よるテストパターンの作成は２進変換による誤りの混入
などで非能率となり、テストパターン生成モデルの自動
作成方式の要望が高まっている。テストパターン生成方
式の自動化の公知例として特願平２−５２２６５「論理
回路のテストパターン生成方式」が公開されている。す
なわち、前記公知例はマクロ素子レベルの論理回路を予
めライブラリとして蓄積しておき、論理設計の段階でテ
ストの容易性を検討しながら、テストパターンの高速生
成を目的とするもので、その内容はデータバスに着目し
てマクロ素子ライブラリよりテスト対象のマクロ素子を
選択し、マクロ素子レベルの単体のテストパターン生成
を記号化し、マクロ素子で構成される論理回路のそれぞ
れの入出力に適用して論理回路全体を通じてのテストパ
ターンを生成するものである。2. Description of the Related Art Conventionally, a test pattern for a small-scale logic circuit in an IC has been manually created for each specification. However, as IC integration progresses and the scale of an LSI becomes large, a test pattern is manually created by an operator. There is an increasing demand for an automatic generation method of test pattern generation models, which is inefficient due to the inclusion of errors due to the binary conversion. As a publicly known example of automation of a test pattern generation method, Japanese Patent Application No. 2-52265 "Logic circuit test pattern generation method" is disclosed. That is, the above-mentioned publicly known example is intended for high-speed generation of a test pattern while preliminarily accumulating a macro element level logic circuit as a library and considering the testability at the logic design stage. Focusing on the data bus, select the macro element to be tested from the macro element library, symbolize the generation of a single test pattern at the macro element level, apply it to each input / output of the logic circuit composed of macro elements, and apply the logic. The test pattern is generated through the entire circuit.
【０００３】[0003]
【発明が解決しようとする課題】前述した人手によるテ
ストパターン生成モデルの作成は作成時間がかかり、人
手による間違え等機能検証の信頼性低下と修正による工
数の浪費につながる。また、前述の公知例ではデータバ
スに着目し、テスト対象のマクロ素子を予めマクロ素子
ライブラリに蓄積しておかなければならぬ制約があるば
かりでなく、製造段階を経過した最終検査には有用であ
るが、仕様作成およびそれに伴うハードウェアの機能検
証には機能不足である。The above-mentioned manual creation of the test pattern generation model takes a long time, which leads to a reduction in reliability of functional verification such as a mistake made by a human and waste of man-hours due to correction. Further, in the above-mentioned known example, not only is there a constraint that the macro element to be tested should be stored in the macro element library in advance by paying attention to the data bus, and it is useful for the final inspection after the manufacturing stage. However, there is a lack of functions for creating specifications and verifying the functions of the hardware associated therewith.
【０００４】本発明の目的はハードウェア記述言語によ
る仕様作成と論理設計のハードウェアの機能検証に対
し、ハードウェアの仕様に適したテストパターン生成モ
デル仕様データからテストパターン生成モデルの自動作
成方式を提供することである。An object of the present invention is to provide a method for automatically creating a test pattern generation model from a test pattern generation model specification data suitable for the hardware specification, in order to create a specification in a hardware description language and verify the function of the hardware in logical design. Is to provide.
【０００５】[0005]
【課題を解決するための手段】テストパターン生成モデ
ル自動作成方法は、 ハードウェアの機能検証のための
テストパターンを生成するテストパターン生成モデル自
動作成方法であって、テスト対象のハードウェアのハー
ドウェア記述言語で定義されたテストパターン生成モデ
ル仕様データに基づいてテキストデータとテストパター
ンの対応情報を自動作成するステップと、前記テキスト
データとテストパターンの対応情報に基づき、テストパ
ターン生成用テキストデータから、テキストデータが入
力されるテキストデータ入力部を自動作成するステップ
と、前記テキストデータとテストパターンの対応情報に
基づき、前記テストパターン生成用テキストデータか
ら、テキストデータをデータレコード毎にデータ型情報
に従って端子名とクロック番号のビットパターンに変換
するテストパターン変換部を自動作成するステップと、
前記テキストデータとテストパターンの対応情報に基づ
き、前記テストパターン生成用テキストデータから、テ
ストパターン変換部で変換されたビットパターンを端子
名毎にクロックの順番に対応したパルス列のテストパタ
ーンとして出力するテストパターン出力部を自動作成す
るステップを有するテストパターン生成モデル自動作成
方法。The test pattern generation model automatic generation method is a test pattern generation model automatic generation method for generating a test pattern for functional verification of hardware. A step of automatically creating correspondence information between the text data and the test pattern based on the test pattern generation model specification data defined in the description language, and based on the correspondence information between the text data and the test pattern, from the test pattern generation text data, A step of automatically creating a text data input section for inputting text data, and based on the correspondence information between the text data and the test pattern, from the text data for test pattern generation, the text data is input for each data record according to the data type information. Name and black And a step of automatically creating a test pattern conversion unit for converting the bit pattern of the check number,
A test for outputting the bit pattern converted by the test pattern conversion unit from the test pattern generation text data as a pulse train test pattern corresponding to the order of clocks for each terminal name based on the correspondence information between the text data and the test pattern. A method for automatically creating a test pattern generation model, which has a step of automatically creating a pattern output section.
【０００６】更に、テストパターン生成モデル自動作成
装置は、ハードウェアの機能検証のためのテストパター
ンを生成するテストパターン生成モデル自動作成装置で
あって、記憶装置と、テスト対象のハードウェアのハー
ドウェア記述言語で定義されたテストパターン生成モデ
ル仕様データに基づいてテキストデータとテストパター
ンの対応情報を前記記憶装置に格納するテストパターン
生成モデル仕様解析手段と、前記テキストデータとテス
トパターンの対応情報に基づき、前記テストパターン生
成用テキストデータから、テキストデータが入力される
テキストデータ入力部を作成するテキストデータ入力部
作成手段と、前記テキストデータとテストパターンの対
応情報に基づいて、テストパターン生成用テキストデー
タからテキストデータをデータレコード毎にデータ型情
報に従って端子名とクロック番号のビットパターンに変
換するテストパターン変換部を作成するテストパターン
変換部作成手段と、前記テキストデータとテストパター
ンの対応情報に基づき、前記テストパターン変換部で変
換されたビットパターンを端子名毎にクロックの順番に
対応したパルス列のテストパターンとして出力するテス
トパターン出力部を作成するテストパターン出力部作成
手段を有するテストパターン生成モデル自動作成装置。Further, the test pattern generation model automatic generation apparatus is a test pattern generation model automatic generation apparatus for generating a test pattern for functional verification of hardware, and includes a storage device and hardware of the hardware to be tested. Test pattern generation model specification analysis means for storing correspondence information between the text data and the test pattern in the storage device based on the test pattern generation model specification data defined in the description language, and based on the correspondence information between the text data and the test pattern Text data input part creating means for creating a text data input part into which text data is input from the test pattern creating text data, and test pattern creating text data based on the correspondence information between the text data and the test pattern From text de A test pattern conversion unit for generating a test pattern conversion unit for converting a data pattern into a bit pattern of a terminal name and a clock number in accordance with data type information for each data record; An automatic test pattern generation model creating device having a test pattern output part creating means for creating a test pattern output part for outputting a bit pattern converted by a pattern conversion part as a test pattern of a pulse train corresponding to a clock order for each terminal name.
【０００７】[0007]
【作用】ハードウェア記述言語で記述し論理設計された
ハードウェアの機能検証に際し、ハードウェアの仕様に
適したテストパターン生成モデル仕様データから、記憶
装置に格納されたテキストデータとテストパターンの対
応情報に基づきテストパターン生成用テキストデータを
入力解析するテキストデータ入力部を作成し、データレ
コード毎に、規定されたデータ型情報に従って、ビット
パターンに変換するテストパターン変換部を作成し、こ
れによりテストパターンを出力するテストパターン出力
部を作成するもので、上記の処理の流れによりテストパ
ターン生成モデルが自動作成される。[Operation] When verifying the function of hardware which is described in the hardware description language and logically designed, from the test pattern generation model specification data suitable for the hardware specifications, the correspondence information between the text data stored in the storage device and the test pattern Create a text data input part that inputs and analyzes the test pattern generation text data based on the above, and creates a test pattern conversion part that converts it into a bit pattern according to the specified data type information for each data record. To generate a test pattern output unit, and a test pattern generation model is automatically created by the above processing flow.
【０００８】[0008]
【実施例】次に本発明のテストパターン生成モデル自動
作成方法と装置について図面を参照して説明する。図１
は本発明のテストパターン生成モデル自動作成装置の一
実施例の構成を示す図、図２は本発明のテストパターン
生成モデル自動作成方法の一実施例のフローチャート、
図３（ａ）はテストパターン生成用テキストデータを、
図３（ｂ）はテストパターン変換部により変換したビッ
トパターンを、図３（ｃ）はテストパターン出力部より
出力されたテストパターンを示すものである。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, a test pattern generation model automatic generation method and apparatus of the present invention will be described with reference to the drawings. Figure 1
Is a diagram showing a configuration of an embodiment of a test pattern generation model automatic generation apparatus of the present invention, FIG. 2 is a flowchart of an embodiment of a test pattern generation model automatic generation method of the present invention,
FIG. 3A shows text data for test pattern generation,
FIG. 3B shows the bit pattern converted by the test pattern conversion unit, and FIG. 3C shows the test pattern output from the test pattern output unit.
【０００９】テストパターン生成モデル自動作成装置は
演算処理装置１と、入出力装置２と、記憶装置３と、記
憶装置３に格納されるテキストデータとテストパターン
の対応情報６と、テストパターン生成モデル仕様解析手
段４と、テストパターン生成モデル作成手段５から構成
される。更に、テストパターン生成モデル作成手段５は
テキストデータ入力部作成手段７と、テストパターン変
換部作成手段８と、テストパターン出力部作成手段９か
ら構成される。The test pattern generation model automatic generation apparatus includes an arithmetic processing unit 1, an input / output unit 2, a storage unit 3, correspondence information 6 between text data stored in the storage unit 3 and a test pattern, and a test pattern generation model. It is composed of a specification analysis unit 4 and a test pattern generation model creation unit 5. Further, the test pattern generation model creating means 5 comprises a text data input part creating means 7, a test pattern converting part creating means 8 and a test pattern output part creating means 9.
【００１０】ハードウェア記述言語で定義されたテスト
パターン生成モデル仕様データ２５は入出力装置２によ
り読取られ、演算処理装置１に転送される。テストパタ
ーン生成モデル仕様解析手段２１は、演算処理装置１を
介しテストパターン生成モデル仕様データ２５を解析
し、クロック番号と端子名との関係およびデータ型情報
を示すテキストデータとテストパターンの対応情報２６
を作成し、記憶装置３に格納する。The test pattern generation model specification data 25 defined in the hardware description language is read by the input / output device 2 and transferred to the arithmetic processing device 1. The test pattern generation model specification analysis unit 21 analyzes the test pattern generation model specification data 25 via the arithmetic processing device 1, and the correspondence information 26 between the text data indicating the relationship between the clock number and the terminal name and the data type information and the test pattern 26.
Is created and stored in the storage device 3.
【００１１】テストパターン生成モデル作成手段５はテ
ストパターン生成モデル仕様データ２５により定義され
たテストパターン生成用テキストデータからテキストデ
ータとテストパターンの対応情報２６のデータに基づ
き、前記テストパターン生成モデル作成手段５の構成に
示した各種手段の処理を経て、テストパターン生成モデ
ル２７を作成する。The test pattern generation model generation means 5 generates the test pattern generation model generation means from the test pattern generation text data defined by the test pattern generation model specification data 25 based on the data of the correspondence information 26 between the text data and the test pattern. The test pattern generation model 27 is created through the processing of various means shown in the configuration of No. 5.
【００１２】テキストデータ入力部２８は、テストパタ
ーン生成モデル仕様データ２５に基づき定義されたテキ
ストデータ図３（ａ）を入力するハードウェア記述言語
のモデルとして、テキストデータ入力部作成手段２２に
より作成されるものである。The text data input section 28 is created by the text data input section creating means 22 as a model of a hardware description language for inputting the text data FIG. 3A defined based on the test pattern generation model specification data 25. It is something.
【００１３】テストパターン変換部２９は、テキストデ
ータとテストパターンの対応情報２６のデータに基づ
き、前記テキストデータ入力部２８が入力するテキスト
データ図３（ａ）をデータレコード毎に、規定されたデ
ータ型情報に従って、端子名とクロック番号のビットパ
ターン図３（ｂ）に変換する機能を有するハードウェア
記述言語のモデルとして、テストパターン変換部作成手
段２３により作成されたものである。The test pattern conversion unit 29 defines the text data shown in FIG. 3 (a) input by the text data input unit 28 based on the data of the correspondence information 26 of the text data and the test pattern for each data record. It is created by the test pattern converting unit creating means 23 as a model of a hardware description language having a function of converting the bit pattern of the terminal name and the clock number into FIG. 3B according to the type information.
【００１４】テストパターン出力部３０は、テキストデ
ータとテストパターンの対応情報２６のデータに基づ
き、前記テストパターン変換部２９により変換されたビ
ットパターン図３（ｂ）を端子名毎にクロックの順番に
対応したパルス列のテストパターン図３（ｃ）として、
出力する機能を有するハードウェア記述言語のモデルと
して、前記テストパターン出力部作成手段３０により作
成したものである。上記の処理の流れによりテストパタ
ーン生成モデル２７が自動作成される。The test pattern output unit 30 uses the bit pattern shown in FIG. 3B converted by the test pattern conversion unit 29 based on the text data and the data of the test pattern correspondence information 26 in the order of clocks for each terminal name. As a corresponding pulse train test pattern FIG. 3 (c),
A model of a hardware description language having a function of outputting is created by the test pattern output unit creating means 30. The test pattern generation model 27 is automatically created by the flow of the above processing.
【００１５】前記テストパターン生成用テキストデータ
はテストパターン生成モデル仕様データの規則に基づき
定義されるもので、テストパターン生成モデル仕様デー
タと別個に準備されるかは問わない。The test pattern generation text data is defined based on the rules of the test pattern generation model specification data, and it does not matter whether it is prepared separately from the test pattern generation model specification data.
【００１６】[0016]
【発明の効果】以上説明したように本発明は、テストパ
ターン生成モデル仕様データに基づきテストパターン生
成モデルを自動作成するので、作成時間を大幅に削減す
る効果がある。更に、ハードウェアの機能検証の信頼性
が向上するため、テストパターン生成モデル修正による
多大な工数が削減できる効果がある。As described above, according to the present invention, the test pattern generation model is automatically generated based on the test pattern generation model specification data, so that there is an effect of drastically reducing the generation time. Furthermore, since the reliability of hardware function verification is improved, there is an effect that a great number of man-hours can be reduced by modifying the test pattern generation model.
【図１】本発明のテストパターン生成モデル自動作成装
置の一実施例の構成を示す図である。FIG. 1 is a diagram showing a configuration of an embodiment of a test pattern generation model automatic generation apparatus of the present invention.
【図２】本発明のテストパターン生成モデル自動作成方
法の一実施例のフローチャートである。FIG. 2 is a flowchart of one embodiment of the test pattern generation model automatic generation method of the present invention.
【図３】（ａ）はテストパターン生成用テキストデータ
を、（ｂ）はテストパターン変換部により変換したビッ
トパターンを、（ｃ）はテストパターン出力部より出力
されたテストパターンを示すものである。3A shows text data for test pattern generation, FIG. 3B shows a bit pattern converted by a test pattern conversion unit, and FIG. 3C shows a test pattern output from a test pattern output unit. .
１ 演算処理装置 ２ 入出力装置 ３ 記憶装置 ４、２１ テストパターン生成モデル仕様解析手段 ５ テストパターン生成モデル作成手段 ６、２６ テキストデータとテストパターンの対応情
報 ７、２２ テキストデータ入力部作成手段 ８、２３ テストパターン変換部作成手段 ９、２４ テストパターン出力部作成手段 ２５ テストパターン生成モデル仕様データ ２７ テストパターン生成モデル ２８ テキストデータ入力部 ２９ テストパターン変換部 ３０ テストパターン出力部DESCRIPTION OF SYMBOLS 1 arithmetic processing device 2 input / output device 3 storage device 4, 21 test pattern generation model specification analysis means 5 test pattern generation model creation means 6, 26 correspondence information between text data and test pattern 7, 22 text data input part creation means 8, 23 Test Pattern Converting Unit Creating Means 9, 24 Test Pattern Outputting Unit Creating Means 25 Test Pattern Generation Model Specification Data 27 Test Pattern Generating Model 28 Text Data Input Unit 29 Test Pattern Converting Unit 30 Test Pattern Outputting Unit
Claims (2)
パターンを生成するテストパターン生成モデル自動作成
方法であって、 テスト対象のハードウェアのハードウェア記述言語で定
義されたテストパターン生成モデル仕様データに基づい
てテキストデータとテストパターンの対応情報を自動作
成するステップと、 前記テキストデータとテストパターンの対応情報に基づ
き、テストパターン生成用テキストデータから、テキス
トデータが入力されるテキストデータ入力部を自動作成
するステップと、 前記テキストデータとテストパターンの対応情報に基づ
き、前記テストパターン生成用テキストデータから、テ
キストデータをデータレコード毎にデータ型情報に従っ
て端子名とクロック番号のビットパターンに変換するテ
ストパターン変換部を自動作成するステップと、 前記テキストデータとテストパターンの対応情報に基づ
き、前記テストパターン生成用テキストデータから、テ
ストパターン変換部で変換されたビットパターンを端子
名毎にクロックの順番に対応したパルス列のテストパタ
ーンとして出力するテストパターン出力部を自動作成す
るステップを有するテストパターン生成モデル自動作成
方法。1. A method for automatically creating a test pattern generation model for generating a test pattern for functional verification of hardware, comprising: adding test pattern generation model specification data defined by a hardware description language of hardware to be tested. A step of automatically creating correspondence information between the text data and the test pattern based on the text data, and a text data input part for automatically entering the text data from the test pattern generation text data based on the correspondence information between the text data and the test pattern And a test pattern conversion for converting the text data from the test pattern generation text data into a bit pattern of a terminal name and a clock number according to data type information for each data record based on the correspondence information between the text data and the test pattern. Department And a step of automatically creating, based on the correspondence information of the text data and the test pattern, from the test pattern generation text data, the bit pattern converted by the test pattern conversion unit pulse train corresponding to the order of the clock for each terminal name Test pattern generation model automatic creation method including a step of automatically creating a test pattern output unit for outputting as a test pattern of the above.
パターンを生成するテストパターン生成モデル自動作成
装置であって、 記憶装置と、 テスト対象のハードウェアのハードウェア記述言語で定
義されたテストパターン生成モデル仕様データに基づい
てテキストデータとテストパターンの対応情報を前記記
憶装置に格納するテストパターン生成モデル仕様解析手
段と、 前記テキストデータとテストパターンの対応情報に基づ
き、前記テストパターン生成用テキストデータから、テ
キストデータが入力されるテキストデータ入力部を作成
するテキストデータ入力部作成手段と、 前記テキストデータとテストパターンの対応情報に基づ
いて、テストパターン生成用テキストデータからテキス
トデータをデータレコード毎にデータ型情報に従って端
子名とクロック番号のビットパターンに変換するテスト
パターン変換部を作成するテストパターン変換部作成手
段と、 前記テキストデータとテストパターンの対応情報に基づ
き、前記テストパターン変換部で変換されたビットパタ
ーンを端子名毎にクロックの順番に対応したパルス列の
テストパターンとして出力するテストパターン出力部を
作成するテストパターン出力部作成手段を有するテスト
パターン生成モデル自動作成装置。2. A test pattern generation model automatic generation apparatus for generating a test pattern for functional verification of hardware, comprising: a storage device and a test pattern generation defined by a hardware description language of the hardware to be tested. Test pattern generation model specification analysis means for storing correspondence information between the text data and the test pattern in the storage device based on the model specification data, and from the test pattern generation text data based on the correspondence information between the text data and the test pattern. A text data input part creating means for creating a text data input part into which the text data is input; and, based on the correspondence information between the text data and the test pattern, the text data is created from the test pattern generation text data for each data record. According to type information A test pattern conversion unit creating means for creating a test pattern conversion unit for converting a bit pattern of a terminal name and a clock number, and a bit pattern converted by the test pattern conversion unit based on the correspondence information between the text data and the test pattern. A test pattern generation model automatic creation device having a test pattern output part creation means for creating a test pattern output part that outputs a test pattern output as a pulse train test pattern corresponding to the order of clocks for each terminal name.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5327060A JPH07181237A (en) | 1993-12-24 | 1993-12-24 | Method and apparatus for automatically producing test pattern-generation model thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5327060A JPH07181237A (en) | 1993-12-24 | 1993-12-24 | Method and apparatus for automatically producing test pattern-generation model thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07181237A true JPH07181237A (en) | 1995-07-21 |
Family
ID=18194856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5327060A Pending JPH07181237A (en) | 1993-12-24 | 1993-12-24 | Method and apparatus for automatically producing test pattern-generation model thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07181237A (en) |
-
1993
- 1993-12-24 JP JP5327060A patent/JPH07181237A/en active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8417504B2 (en) | Conversion of circuit description to a transaction model | |
| US6536031B2 (en) | Method for generating behavior model description of circuit and apparatus for logic verification | |
| US6370675B1 (en) | Semiconductor integrated circuit design and evaluation system using cycle base timing | |
| CN111324526B (en) | Interface test system, method and server | |
| US5974241A (en) | Test bench interface generator for tester compatible simulations | |
| JP2007034833A (en) | Function verification description generation device, function verification description generation method and function verification description generation program | |
| CN116227398B (en) | Method and system for automatically generating IP core test stimulus | |
| JPH07181237A (en) | Method and apparatus for automatically producing test pattern-generation model thereof | |
| CN110991129B (en) | FPGA-based full-automatic simulation verification method for password coprocessor | |
| JPWO2006025412A1 (en) | Logic verification method, logic module data, device data, and logic verification apparatus | |
| JP2001318959A (en) | Logical circuit verifying device | |
| JP3105782B2 (en) | Logic generation method for electronic circuits | |
| Becu et al. | UTILE system: a unified environment from simulation to test | |
| JP4564689B2 (en) | Hardware function verification method and hardware function verification apparatus | |
| JP3302547B2 (en) | Method and system for creating test vector in logic simulator | |
| CN108073735A (en) | The asynchronous clock inspection method and device of integrated circuit | |
| JP3097132B2 (en) | Test program / test standard table converter | |
| JPH06332971A (en) | Function model generator | |
| JP2001142921A (en) | Method for quickly extracting limit between functional blocks and recording medium with recorded program for quickly extracting limit between functional blocks | |
| JPH04236636A (en) | Check method for interactive system | |
| CN117724686A (en) | Visual generation method and device for XML-based design verification code | |
| JPH05314204A (en) | Logic simulator and test circuit generator | |
| JPH0137771B2 (en) | ||
| JPH0936237A (en) | Verifying system for lsi development | |
| JPH06149619A (en) | Automatic preparing system for test item |