JPH07181232A - フィールド・プログラマブル・ロジック・アレイ・テスト方法及び装置 - Google Patents
フィールド・プログラマブル・ロジック・アレイ・テスト方法及び装置Info
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- JPH07181232A JPH07181232A JP6226988A JP22698894A JPH07181232A JP H07181232 A JPH07181232 A JP H07181232A JP 6226988 A JP6226988 A JP 6226988A JP 22698894 A JP22698894 A JP 22698894A JP H07181232 A JPH07181232 A JP H07181232A
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- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318516—Test of programmable logic devices [PLDs]
- G01R31/318519—Test of field programmable gate arrays [FPGA]
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
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- G01R31/3181—Functional testing
- G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
- G01R31/318385—Random or pseudo-random test pattern
-
- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2201/00—Indexing scheme relating to error detection, to error correction, and to monitoring
- G06F2201/83—Indexing scheme relating to error detection, to error correction, and to monitoring the solution involving signatures
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- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Logic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【目的】 フィールド・プログラマブル・ロジック・ゲ
ート・アレイをテストする方法及び装置を提供する。 【構成】 プログラマブル・ロジック・アレイは、
（１）疑似ランダム・パターン・ジェネレータ６１、
（２）多入力シグネチャ・レジスタ７１、（３）シグネ
チャ・コンパレータ８１、（４）ＡＮＤプレーン２１と
ＯＲプレーン３１のロジック・アレイの４つの領域に分
けて構成される。疑似ランダム・パターン・ジェネレー
タからプログラマブル・ロジック・アレイにテスト・パ
ターンのベクトルの疑似ランダム・セットが印加され
る。出力は多入力シグネチャ・レジスタ７１でキャプチ
ャされ、比較器で比較される。最後に不揮発性フローテ
ィング・ゲート電界効果トランジスタ４３がそれぞれ選
択的にセットされて、所望の積和群が得られる。
ート・アレイをテストする方法及び装置を提供する。 【構成】 プログラマブル・ロジック・アレイは、
（１）疑似ランダム・パターン・ジェネレータ６１、
（２）多入力シグネチャ・レジスタ７１、（３）シグネ
チャ・コンパレータ８１、（４）ＡＮＤプレーン２１と
ＯＲプレーン３１のロジック・アレイの４つの領域に分
けて構成される。疑似ランダム・パターン・ジェネレー
タからプログラマブル・ロジック・アレイにテスト・パ
ターンのベクトルの疑似ランダム・セットが印加され
る。出力は多入力シグネチャ・レジスタ７１でキャプチ
ャされ、比較器で比較される。最後に不揮発性フローテ
ィング・ゲート電界効果トランジスタ４３がそれぞれ選
択的にセットされて、所望の積和群が得られる。
Description
【０００１】
【産業上の利用分野】本発明は、フィールド・プログラ
マブル・ロジック・アレイに関し、特にフィールド・テ
スト用フィールド・プログラマブル・ロジック・アレイ
に関する。ロジック・アレイの特徴は、「シー・オブ・
ゲート（sea of gates）」すなわちＡＮＤプレーンとＯ
Ｒプレーンにある。ＡＮＤプレーンとＯＲプレーンの
「シー・オブ・ゲート」は、入力ベクトルを受けて入力
ベクトル成分の「積和」出力を生成する。プログラマブ
ル・ロジック・アレイでは、ＡＮＤプレーンのＡＮＤと
ＯＲプレーンのＯＲをセットできるが、これは例えば不
揮発性フローティング・ゲート電界効果トランジスタを
セットすることによって、入力ベクトルのうち選択され
たビットに対して所望の操作を実現することによる。フ
ィールド・プログラマブル・ロジック・アレイの場合、
不揮発性フローティング・ゲート電界効果トランジスタ
のセッティングは、プログラマブル・ロジック・アレイ
をその環境から取り出さずに行なうことができる。
マブル・ロジック・アレイに関し、特にフィールド・テ
スト用フィールド・プログラマブル・ロジック・アレイ
に関する。ロジック・アレイの特徴は、「シー・オブ・
ゲート（sea of gates）」すなわちＡＮＤプレーンとＯ
Ｒプレーンにある。ＡＮＤプレーンとＯＲプレーンの
「シー・オブ・ゲート」は、入力ベクトルを受けて入力
ベクトル成分の「積和」出力を生成する。プログラマブ
ル・ロジック・アレイでは、ＡＮＤプレーンのＡＮＤと
ＯＲプレーンのＯＲをセットできるが、これは例えば不
揮発性フローティング・ゲート電界効果トランジスタを
セットすることによって、入力ベクトルのうち選択され
たビットに対して所望の操作を実現することによる。フ
ィールド・プログラマブル・ロジック・アレイの場合、
不揮発性フローティング・ゲート電界効果トランジスタ
のセッティングは、プログラマブル・ロジック・アレイ
をその環境から取り出さずに行なうことができる。
【０００２】不揮発性ゲートは、本発明に従ってテスト
できるようにセットされる。次にプログラマブル・ロジ
ック・アレイは、（１）疑似ランダム・パターン・ジェ
ネレータ、（２）多入力シグネチャ・レジスタ、（３）
シグネチャ比較器、（４）ＡＮＤプレーンとＯＲプレー
ンのロジック・アレイの４領域に分けて構成される。テ
スト・パターン・ベクトルの疑似ランダム・セットが疑
似ランダム・パターン・ジェネレータからプログラマブ
ル・ロジック・アレイに送られる。この出力は多入力シ
グネチャ・レジスタでキャプチャされ、シグネチャ比較
器で比較される。最後に、所望の積和群が得られるよう
に不揮発性フローティング・ゲート電界効果トランジス
タが選択的にセットされる。本発明のこの方法は次のよ
うに例えることができる。プログラマブル・ロジック・
アレイを「白紙」状態にセットした後、白くなった「用
紙」をテストし、実際に不揮発性ゲートが完全に消去さ
れた「白紙」かどうかが確認される。
できるようにセットされる。次にプログラマブル・ロジ
ック・アレイは、（１）疑似ランダム・パターン・ジェ
ネレータ、（２）多入力シグネチャ・レジスタ、（３）
シグネチャ比較器、（４）ＡＮＤプレーンとＯＲプレー
ンのロジック・アレイの４領域に分けて構成される。テ
スト・パターン・ベクトルの疑似ランダム・セットが疑
似ランダム・パターン・ジェネレータからプログラマブ
ル・ロジック・アレイに送られる。この出力は多入力シ
グネチャ・レジスタでキャプチャされ、シグネチャ比較
器で比較される。最後に、所望の積和群が得られるよう
に不揮発性フローティング・ゲート電界効果トランジス
タが選択的にセットされる。本発明のこの方法は次のよ
うに例えることができる。プログラマブル・ロジック・
アレイを「白紙」状態にセットした後、白くなった「用
紙」をテストし、実際に不揮発性ゲートが完全に消去さ
れた「白紙」かどうかが確認される。
【０００３】
【従来の技術】プログラマブル・ロジック・アレイは、
プログラミングができ、後に再プログラミングにより、
特定の機能や動作を復元することができる。通常、プロ
グラミングと再プログラミングは、デバイスまたはデバ
イスを含むパッケージ全体を取り外してデバイスを再プ
ログラミングすることによって行なわれる。これは普
通、サービス拠点でＥＰＲＯＭプログラマによって行な
われており、ユーザが出来ることとしては行なわれな
い。
プログラミングができ、後に再プログラミングにより、
特定の機能や動作を復元することができる。通常、プロ
グラミングと再プログラミングは、デバイスまたはデバ
イスを含むパッケージ全体を取り外してデバイスを再プ
ログラミングすることによって行なわれる。これは普
通、サービス拠点でＥＰＲＯＭプログラマによって行な
われており、ユーザが出来ることとしては行なわれな
い。
【０００４】ユーザ・プログラミング性を実現する試み
については、米国特許第４８７９６８８号、同第４９３
７８６４号、同第５０１７８０９号、及び同第５１０５
３８８号、及び欧州特許第３６１５２５号等に説明があ
る。
については、米国特許第４８７９６８８号、同第４９３
７８６４号、同第５０１７８０９号、及び同第５１０５
３８８号、及び欧州特許第３６１５２５号等に説明があ
る。
【０００５】Turner、Rutledgeらによる米国特許第４８
７９６８８号、In-SystemProgrammable Logic Device
は、フィールド・プログラマブルであり、構成可能であ
るが、フィールド・プログラミングの成否はテスト或い
は検査されないプログラマブル・ロジック・デバイスに
ついて述べている。
７９６８８号、In-SystemProgrammable Logic Device
は、フィールド・プログラマブルであり、構成可能であ
るが、フィールド・プログラミングの成否はテスト或い
は検査されないプログラマブル・ロジック・デバイスに
ついて述べている。
【０００６】Caseiras、Filion、Evanitskyらによる米
国特許第４９３７８６４号、DebugRoutine Accessing S
ystemは、フロッピー・ディスクに格納されて異なるデ
バッグ・ルーチンをアンロックするデバッグ・ルーチン
について述べている。
国特許第４９３７８６４号、DebugRoutine Accessing S
ystemは、フロッピー・ディスクに格納されて異なるデ
バッグ・ルーチンをアンロックするデバッグ・ルーチン
について述べている。
【０００７】Turnerによる米国特許第５０１７８０９
号、Method and Apparatus forProgram Verification o
f A Field Programmable Logic Device は、プログラミ
ングされたデバイスの検査について述べているが、個々
のセルの状態は検査されない。
号、Method and Apparatus forProgram Verification o
f A Field Programmable Logic Device は、プログラミ
ングされたデバイスの検査について述べているが、個々
のセルの状態は検査されない。
【０００８】Itano、Shimbayashiらによる米国特許第５
１０５３８８号、ProgrammableLogic Device Including
Verify Circuit for Macro-Cellは、出力とフィードバ
ックを有するプログラマブル・メモリについて述べてい
る。
１０５３８８号、ProgrammableLogic Device Including
Verify Circuit for Macro-Cellは、出力とフィードバ
ックを有するプログラマブル・メモリについて述べてい
る。
【０００９】John E．Salickによる米国特許第４６７２
６１０号、Built In Self TestInput Generator for Pr
ogrammable Logic Arrays、Jouによる同第４７６８１９
６号、Programmable Logic Array、Craig E．Hunter ら
による同第４８９３３１１号、CMOS Implementation of
A Built In Self Test Input Generator（BISTIG）、
及びZorianによる同第５０９１９０８号、Built In Sel
f TestInput Technique for Read-Only Memories、並び
にAkaoらによる１９８８年９月２０日付特開平２−０８
３６７６（１９９０年３月２３日公開、申請番号２−３
５９１９８８）、Semiconductor Integrated Circuit f
or Data Processingはいずれもセルフ・テスト機能を組
込んだプログラマブル・ロジック回路について述べてい
る。
６１０号、Built In Self TestInput Generator for Pr
ogrammable Logic Arrays、Jouによる同第４７６８１９
６号、Programmable Logic Array、Craig E．Hunter ら
による同第４８９３３１１号、CMOS Implementation of
A Built In Self Test Input Generator（BISTIG）、
及びZorianによる同第５０９１９０８号、Built In Sel
f TestInput Technique for Read-Only Memories、並び
にAkaoらによる１９８８年９月２０日付特開平２−０８
３６７６（１９９０年３月２３日公開、申請番号２−３
５９１９８８）、Semiconductor Integrated Circuit f
or Data Processingはいずれもセルフ・テスト機能を組
込んだプログラマブル・ロジック回路について述べてい
る。
【００１０】ただし、これらの書類は全て、プリプログ
ラミングとポストプログラミングを組合わせてセルフ・
テストに組込んではいない。下の回路自体に、先のプロ
グラムでは明らかにならなかったかもしれないが、後の
プログラムを損なうような欠陥がないかどうかテストす
る機能を提供していないのである。これは特に、前のプ
ログラムを消去することから生じるような欠陥に関して
そうである。
ラミングとポストプログラミングを組合わせてセルフ・
テストに組込んではいない。下の回路自体に、先のプロ
グラムでは明らかにならなかったかもしれないが、後の
プログラムを損なうような欠陥がないかどうかテストす
る機能を提供していないのである。これは特に、前のプ
ログラムを消去することから生じるような欠陥に関して
そうである。
【００１１】以上から明らかなように、下の回路自体に
先のプログラムでは明らかにならなかったかもしれない
が、後のプログラムを損なうような欠陥がないかどうか
テストするセルフ・テスト機能を取り入れたフィールド
・プログラマブル・ロジック・アレイが必要なのであ
る。
先のプログラムでは明らかにならなかったかもしれない
が、後のプログラムを損なうような欠陥がないかどうか
テストするセルフ・テスト機能を取り入れたフィールド
・プログラマブル・ロジック・アレイが必要なのであ
る。
【００１２】
【発明が解決しようとする課題】本発明の目的は、フィ
ールド・プログラマブル・ロジック・アレイのための内
蔵セルフ・テスト機能を提供することである。
ールド・プログラマブル・ロジック・アレイのための内
蔵セルフ・テスト機能を提供することである。
【００１３】本発明の他の目的は、下の回路自体に先の
プログラムでは明らかにならず、後のプログラムを損な
うような欠陥がないかどうかテストするセルフ・テスト
機能を有するフィールド・プログラマブル・ロジック・
アレイのための内蔵セルフ・テスト機能を提供すること
である。
プログラムでは明らかにならず、後のプログラムを損な
うような欠陥がないかどうかテストするセルフ・テスト
機能を有するフィールド・プログラマブル・ロジック・
アレイのための内蔵セルフ・テスト機能を提供すること
である。
【００１４】
【課題を解決するための手段】本発明の目的は、本発明
の方法及び装置によって達成される。本発明の内蔵セル
フ・テスタは、下の回路自体に先のプログラムでは明ら
かにならず、後のプログラムを損なうような欠陥がない
かどうかテストするセルフ・テスト機能を有する。更に
本発明の内蔵セルフ・テスタは、プログラミングされた
ロジック・アレイを簡単にテストすることができる。
の方法及び装置によって達成される。本発明の内蔵セル
フ・テスタは、下の回路自体に先のプログラムでは明ら
かにならず、後のプログラムを損なうような欠陥がない
かどうかテストするセルフ・テスト機能を有する。更に
本発明の内蔵セルフ・テスタは、プログラミングされた
ロジック・アレイを簡単にテストすることができる。
【００１５】本発明の１実施例に従って提供され、セル
フ・テストとフィールド・プログラミングが可能なゲー
ト・アレイは、図１乃至図４に示したフィールド・プロ
グラマブル・ゲート・アレイを拡張したものである。フ
ィールド・プログラマブル・ゲート・アレイの「積和」
（ＮＯＲ−ＮＯＲ）ロジックは、プログラマブル・ロジ
ック・ゲート・アレイの「シー・オブ・ゲート」１１に
位置する。この「シー・オブ・ゲート」１１にはＡＮＤ
プレーン２１とＯＲプレーン３１がある。図４のフィー
ルド・プログラマブル・ゲート４１はそれぞれ、不揮発
性フローティング・ゲート電界効果トランジスタ４３が
揮発性電界効果トランジスタ４５と直列になっている。
プログラミング性は、不揮発性フローティング・ゲート
電界効果トランジスタ４３によって得られる。不揮発性
フローティング・ゲート電界効果トランジスタ４３は、
個々の状態を選択的に変化させてゲート・アレイ１１を
プログラミングすることができる。
フ・テストとフィールド・プログラミングが可能なゲー
ト・アレイは、図１乃至図４に示したフィールド・プロ
グラマブル・ゲート・アレイを拡張したものである。フ
ィールド・プログラマブル・ゲート・アレイの「積和」
（ＮＯＲ−ＮＯＲ）ロジックは、プログラマブル・ロジ
ック・ゲート・アレイの「シー・オブ・ゲート」１１に
位置する。この「シー・オブ・ゲート」１１にはＡＮＤ
プレーン２１とＯＲプレーン３１がある。図４のフィー
ルド・プログラマブル・ゲート４１はそれぞれ、不揮発
性フローティング・ゲート電界効果トランジスタ４３が
揮発性電界効果トランジスタ４５と直列になっている。
プログラミング性は、不揮発性フローティング・ゲート
電界効果トランジスタ４３によって得られる。不揮発性
フローティング・ゲート電界効果トランジスタ４３は、
個々の状態を選択的に変化させてゲート・アレイ１１を
プログラミングすることができる。
【００１６】内蔵セルフ・テストは、本発明に従って、
プログラマブル「シー・オブ・ゲート」１１を疑似ラン
ダム・パターン・ジェネレータ６１、多入力シグネチャ
・レジスタ７１、及び比較器８１と組合わせることによ
って得られる。疑似ランダム・パターン・ジェネレータ
６１は、テスト・パターンすなわちテスト・ベクトルの
疑似ランダム・セットをプログラマブル・ロジック・ゲ
ート・アレイ１０のシー・オブ・ゲート１１に送る。多
入力シグネチャ・レジスタ７１は、プログラマブル・ロ
ジック・ゲート・アレイのシー・オブ・ゲート１１の出
力をキャプチャする。キャプチャされた出力は、疑似ラ
ンダム・パターン・ジェネレータ６１によって生成され
たテスト・パターンに対応する。比較器８１はシー・オ
ブ・ゲート１１によって受取られたテスト・パターンの
疑似ランダム・セットの入力を、多入力シグネチャ・レ
ジスタ７１によって受取られたシー・オブ・ゲート１１
の出力と比較する。
プログラマブル「シー・オブ・ゲート」１１を疑似ラン
ダム・パターン・ジェネレータ６１、多入力シグネチャ
・レジスタ７１、及び比較器８１と組合わせることによ
って得られる。疑似ランダム・パターン・ジェネレータ
６１は、テスト・パターンすなわちテスト・ベクトルの
疑似ランダム・セットをプログラマブル・ロジック・ゲ
ート・アレイ１０のシー・オブ・ゲート１１に送る。多
入力シグネチャ・レジスタ７１は、プログラマブル・ロ
ジック・ゲート・アレイのシー・オブ・ゲート１１の出
力をキャプチャする。キャプチャされた出力は、疑似ラ
ンダム・パターン・ジェネレータ６１によって生成され
たテスト・パターンに対応する。比較器８１はシー・オ
ブ・ゲート１１によって受取られたテスト・パターンの
疑似ランダム・セットの入力を、多入力シグネチャ・レ
ジスタ７１によって受取られたシー・オブ・ゲート１１
の出力と比較する。
【００１７】本発明の好適な実施例では、セルフ・テス
トとフィールド・プログラミングの可能な内蔵ゲート・
アレイ１０が用いられる。ゲート・アレイ１０は、プロ
グラミングにより、上記４つのロジック領域、すなわち
プログラミング可能なＡＮＤプレーン２１とＯＲプレー
ン３１の「シー・オブ・ゲート」１１、疑似ランダム・
パターン・ジェネレータ６１、多入力シグネチャ・レジ
スタ７１、及び比較器８１に分けることができる。
トとフィールド・プログラミングの可能な内蔵ゲート・
アレイ１０が用いられる。ゲート・アレイ１０は、プロ
グラミングにより、上記４つのロジック領域、すなわち
プログラミング可能なＡＮＤプレーン２１とＯＲプレー
ン３１の「シー・オブ・ゲート」１１、疑似ランダム・
パターン・ジェネレータ６１、多入力シグネチャ・レジ
スタ７１、及び比較器８１に分けることができる。
【００１８】フィールド・プログラマブル・ゲート・ア
レイ１１は、再プログラミングのために不揮発性フロー
ティング・ゲート電界効果トランジスタ４３を所定状態
にセットすることによってプログラムされる。次にロジ
ック・アレイ１０は、プログラミングにより、（１）疑
似ランダム・パターン・ジェネレータ６１、（２）多入
力シグネチャ・レジスタ７１、（３）シグネチャ比較器
８１、及び（４）ＡＮＤプレーン２１とＯＲプレーン３
１のロジック・アレイ１１に分けられる。疑似ランダム
・パターン・ジェネレータ６１から、ＡＮＤプレーン／
ＯＲプレーンのロジック・アレイ１１にテスト・パター
ンの疑似ランダム・セットが送られる。ＡＮＤプレーン
／ＯＲプレーンのロジック・アレイ１１の出力は、多入
力シグネチャ・レジスタ７１でキャプチャされ、比較器
８１で比較される。ロジック・アレイ１１のゲートの作
動性が検査された後、不揮発性ゲート４３のうち選択さ
れたゲートが、Ｈｉｇｈ／Ｌｏｗにセットされて所望の
積和群が得られる。
レイ１１は、再プログラミングのために不揮発性フロー
ティング・ゲート電界効果トランジスタ４３を所定状態
にセットすることによってプログラムされる。次にロジ
ック・アレイ１０は、プログラミングにより、（１）疑
似ランダム・パターン・ジェネレータ６１、（２）多入
力シグネチャ・レジスタ７１、（３）シグネチャ比較器
８１、及び（４）ＡＮＤプレーン２１とＯＲプレーン３
１のロジック・アレイ１１に分けられる。疑似ランダム
・パターン・ジェネレータ６１から、ＡＮＤプレーン／
ＯＲプレーンのロジック・アレイ１１にテスト・パター
ンの疑似ランダム・セットが送られる。ＡＮＤプレーン
／ＯＲプレーンのロジック・アレイ１１の出力は、多入
力シグネチャ・レジスタ７１でキャプチャされ、比較器
８１で比較される。ロジック・アレイ１１のゲートの作
動性が検査された後、不揮発性ゲート４３のうち選択さ
れたゲートが、Ｈｉｇｈ／Ｌｏｗにセットされて所望の
積和群が得られる。
【００１９】ロジック・アレイ１０は、フロッピー・デ
ィスク、ＣＤ−ＲＯＭ、テープ・ドライブ、ハード・ド
ライブからＰＲＯＭプログラマで、或いはＬＡＮやＷＡ
Ｎを通してダウンロードすることで再プログラムでき
る。
ィスク、ＣＤ−ＲＯＭ、テープ・ドライブ、ハード・ド
ライブからＰＲＯＭプログラマで、或いはＬＡＮやＷＡ
Ｎを通してダウンロードすることで再プログラムでき
る。
【００２０】
【実施例】本発明の実施例は、セルフ・テストとフィー
ルド・プログラミングの可能な内蔵ロジック・アレイ１
０を現場でプログラミングする方法を示す。ＦＰＬＡ
（フィールド・プログラマブル・ロジック・アレイ）１
０には、ＡＮＤプレーン２１とＯＲプレーン３１を持つ
ＰＬＧＡ（プログラマブル・ロジック・ゲート・アレ
イ）のシー・オブ・ゲート１１がある。ＡＮＤプレーン
２１とＯＲプレーン３１の「シー・オブ・ゲート」１１
の各ゲートでは、不揮発性フローティング・ゲート電界
効果トランジスタ４３が電界効果トランジスタ４５と直
列になっている。不揮発性フローティング・ゲート電界
効果トランジスタ４３はそれぞれ、ゲート・アレイ１０
のプログラミング性及び再プログラミング性を実現す
る。
ルド・プログラミングの可能な内蔵ロジック・アレイ１
０を現場でプログラミングする方法を示す。ＦＰＬＡ
（フィールド・プログラマブル・ロジック・アレイ）１
０には、ＡＮＤプレーン２１とＯＲプレーン３１を持つ
ＰＬＧＡ（プログラマブル・ロジック・ゲート・アレ
イ）のシー・オブ・ゲート１１がある。ＡＮＤプレーン
２１とＯＲプレーン３１の「シー・オブ・ゲート」１１
の各ゲートでは、不揮発性フローティング・ゲート電界
効果トランジスタ４３が電界効果トランジスタ４５と直
列になっている。不揮発性フローティング・ゲート電界
効果トランジスタ４３はそれぞれ、ゲート・アレイ１０
のプログラミング性及び再プログラミング性を実現す
る。
【００２１】以下、本発明の方法を、予めプログラムさ
れたゲート・アレイに関して説明する。予めプログラム
されたゲート・アレイのプログラムは、不揮発性フロー
ティング・ゲート電界効果トランジスタ４３を０にセッ
トすることによって削除される。
れたゲート・アレイに関して説明する。予めプログラム
されたゲート・アレイのプログラムは、不揮発性フロー
ティング・ゲート電界効果トランジスタ４３を０にセッ
トすることによって削除される。
【００２２】次に、フローティング・ゲートをセットす
るパルス・パターンすなわちパルス・ベクトルがロジッ
ク・アレイ１０に送られる。このパルス・パターンすな
わちパルス・ベクトルにはセット電圧とリセット電圧が
ある。パルス・パターンすなわちパルス・ベクトルの目
的は、ロジック・ゲート・アレイ１０を、（１）疑似ラ
ンダム・パターン・ジェネレータ６１、（２）多入力シ
グネチャ・レジスタ７１、（３）シグネチャ比較器８
１、及び（４）ＡＮＤプレーン２１とＯＲプレーン３１
のロジック・アレイの４領域に分けて構成することであ
る。
るパルス・パターンすなわちパルス・ベクトルがロジッ
ク・アレイ１０に送られる。このパルス・パターンすな
わちパルス・ベクトルにはセット電圧とリセット電圧が
ある。パルス・パターンすなわちパルス・ベクトルの目
的は、ロジック・ゲート・アレイ１０を、（１）疑似ラ
ンダム・パターン・ジェネレータ６１、（２）多入力シ
グネチャ・レジスタ７１、（３）シグネチャ比較器８
１、及び（４）ＡＮＤプレーン２１とＯＲプレーン３１
のロジック・アレイの４領域に分けて構成することであ
る。
【００２３】次にアレイ１０をテストするため、疑似ラ
ンダム・パターン・ジェネレータ６１からＰＬＧＡ１０
のＡＮＤプレーン２１とＯＲプレーン３１のシー・オブ
・ゲートにテスト・パターンの疑似ランダム・セットが
送られる。対応する出力は多入力シグネチャ・レジスタ
７１でキャプチャされる。疑似ランダム・パターン・ジ
ェネレータ６１手段によって生成されたテスト・パター
ンに対するＰＬＧＡシー・オブ・ゲート１１のこの出力
は、多入力シグネチャ・レジスタ７１に一時的に格納さ
れてから、比較器８１の疑似ランダム・パターン・ジェ
ネレータの入力と比較される。
ンダム・パターン・ジェネレータ６１からＰＬＧＡ１０
のＡＮＤプレーン２１とＯＲプレーン３１のシー・オブ
・ゲートにテスト・パターンの疑似ランダム・セットが
送られる。対応する出力は多入力シグネチャ・レジスタ
７１でキャプチャされる。疑似ランダム・パターン・ジ
ェネレータ６１手段によって生成されたテスト・パター
ンに対するＰＬＧＡシー・オブ・ゲート１１のこの出力
は、多入力シグネチャ・レジスタ７１に一時的に格納さ
れてから、比較器８１の疑似ランダム・パターン・ジェ
ネレータの入力と比較される。
【００２４】比較器８１における比較の対象は、シー・
オブ・ゲート１１によって受取られたテスト・パターン
の疑似ランダム・セット入力と、多入力シグネチャ・レ
ジスタ手段７１によってシー・オブ・ゲート１１から受
取られたシー・オブ・ゲート１１の出力である。テスト
にパスした後、不揮発性フローティング・ゲート電界効
果トランジスタ４３のうち選択されたものが、所望の
「積和」出力が得られるように０と１にセットされる。
オブ・ゲート１１によって受取られたテスト・パターン
の疑似ランダム・セット入力と、多入力シグネチャ・レ
ジスタ手段７１によってシー・オブ・ゲート１１から受
取られたシー・オブ・ゲート１１の出力である。テスト
にパスした後、不揮発性フローティング・ゲート電界効
果トランジスタ４３のうち選択されたものが、所望の
「積和」出力が得られるように０と１にセットされる。
【００２５】セルフ・テスト可能な本発明の内蔵プログ
ラマブル・ゲート・アレイ・システム：本発明の方法
は、セルフ・テストとフィールド・プログラミングが可
能で、ＡＮＤプレーン２１とＯＲプレーン３１の機能、
疑似乱数ジェネレータ６１の機能、多入力シグネチャ記
憶レジスタ７１の機能、比較器８１及びプログラミング
性を得るために用いられる不揮発性フローティング・ゲ
ート電界効果トランジスタ４３のセット、リセットに必
要な電源を供給する回路を備えたゲート・アレイ１１に
適用することができる。
ラマブル・ゲート・アレイ・システム：本発明の方法
は、セルフ・テストとフィールド・プログラミングが可
能で、ＡＮＤプレーン２１とＯＲプレーン３１の機能、
疑似乱数ジェネレータ６１の機能、多入力シグネチャ記
憶レジスタ７１の機能、比較器８１及びプログラミング
性を得るために用いられる不揮発性フローティング・ゲ
ート電界効果トランジスタ４３のセット、リセットに必
要な電源を供給する回路を備えたゲート・アレイ１１に
適用することができる。
【００２６】適切なアレイ・システムを図５に示してい
る。このアレイ・システム１０には、図１乃至図４に示
したＰＬＧＡシー・オブ・ゲート１１がある。シー・オ
ブ・ゲート１１にはＡＮＤプレーン２１とＯＲプレーン
３１がある。図３、図４に示す通り、シー・オブ・ゲー
ト１１のロジック・ゲートはそれぞれ、従来の電界効果
トランジスタ４５（ＮＭＯＳ電界効果トランジスタ等）
と直列な不揮発性フローティング・ゲート電界効果トラ
ンジスタ４３を持つ。
る。このアレイ・システム１０には、図１乃至図４に示
したＰＬＧＡシー・オブ・ゲート１１がある。シー・オ
ブ・ゲート１１にはＡＮＤプレーン２１とＯＲプレーン
３１がある。図３、図４に示す通り、シー・オブ・ゲー
ト１１のロジック・ゲートはそれぞれ、従来の電界効果
トランジスタ４５（ＮＭＯＳ電界効果トランジスタ等）
と直列な不揮発性フローティング・ゲート電界効果トラ
ンジスタ４３を持つ。
【００２７】アレイ・システムは、ゲート・アレイ１１
をプログラムするために選択された不揮発性フローティ
ング・ゲート電界効果トランジスタ４３の状態を選択的
に変化させるために必要な高エネルギのパルス列すなわ
ちベクトル列を供給するサブシステムを備える。これは
ＥＥＰＲＯＭプログラマ等の内部回路や外部回路の形で
よい。
をプログラムするために選択された不揮発性フローティ
ング・ゲート電界効果トランジスタ４３の状態を選択的
に変化させるために必要な高エネルギのパルス列すなわ
ちベクトル列を供給するサブシステムを備える。これは
ＥＥＰＲＯＭプログラマ等の内部回路や外部回路の形で
よい。
【００２８】アレイ・システムは更に、ＰＲＰＧ（疑似
ランダム・パターン・ジェネレータ）６１を含む。ＰＲ
ＰＧ６１は図７に示す通りである。ＰＲＰＧ６１はテス
ト・パターンすなわちベクトルの疑似ランダム・セット
をＰＬＧＡシー・オブ・ゲート１１に送る。
ランダム・パターン・ジェネレータ）６１を含む。ＰＲ
ＰＧ６１は図７に示す通りである。ＰＲＰＧ６１はテス
ト・パターンすなわちベクトルの疑似ランダム・セット
をＰＬＧＡシー・オブ・ゲート１１に送る。
【００２９】次に、シー・オブ・ゲート１１の出力は、
図８に詳しく示したＭＩＳＲ（多入力シグネチャ・レジ
スタ）７１でキャプチャされる。
図８に詳しく示したＭＩＳＲ（多入力シグネチャ・レジ
スタ）７１でキャプチャされる。
【００３０】アレイ・システム１０は更に、シー・オブ
・ゲート１１によってＰＲＰＧ６１から受取られてシー
・オブ・ゲート１１によって処理されたテスト・パター
ンの疑似ランダム・セット入力を、シー・オブ・ゲート
１１からＭＩＳＲ７１によって受取られたシー・オブ・
ゲート１１の出力と比較する比較器８１を含む。
・ゲート１１によってＰＲＰＧ６１から受取られてシー
・オブ・ゲート１１によって処理されたテスト・パター
ンの疑似ランダム・セット入力を、シー・オブ・ゲート
１１からＭＩＳＲ７１によって受取られたシー・オブ・
ゲート１１の出力と比較する比較器８１を含む。
【００３１】セルフ・テストとフィールド・プログラミ
ングの可能な本発明の内蔵ゲート・アレイ：本発明の好
適な実施例では統合の程度が高められる。この例では、
セルフ・テストとフィールド・プログラミングの可能な
内蔵ゲート・アレイ１０は、ゲート・アレイをプログラ
ムするために選択された不揮発性フローティング・ゲー
ト電界効果トランジスタ４３の状態を選択的に変化させ
ることによって、フローティング・ゲート電界効果トラ
ンジスタをプログラムするサブシステムを備える。統合
度を高めたこの実施例では、ゲート・アレイ１０自体が
プログラミングにより４つのロジック領域に分けられ
る。これらのロジック領域は、ＡＮＤプレーン２１とＯ
Ｒプレーン３１を有するＰＬＧＡシー・オブ・ゲート１
１の第１ロジック領域、疑似ランダム・パターン・ジェ
ネレータ６１の第２ロジック領域、多入力シグネチャ・
レジスタ７１の第３ロジック領域、及びシー・オブ・ゲ
ート１１によって受取られたテスト・パターンの疑似ラ
ンダム・セット入力を、シー・オブ・ゲート１１から多
入力シグネチャ・レジスタ７１によって受取られたシー
・オブ・ゲート１１の出力と比較する比較器８１の第４
ロジック領域である。
ングの可能な本発明の内蔵ゲート・アレイ：本発明の好
適な実施例では統合の程度が高められる。この例では、
セルフ・テストとフィールド・プログラミングの可能な
内蔵ゲート・アレイ１０は、ゲート・アレイをプログラ
ムするために選択された不揮発性フローティング・ゲー
ト電界効果トランジスタ４３の状態を選択的に変化させ
ることによって、フローティング・ゲート電界効果トラ
ンジスタをプログラムするサブシステムを備える。統合
度を高めたこの実施例では、ゲート・アレイ１０自体が
プログラミングにより４つのロジック領域に分けられ
る。これらのロジック領域は、ＡＮＤプレーン２１とＯ
Ｒプレーン３１を有するＰＬＧＡシー・オブ・ゲート１
１の第１ロジック領域、疑似ランダム・パターン・ジェ
ネレータ６１の第２ロジック領域、多入力シグネチャ・
レジスタ７１の第３ロジック領域、及びシー・オブ・ゲ
ート１１によって受取られたテスト・パターンの疑似ラ
ンダム・セット入力を、シー・オブ・ゲート１１から多
入力シグネチャ・レジスタ７１によって受取られたシー
・オブ・ゲート１１の出力と比較する比較器８１の第４
ロジック領域である。
【００３２】統合度を高めたこの特に望ましい実施例の
場合、第４ロジック領域はＥＰＲＯＭやＥＥＰＲＯＭの
単一集積回路チップ１０に位置する。
場合、第４ロジック領域はＥＰＲＯＭやＥＥＰＲＯＭの
単一集積回路チップ１０に位置する。
【００３３】シー・オブ・ゲートの"ＡＮＤ"、"ＯＲ"プ
レーン：ＡＮＤプレーン２１とＯＲプレーン３１の「シ
ー・オブ・ゲート」１１（図１乃至図４）は、組合わせ
「積和」ロジックを容易にプログラムできる形でインプ
リメントしたものである。「シー・オブ・ゲート」１１
への入力は、クロック・インタバルすなわちクロック・
パルスφ１で入力レジスタ２３に格納される。入力レジ
スタ２３からの入力はＡＮＤプレーン２１のマトリクス
のロジックを垂直に流れ、そこでＡＮＤプレーンのロジ
ックにより、選択された入力と補入力の積が生成され
る。ＡＮＤプレーン２１マトリクスの出力は、ＡＮＤプ
レーン２１マトリクスから直角に出てＯＲプレーン３１
マトリクスに流れる論理積である。ＯＲプレーン３１マ
トリクスの出力は、ＯＲプレーン３１を通って出力レジ
スタ３３の方向へ垂直に流れ、クロック信号すなわちク
ロック・パルスφ２で出力されるまで出力レジスタ３３
に保持される。
レーン：ＡＮＤプレーン２１とＯＲプレーン３１の「シ
ー・オブ・ゲート」１１（図１乃至図４）は、組合わせ
「積和」ロジックを容易にプログラムできる形でインプ
リメントしたものである。「シー・オブ・ゲート」１１
への入力は、クロック・インタバルすなわちクロック・
パルスφ１で入力レジスタ２３に格納される。入力レジ
スタ２３からの入力はＡＮＤプレーン２１のマトリクス
のロジックを垂直に流れ、そこでＡＮＤプレーンのロジ
ックにより、選択された入力と補入力の積が生成され
る。ＡＮＤプレーン２１マトリクスの出力は、ＡＮＤプ
レーン２１マトリクスから直角に出てＯＲプレーン３１
マトリクスに流れる論理積である。ＯＲプレーン３１マ
トリクスの出力は、ＯＲプレーン３１を通って出力レジ
スタ３３の方向へ垂直に流れ、クロック信号すなわちク
ロック・パルスφ２で出力されるまで出力レジスタ３３
に保持される。
【００３４】図２は「シー・オブ・ゲート」を簡素化し
た回路である。入力Ａ、Ｂ、Ｃは、クロック・パルスφ
１でパス・トランジスタ２３によってＡＮＤプレーン２
１に入力され、反転バッファ２４と非反転バッファ２５
に送られる。バッファ２４、２５はそれぞれ、ＡＮＤプ
レーン２１のライン２６、２７を起動する。１つは入
力、１つは反転入力または補入力であり、ＡとＡ'、Ｂ
とＢ'、ＣとＣ' の関係である。
た回路である。入力Ａ、Ｂ、Ｃは、クロック・パルスφ
１でパス・トランジスタ２３によってＡＮＤプレーン２
１に入力され、反転バッファ２４と非反転バッファ２５
に送られる。バッファ２４、２５はそれぞれ、ＡＮＤプ
レーン２１のライン２６、２７を起動する。１つは入
力、１つは反転入力または補入力であり、ＡとＡ'、Ｂ
とＢ'、ＣとＣ' の関係である。
【００３５】ＡＮＤプレーン２１の出力２８は、図２、
図３の左側のプルアップ・トランジスタ２９と共に示し
ている水平ライン２８によって得られる。ＡＮＤプレー
ン２１の出力はその入力のＮＯＲである。すなわち次の
ようになる。 Ｒ1＝（Ａ'）'＝Ａ Ｒ2＝（Ｂ＋Ｃ）'＝Ｂ'Ｃ' Ｒ3＝（Ａ＋Ｂ＋Ｃ'）'＝Ａ'Ｂ'Ｃ 及び、 Ｒ4＝（Ａ＋Ｂ'＋Ｃ）'＝Ａ'ＢＣ'
図３の左側のプルアップ・トランジスタ２９と共に示し
ている水平ライン２８によって得られる。ＡＮＤプレー
ン２１の出力はその入力のＮＯＲである。すなわち次の
ようになる。 Ｒ1＝（Ａ'）'＝Ａ Ｒ2＝（Ｂ＋Ｃ）'＝Ｂ'Ｃ' Ｒ3＝（Ａ＋Ｂ＋Ｃ'）'＝Ａ'Ｂ'Ｃ 及び、 Ｒ4＝（Ａ＋Ｂ'＋Ｃ）'＝Ａ'ＢＣ'
【００３６】ＯＲプレーン３１のマトリクスは、ＡＮＤ
プレーン２１のマトリクスに対して９０度回転させる。
ＯＲプレーン３１の出力３８はそれぞれ、ＯＲプレーン
３１の入力Ｒ１、Ｒ２、Ｒ３、Ｒ４の出力のＮＯＲであ
る。これらは反転されて出力レジスタに送られる。具体
的には次のようになる。 Ｚ1＝ＮＯＲ（Ｒ1）＝（Ａ）'＝＞Ａ Ｚ2＝ＮＯＲ（Ｒ1、Ｒ3）＝（Ａ＋Ａ'Ｂ'Ｃ）'＝＞Ａ＋
Ａ'Ｂ'Ｃ Ｚ3＝ＮＯＲ（Ｒ2）＝（Ｂ'Ｃ'）'＝＞Ｂ'Ｃ' 及び、 Ｚ4＝ＮＯＲ（Ｒ3、Ｒ4）＝（Ａ'Ｂ'Ｃ＋Ａ'ＢＣ'）"＝
＞Ａ'Ｂ'Ｃ＋Ａ'ＢＣ'
プレーン２１のマトリクスに対して９０度回転させる。
ＯＲプレーン３１の出力３８はそれぞれ、ＯＲプレーン
３１の入力Ｒ１、Ｒ２、Ｒ３、Ｒ４の出力のＮＯＲであ
る。これらは反転されて出力レジスタに送られる。具体
的には次のようになる。 Ｚ1＝ＮＯＲ（Ｒ1）＝（Ａ）'＝＞Ａ Ｚ2＝ＮＯＲ（Ｒ1、Ｒ3）＝（Ａ＋Ａ'Ｂ'Ｃ）'＝＞Ａ＋
Ａ'Ｂ'Ｃ Ｚ3＝ＮＯＲ（Ｒ2）＝（Ｂ'Ｃ'）'＝＞Ｂ'Ｃ' 及び、 Ｚ4＝ＮＯＲ（Ｒ3、Ｒ4）＝（Ａ'Ｂ'Ｃ＋Ａ'ＢＣ'）"＝
＞Ａ'Ｂ'Ｃ＋Ａ'ＢＣ'
【００３７】有限状態機械の場合、次のステップに進む
前に機械の現在状態すなわち現在の出力を知る必要があ
る。つまり有限状態機械では、ＯＲプレーン３１の出力
のいくつかをフィードバック・パス３９を通してＡＮＤ
プレーン２１にフィードバックする必要がある。フィー
ドバック信号３９は機械の「状態」を運び、フィードバ
ック信号と入力がタイム・パルスφ１で入力レジスタに
格納される。次にフィードバック信号と新しい入力が組
合わせロジック１１を流れる。
前に機械の現在状態すなわち現在の出力を知る必要があ
る。つまり有限状態機械では、ＯＲプレーン３１の出力
のいくつかをフィードバック・パス３９を通してＡＮＤ
プレーン２１にフィードバックする必要がある。フィー
ドバック信号３９は機械の「状態」を運び、フィードバ
ック信号と入力がタイム・パルスφ１で入力レジスタに
格納される。次にフィードバック信号と新しい入力が組
合わせロジック１１を流れる。
【００３８】「シー・オブ・ゲート」１１の揮発性ＭＯ
ＳＦＥＴトランジスタ４５のゲート４１はそれぞれプロ
グラマブルであり、これと直列の不揮発性フローティン
グ・ゲート・トランジスタ４３をプログラムすることに
よってＡＮＤとＯＲのゲートが形成される。これら不揮
発性フローティング・ゲート・トランジスタ４３のリセ
ット、揮発性ＮＭＯＳＦＥＴトランジスタ４５の内蔵セ
ルフ・テスト、及び不揮発性フローティング・ゲート電
界効果トランジスタ４３のセットは、本発明の方法及び
装置によって行なわれる。
ＳＦＥＴトランジスタ４５のゲート４１はそれぞれプロ
グラマブルであり、これと直列の不揮発性フローティン
グ・ゲート・トランジスタ４３をプログラムすることに
よってＡＮＤとＯＲのゲートが形成される。これら不揮
発性フローティング・ゲート・トランジスタ４３のリセ
ット、揮発性ＮＭＯＳＦＥＴトランジスタ４５の内蔵セ
ルフ・テスト、及び不揮発性フローティング・ゲート電
界効果トランジスタ４３のセットは、本発明の方法及び
装置によって行なわれる。
【００３９】リニア・フィードバック・シフト・レジス
タ：疑似ランダム・パターン・ジェネレータ６１にはリ
ニア・フィードバック・シフト・レジスタが組込まれ、
多入力シグネチャ・レジスタ７１にはリニア・フィード
バック・シフト・レジスタの派生素子が組込まれる。
タ：疑似ランダム・パターン・ジェネレータ６１にはリ
ニア・フィードバック・シフト・レジスタが組込まれ、
多入力シグネチャ・レジスタ７１にはリニア・フィード
バック・シフト・レジスタの派生素子が組込まれる。
【００４０】４セルのリニア・フィードバック・シフト
・レジスタ１６１を図６に示す。これは４素子リニア・
フィードバック・シフト・レジスタであり、説明の便宜
上示しているだけである。実際に本発明の方法及び装置
に用いられるリニア・フィードバック・シフト・レジス
タは１６以上のメモリ素子、或いは３６以上のメモリ素
子を持つ。
・レジスタ１６１を図６に示す。これは４素子リニア・
フィードバック・シフト・レジスタであり、説明の便宜
上示しているだけである。実際に本発明の方法及び装置
に用いられるリニア・フィードバック・シフト・レジス
タは１６以上のメモリ素子、或いは３６以上のメモリ素
子を持つ。
【００４１】図６に示した４セルのリニア・フィードバ
ック・シフト・レジスタ１６１には４つのロジック素子
（メモリ素子Ｌ１、Ｌ２、Ｌ３、Ｌ４等で、出力はＱ
１、Ｑ２、Ｑ３、Ｑ４）がある。出力Ｑ１、Ｑ４は、排
他的論理和（ＥＸＯＲ）がとられ、メモリ素子Ｌ１への
入力が与えられる。リニア・フィードバック・シフト・
レジスタの状態は表１に示す通りである。
ック・シフト・レジスタ１６１には４つのロジック素子
（メモリ素子Ｌ１、Ｌ２、Ｌ３、Ｌ４等で、出力はＱ
１、Ｑ２、Ｑ３、Ｑ４）がある。出力Ｑ１、Ｑ４は、排
他的論理和（ＥＸＯＲ）がとられ、メモリ素子Ｌ１への
入力が与えられる。リニア・フィードバック・シフト・
レジスタの状態は表１に示す通りである。
【表１】
【００４２】ＰＲＰＧ（疑似ランダム・パターン・ジェ
ネレータ）：ＰＲＰＧ（疑似ランダム・パターン・ジェ
ネレータ）６１は、入力レジスタ２３に多重化されてそ
の疑似ランダム・パターンまたはベクトルを与えるに充
分なセルを有する。図７に示したＰＲＰＧ６１は４素子
である。ＰＲＰＧ６１の出力を受取るシフト・レジスタ
２３は、図１乃至図４のシー・オブ・ゲート１１の入力
レジスタ２１である。
ネレータ）：ＰＲＰＧ（疑似ランダム・パターン・ジェ
ネレータ）６１は、入力レジスタ２３に多重化されてそ
の疑似ランダム・パターンまたはベクトルを与えるに充
分なセルを有する。図７に示したＰＲＰＧ６１は４素子
である。ＰＲＰＧ６１の出力を受取るシフト・レジスタ
２３は、図１乃至図４のシー・オブ・ゲート１１の入力
レジスタ２１である。
【００４３】ＭＩＳＲ（多入力シグネチャ・レジス
タ）：図５、図８のＭＩＳＲ（多入力シグネチャ・レジ
スタ）７１は、出力レジスタ３３の多重化出力を受取っ
て比較器８１に送る。ＭＩＳＲ（多入力シグネチャ・レ
ジスタ）は便宜上図８に示している。素子は図には４つ
しかないが、セルフ・テストとフィールド・プログラミ
ングが可能な本発明の内蔵ゲート・アレイに有用な代表
的なＭＩＳＲ（多入力シグネチャ・レジスタ）７１には
約１６乃至３４以上の素子が使える。素子とＥＸＯＲゲ
ートのパターンを図８に示している。ロジック素子Ｌ
１、Ｌ２、Ｌ３、Ｌ４の具体的なロジックは、「シー・
オブ・ゲート」１１に想定された構造に依存し、「シー
・オブ・ゲート」１１に欠陥がない場合には常にＰＲＰ
Ｇ６１の内容を返すような構造である。
タ）：図５、図８のＭＩＳＲ（多入力シグネチャ・レジ
スタ）７１は、出力レジスタ３３の多重化出力を受取っ
て比較器８１に送る。ＭＩＳＲ（多入力シグネチャ・レ
ジスタ）は便宜上図８に示している。素子は図には４つ
しかないが、セルフ・テストとフィールド・プログラミ
ングが可能な本発明の内蔵ゲート・アレイに有用な代表
的なＭＩＳＲ（多入力シグネチャ・レジスタ）７１には
約１６乃至３４以上の素子が使える。素子とＥＸＯＲゲ
ートのパターンを図８に示している。ロジック素子Ｌ
１、Ｌ２、Ｌ３、Ｌ４の具体的なロジックは、「シー・
オブ・ゲート」１１に想定された構造に依存し、「シー
・オブ・ゲート」１１に欠陥がない場合には常にＰＲＰ
Ｇ６１の内容を返すような構造である。
【００４４】シグネチャ比較器：シグネチャ比較器８１
はＭＩＳＲ７１の出力をＰＲＰＧ６１からの入力と比較
する。比較器８１の出力は、テストにパスした場合には
０列である。
はＭＩＳＲ７１の出力をＰＲＰＧ６１からの入力と比較
する。比較器８１の出力は、テストにパスした場合には
０列である。
【００４５】統合システム：図５は統合システムであ
る。この統合システムにはＡＮＤプレーン２１とＯＲプ
レーン３１の「シー・オブ・ゲート」１１がある。「シ
ー・オブ・ゲート」１１への入力はクロック入力レジス
タ２３を通る。レジスタ２３はその内容を適宜「シー・
オブ・ゲート」１１のバッファ２５と反転バッファ２４
にクロック・パルスφ１で入力する。入力レジスタ２３
への入力は、「シー・オブ・ゲート」１１の出力レジス
タ３３からの多重化入力か状態変数である。入力マルチ
プレクサ２２は、TEST MODE 信号によって、機能入力と
ＰＲＰＧ６１の出力が切り替えられる。
る。この統合システムにはＡＮＤプレーン２１とＯＲプ
レーン３１の「シー・オブ・ゲート」１１がある。「シ
ー・オブ・ゲート」１１への入力はクロック入力レジス
タ２３を通る。レジスタ２３はその内容を適宜「シー・
オブ・ゲート」１１のバッファ２５と反転バッファ２４
にクロック・パルスφ１で入力する。入力レジスタ２３
への入力は、「シー・オブ・ゲート」１１の出力レジス
タ３３からの多重化入力か状態変数である。入力マルチ
プレクサ２２は、TEST MODE 信号によって、機能入力と
ＰＲＰＧ６１の出力が切り替えられる。
【００４６】「シー・オブ・ゲート」１１のＯＲプレー
ン３１の出力は、クロック・パルスφ２で出力レジスタ
に入力されてから出力マルチプレクサ３２に入力され
る。TEST MODE 信号は、マルチプレクサ３２の機能出力
とＭＩＳＲ７１へのテスト出力を切り替える。ＭＩＳＲ
７１にはＡＵＸ出力があり、これはプログラムされたデ
バイスのシグネチャを検索するために使用できるオプシ
ョン信号で、その場合、ＰＲＰＧ６１とＭＩＳＲ７１に
よって、不揮発性プログラミングの後にデバイスをテス
トすることができる。
ン３１の出力は、クロック・パルスφ２で出力レジスタ
に入力されてから出力マルチプレクサ３２に入力され
る。TEST MODE 信号は、マルチプレクサ３２の機能出力
とＭＩＳＲ７１へのテスト出力を切り替える。ＭＩＳＲ
７１にはＡＵＸ出力があり、これはプログラムされたデ
バイスのシグネチャを検索するために使用できるオプシ
ョン信号で、その場合、ＰＲＰＧ６１とＭＩＳＲ７１に
よって、不揮発性プログラミングの後にデバイスをテス
トすることができる。
【００４７】比較器８１のＯＫ出力は、ブランク・デバ
イスすなわちプログラムされていないデバイスか、テス
トが完了した時にＭＩＳＲと比較される答えを比較器８
１が保持するように所定パターンにプログラムされたデ
バイスが、テストにパスしたことを示すシングル・ライ
ン・インディケータである。
イスすなわちプログラムされていないデバイスか、テス
トが完了した時にＭＩＳＲと比較される答えを比較器８
１が保持するように所定パターンにプログラムされたデ
バイスが、テストにパスしたことを示すシングル・ライ
ン・インディケータである。
【００４８】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００４９】（１）セルフ・テストとフィールド・プロ
グラミングが可能なゲート・アレイであって、 ａ．ＡＮＤプレーンとＯＲプレーンを有し、各ゲートが
不揮発性フローティング・ゲート電界効果トランジスタ
と、これと直列の電界効果トランジスタとから成るプロ
グラマブル・ロジック・ゲート・アレイのシー・オブ・
ゲートと、 ｂ．上記ゲート・アレイをプログラムするために選択さ
れた不揮発性フローティング・ゲート電界効果トランジ
スタの状態を選択的に変化させる手段と、 ｃ．上記プログラマブル・ロジック・ゲート・アレイの
シー・オブ・ゲートにテスト・パターンの疑似ランダム
・セットを印加する疑似ランダム・パターン・ジェネレ
ータ手段と、 ｄ．上記疑似ランダム・パターン・ジェネレータ手段に
よって生成されたテスト・パターンに対して上記プログ
ラマブル・ロジック・ゲート・アレイのシー・オブ・ゲ
ート出力をキャプチャする多入力シグネチャ・レジスタ
手段と、 ｅ．上記シー・オブ・ゲートによって受取られたテスト
・パターンの疑似ランダム・セット入力を、上記シー・
オブ・ゲートから多入力シグネチャ・レジスタ手段によ
って受取られたシー・オブ・ゲート出力と比較する比較
器手段と、を含むゲート・アレイ。 （２）独立したゲートを複数有し、上記ゲートの各々が
揮発性電界効果トランジスタと論理的に直列を成す不揮
発性フローティング・ゲート電界効果トランジスタから
成る、セルフ・テストとフィールド・プログラミングが
可能な内蔵ゲート・アレイであって、上記ゲート・アレ
イが、上記ゲート・アレイをプログラムするために選択
された不揮発性フローティング・ゲート電界効果トラン
ジスタの状態を選択的に変化させる手段を含み、上記ゲ
ート・アレイがプログラミングにより４つのロジック領
域に分けられ、且つ上記領域が、 ａ．ＡＮＤプレーンとＯＲプレーンを有するプログラマ
ブル・ロジック・ゲート・アレイのシー・オブ・ゲート
の第１ロジック領域と、 ｂ．テスト・パターンの疑似ランダム・セットを上記プ
ログラマブル・ロジック・ゲート・アレイのシー・オブ
・ゲートに印加する疑似ランダム・パターン・ジェネレ
ータ・レジスタ手段を含む第２ロジック領域と、 ｃ．疑似ランダム・パターン・ジェネレータ手段によっ
て生成されたテスト・パターンに対して上記プログラマ
ブル・ロジック・ゲート・アレイのシー・オブ・ゲート
出力をキャプチャする第３ロジック領域と、 ｄ．上記シー・オブ・ゲートによって受取られたテスト
・パターンの疑似ランダム・セット入力を、上記多入力
シグネチャ・レジスタ手段によって上記シー・オブ・ゲ
ートから受取られたシー・オブ・ゲート出力と比較する
第４ロジック領域と、を含むゲート・アレイ。 （３）各ゲートが電界効果トランジスタと直列な不揮発
性フローティング・ゲート電界効果トランジスタを含
み、ＡＮＤプレーンとＯＲプレーンを有するプログラマ
ブル・ロジック・ゲート・アレイのシー・オブ・ゲート
を持つ、セルフ・テストとフィールド・プログラミング
が可能な内蔵ロジック・アレイを現場でプログラムする
方法であって、 ａ．上記不揮発性ゲートを０にセットするステップと、 ｂ．上記ロジック・アレイを、１）疑似ランダム・パタ
ーン・ジェネレータ、２）多入力シグネチャ・レジス
タ、３）シグネチャ比較器、及び４）ＡＮＤプレーンと
ＯＲプレーンのロジック・アレイの４つの領域に分けて
構成するステップと、 ｃ．疑似ランダム・パターン・ジェネレータからのテス
ト・パターンの疑似ランダム・セットを上記プログラマ
ブル・ロジック・ゲート・アレイのＡＮＤプレーンとＯ
Ｒプレーンのシー・オブ・ゲートに印加するステップ
と、 ｄ．上記疑似ランダム・パターン・ジェネレータ手段に
よって生成されたテスト・パターンに対して上記プログ
ラマブル・ロジック・ゲート・アレイのシー・オブ・ゲ
ートの出力を上記多入力シグネチャ・レジスタ手段にキ
ャプチャするステップと、 ｅ．上記比較器手段において、 ｉ．上記シー・オブ・ゲートによって受取られたテスト
・パターンの疑似ランダム・セット入力を、 ｉｉ．上記多入力シグネチャ・レジスタ手段によって上
記シー・オブ・ゲートから受取られたシー・オブ・ゲー
ト出力と比較するステップと、 ｆ．上記不揮発性ゲートのうち選択されたゲートを選択
的に適宜に０または１にセットするステップと、を含む
フィールド・プログラミングの方法。
グラミングが可能なゲート・アレイであって、 ａ．ＡＮＤプレーンとＯＲプレーンを有し、各ゲートが
不揮発性フローティング・ゲート電界効果トランジスタ
と、これと直列の電界効果トランジスタとから成るプロ
グラマブル・ロジック・ゲート・アレイのシー・オブ・
ゲートと、 ｂ．上記ゲート・アレイをプログラムするために選択さ
れた不揮発性フローティング・ゲート電界効果トランジ
スタの状態を選択的に変化させる手段と、 ｃ．上記プログラマブル・ロジック・ゲート・アレイの
シー・オブ・ゲートにテスト・パターンの疑似ランダム
・セットを印加する疑似ランダム・パターン・ジェネレ
ータ手段と、 ｄ．上記疑似ランダム・パターン・ジェネレータ手段に
よって生成されたテスト・パターンに対して上記プログ
ラマブル・ロジック・ゲート・アレイのシー・オブ・ゲ
ート出力をキャプチャする多入力シグネチャ・レジスタ
手段と、 ｅ．上記シー・オブ・ゲートによって受取られたテスト
・パターンの疑似ランダム・セット入力を、上記シー・
オブ・ゲートから多入力シグネチャ・レジスタ手段によ
って受取られたシー・オブ・ゲート出力と比較する比較
器手段と、を含むゲート・アレイ。 （２）独立したゲートを複数有し、上記ゲートの各々が
揮発性電界効果トランジスタと論理的に直列を成す不揮
発性フローティング・ゲート電界効果トランジスタから
成る、セルフ・テストとフィールド・プログラミングが
可能な内蔵ゲート・アレイであって、上記ゲート・アレ
イが、上記ゲート・アレイをプログラムするために選択
された不揮発性フローティング・ゲート電界効果トラン
ジスタの状態を選択的に変化させる手段を含み、上記ゲ
ート・アレイがプログラミングにより４つのロジック領
域に分けられ、且つ上記領域が、 ａ．ＡＮＤプレーンとＯＲプレーンを有するプログラマ
ブル・ロジック・ゲート・アレイのシー・オブ・ゲート
の第１ロジック領域と、 ｂ．テスト・パターンの疑似ランダム・セットを上記プ
ログラマブル・ロジック・ゲート・アレイのシー・オブ
・ゲートに印加する疑似ランダム・パターン・ジェネレ
ータ・レジスタ手段を含む第２ロジック領域と、 ｃ．疑似ランダム・パターン・ジェネレータ手段によっ
て生成されたテスト・パターンに対して上記プログラマ
ブル・ロジック・ゲート・アレイのシー・オブ・ゲート
出力をキャプチャする第３ロジック領域と、 ｄ．上記シー・オブ・ゲートによって受取られたテスト
・パターンの疑似ランダム・セット入力を、上記多入力
シグネチャ・レジスタ手段によって上記シー・オブ・ゲ
ートから受取られたシー・オブ・ゲート出力と比較する
第４ロジック領域と、を含むゲート・アレイ。 （３）各ゲートが電界効果トランジスタと直列な不揮発
性フローティング・ゲート電界効果トランジスタを含
み、ＡＮＤプレーンとＯＲプレーンを有するプログラマ
ブル・ロジック・ゲート・アレイのシー・オブ・ゲート
を持つ、セルフ・テストとフィールド・プログラミング
が可能な内蔵ロジック・アレイを現場でプログラムする
方法であって、 ａ．上記不揮発性ゲートを０にセットするステップと、 ｂ．上記ロジック・アレイを、１）疑似ランダム・パタ
ーン・ジェネレータ、２）多入力シグネチャ・レジス
タ、３）シグネチャ比較器、及び４）ＡＮＤプレーンと
ＯＲプレーンのロジック・アレイの４つの領域に分けて
構成するステップと、 ｃ．疑似ランダム・パターン・ジェネレータからのテス
ト・パターンの疑似ランダム・セットを上記プログラマ
ブル・ロジック・ゲート・アレイのＡＮＤプレーンとＯ
Ｒプレーンのシー・オブ・ゲートに印加するステップ
と、 ｄ．上記疑似ランダム・パターン・ジェネレータ手段に
よって生成されたテスト・パターンに対して上記プログ
ラマブル・ロジック・ゲート・アレイのシー・オブ・ゲ
ートの出力を上記多入力シグネチャ・レジスタ手段にキ
ャプチャするステップと、 ｅ．上記比較器手段において、 ｉ．上記シー・オブ・ゲートによって受取られたテスト
・パターンの疑似ランダム・セット入力を、 ｉｉ．上記多入力シグネチャ・レジスタ手段によって上
記シー・オブ・ゲートから受取られたシー・オブ・ゲー
ト出力と比較するステップと、 ｆ．上記不揮発性ゲートのうち選択されたゲートを選択
的に適宜に０または１にセットするステップと、を含む
フィールド・プログラミングの方法。
【００５０】
【発明の効果】フィールド・プログラマブル・ロジック
・アレイにおいてセルフ・テストを行うことができる。
・アレイにおいてセルフ・テストを行うことができる。
【図１】従来のプログラマブル・ゲート・アレイのＡＮ
ＤとＯＲのプレーンの概略図である。
ＤとＯＲのプレーンの概略図である。
【図２】図１の従来のプログラマブル・ゲート・アレイ
のＡＮＤとＯＲのプレーンのロジック・トランジスタと
パス・トランジスタの配置を示す図である。
のＡＮＤとＯＲのプレーンのロジック・トランジスタと
パス・トランジスタの配置を示す図である。
【図３】プルアップ・トランジスタ、入力、バッファ、
反転バッファ、出力を含む、従来のプログラマブル・ゲ
ート・アレイのＡＮＤプレーンとＯＲプレーンの個々の
セルを示す図である。
反転バッファ、出力を含む、従来のプログラマブル・ゲ
ート・アレイのＡＮＤプレーンとＯＲプレーンの個々の
セルを示す図である。
【図４】不揮発性フローティング・ゲートである従来の
フィールド・プログラマブル電界効果トランジスタを追
加した図３のデバイスを示す図である。
フィールド・プログラマブル電界効果トランジスタを追
加した図３のデバイスを示す図である。
【図５】レジスタ、疑似ランダム・パターン・ジェネレ
ータ、多入力シグネチャ・レジスタ、比較器を含む、本
発明のロジック・アレイを示す図である。
ータ、多入力シグネチャ・レジスタ、比較器を含む、本
発明のロジック・アレイを示す図である。
【図６】本発明のＰＲＰＧ（疑似ランダム・パターン・
ジェネレータ）とＭＩＳＲ（多入力シグネチャ・レジス
タ）に用いられるリニア・シフト・レジスタを代表する
リニア・シフト・レジスタの４つのセルを示す図であ
る。
ジェネレータ）とＭＩＳＲ（多入力シグネチャ・レジス
タ）に用いられるリニア・シフト・レジスタを代表する
リニア・シフト・レジスタの４つのセルを示す図であ
る。
【図７】本発明に用いられるＰＲＰＧ（疑似ランダム・
パターン・ジェネレータ）の４つのセルを示す図であ
る。
パターン・ジェネレータ）の４つのセルを示す図であ
る。
【図８】本発明に用いられるＭＩＳＲ（多入力シグネチ
ャ・レジスタ）の４つのセルを示す図である。
ャ・レジスタ）の４つのセルを示す図である。
１０ プログラマブル・ロジック・ゲート・アレイ １１ シー・オブ・ゲート ２１ ＡＮＤプレーン ２２ 入力レジスタ ２３ パス・トランジスタ ２４ 反転バッファ ２５ 非反転バッファ ３１ ＯＲプレーン ３２ 出力レジスタ ４１ フィールド・プログラマブル・ゲート ４３ 不揮発性フローティング・ゲート電界効果トラン
ジスタ ４５ 揮発性電界効果トランジスタ ６１ 疑似ランダム・パターン・ジェネレータ ７１ 多入力シグネチャ・レジスタ ８１ 比較器
ジスタ ４５ 揮発性電界効果トランジスタ ６１ 疑似ランダム・パターン・ジェネレータ ７１ 多入力シグネチャ・レジスタ ８１ 比較器
Claims (3)
- 【請求項１】セルフ・テストとフィールド・プログラミ
ングが可能なゲート・アレイであって、 ａ．ＡＮＤプレーンとＯＲプレーンを有し、各ゲートが
不揮発性フローティング・ゲート電界効果トランジスタ
と、これと直列の電界効果トランジスタとから成るプロ
グラマブル・ロジック・ゲート・アレイのシー・オブ・
ゲートと、 ｂ．上記ゲート・アレイをプログラムするために選択さ
れた不揮発性フローティング・ゲート電界効果トランジ
スタの状態を選択的に変化させる手段と、 ｃ．上記プログラマブル・ロジック・ゲート・アレイの
シー・オブ・ゲートにテスト・パターンの疑似ランダム
・セットを印加する疑似ランダム・パターン・ジェネレ
ータ手段と、 ｄ．上記疑似ランダム・パターン・ジェネレータ手段に
よって生成されたテスト・パターンに対して上記プログ
ラマブル・ロジック・ゲート・アレイのシー・オブ・ゲ
ート出力をキャプチャする多入力シグネチャ・レジスタ
手段と、 ｅ．上記シー・オブ・ゲートによって受取られたテスト
・パターンの疑似ランダム・セット入力を、上記シー・
オブ・ゲートから多入力シグネチャ・レジスタ手段によ
って受取られたシー・オブ・ゲート出力と比較する比較
器手段と、 を含むゲート・アレイ。 - 【請求項２】独立したゲートを複数有し、上記ゲートの
各々が揮発性電界効果トランジスタと論理的に直列を成
す不揮発性フローティング・ゲート電界効果トランジス
タから成る、セルフ・テストとフィールド・プログラミ
ングが可能な内蔵ゲート・アレイであって、上記ゲート
・アレイが、上記ゲート・アレイをプログラムするため
に選択された不揮発性フローティング・ゲート電界効果
トランジスタの状態を選択的に変化させる手段を含み、
上記ゲート・アレイがプログラミングにより４つのロジ
ック領域に分けられ、且つ上記領域が、 ａ．ＡＮＤプレーンとＯＲプレーンを有するプログラマ
ブル・ロジック・ゲート・アレイのシー・オブ・ゲート
の第１ロジック領域と、 ｂ．テスト・パターンの疑似ランダム・セットを上記プ
ログラマブル・ロジック・ゲート・アレイのシー・オブ
・ゲートに印加する疑似ランダム・パターン・ジェネレ
ータ・レジスタ手段を含む第２ロジック領域と、 ｃ．疑似ランダム・パターン・ジェネレータ手段によっ
て生成されたテスト・パターンに対して上記プログラマ
ブル・ロジック・ゲート・アレイのシー・オブ・ゲート
出力をキャプチャする第３ロジック領域と、 ｄ．上記シー・オブ・ゲートによって受取られたテスト
・パターンの疑似ランダム・セット入力を、上記多入力
シグネチャ・レジスタ手段によって上記シー・オブ・ゲ
ートから受取られたシー・オブ・ゲート出力と比較する
第４ロジック領域と、 を含むゲート・アレイ。 - 【請求項３】各ゲートが電界効果トランジスタと直列な
不揮発性フローティング・ゲート電界効果トランジスタ
を含み、ＡＮＤプレーンとＯＲプレーンを有するプログ
ラマブル・ロジック・ゲート・アレイのシー・オブ・ゲ
ートを持つ、セルフ・テストとフィールド・プログラミ
ングが可能な内蔵ロジック・アレイを現場でプログラム
する方法であって、 ａ．上記不揮発性ゲートを０にセットするステップと、 ｂ．上記ロジック・アレイを、１）疑似ランダム・パタ
ーン・ジェネレータ、２）多入力シグネチャ・レジス
タ、３）シグネチャ比較器、及び４）ＡＮＤプレーンと
ＯＲプレーンのロジック・アレイの４つの領域に分けて
構成するステップと、 ｃ．疑似ランダム・パターン・ジェネレータからのテス
ト・パターンの疑似ランダム・セットを上記プログラマ
ブル・ロジック・ゲート・アレイのＡＮＤプレーンとＯ
Ｒプレーンのシー・オブ・ゲートに印加するステップ
と、 ｄ．上記疑似ランダム・パターン・ジェネレータ手段に
よって生成されたテスト・パターンに対して上記プログ
ラマブル・ロジック・ゲート・アレイのシー・オブ・ゲ
ートの出力を上記多入力シグネチャ・レジスタ手段にキ
ャプチャするステップと、 ｅ．上記比較器手段において、 ｉ．上記シー・オブ・ゲートによって受取られたテスト
・パターンの疑似ランダム・セット入力を、 ｉｉ．上記多入力シグネチャ・レジスタ手段によって上
記シー・オブ・ゲートから受取られたシー・オブ・ゲー
ト出力と比較するステップと、 ｆ．上記不揮発性ゲートのうち選択されたゲートを選択
的に適宜に０または１にセットするステップと、 を含むフィールド・プログラミングの方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US131070 | 1993-10-04 | ||
| US08/131,070 US5488612A (en) | 1993-10-04 | 1993-10-04 | Method and apparatus for field testing field programmable logic arrays |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07181232A true JPH07181232A (ja) | 1995-07-21 |
| JP2664875B2 JP2664875B2 (ja) | 1997-10-22 |
Family
ID=22447728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6226988A Expired - Lifetime JP2664875B2 (ja) | 1993-10-04 | 1994-09-21 | フィールド・プログラマブル・ロジック・アレイ・テスト方法及び装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5488612A (ja) |
| EP (1) | EP0646867A3 (ja) |
| JP (1) | JP2664875B2 (ja) |
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