JPH07175736A - Inter-cpu data transfer device - Google Patents
Inter-cpu data transfer deviceInfo
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- JPH07175736A JPH07175736A JP5320323A JP32032393A JPH07175736A JP H07175736 A JPH07175736 A JP H07175736A JP 5320323 A JP5320323 A JP 5320323A JP 32032393 A JP32032393 A JP 32032393A JP H07175736 A JPH07175736 A JP H07175736A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、複数のＣＰＵ間でデー
タを転送する装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a device for transferring data between a plurality of CPUs.
【０００２】[0002]
【従来の技術】複数のＣＰＵ間でデータを転送する場
合、パラレル通信又はシリアル通信によりデータの転送
が行われる。そして、通信タイミングの異なる複数のデ
ータの転送又は使用目的の異なる複数のデータの転送の
際、受信側はそのデータの識別が必要となる。シリアル
通信においては、転送データ群に識別コードを含める方
式が多く用いられている。また、パラレル通信によるデ
ータ転送においては、データ送出の際、データ信号と別
にデータ送出信号を送出する必要がある。2. Description of the Related Art When data is transferred between a plurality of CPUs, the data is transferred by parallel communication or serial communication. Then, when transferring a plurality of data having different communication timings or transferring a plurality of data having different purposes of use, the receiving side needs to identify the data. In serial communication, a method of including an identification code in a transfer data group is often used. Further, in data transfer by parallel communication, it is necessary to send a data sending signal separately from the data signal when sending the data.
【０００３】[0003]
【発明が解決しようとする課題】パラレル通信は、例え
ば、パソコンからプリンタへデータを送出する場合に使
用され、シリアル通信よりも高速で通信を行うことがで
きるという利点を有する。しかしながら、パラレル通信
においては、データ送出の際、データ信号と別にデータ
送出信号を送出する必要があるために、データ送出信号
用の信号線を余分に必要としていた。Parallel communication is used, for example, when sending data from a personal computer to a printer, and has an advantage that communication can be performed at higher speed than serial communication. However, in parallel communication, since it is necessary to send the data sending signal separately from the data signal when sending the data, an extra signal line for the data sending signal is required.
【０００４】本発明は、複数のＣＰＵ間を高速で通信す
ることができるパラレル通信を行うデータ転送装置にお
いて、ＣＰＵ間の通信用ポートの使用数を削減すること
を目的とする。さらに本発明は、上記データ転送装置に
おいて、マスタＣＰＵから送られてくるデータの種類
を、１つの割込みと他の端子のエッジ入力状況をチェッ
クするだけで識別できるようにして、通信量を減らすこ
とを目的とするものである。SUMMARY OF THE INVENTION It is an object of the present invention to reduce the number of communication ports used between CPUs in a data transfer device which performs parallel communication capable of high-speed communication between a plurality of CPUs. Further, according to the present invention, in the above data transfer device, the type of data sent from the master CPU can be identified only by checking one interrupt and the edge input status of another terminal, thereby reducing the communication amount. The purpose is.
【０００５】[0005]
【課題を解決するための手段】上記目的を達成するた
め、本発明は、マスタＣＰＵとスレーブＣＰＵ間で複数
のデータラインを用いてパラレル通信によりデータ転送
を行う複数ＣＰＵ間データ転送装置において、前記マス
タＣＰＵは、データの送信処理手段及びエッジパルス発
生処理手段を具備し、前記スレーブＣＰＵは、汎用入力
ポートとエッジ入力機構が兼用できる端子機能手段及び
エッジ入力要因を識別できる受信処理手段を具備し、前
記エッジ入力機構は、割込み処理が可能なシステムを具
備するようにする。In order to achieve the above object, the present invention provides a data transfer device between a plurality of CPUs which transfers data by parallel communication between a master CPU and a slave CPU using a plurality of data lines. The master CPU includes a data transmission processing unit and an edge pulse generation processing unit, and the slave CPU includes a terminal function unit that can be used by a general-purpose input port and an edge input mechanism and a reception processing unit that can identify an edge input factor. The edge input mechanism has a system capable of interrupt processing.
【０００６】[0006]
【作用】データ転送時、マスタＣＰＵは所定のタイミン
グで転送するデータを決定する。そしてスレーブＣＰＵ
へ受信要求信号と転送データの属性をコード化し、エッ
ジ信号を発生させる。スレーブＣＰＵ側は、エッジ入力
による割込み発生後、まず、転送されるデータの属性を
抽出する。そしてデータの属性と関係のない不必要なフ
ラグビットをクリヤして得た値をオフセット値として、
機能別処理ルーチンアドレスの演算を行い、処理ルーチ
ンを実行する。When the data is transferred, the master CPU determines the data to be transferred at a predetermined timing. And slave CPU
Generates an edge signal by encoding the attributes of the reception request signal and transfer data. The slave CPU side first extracts the attribute of the data to be transferred after the occurrence of the interrupt due to the edge input. Then, the value obtained by clearing unnecessary flag bits unrelated to the data attribute is used as the offset value,
The processing routine address for each function is calculated, and the processing routine is executed.
【０００７】[0007]
【実施例】始めに、本発明のＣＰＵ間データ転送装置を
適用するエンジン制御装置について説明する。図２は、
エンジン制御装置の全体構成図を示す。ここでは、各種
入力情報（スイッチ信号、パルス信号、アナログ信号）
をもとに燃料噴射量計算、点火時期計算、過給圧制御用
演算、バルブ制御用演算等を行うＥＣＵ１０と、そのＥ
ＣＵ１０で演算された結果を用いてインジェクタ、イグ
ナイタ、バルブ等へ駆動信号を出力するＥＣＵ２０とが
示されている。DESCRIPTION OF THE PREFERRED EMBODIMENTS First, an engine control device to which the inter-CPU data transfer device of the present invention is applied will be described. Figure 2
The whole engine control block diagram is shown. Here, various input information (switch signal, pulse signal, analog signal)
ECU 10 which performs fuel injection amount calculation, ignition timing calculation, boost pressure control calculation, valve control calculation, etc. based on
The ECU 20 that outputs a drive signal to an injector, an igniter, a valve, and the like using the result calculated by the CU 10 is shown.
【０００８】ＥＣＵ１０は、スタートスイッチ、シフト
信号等の各種スイッチ信号を入力するための入力バッフ
ァ１１、回転数センサ、気筒判別センサ等からのパルス
信号を波形整形して入力する波形整形回路１２、吸気管
圧力センサ、水温センサ等からのアナログ信号をディジ
タル信号に変換して入力するＡ／Ｄ変換回路１３、これ
ら各部に接続されたＩ／Ｏポート１５、Ｉ／Ｏポート１
５を介して上記スイッチ信号及びセンサ信号を取り込ん
でエンジン制御のための演算処理を行い、ＥＣＵ２０へ
演算結果を通信出力するＣＰＵ１６、ＣＰＵ１６が演算
処理を行うためのプログラム及び各種データが格納され
たＲＯＭ１７、演算処理を行う際、ワーキングエリアと
して使用するＲＡＭ１８により構成されている。The ECU 10 includes a start switch, an input buffer 11 for inputting various switch signals such as a shift signal, a waveform shaping circuit 12 for shaping and inputting pulse signals from a rotation speed sensor, a cylinder discrimination sensor, etc. An A / D conversion circuit 13 for converting an analog signal from a pipe pressure sensor, a water temperature sensor, etc. into a digital signal and inputting it, an I / O port 15 and an I / O port 1 connected to these respective parts.
The CPU 16 that takes in the switch signal and the sensor signal via 5 to perform arithmetic processing for engine control and outputs the arithmetic result to the ECU 20 by communication, and the ROM 17 in which programs and various data for the CPU 16 to perform arithmetic processing are stored. The RAM 18 is used as a working area when performing arithmetic processing.
【０００９】ＥＣＵ２０は、ＥＣＵ１０と同様に、ＣＰ
Ｕ２６、ＲＯＭ２７、ＲＡＭ２８、波形整形回路２２、
Ｉ／Ｏポート２５の他、ＣＰＵ２６からの駆動信号を出
力する出力ドライバ２４で構成されている。ＣＰＵ１６
とＣＰＵ２６の間は、通信線であるデータラインＤ7 〜
Ｄ0 で接続されている。The ECU 20, like the ECU 10, has a CP
U26, ROM27, RAM28, waveform shaping circuit 22,
In addition to the I / O port 25, the output driver 24 outputs a drive signal from the CPU 26. CPU16
Between the CPU 26 and the CPU 26, the data line D 7 to be a communication line.
Connected at D 0 .
【００１０】図１に本発明の実施例の構成図を示す。こ
こでは、前述の図２のＥＣＵ１０のＣＰＵ１６がマスタ
ＣＰＵ、ＥＣＵ２０のＣＰＵ２６がスレーブＣＰＵとな
る。マスタＣＰＵ１６は、出力設定可能な８ビット長の
汎用ポート３０を備え、更にこの汎用ポート３０用の入
出力設定レジスタ３１（図３）、出力用データレジスタ
３２（図４）を備えている。汎用ポート３０の各端子Ｏ
７〜Ｏ０は、スレーブＣＰＵ２６の汎用ポート３５の各
端子Ｉ７〜Ｉ０とデータラインＤ7 〜Ｄ0 により接続さ
れる。FIG. 1 shows a block diagram of an embodiment of the present invention. Here, the CPU 16 of the ECU 10 of FIG. 2 described above is the master CPU, and the CPU 26 of the ECU 20 is the slave CPU. The master CPU 16 is provided with an 8-bit length general-purpose port 30 whose output can be set, and further, an input / output setting register 31 (FIG. 3) and an output data register 32 (FIG. 4) for the general-purpose port 30. Each terminal O of general-purpose port 30
7~O0 are connected by the terminals I7~I0 and the data lines D 7 to D 0 of the general-purpose port 35 of the slave CPU 26.
【００１１】スレーブＣＰＵ２６は、入力設定可能な８
ビット長の汎用ポート３５を備え、さらにこの汎用ポー
ト３５用の入出力設定レジスタ３６（図３）、入力用デ
ータレジスタ３７（図５）を備えている。また、汎用ポ
ート３５の全ビットについてエッジ入力を受けるエッジ
入力機構４１を備えている。エッジ入力機構４１につい
ては、立上り又は立下りを選択するエッジ入力設定レジ
スタ３８（図６）と、エッジ入力があった時、その状態
を示すステータスレジスタ３９（図７）が用意され、さ
らにエッジ入力時、割込み処理実行を可能にする割込み
マスクレジスタ４０（図８）も用意されている。The slave CPU 26 has an input configurable 8
A general port 35 having a bit length is provided, and further an input / output setting register 36 (FIG. 3) and an input data register 37 (FIG. 5) for the general port 35 are provided. Further, it has an edge input mechanism 41 for receiving edge inputs for all bits of the general-purpose port 35. Regarding the edge input mechanism 41, an edge input setting register 38 (FIG. 6) for selecting rising or falling and a status register 39 (FIG. 7) indicating the state when an edge is input are prepared. At this time, an interrupt mask register 40 (FIG. 8) that enables execution of interrupt processing is also prepared.
【００１２】図３に、マスタＣＰＵ１６の汎用ポート３
０の入出力設定用レジスタ３１と、スレーブＣＰＵ２６
の汎用ポート３５の入出力設定用レジスタ３６の構成を
示す。実施例では、各端子毎に入出力の設定を可能なポ
ートを使用しているが、８ビット単位で入出力設定する
ポートでも使用することができる。このレジスタを出力
設定するときには、該当するビットを１にする。また、
入力設定するときには、該当するビットを０にする。本
実施例では、全ビットを出力設定又は入力設定してい
る。FIG. 3 shows a general-purpose port 3 of the master CPU 16.
0 input / output setting register 31 and slave CPU 26
The structure of the input / output setting register 36 of the general-purpose port 35 is shown. In the embodiment, a port in which input / output can be set for each terminal is used, but a port for input / output setting in 8-bit units can also be used. When setting the output of this register, the corresponding bit is set to 1. Also,
When input is set, the corresponding bit is set to 0. In this embodiment, all bits are set to be output or input.
【００１３】図４に、汎用ポート３０の出力用データレ
ジスタ３２の構成を示す。このレジスタ３２は出力設定
された端子にデータを出力するもので、各端子毎にレベ
ルの設定が可能である。例えば、第２ビットに０を書き
込むとＯ２端子がＬレベルとなり、第６ビットに１を書
き込むとＯ６端子がＨレベルとなる。図５に、スレーブ
ＣＰＵ２６の入力用データレジスタ３７の構成を示す。
このレジスタ３７は入力設定された端子のデータを入力
するもので、該当するデータラインがＨレベルの時１と
なり、Ｌレベルの時０となる。FIG. 4 shows the structure of the output data register 32 of the general-purpose port 30. The register 32 outputs data to the output-set terminals, and the level can be set for each terminal. For example, when 0 is written in the second bit, the O2 terminal becomes L level, and when 1 is written in the sixth bit, the O6 terminal becomes H level. FIG. 5 shows the configuration of the input data register 37 of the slave CPU 26.
The register 37 inputs the data of the terminal set as input, and becomes 1 when the corresponding data line is at H level and 0 when the corresponding data line is at L level.
【００１４】図６に、スレーブＣＰＵ２６のエッジ入力
機構４１のエッジ入力設定レジスタ３８の構成を示す。
このレジスタの２つのビットのペア（第７と第６ビッ
ト、第５と第４ビット、第３と第２ビット、第１と第０
ビット）が２つの端子のペア（Ｉ７とＩ６、Ｉ５とＩ
４、Ｉ３とＩ２、Ｉ１とＩ０）に対してエッジ入力設定
するビットとなる。２つのビットを０，０とするとエッ
ジ入力機能を使用しないことが設定され、０，１とする
と立上りエッジ入力を受け付けることが設定され、１，
０とすると立下りエッジ入力を受け付けることが設定さ
れ、１，１とすると両方向のエッジ入力を受け付けるこ
とが設定される。FIG. 6 shows the configuration of the edge input setting register 38 of the edge input mechanism 41 of the slave CPU 26.
Two bit pairs in this register (7th and 6th bits, 5th and 4th bits, 3rd and 2nd bits, 1st and 0th bits)
Bit is a pair of two terminals (I7 and I6, I5 and I)
4, I3 and I2, I1 and I0) are bits for edge input setting. If two bits are set to 0, 0, it is set that the edge input function is not used, and if 0, 1, it is set that the rising edge input is accepted.
A value of 0 is set to accept a falling edge input, and a value of 1 is set to accept an edge input in both directions.
【００１５】図７に、エッジ入力機構４１のステータス
レジスタ３９の構成を示す。このレジスタの全ビットの
それぞれが各端子Ｉ７〜Ｉ０にエッジ入力があったこと
を示すビットとして使用され、エッジ入力（立上り又は
立下り）が有る時は１とされ、エッジ入力が無い時は０
とされる。このステータスレジスタ３９は、エッジ入力
設定レジスタ３８で設定した方向のエッジパルスが入力
されると、その入力した端子に対応したビットが１にセ
ットされる。例えば、端子Ｉ７のみならば第７ビット
が、端子Ｉ７，Ｉ５，Ｉ１に入力があれば、第７，第
５，第１ビットが１にセットされる。FIG. 7 shows the configuration of the status register 39 of the edge input mechanism 41. Each of all bits of this register is used as a bit indicating that there is an edge input to each of the terminals I7 to I0, and is set to 1 when there is an edge input (rising or falling), and to 0 when there is no edge input.
It is said that When an edge pulse in the direction set by the edge input setting register 38 is input to the status register 39, the bit corresponding to the input terminal is set to 1. For example, if the terminal I7 alone is set, the seventh bit is set, and if the terminals I7, I5 and I1 are input, the seventh, fifth and first bits are set to 1.
【００１６】図８に、エッジ入力機構４１の割込みマス
クレジスタ４０の構成を示す。このレジスタの第７ビッ
トが端子Ｉ７のエッジ入力割込み許可ビットとして使用
され、割込みを許可するときは１とされ、割込みを禁止
するときは０にする。エッジ入力による割込みは、図９
に示したメカニズムにより実行され、上記マスクレジス
タ４０で割込み許可に設定した状態で、上記ステータス
レジスタ３９中のエッジ入力を示すフラグがセットされ
た時発生し、あらかじめ設定されたアドレスより処理を
開始する。FIG. 8 shows the configuration of the interrupt mask register 40 of the edge input mechanism 41. The 7th bit of this register is used as an edge input interrupt enable bit of the terminal I7, and is set to 1 to enable the interrupt and to 0 to disable the interrupt. Figure 9 shows the interrupt by edge input.
When the flag indicating the edge input in the status register 39 is set under the condition that the mask register 40 is set to enable the interrupt, the processing is started from the preset address. .
【００１７】なお、ステータスレジスタ３９でセットさ
れたフラグは、図１０に示すように、第７ビットのに０
を書き込むとフラグがリセットされ、次のエッジ入力を
認識できる構造になっている。スレーブＣＰＵ２６は、
入力用データレジスタ３７の内容を読み出すことで、入
力設定された汎用ポート３５の入力情報を入手できる。The flag set in the status register 39 is 0 in the 7th bit as shown in FIG.
When is written, the flag is reset and the structure is such that the next edge input can be recognized. The slave CPU 26
By reading the contents of the input data register 37, it is possible to obtain the input information of the general-purpose port 35 to which the input is set.
【００１８】次に、マスタＣＰＵ１６側のデータ転送
（送信）手順について、図１１，図１２のフローチャー
トを用いて説明する。マスタＣＰＵ１６は、プログラム
が実行し始める（Ｓ３００）と、汎用ポート３０の初期
設定処理を行う。データラインＤ7 〜Ｄ0 をアイドル・
レベル‘Ｈ”に設定するため、出力用データレジスタ３
２の全ビットを１にする（Ｓ３０１）。次に、汎用ポー
ト３０の各端子を出力側に設定するため、入出力設定用
レジスタ３１の全ビットを１にする（Ｓ３０２）。Next, the data transfer (transmission) procedure on the master CPU 16 side will be described with reference to the flowcharts of FIGS. When the program starts to be executed (S300), the master CPU 16 performs an initialization process for the general-purpose port 30. Idle data lines D 7 -D 0
Output data register 3 to set level “H”
All bits of 2 are set to 1 (S301). Next, in order to set each terminal of the general-purpose port 30 to the output side, all bits of the input / output setting register 31 are set to 1 (S302).
【００１９】以上の初期設定終了後、データ転送（送
信）するタイミングかどうかをチェック（Ｓ３０３）す
る。通信タイミングの例を図示すると、図１３は時間同
期の通信タイミングの例であり、３２ｍｓ毎に通信タイ
ミングが生成される。また、図１４はパルス入力同期の
例であり、回転センサ等のパルス入力の立下りと同期し
て通信タイミングが生成される。Ｓ３０３のチェックの
結果、通信タイミングでなければ、燃料噴射量演算、点
火時期計算等の通信以外の処理を実行する（Ｓ３０
４）。After the above initial setting is completed, it is checked whether or not it is the timing for data transfer (transmission) (S303). FIG. 13 shows an example of the communication timing in time synchronization, and the communication timing is generated every 32 ms. Further, FIG. 14 is an example of pulse input synchronization, and the communication timing is generated in synchronization with the fall of the pulse input of the rotation sensor or the like. If it is not the communication timing as a result of the check in S303, processing other than communication such as fuel injection amount calculation and ignition timing calculation is executed (S30).
4).
【００２０】本実施例では、使用目的が異なったり、通
信同期の異なるデータを取り扱えるようにするため、エ
ッジパルスをのせるデータラインを切り替えて、スレー
ブＣＰＵ２６側にデータの種類、通信周期を識別させて
いる。図２０に、各データラインにエッジパルスを発生
させた時に通信されるデータの内容を示す。通信タイミ
ングは複数の要因（所定の時刻になった時、又は回転数
センサ等のパルス入力があった時）から生成される。図
２０には、通信データ別にそのタイミングを示してあ
る。In this embodiment, in order to handle data for different purposes or different communication synchronization, the data line on which the edge pulse is placed is switched so that the slave CPU 26 can identify the type of data and the communication cycle. ing. FIG. 20 shows the contents of data communicated when an edge pulse is generated in each data line. The communication timing is generated from a plurality of factors (when a predetermined time comes or when there is a pulse input from a rotation speed sensor or the like). FIG. 20 shows the timing for each communication data.
【００２１】Ｓ３０３で上記通信タイミングであると判
断した時、通信禁止タイマが作動中かどうかをチェック
する（Ｓ３０５）。これは、複数の通信タイミングがほ
ぼ同時に成立してしまってデータ転送が行われるとスレ
ーブＣＰＵ２６が一つ一つのデータの受信に失敗する恐
れがあるからである。スレーブＣＰＵ２６が確実にデー
タを受信処理するのに必要な時間を通信禁止タイマとし
て使用している。When it is determined in S303 that the communication timing has come, it is checked whether the communication prohibition timer is operating (S305). This is because the slave CPU 26 may fail to receive each piece of data if a plurality of communication timings are established almost simultaneously and data is transferred. The time required for the slave CPU 26 to reliably receive and process data is used as a communication prohibition timer.
【００２２】通信禁止タイマと通信処理の関係を図１６
に示す。通信タイミング発生により燃料系通信処理が開
始されそして終了すると、通信禁止タイマがセットさ
れ、次の同期割込みのタイミングまで、１ｍｓの間、３
２ｍｓ通信の通信処理は禁止される。そして１ｍｓ経過
後の同期割込みのタイミングで通信禁止タイマのタイマ
値が更新され、他の通信処理が許可される。FIG. 16 shows the relationship between the communication prohibition timer and communication processing.
Shown in. When the fuel system communication process is started and ended by the generation of communication timing, the communication prohibit timer is set, and until the timing of the next synchronous interrupt, 1 ms, 3
Communication processing of 2 ms communication is prohibited. Then, the timer value of the communication prohibition timer is updated at the timing of the synchronous interrupt after 1 ms has elapsed, and other communication processing is permitted.
【００２３】もし、Ｓ３０５でタイマが作動中であれ
ば、通信処理を終了し、Ｓ３０４の通信以外の処理を実
行させる。Ｓ３０５で通信禁止タイマが０の時は、図２
０に示されるデータの種類を判別し、例えば燃料噴射量
データの送信であれば、スレーブＣＰＵ２６の端子Ｉ７
に立下りエッジパルスを出力するため端子Ｏ７のレベル
を“Ｈ”から“Ｌ”に（Ｓ３０６）、点火時期データで
あれば、スレーブＣＰＵ２６の端子Ｉ７とＩ０に立下り
エッジパルスを出力するため端子Ｏ７，Ｏ０のレベルを
“Ｈ”から“Ｌ”に（Ｓ３０７）、また、３２ｍｓ毎の
通信であれば、同様にして端子Ｏ４，Ｏ２のレベルを
“Ｈ”から“Ｌ”に（Ｓ３０８）して、スレーブＣＰＵ
２６へ立下りエッジパルスを出力する。If the timer is operating in S305, the communication process is terminated and the process other than the communication in S304 is executed. If the communication prohibit timer is 0 in S305,
If the type of data indicated by 0 is determined and, for example, if the fuel injection amount data is to be transmitted, the terminal I7 of the slave CPU 26
In order to output the falling edge pulse to the terminal O7, the level of the terminal O7 is changed from "H" to "L" (S306), and if it is ignition timing data, the terminal for outputting the falling edge pulse to the terminals I7 and I0 of the slave CPU 26 is output. The levels of O7 and O0 are changed from "H" to "L" (S307), and in the case of communication every 32 ms, the levels of the terminals O4 and O2 are similarly changed from "H" to "L" (S308). A slave CPU
A falling edge pulse is output to 26.
【００２４】次に、出力用データレジスタ３２に通信す
るデータを書き込み、データラインＤ7 〜Ｄ0 を介して
スレーブＣＰＵ２６へデータを送出する（Ｓ３０９〜Ｓ
３１１）。最後に、通信禁止タイマ（１ｍｓ）をセット
し、作動させ通信処理を終了する（Ｓ３１２）。以後、
Ｓ３０３〜Ｓ３１２の処理を繰り返していく。禁止タイ
マの更新処理を図１５のフローチャートを用いて説明す
る。Next, the data to be communicated is written in the output data register 32, and the data is sent to the slave CPU 26 via the data lines D 7 to D 0 (S309 to S309).
311). Finally, the communication prohibition timer (1 ms) is set and activated to end the communication processing (S312). After that,
The processes of S303 to S312 are repeated. The prohibition timer updating process will be described with reference to the flowchart of FIG.
【００２５】１ｍｓの時間同期割込みルーチンを利用し
て（Ｓ３５０）、通信禁止タイマの値が０であるか否か
を判断し（Ｓ３５１）、０でなければデクリメントして
通信禁止タイマを更新（Ｓ３５２）し、割込みを終了す
る（Ｓ３５３）。以上説明した図１１，図１２の通信処
理において、実際にデータが転送される様子が図１９の
タイミングチャートに示されている。Using the 1 ms time synchronous interrupt routine (S350), it is judged whether the value of the communication prohibition timer is 0 (S351). If it is not 0, it is decremented and the communication prohibition timer is updated (S352). ) And terminates the interrupt (S353). A timing chart of FIG. 19 shows how data is actually transferred in the communication processing of FIGS. 11 and 12 described above.
【００２６】図１９は、点火時期用データを転送する際
に、最初に１６進数データ＄３２が転送され、次いで１
６進数データ＄８７が転送される例を示す。エッジ割込
み発生後、スレーブＣＰＵ２６が待っている２μｓ以内
に、マスタＣＰＵ１６は通信データをデータラインＤ7
〜Ｄ0 上に用意し、また、スレーブＣＰＵ２６は、受信
データの２度読みによって確実な通信を保証している。In FIG. 19, when the ignition timing data is transferred, the hexadecimal data $ 32 is transferred first, and then 1 is transferred.
An example of transferring hexadecimal data $ 87 is shown. After the edge interrupt occurs, the master CPU 16 sends the communication data to the data line D 7 within 2 μs which the slave CPU 26 waits.
~ D 0 , and the slave CPU 26 guarantees reliable communication by reading the received data twice.
【００２７】次に、スレーブＣＰＵ２６側のデータ受信
処理の手順について図１７、図１８のフローチャートに
より説明する。図１７は、スレーブＣＰＵ２６の汎用ポ
ート３５の初期設定処理を示す。スレーブＣＰＵ２６が
プログラムを実行し始める（Ｓ４００）と、スレーブＣ
ＰＵ２６の汎用ポート３５を入力側に設定するため、入
出力設定用レジスタ３６の全ビットを０にする（Ｓ４０
１）。Next, the procedure of data reception processing on the slave CPU 26 side will be described with reference to the flowcharts of FIGS. FIG. 17 shows an initialization process of the general-purpose port 35 of the slave CPU 26. When the slave CPU 26 starts executing the program (S400), the slave C
Since the general-purpose port 35 of the PU 26 is set to the input side, all bits of the input / output setting register 36 are set to 0 (S40
1).
【００２８】次に、汎用ポート３５の全端子（Ｉ７〜Ｉ
０）を立下りエッジパルスの入力を受け付けるように設
定するため、エッジ入力レジスタ３８の第７、第５、第
３、第１ビットを“１”にその他のビットを“０”にセ
ットする。次に、ステータスレジスタ３９のエッジフラ
グのビットを一度リセットするため、全ビットに０を書
き込む（Ｓ４０２）。Next, all the terminals (I7 to I) of the general-purpose port 35 are
0) is set to accept the input of the falling edge pulse, the seventh, fifth, third, and first bits of the edge input register 38 are set to "1", and the other bits are set to "0". Next, in order to reset the bit of the edge flag of the status register 39 once, 0 is written in all the bits (S402).
【００２９】次に、端子Ｉ７に立下りエッジパルス入力
時、割込みが発生するようにするため、割込みマスクレ
ジスタ４０の第７ビットを１にする（Ｓ４０３）。以上
で、通信関係の初期設定処理を終了し、受信処理以外の
処理を実行する（Ｓ４０４）。図１８は、スレーブＣＰ
Ｕ２６の受信処理手順を示す。Next, when the falling edge pulse is input to the terminal I7, the 7th bit of the interrupt mask register 40 is set to 1 in order to generate an interrupt (S403). With the above, the communication-related initial setting process is ended, and processes other than the receiving process are executed (S404). Figure 18 shows slave CP
The reception processing procedure of U26 is shown.
【００３０】受信エッジ割込みは、図９に示すように、
ステータスレジスタ３９の端子Ｉ７のエッジ入力状況を
示す第７ビットが１で、かつ、エッジ入力による割込み
を許可する割込みマスクレジスタ４０上の第７ビットが
１の時発生する。マスタＣＰＵ１６から立下りエッジパ
ルスが端子Ｉ７に入力された時のみ、ステータスレジス
タ３９の第７ビットが１にセットされる。The reception edge interrupt is, as shown in FIG.
This occurs when the 7th bit indicating the edge input status of the terminal I7 of the status register 39 is 1 and the 7th bit on the interrupt mask register 40 which permits the interrupt by the edge input is 1. The seventh bit of the status register 39 is set to 1 only when the falling edge pulse is input to the terminal I7 from the master CPU 16.
【００３１】受信エッジ割込み発生（Ｓ４１０）後、ス
レーブＣＰＵ２６はステータスレジスタ３９の情報を読
み出す。図２１に、データ種別ごとのステータス３９の
情報を示す。第７ビットは、エッジ入力割込み要因とし
て、どのデータの受信においても１にセットされるの
で、このビット情報をマスクし、図２２に示すように、
端子Ｉ６〜Ｉ０のエッジ入力情報のみを抽出する（Ｓ４
１１）。抽出処理後の第７ビットは０とされて、その後
の処理に使われる。Ｓ４１２で抽出したエッジ入力フラ
グ情報を分析し、転送されるデータを判別する。After the reception edge interrupt is generated (S410), the slave CPU 26 reads the information in the status register 39. FIG. 21 shows information on the status 39 for each data type. Since the 7th bit is set to 1 as an edge input interrupt factor in receiving any data, this bit information is masked, and as shown in FIG.
Only the edge input information of the terminals I6 to I0 is extracted (S4).
11). The 7th bit after the extraction processing is set to 0 and used for the subsequent processing. The edge input flag information extracted in S412 is analyzed to determine the data to be transferred.
【００３２】本例では、図２２に示すような抽出処理後
の情報がそのまま更新するＲＡＭ値アドレスのオフセッ
ト演算に用いられている。このため、エッジ入力が入る
と自動的に更新するＲＡＭ値のアドレスが計算できる。
このアドレス計算の仕組みを図２３に示す。受信データ
をストアするＲＡＭは予め、図２３のように配置されて
おり、その先頭アドレスと抽出したフラグ情報からアド
レスを求めるようになっている。In this example, the information after the extraction processing as shown in FIG. 22 is used for the offset calculation of the RAM value address which is updated as it is. Therefore, the address of the RAM value that is automatically updated when the edge input is input can be calculated.
The mechanism of this address calculation is shown in FIG. The RAM for storing the received data is arranged in advance as shown in FIG. 23, and the address is obtained from the head address and the extracted flag information.
【００３３】図１８に戻ると、Ｓ４１３で所定時間待
つ。本例では２μｓに設定している。これは、エッジパ
ルス入力後に送られてくる通信データを確実に取り込ま
せるために必要な操作である。入力用データレジスタ３
７より、受信データを２回読み出す（Ｓ４１４，Ｓ４１
５）。これも、通信データの信頼性を高めるために必要
な操作である。Returning to FIG. 18, a predetermined time is waited in S413. In this example, it is set to 2 μs. This is an operation necessary for surely capturing the communication data sent after the input of the edge pulse. Input data register 3
7, the received data is read twice (S414, S41
5). This is also an operation required to increase the reliability of communication data.
【００３４】Ｓ４１６で１回目と２回目に読み出したデ
ータをチェックする。チェック方法は、２つのデータを
比較し、一致しているかどうかで行われる。一致してい
れば、受信データには異常がないものと判断して、Ｓ４
１２で求めたアドレスのＲＡＭ上にストアする（Ｓ４１
７）。もし、一致していなければ、受信データに異常が
あったものとして読み捨てる。その場合の駆動用の信号
演算のデータは、過去に受信されたデータを使うように
するため、過去のデータをＳ４１２で求めたアドレスの
ＲＡＭ上より取り出す（Ｓ４１８）。Ｓ４１９では、Ｓ
４１７の最新の受信データ又はＳ４１８の過去の受信デ
ータを用いて演算処理し、駆動信号を生成し、出力ドラ
イバ２４から出力する。In S416, the first and second read data is checked. The check method is performed by comparing two data and checking whether they match. If they match, it is determined that there is no abnormality in the received data, and S4
It is stored in the RAM of the address obtained in 12 (S41
7). If they do not match, the received data is regarded as abnormal and is discarded. In order to use the data received in the past as the data of the signal calculation for driving in that case, the past data is fetched from the RAM of the address obtained in S412 (S418). In S419, S
The latest received data of 417 or the past received data of S418 is used for arithmetic processing to generate a drive signal, which is output from the output driver 24.
【００３５】最後に、ステータスレジスタ３９のエッジ
入力フラグをリセットする終了処理を実行し（Ｓ４２
０）、割込み処理を終了する（Ｓ４２１）。Finally, a termination process for resetting the edge input flag of the status register 39 is executed (S42).
0), the interrupt processing is ended (S421).
【００３６】[0036]
【発明の効果】本発明によれば、データラインと通信要
求線を共用したことで、ＣＰＵ間の通信用ポートの使用
数を削減でき、余ったポートを他の目的のために使用で
きる。また、本発明によれば、シリアル通信より高速通
信ができ、受信データの２度読みによって信頼性が向上
する。According to the present invention, since the data line and the communication request line are shared, the number of communication ports used between CPUs can be reduced, and the surplus ports can be used for other purposes. Further, according to the present invention, higher speed communication can be performed than serial communication, and reliability is improved by reading the received data twice.
【００３７】さらに、本発明によれば、１つの割込みと
他の端子のエッジ入力状況をチェックするだけで、マス
タＣＰＵから送られてくるデータの種類を識別できる。
転送データ群に識別用データを加える方式に比べて、通
信量を減らすことが可能なため（転送データ群から識別
データを抽出して解析する必要がない）、ＣＰＵの通信
処理の負荷を軽減できる。Further, according to the present invention, the type of data sent from the master CPU can be identified only by checking one interrupt and the edge input status of other terminals.
Compared with the method of adding identification data to the transfer data group, the communication amount can be reduced (the identification data need not be extracted and analyzed from the transfer data group), and thus the communication processing load of the CPU can be reduced. .
【００３８】また、本発明によれば、エッジ入力情報を
使って更新するＲＡＭのアドレスが簡単に演算でき、受
信データのＲＡＭ値更新処理が容易になる。Further, according to the present invention, the RAM address to be updated can be easily calculated by using the edge input information, and the RAM value updating process of the received data becomes easy.
【図１】本発明の実施例の構成図。FIG. 1 is a configuration diagram of an embodiment of the present invention.
【図２】図１の装置を適用するエンジン制御装置の全体
構成図。FIG. 2 is an overall configuration diagram of an engine control device to which the device of FIG. 1 is applied.
【図３】本発明の実施例における入出力設定用レジスタ
の構成図。FIG. 3 is a configuration diagram of an input / output setting register according to an embodiment of the present invention.
【図４】本発明の実施例における出力用データレジスタ
の構成図。FIG. 4 is a configuration diagram of an output data register in the embodiment of the invention.
【図５】本発明の実施例における入力用データレジスタ
の構成図。FIG. 5 is a configuration diagram of an input data register in the embodiment of the invention.
【図６】本発明の実施例におけるエッジ入力設定レジス
タの構成図。FIG. 6 is a configuration diagram of an edge input setting register according to the embodiment of the present invention.
【図７】本発明の実施例におけるステータスレジスタの
構成図。FIG. 7 is a configuration diagram of a status register in the embodiment of the invention.
【図８】本発明の実施例における割込みマスクレジスタ
の構成図。FIG. 8 is a configuration diagram of an interrupt mask register according to an embodiment of the present invention.
【図９】本発明の実施例における割込み処理へのメカニ
ズムを示す図。FIG. 9 is a diagram showing a mechanism for interrupt processing in the embodiment of the present invention.
【図１０】本発明の実施例におけるステータスレジスタ
のフラグをリセットするメカニズムを示す図。FIG. 10 is a diagram showing a mechanism for resetting the flag of the status register in the embodiment of the present invention.
【図１１】図１のマスタＣＰＵのデータ転送手順を示す
フローチャート（その１）。11 is a flowchart (part 1) showing a data transfer procedure of the master CPU of FIG. 1. FIG.
【図１２】図１のマスタＣＰＵのデータ転送手順を示す
フローチャート（その２）。12 is a flowchart (part 2) showing the data transfer procedure of the master CPU of FIG. 1. FIG.
【図１３】本発明の実施例における通信タイミングを時
間同期で得る例を説明する図。FIG. 13 is a diagram illustrating an example of obtaining communication timing in time synchronization according to the embodiment of the present invention.
【図１４】本発明の実施例における通信タイミングをパ
ルス入力同期で得る例を説明する図。FIG. 14 is a diagram illustrating an example of obtaining communication timing by pulse input synchronization in the embodiment of the present invention.
【図１５】図１のマスタＣＰＵ側の通信禁止タイマ更新
処理を示すフローチャート。15 is a flowchart showing a communication prohibition timer updating process on the master CPU side of FIG.
【図１６】図１５の通信禁止タイマの更新と通信処理の
関係を示すタイムチャート。16 is a time chart showing the relationship between the update of the communication prohibition timer shown in FIG. 15 and communication processing.
【図１７】図１のスレーブＣＰＵの汎用ポートの初期設
定処理手順を示すフローチャート。17 is a flowchart showing the procedure for initializing the general-purpose port of the slave CPU of FIG.
【図１８】図１のスレーブＣＰＵの受信処理手順を示す
フローチャート。FIG. 18 is a flowchart showing a reception processing procedure of the slave CPU of FIG.
【図１９】本発明の実施例の通信処理におけるデータ転
送を示すタイミングチャート。FIG. 19 is a timing chart showing data transfer in communication processing according to the embodiment of the present invention.
【図２０】本発明の実施例により通信するデータの識別
を示す図。FIG. 20 is a diagram showing identification of data to be communicated according to the embodiment of the present invention.
【図２１】本発明の実施例のステータスレジスタの情報
を示す図。FIG. 21 is a diagram showing information in a status register according to the embodiment of this invention.
【図２２】図２１の情報を抽出処理した後の情報を示す
図。FIG. 22 is a diagram showing information after the information of FIG. 21 is extracted.
【図２３】本発明の実施例の受信データのＲＡＭ値更新
のメカニズムを示す図。FIG. 23 is a diagram showing a mechanism of updating a RAM value of received data according to the embodiment of the present invention.
１０，２０…ＥＣＵ １１…入力バッファ １２…波形整形回路 １３…Ａ／Ｄ変換回路 １５，２５…Ｉ／Ｏポート １６…マスタＣＰＵ １７，２７…ＲＯＭ １８，２８…ＲＡＭ ２２…波形整形回路 ２４…出力ドライバ ２６…スレーブＣＰＵ ３０，３５…汎用ポート ３１，３６…入出力設定レジスタ ３２…出力用データレジスタ ３７…入力用データレジスタ ３８…エッジ入力設定レジスタ ３９…ステータスレジスタ ４０…割込みマスクレジスタ ４１…エッジ入力機構 Ｏ７〜Ｏ０，Ｉ７〜Ｉ０…汎用ポートの端子 Ｄ7 〜Ｄ0 …データライン10, 20 ... ECU 11 ... Input buffer 12 ... Waveform shaping circuit 13 ... A / D conversion circuit 15, 25 ... I / O port 16 ... Master CPU 17, 27 ... ROM 18, 28 ... RAM 22 ... Waveform shaping circuit 24 ... Output driver 26 ... Slave CPU 30, 35 ... General-purpose port 31, 36 ... Input / output setting register 32 ... Output data register 37 ... Input data register 38 ... Edge input setting register 39 ... Status register 40 ... Interrupt mask register 41 ... Edge input mechanism O7~O0, I7~I0 ... terminal D 7 to D General port 0 ... data line
Claims (1)
のデータラインを用いてパラレル通信によりデータ転送
を行う複数ＣＰＵ間データ転送装置において、前記マス
タＣＰＵは、データの送信処理手段及びエッジパルス発
生処理手段を具備し、前記スレーブＣＰＵは、汎用入力
ポートとエッジ入力機構が兼用できる端子機能手段及び
エッジ入力要因を識別できる受信処理手段を具備し、前
記エッジ入力機構は、割込み処理が可能なシステムを具
備することを特徴とする複数ＣＰＵ間データ転送装置。1. A data transfer apparatus between a plurality of CPUs which transfers data by parallel communication between a master CPU and a slave CPU using a plurality of data lines, wherein the master CPU is a data transmission processing means and an edge pulse generation processing means. The slave CPU includes a terminal function unit that can be used by a general-purpose input port and an edge input mechanism and a reception processing unit that can identify an edge input factor, and the edge input mechanism includes a system capable of interrupt processing. A data transfer device between a plurality of CPUs.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5320323A JPH07175736A (en) | 1993-12-20 | 1993-12-20 | Inter-cpu data transfer device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5320323A JPH07175736A (en) | 1993-12-20 | 1993-12-20 | Inter-cpu data transfer device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07175736A true JPH07175736A (en) | 1995-07-14 |
Family
ID=18120209
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5320323A Pending JPH07175736A (en) | 1993-12-20 | 1993-12-20 | Inter-cpu data transfer device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07175736A (en) |
-
1993
- 1993-12-20 JP JP5320323A patent/JPH07175736A/en active Pending
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