JPH07175666A - データプロセッサおよびその割込み要求処理方法 - Google Patents
データプロセッサおよびその割込み要求処理方法Info
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- JPH07175666A JPH07175666A JP6226959A JP22695994A JPH07175666A JP H07175666 A JPH07175666 A JP H07175666A JP 6226959 A JP6226959 A JP 6226959A JP 22695994 A JP22695994 A JP 22695994A JP H07175666 A JPH07175666 A JP H07175666A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
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Abstract
(57)【要約】
【目的】 任意の割込み要求の前後において任意のデー
タプロセッサの動作モードを維持する。 【構成】 割込みコントローラ2600と、条件コードレジ
スタ、条件コードレジスタコントローラ、条件コードス
タックレジスタ、スタック領域を備えたデータメモリ19
00と、データ処理ユニット、割込み要求デコーダとを備
え、割込みコントローラ2600は、一つの中断割込み要求
信号と複数の標準割込み要求信号を含む割込み要求信号
を受け付け、条件コードレジスタは、データプロセッサ
モード制御値を含む条件コード値を記憶し、データ処理
ユニットは、データ処理動作を行なう。このデータ処理
動作は、データプロセッサモード制御値が、既定のスリ
ープモード値またはソフトウェア待機モード値に設定さ
れている時には、中断され、データプロセッサモード制
御値が既定の実行モードに設定されている時には、再開
される。
タプロセッサの動作モードを維持する。 【構成】 割込みコントローラ2600と、条件コードレジ
スタ、条件コードレジスタコントローラ、条件コードス
タックレジスタ、スタック領域を備えたデータメモリ19
00と、データ処理ユニット、割込み要求デコーダとを備
え、割込みコントローラ2600は、一つの中断割込み要求
信号と複数の標準割込み要求信号を含む割込み要求信号
を受け付け、条件コードレジスタは、データプロセッサ
モード制御値を含む条件コード値を記憶し、データ処理
ユニットは、データ処理動作を行なう。このデータ処理
動作は、データプロセッサモード制御値が、既定のスリ
ープモード値またはソフトウェア待機モード値に設定さ
れている時には、中断され、データプロセッサモード制
御値が既定の実行モードに設定されている時には、再開
される。
Description
【０００１】
【産業上の利用分野】本発明は、デジタル信号処理プロ
セッサ（ＤＰＳ）やマイクロプロセッサ等のデータプロ
セッサおよびその割込み要求処理技術に関し、特に、中
断及び標準割込み要求の処理中に、当該処理が行なわれ
る直前のデータプロセッサの動作モードを保存する制御
論理を備えたデータプロセッサに関する。
セッサ（ＤＰＳ）やマイクロプロセッサ等のデータプロ
セッサおよびその割込み要求処理技術に関し、特に、中
断及び標準割込み要求の処理中に、当該処理が行なわれ
る直前のデータプロセッサの動作モードを保存する制御
論理を備えたデータプロセッサに関する。
【０００２】
【従来の技術】ディジタル信号処理プロセッサ（ＤＳ
Ｐ）やマイクロプロセッサ等の従来のデータプロセッサ
の多くは、数種の動作モードを有する。例えば、実行モ
ードや省電力モードがこれに含まれる。
Ｐ）やマイクロプロセッサ等の従来のデータプロセッサ
の多くは、数種の動作モードを有する。例えば、実行モ
ードや省電力モードがこれに含まれる。
【０００３】また、従来のデータプロセッサのなかに
は、エミュレーション機能を行なうための特別な構成を
備えたものがある。このエミュレーション機能とは、デ
ータプロセッサと、データプロセッサをプログラムする
ためのソフトウェアの開発、並びにデータプロセッサと
共に使用されるハードウェアの開発に用いられるインサ
ーキットエミュレータ（ＩＣＥ）システムとの連携使用
を可能にするものである。エミュレーション機能はイン
サーキットエミュレータシステムが中断割込み命令を出
した時に、起動状態または初期化状態にされる。
は、エミュレーション機能を行なうための特別な構成を
備えたものがある。このエミュレーション機能とは、デ
ータプロセッサと、データプロセッサをプログラムする
ためのソフトウェアの開発、並びにデータプロセッサと
共に使用されるハードウェアの開発に用いられるインサ
ーキットエミュレータ（ＩＣＥ）システムとの連携使用
を可能にするものである。エミュレーション機能はイン
サーキットエミュレータシステムが中断割込み命令を出
した時に、起動状態または初期化状態にされる。
【０００４】
【発明が解決しようとする課題】しかしながら、このよ
うな従来のデータプロセッサは、中断または標準割込み
要求を処理する直前の自身の動作モードを格納する論理
を備えていない。この結果、データプロセッサが、中断
割込み要求を受ける直前に、省電力モードにあった場合
には、該割込み要求の処理完了後直ちに元の省電力モー
ドに直接復帰できないと言う欠点がある。
うな従来のデータプロセッサは、中断または標準割込み
要求を処理する直前の自身の動作モードを格納する論理
を備えていない。この結果、データプロセッサが、中断
割込み要求を受ける直前に、省電力モードにあった場合
には、該割込み要求の処理完了後直ちに元の省電力モー
ドに直接復帰できないと言う欠点がある。
【０００５】本発明の目的は、任意の割込み要求の前後
において任意の動作モードを維持することが可能なデー
タプロセッサを提供することにある。
において任意の動作モードを維持することが可能なデー
タプロセッサを提供することにある。
【０００６】本発明の他の目的は、インサーキットエミ
ュレータによるシステム開発を容易に行うことが可能な
データプロセッサを提供することにある。
ュレータによるシステム開発を容易に行うことが可能な
データプロセッサを提供することにある。
【０００７】本発明のさらに他の目的は、任意の割込み
要求の前後においてデータプロセッサの任意の動作モー
ドの保存および復元が可能な割込み要求処理技術を提供
することにある。
要求の前後においてデータプロセッサの任意の動作モー
ドの保存および復元が可能な割込み要求処理技術を提供
することにある。
【０００８】本発明のさらに他の目的は、インサーキッ
トエミュレータによるシステム開発を容易に行うことが
可能なデータプロセッサの割込み要求処理技術を提供す
るこにある。
トエミュレータによるシステム開発を容易に行うことが
可能なデータプロセッサの割込み要求処理技術を提供す
るこにある。
【０００９】本発明の他の目的及び特徴は、添付の図面
並びに表と共に以下に詳述する説明と特許請求の範囲か
ら容易に理解することができる。
並びに表と共に以下に詳述する説明と特許請求の範囲か
ら容易に理解することができる。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１１】本願発明に係るデータプロセッサは、以下
の構成要素を含む。すなわち、本データプロセッサは、
割込みコントローラ、条件コードレジスタ、条件コード
レジスタコントローラ、条件コードスタックレジスタ、
スタック領域を備えたデータメモリ、データ処理ユニッ
ト、割込み要求デコーダとを備えている。このうち、割
込みコントローラは、一つの中断割込み要求信号と複数
の標準割込み要求信号を含む割込み要求信号を受け付け
る。条件コードレジスタは、データプロセッサモード制
御値を含む条件コード値を記憶する。データ処理ユニッ
トは、データ処理動作を行なう。このデータ処理動作
は、データプロセッサモード制御値が、既定のスリープ
モード値またはソフトウェア待機モード値に設定されて
いる時には、中断され、データプロセッサモード制御値
が既定の実行モードに設定されている時には、再開され
る。
の構成要素を含む。すなわち、本データプロセッサは、
割込みコントローラ、条件コードレジスタ、条件コード
レジスタコントローラ、条件コードスタックレジスタ、
スタック領域を備えたデータメモリ、データ処理ユニッ
ト、割込み要求デコーダとを備えている。このうち、割
込みコントローラは、一つの中断割込み要求信号と複数
の標準割込み要求信号を含む割込み要求信号を受け付け
る。条件コードレジスタは、データプロセッサモード制
御値を含む条件コード値を記憶する。データ処理ユニッ
トは、データ処理動作を行なう。このデータ処理動作
は、データプロセッサモード制御値が、既定のスリープ
モード値またはソフトウェア待機モード値に設定されて
いる時には、中断され、データプロセッサモード制御値
が既定の実行モードに設定されている時には、再開され
る。
【００１２】
【作用】割込みデコーダは、中断割込み要求信号に応答
して、（Ａ）先ず、条件コードレジスタ内に格納されて
いるモード制御値を条件コードスタックレジスタにコピ
ーするための条件コードレジスタ制御信号を生成し、
（Ｂ）次に、モード制御値を前記所定の実行モード値に
設定するための条件コードレジスタ制御信号を生成す
る。条件コードレジスタ内に記憶されているモード制御
値は、条件コードレジスタ制御信号に応じて条件コード
スタックレジスタにコピーされる。そして、条件コード
コントローラは、データプロセッサモード制御値を実行
モード値に設定する。
して、（Ａ）先ず、条件コードレジスタ内に格納されて
いるモード制御値を条件コードスタックレジスタにコピ
ーするための条件コードレジスタ制御信号を生成し、
（Ｂ）次に、モード制御値を前記所定の実行モード値に
設定するための条件コードレジスタ制御信号を生成す
る。条件コードレジスタ内に記憶されているモード制御
値は、条件コードレジスタ制御信号に応じて条件コード
スタックレジスタにコピーされる。そして、条件コード
コントローラは、データプロセッサモード制御値を実行
モード値に設定する。
【００１３】次に、割込みデコーダは、標準割込み要求
信号に応答して、（Ａ）先ず、モード制御値を所定の実
行モード値に設定するための条件コードレジスタ制御信
号を生成し、（Ｂ）次に、条件コードレジスタ内に格納
されているモード制御値をデータスタック領域にコピー
するための条件コードレジスタ制御信号を生成する。
信号に応答して、（Ａ）先ず、モード制御値を所定の実
行モード値に設定するための条件コードレジスタ制御信
号を生成し、（Ｂ）次に、条件コードレジスタ内に格納
されているモード制御値をデータスタック領域にコピー
するための条件コードレジスタ制御信号を生成する。
【００１４】条件コードコントローラは、データプロセ
ッサモード制御値を、実行モード値またはスリープモー
ド値のいずれかに設定し、モード制御値を、条件コード
レジスタ制御信号に応じて条件コードスタックレジスタ
か前記のデータスタック領域のいずれか一つにコピーす
る。
ッサモード制御値を、実行モード値またはスリープモー
ド値のいずれかに設定し、モード制御値を、条件コード
レジスタ制御信号に応じて条件コードスタックレジスタ
か前記のデータスタック領域のいずれか一つにコピーす
る。
【００１５】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。
に説明する。
【００１６】（実施例１）図１〜図１２は、ここに開示
した本発明を説明するものである。全図面中の同様の構
成要素に関しては、同一の参照番号を付して説明する。
した本発明を説明するものである。全図面中の同様の構
成要素に関しては、同一の参照番号を付して説明する。
【００１７】先ず、図１は、データ処理システム１００
０を図示している。このデータ処理システム１０００
は、ディジタル信号処理プロセッサ（ＤＳＰ）１１００
と、ホストマイクロプロセッサ１２００と、発振器５０
００と、インサーキットエミュレーション（ＩＣＥ）シ
ステム２８００と、各外部周辺機器２３００と、外部メ
モリ２５００とを備えている。ＤＳＰ１１００は、Ｘデ
ータバス１１０２とＹデータバス１１０４から分離され
たＰＣ命令バス１１１４を含むハーバードアーキテクチ
ャを備えている。
０を図示している。このデータ処理システム１０００
は、ディジタル信号処理プロセッサ（ＤＳＰ）１１００
と、ホストマイクロプロセッサ１２００と、発振器５０
００と、インサーキットエミュレーション（ＩＣＥ）シ
ステム２８００と、各外部周辺機器２３００と、外部メ
モリ２５００とを備えている。ＤＳＰ１１００は、Ｘデ
ータバス１１０２とＹデータバス１１０４から分離され
たＰＣ命令バス１１１４を含むハーバードアーキテクチ
ャを備えている。
【００１８】［命令セット］図２は、ＤＳＰ１１００の
命令セットに含まれる各命令のクラスとタイプを列挙し
ている。これらの命令は、参照番号１１３０と１１３２
のラベルを付与されたクラスと参照番号１１３４−１１
７０のラベルを付与された命令タイプに分割されてい
る。さらに、図３（ａ）〜（ｉ）は、前記の命令タイプ
１１３４−１１７０が特定命令にさらに細分される様子
を示している。同様に、図２は、異なるタイプの命令に
含まれているフィールドの各種類を示している。
命令セットに含まれる各命令のクラスとタイプを列挙し
ている。これらの命令は、参照番号１１３０と１１３２
のラベルを付与されたクラスと参照番号１１３４−１１
７０のラベルを付与された命令タイプに分割されてい
る。さらに、図３（ａ）〜（ｉ）は、前記の命令タイプ
１１３４−１１７０が特定命令にさらに細分される様子
を示している。同様に、図２は、異なるタイプの命令に
含まれているフィールドの各種類を示している。
【００１９】命令セットは、各ＤＳＰクラス命令１１３
０を含む。図２の命令タイプ欄からわかるように、この
ＤＳＰクラス命令１１３０は、（ａ）並列データ転送動
作と並列して並列データ処理動作を定義する命令タイプ
１１３４、１１３５と、（ｂ）並列データ転送動作と並
列して単純データ処理動作を定義する命令タイプ１１３
６、１１３７、１１４０および１１４１と、（ｃ）単純
データ転送動作と並列して並列データ処理動作を定義す
る命令タイプ１１３８、１１３９と、（ｄ）単純データ
転送動作と並列して単純データ処理動作を定義する命令
タイプ１１４２−１１４５とを含む。
０を含む。図２の命令タイプ欄からわかるように、この
ＤＳＰクラス命令１１３０は、（ａ）並列データ転送動
作と並列して並列データ処理動作を定義する命令タイプ
１１３４、１１３５と、（ｂ）並列データ転送動作と並
列して単純データ処理動作を定義する命令タイプ１１３
６、１１３７、１１４０および１１４１と、（ｃ）単純
データ転送動作と並列して並列データ処理動作を定義す
る命令タイプ１１３８、１１３９と、（ｄ）単純データ
転送動作と並列して単純データ処理動作を定義する命令
タイプ１１４２−１１４５とを含む。
【００２０】加えて、命令セットは、各ＲＩＳＣクラス
命令１１３２を含む。このＲＩＳＣクラス命令１１３２
は、（ａ）プログラム制御動作を定義する命令タイプ１
１５２−１１５４、１１６２、１１６３、１１６７−１
１６９と、（ｂ）単純データ処理動作を排他的、すなわ
ちデータ処理動作と非並列的に定義する命令タイプ１１
４９、１１５１、１１５７、１１５９および１１６１
と、（ｃ）並列データ処理動作を排他的、すなわちデー
タ処理動作と非並列的に、定義する命令タイプ１１４６
と、（ｄ）単純データ転送動作を排他的、すなわちデー
タ転送動作と非並列的に、定義する命令タイプ１１４
８、１１５０、１１５５、１１５７、１１６０、１１６
５、１１６６と、（ｅ）並列データ転送動作を排他的、
すなわちデータ転送動作と非並列的に、定義する命令タ
イプ１１４７と、（ｆ）倍長語命令の第２語を定義する
命令タイプ１１５８と、（ｇ）特殊動作を定義する特殊
命令タイプ１１６４と、（ｈ）無動作（ＮＯＰ）を示す
命令タイプ１１７０とを含む。
命令１１３２を含む。このＲＩＳＣクラス命令１１３２
は、（ａ）プログラム制御動作を定義する命令タイプ１
１５２−１１５４、１１６２、１１６３、１１６７−１
１６９と、（ｂ）単純データ処理動作を排他的、すなわ
ちデータ処理動作と非並列的に定義する命令タイプ１１
４９、１１５１、１１５７、１１５９および１１６１
と、（ｃ）並列データ処理動作を排他的、すなわちデー
タ処理動作と非並列的に、定義する命令タイプ１１４６
と、（ｄ）単純データ転送動作を排他的、すなわちデー
タ転送動作と非並列的に、定義する命令タイプ１１４
８、１１５０、１１５５、１１５７、１１６０、１１６
５、１１６６と、（ｅ）並列データ転送動作を排他的、
すなわちデータ転送動作と非並列的に、定義する命令タ
イプ１１４７と、（ｆ）倍長語命令の第２語を定義する
命令タイプ１１５８と、（ｇ）特殊動作を定義する特殊
命令タイプ１１６４と、（ｈ）無動作（ＮＯＰ）を示す
命令タイプ１１７０とを含む。
【００２１】図３（ｈ）に図示されているように、前記
の特殊命令タイプ１１６４で、特殊命令を定義するよう
にしてもよい。これらの特殊命令は、（ａ）モードまた
はフラグセット命令（ｓｅｔ）と、（ｂ）中断割込み命
令（ｂｒｅａｋ）と、（ｃ）トラップ割込み命令（ｔｒ
ａｐ）と、（ｄ）サブルーチン復帰命令（ｒｅｔｕｒ
ｎ）と、（ｅ）通常割込み復帰命令（ｉｒｅｔｕｒｎ）
と、（ｆ）中断割込み復帰命令（ｂｒｅｔｕｒｎ）とを
含む。
の特殊命令タイプ１１６４で、特殊命令を定義するよう
にしてもよい。これらの特殊命令は、（ａ）モードまた
はフラグセット命令（ｓｅｔ）と、（ｂ）中断割込み命
令（ｂｒｅａｋ）と、（ｃ）トラップ割込み命令（ｔｒ
ａｐ）と、（ｄ）サブルーチン復帰命令（ｒｅｔｕｒ
ｎ）と、（ｅ）通常割込み復帰命令（ｉｒｅｔｕｒｎ）
と、（ｆ）中断割込み復帰命令（ｂｒｅｔｕｒｎ）とを
含む。
【００２２】前記のＤＳＰクラス命令１１３０とＲＩＳ
Ｃクラス命令１１３２の各々は、固定ビット長を持って
いる。本実施例においては、これら命令の固定ビット長
は、２４ビット長となっている。しかしながら、他の実
施例においては、異なる固定ビット長、例えば１６ビッ
ト長や３２ビット長でも良い。
Ｃクラス命令１１３２の各々は、固定ビット長を持って
いる。本実施例においては、これら命令の固定ビット長
は、２４ビット長となっている。しかしながら、他の実
施例においては、異なる固定ビット長、例えば１６ビッ
ト長や３２ビット長でも良い。
【００２３】［ディジタル信号処理プロセッサの動作モ
ード］通常、ＤＳＰ１１００は、４つの主動作モードで
動作する。これらは、実行モードと、スリープモード
と、ソフトウェア待機モードと、中断モードの４つのモ
ードである。ただし、中断モードは、実行モード、スリ
ープモード、ソフトウェア待機モードのいずれにおいて
も使用可能である。また、スリープモードとソフトウェ
ア待機モードは、省電力モードなので、ＤＳＰ１１００
は、必要外の電力を消費しないようになっている。
ード］通常、ＤＳＰ１１００は、４つの主動作モードで
動作する。これらは、実行モードと、スリープモード
と、ソフトウェア待機モードと、中断モードの４つのモ
ードである。ただし、中断モードは、実行モード、スリ
ープモード、ソフトウェア待機モードのいずれにおいて
も使用可能である。また、スリープモードとソフトウェ
ア待機モードは、省電力モードなので、ＤＳＰ１１００
は、必要外の電力を消費しないようになっている。
【００２４】［実行モード］図７を参照して説明を行な
う。後の説明において詳述するように、実行モードは、
条件コードレジスタ（ｃｃｒ）１６７４のビットレジス
タ１６７４−８、１６７４−９に格納されている動作モ
ード状態ビットＯＰＭ１、ＯＰＭ０の各々が実行モード
を示すように、これらビットＯＰＭ１、ＯＰＭ０を設定
する（ａ）命令、または（ｂ）ホストコマンド、または
（ｃ）割込みによって起動される。例えば、本実施例で
は、ビットレジスタ１６７４−１、１６７４−２に格納
されている第１および第２の動作モード状態ビットＯＰ
Ｍ１、ＯＰＭ０をＬＯＷに設定することにより、実行モ
ードを指定している。
う。後の説明において詳述するように、実行モードは、
条件コードレジスタ（ｃｃｒ）１６７４のビットレジス
タ１６７４−８、１６７４−９に格納されている動作モ
ード状態ビットＯＰＭ１、ＯＰＭ０の各々が実行モード
を示すように、これらビットＯＰＭ１、ＯＰＭ０を設定
する（ａ）命令、または（ｂ）ホストコマンド、または
（ｃ）割込みによって起動される。例えば、本実施例で
は、ビットレジスタ１６７４−１、１６７４−２に格納
されている第１および第２の動作モード状態ビットＯＰ
Ｍ１、ＯＰＭ０をＬＯＷに設定することにより、実行モ
ードを指定している。
【００２５】条件コードレジスタ（ｃｃｒ）１６７４の
ビットレジスタ１６７４−８、１６７４−９は、それぞ
れが記憶している動作モード状態ビットＯＰＭ１、ＯＰ
Ｍ０を共通デコーダユニット１６００の最終信号ジェネ
レータ１６１５に出力する（図６（ｂ）、（ｃ）参
照）。これに呼応して（図６（ａ）参照）、最終信号ジ
ェネレータ１６１５は、命令デコードブロック１６１２
あるいは複数サイクル状態機械１６１４からの制御信号
を変更しないようになる。これに関しては、後に詳しく
説明する。
ビットレジスタ１６７４−８、１６７４−９は、それぞ
れが記憶している動作モード状態ビットＯＰＭ１、ＯＰ
Ｍ０を共通デコーダユニット１６００の最終信号ジェネ
レータ１６１５に出力する（図６（ｂ）、（ｃ）参
照）。これに呼応して（図６（ａ）参照）、最終信号ジ
ェネレータ１６１５は、命令デコードブロック１６１２
あるいは複数サイクル状態機械１６１４からの制御信号
を変更しないようになる。これに関しては、後に詳しく
説明する。
【００２６】実行モードにおいては、ＤＳＰ１１００の
動作には、図３（ａ）〜（ｉ）に示されている命令のフ
ェッチ（取り出し）と、デコードと、実行とを行なうた
めの３段パイプラインが含まれている。すなわち、命令
フェッチステージ、デコードステージ、実行ステージの
３段である。
動作には、図３（ａ）〜（ｉ）に示されている命令のフ
ェッチ（取り出し）と、デコードと、実行とを行なうた
めの３段パイプラインが含まれている。すなわち、命令
フェッチステージ、デコードステージ、実行ステージの
３段である。
【００２７】図４のＤＳＰ１１００は、ＤＳＰ１１００
の動作基本タイミングを司るタイミングユニット１３０
０を備えている。図２に示されているように、このタイ
ミングユニット１３００は、クロックパルスジェネレー
タ１３０２とクロックコントローラ１３０４を備えてい
る。詳細は後述するが、実行モードでは、クロックコン
トローラ１３０４は、クロックパルスジェネレータ１３
０２の動作停止を禁止するフローレベルＣＬＫＳＴＰ信
号を受け取る。その結果、クロックコントローラ１３０
４は、制御信号をクロックパルスジェネレータ１３０２
に出力するので、クロックパルスジェネレータ１３０２
は、クロック信号ＣＫ０、ＣＫ１を連続して出力する。
これらのクロック信号は、３段パイプラインを実現する
ために、クロック信号線１１２０を経由してＤＳＰ１１
００の他の構成要素に与えられる（図１参照）。
の動作基本タイミングを司るタイミングユニット１３０
０を備えている。図２に示されているように、このタイ
ミングユニット１３００は、クロックパルスジェネレー
タ１３０２とクロックコントローラ１３０４を備えてい
る。詳細は後述するが、実行モードでは、クロックコン
トローラ１３０４は、クロックパルスジェネレータ１３
０２の動作停止を禁止するフローレベルＣＬＫＳＴＰ信
号を受け取る。その結果、クロックコントローラ１３０
４は、制御信号をクロックパルスジェネレータ１３０２
に出力するので、クロックパルスジェネレータ１３０２
は、クロック信号ＣＫ０、ＣＫ１を連続して出力する。
これらのクロック信号は、３段パイプラインを実現する
ために、クロック信号線１１２０を経由してＤＳＰ１１
００の他の構成要素に与えられる（図１参照）。
【００２８】次に図５を参照して説明する。プログラム
制御ユニット（ＰＣＵ）１５００は、第１プログラム制
御レジスタ１５０２（ｐｃ０）と、バッファ１５１２
と、ローカルプログラム制御（ＰＣＵ）コントローラ１
５５０とを含んでいる。実行モード中には、ローカルＰ
ＣＵコントローラ１５５０は、タイミングユニット１３
００からクロック信号ＣＫ０、ＣＫ１を受け取る。これ
に呼応して、ローカルＰＣＵコントローラ１５５０は、
バッファ１５１２を制御するための制御信号を生成し
て、第１プログラム制御レジスタ１５０２（ｐｃ０）に
格納されているアドレス（Ａ１７−Ａ０）をＰＣアドレ
スバス１１１６上に出力する。このアドレス値は、図１
の命令メモリ１４００、または外部メモリ２５００、ま
たは第１１図に示されているインサーキットエミュレー
ション（ＩＣＥ）システム２８００の仮想命令メモリ２
８０４に位置させておくことも可能である。この仮想命
令メモリ２８０４は、物理的にチップの外部に配置され
ており、ＤＳＰ１１００のオンチップのデータメモリ１
９００を仮想的に拡大している。
制御ユニット（ＰＣＵ）１５００は、第１プログラム制
御レジスタ１５０２（ｐｃ０）と、バッファ１５１２
と、ローカルプログラム制御（ＰＣＵ）コントローラ１
５５０とを含んでいる。実行モード中には、ローカルＰ
ＣＵコントローラ１５５０は、タイミングユニット１３
００からクロック信号ＣＫ０、ＣＫ１を受け取る。これ
に呼応して、ローカルＰＣＵコントローラ１５５０は、
バッファ１５１２を制御するための制御信号を生成し
て、第１プログラム制御レジスタ１５０２（ｐｃ０）に
格納されているアドレス（Ａ１７−Ａ０）をＰＣアドレ
スバス１１１６上に出力する。このアドレス値は、図１
の命令メモリ１４００、または外部メモリ２５００、ま
たは第１１図に示されているインサーキットエミュレー
ション（ＩＣＥ）システム２８００の仮想命令メモリ２
８０４に位置させておくことも可能である。この仮想命
令メモリ２８０４は、物理的にチップの外部に配置され
ており、ＤＳＰ１１００のオンチップのデータメモリ１
９００を仮想的に拡大している。
【００２９】再度、図５を参照して、説明を続ける。前
記のローカルＰＣＵコントローラ１５５０は、（ａ）第
２プログラム制御レジスタ１５０３（ｐｃ１）をイネー
ブルにして、最終のマシンサイクルで出力され、かつ第
１プログラム制御レジスタ１５０２（ｐｃ０）にも格納
されたアドレスを記憶させるための、また（ｂ）第３プ
ログラム制御レジスタ１５０４（ｐｃ２）をイネーブル
にして、最終のマシンサイクルで出力され、かつ第２プ
ログラム制御レジスタ１５０３（ｐｃ１）にも格納され
たアドレスを記憶させるための、また（ｃ）第４プログ
ラム制御レジスタ１５０５（ｐｃ３）をイネーブルにし
て、最終のマシンサイクルで出力され、かつ第３プログ
ラム制御レジスタ１５０４（ｐｃ２）にも格納されたア
ドレスを記憶させるための各制御信号を生成する。後の
説明から明かになるように、上記の信号生成は、後続の
プログラム分岐のためのアドレス情報を保存するために
行なわれる。
記のローカルＰＣＵコントローラ１５５０は、（ａ）第
２プログラム制御レジスタ１５０３（ｐｃ１）をイネー
ブルにして、最終のマシンサイクルで出力され、かつ第
１プログラム制御レジスタ１５０２（ｐｃ０）にも格納
されたアドレスを記憶させるための、また（ｂ）第３プ
ログラム制御レジスタ１５０４（ｐｃ２）をイネーブル
にして、最終のマシンサイクルで出力され、かつ第２プ
ログラム制御レジスタ１５０３（ｐｃ１）にも格納され
たアドレスを記憶させるための、また（ｃ）第４プログ
ラム制御レジスタ１５０５（ｐｃ３）をイネーブルにし
て、最終のマシンサイクルで出力され、かつ第３プログ
ラム制御レジスタ１５０４（ｐｃ２）にも格納されたア
ドレスを記憶させるための各制御信号を生成する。後の
説明から明かになるように、上記の信号生成は、後続の
プログラム分岐のためのアドレス情報を保存するために
行なわれる。
【００３０】図１と図５を参照する。プログラム制御ユ
ニット１５００の第１プログラム制御レジスタ１５０２
（ｐｃ０）により出力されたアドレスは、ＰＣアドレス
バス１１１６を経由して並列アービタ２１００に入力さ
れる。この並列アービタ２１００は、同時にＤＭＡＣア
ドレスバス１１１２からのアドレスも受け取るようにし
てもよい。並列アービタ２１００は、入力アドレスをデ
コードし、命令メモリ１４００に対するアクセスの競合
を解決して、所定の優先順位体系に従って命令メモリ１
４００、または外部メモリ２５００、または仮想命令メ
モリ２８０４をアクセスする。前記の優先順位体系は、
以下のとおりである。（１）前のアービトレーションか
ら持ち越されたＤＭＡＣアドレスバス１１１２上のアド
レスに最も高い優先順位が与えられる。（２）Ｘアドレ
スバス１１０８上のアドレスには、２番目に高い優先順
位が与えられる。（３）Ｙアドレスバス１１１０上のア
ドレスには、３番目に高い優先順位が与えられる。
（４）ＰＣアドレスバス１１１６上のアドレスには、４
番目に高い優先順位が与えられる。（５）前のアービト
レーションから持ち越されないＤＭＡＣアドレスバス１
１１２上のアドレスに対しては、最も低い優先順位が与
えられる。
ニット１５００の第１プログラム制御レジスタ１５０２
（ｐｃ０）により出力されたアドレスは、ＰＣアドレス
バス１１１６を経由して並列アービタ２１００に入力さ
れる。この並列アービタ２１００は、同時にＤＭＡＣア
ドレスバス１１１２からのアドレスも受け取るようにし
てもよい。並列アービタ２１００は、入力アドレスをデ
コードし、命令メモリ１４００に対するアクセスの競合
を解決して、所定の優先順位体系に従って命令メモリ１
４００、または外部メモリ２５００、または仮想命令メ
モリ２８０４をアクセスする。前記の優先順位体系は、
以下のとおりである。（１）前のアービトレーションか
ら持ち越されたＤＭＡＣアドレスバス１１１２上のアド
レスに最も高い優先順位が与えられる。（２）Ｘアドレ
スバス１１０８上のアドレスには、２番目に高い優先順
位が与えられる。（３）Ｙアドレスバス１１１０上のア
ドレスには、３番目に高い優先順位が与えられる。
（４）ＰＣアドレスバス１１１６上のアドレスには、４
番目に高い優先順位が与えられる。（５）前のアービト
レーションから持ち越されないＤＭＡＣアドレスバス１
１１２上のアドレスに対しては、最も低い優先順位が与
えられる。
【００３１】上記の結果、並列アービタ２１００は、最
終的に、選択された信号線をインタフェース２４００、
４０００、２７００の何れか一つに与えて、適時にＰＣ
アドレスバス１１１６を選択し、命令をフェッチするた
めに命令メモリ１４００、または外部メモリ２５００、
またはインサーキットエミュレーション（ＩＣＥ）シス
テム２８００にアクセスする。これに呼応して、命令メ
モリ１４００、または外部メモリ２５００、または仮想
命令メモリ２８０４が、（プログラム制御）ＰＣ命令バ
ス１１１４上に命令を出力する。共通デコーダユニット
１６００は、ＰＣ命令バス１１１４から前記の命令を受
け取る。
終的に、選択された信号線をインタフェース２４００、
４０００、２７００の何れか一つに与えて、適時にＰＣ
アドレスバス１１１６を選択し、命令をフェッチするた
めに命令メモリ１４００、または外部メモリ２５００、
またはインサーキットエミュレーション（ＩＣＥ）シス
テム２８００にアクセスする。これに呼応して、命令メ
モリ１４００、または外部メモリ２５００、または仮想
命令メモリ２８０４が、（プログラム制御）ＰＣ命令バ
ス１１１４上に命令を出力する。共通デコーダユニット
１６００は、ＰＣ命令バス１１１４から前記の命令を受
け取る。
【００３２】次に、図６（ａ）〜（ｃ）を参照する。共
通デコーダユニット１６００の命令フェッチブロック１
６０２は、ＰＣ命令バス１１１４から命令を受け取って
当該命令を格納する。そして、命令デコードブロック１
６１２は、受け取った命令をデコードして、多数の制御
信号を生成する。
通デコーダユニット１６００の命令フェッチブロック１
６０２は、ＰＣ命令バス１１１４から命令を受け取って
当該命令を格納する。そして、命令デコードブロック１
６１２は、受け取った命令をデコードして、多数の制御
信号を生成する。
【００３３】図６（ａ）と図８を参照する。ＡＬＵ／Ｂ
ＰＵＯＰ信号は、算術論理演算ユニット（ＡＬＵ）１７
１２とビット処理ユニット（ＢＰＵ）１７１４を図３
（ａ）〜（ｉ）において定義されているＡＬＵ演算とＢ
ＰＵ演算とをそれぞれ実行させるように、制御するため
の信号である。ＡＬＵＳＨＦＴ信号は、ＡＬＵ／ＢＰＵ
ＯＰ信号により定義された演算に必要なシフト機能を実
行させるように算術論理演算ユニット（ＡＬＵ）１７１
２を制御するための信号である。また、ＡＤＤＷＣ信号
は、桁上げと借りを伴うＡＬＵ／ＢＰＵＯＰ信号により
定義された加算あるいは減算を行なうように算術論理演
算ユニット（ＡＬＵ）１７１２を制御するための信号で
ある。ＩＭＭＤＥ信号は、オペランドソースとして、即
値データデコーダ１６３０により出力された即値デー
タ、またはＡＬＵソースおよびデスティネーションデコ
ーダ１６３４により出力される後述のＡＬＵＳＲＣＢ信
号により指定されたレジスタが格納しているデータを使
用するように、算術論理演算ユニット（ＡＬＵ）１７１
２を制御するための信号である。ＩＮＴＥＧ信号は、Ａ
ＬＵ／ＢＰＵＯＰ信号により定義されたＡＬＵ演算のた
めに整数または小数演算を用いるように、算術論理演算
ユニット（ＡＬＵ）１７１２を制御するための信号であ
る。ＤＳＴＥ信号は、算術論理演算ユニット（ＡＬＵ）
１７１２が演算のために生成した結果を格納することに
より、ＡＬＵＤＳＴ信号によって指定されたデスティネ
ーションレジスタをイネーブルまたはディスエーブルに
するための信号である。ＡＬＵＳＲＣＡ信号、ＡＬＵＳ
ＲＣＢ信号、ＡＬＵＤＳＴ信号の各々は、ＡＬＵ／ＢＰ
ＵＯＰ信号により定義されたＡＬＵ演算についてのソー
スまたはデスティネーションとして機能するように、実
行ユニット（ＥＸＵ）１７００のデータレジスタセット
１７０２−１７１０を制御するための信号である。
ＰＵＯＰ信号は、算術論理演算ユニット（ＡＬＵ）１７
１２とビット処理ユニット（ＢＰＵ）１７１４を図３
（ａ）〜（ｉ）において定義されているＡＬＵ演算とＢ
ＰＵ演算とをそれぞれ実行させるように、制御するため
の信号である。ＡＬＵＳＨＦＴ信号は、ＡＬＵ／ＢＰＵ
ＯＰ信号により定義された演算に必要なシフト機能を実
行させるように算術論理演算ユニット（ＡＬＵ）１７１
２を制御するための信号である。また、ＡＤＤＷＣ信号
は、桁上げと借りを伴うＡＬＵ／ＢＰＵＯＰ信号により
定義された加算あるいは減算を行なうように算術論理演
算ユニット（ＡＬＵ）１７１２を制御するための信号で
ある。ＩＭＭＤＥ信号は、オペランドソースとして、即
値データデコーダ１６３０により出力された即値デー
タ、またはＡＬＵソースおよびデスティネーションデコ
ーダ１６３４により出力される後述のＡＬＵＳＲＣＢ信
号により指定されたレジスタが格納しているデータを使
用するように、算術論理演算ユニット（ＡＬＵ）１７１
２を制御するための信号である。ＩＮＴＥＧ信号は、Ａ
ＬＵ／ＢＰＵＯＰ信号により定義されたＡＬＵ演算のた
めに整数または小数演算を用いるように、算術論理演算
ユニット（ＡＬＵ）１７１２を制御するための信号であ
る。ＤＳＴＥ信号は、算術論理演算ユニット（ＡＬＵ）
１７１２が演算のために生成した結果を格納することに
より、ＡＬＵＤＳＴ信号によって指定されたデスティネ
ーションレジスタをイネーブルまたはディスエーブルに
するための信号である。ＡＬＵＳＲＣＡ信号、ＡＬＵＳ
ＲＣＢ信号、ＡＬＵＤＳＴ信号の各々は、ＡＬＵ／ＢＰ
ＵＯＰ信号により定義されたＡＬＵ演算についてのソー
スまたはデスティネーションとして機能するように、実
行ユニット（ＥＸＵ）１７００のデータレジスタセット
１７０２−１７１０を制御するための信号である。
【００３４】ＭＵＯＰ信号は、図３（ａ）〜（ｉ）にお
いて定義されているＭＵ演算を実行するように乗算ユニ
ット（ＭＵ）１７１６を制御するための信号である。Ｍ
Ｕ／ＢＰＵＳＲＣＡ信号、ＭＵ／ＢＰＵＳＲＣＢ信号、
ＭＵ／ＢＰＵＤＳＴ信号は、ＭＵ演算またはＢＰＵ演算
のソースまたはデスティネーションとして機能するよう
に、実行ユニット（ＥＸＵ）１７００のデータレジスタ
セット１７０２−１７１０の内の選択されたデータレジ
スタセットを制御するための信号である。
いて定義されているＭＵ演算を実行するように乗算ユニ
ット（ＭＵ）１７１６を制御するための信号である。Ｍ
Ｕ／ＢＰＵＳＲＣＡ信号、ＭＵ／ＢＰＵＳＲＣＢ信号、
ＭＵ／ＢＰＵＤＳＴ信号は、ＭＵ演算またはＢＰＵ演算
のソースまたはデスティネーションとして機能するよう
に、実行ユニット（ＥＸＵ）１７００のデータレジスタ
セット１７０２−１７１０の内の選択されたデータレジ
スタセットを制御するための信号である。
【００３５】図６（ａ）と図９を参照する。先ず、ＸＡ
ＵＯＰ信号は、図３（ａ）〜（ｉ）において定義されて
いるアドレス更新動作を行なうように、Ｘアドレスユニ
ット（ＸＡＵ）１８１２を制御するための信号である。
また、ＹＡＵＯＰ信号は、図３（ａ）〜（ｉ）において
定義されているアドレス更新動作を行なうように、Ｙア
ドレスユニット（ＹＡＵ）１８１４を制御するための信
号である。ＸＡＵＩＳ信号は、ＸＡＵＯＰ信号により定
義され、Ｘアドレスユニット（ＸＡＵ）１８１２により
行なわれる種々のアドレス更新に用いられる指標付けオ
ペランドのソースを選択するための信号である。ＹＡＵ
ＩＳ信号は、ＸＡＵＯＰ信号により定義され、Ｙアドレ
スユニット（ＹＡＵ）１８１４により行なわれる種々の
アドレス更新に用いられる指標付けオペランドのソース
を選択するための信号である。ＸＡＢＵＳＥ信号とＹＡ
ＢＵＳＥ信号は、並列アービタ２１００によって使用さ
れ、データメモリユニット１９００、外部メモリ２５０
０、周辺機器インタフェース２２００、インサーキット
エミュレーション（ＩＣＥ）システム２８００へのアク
セスを制御するための信号である。ＤＢＬＤＴ信号は、
アドレスユニット（ＡＵ）１８００に対して、デコード
された命令がデータメモリユニット１９００へのアクセ
スを必要とする一つあるいは二つのデータ転送を伴うか
どうかを指示するための信号である。
ＵＯＰ信号は、図３（ａ）〜（ｉ）において定義されて
いるアドレス更新動作を行なうように、Ｘアドレスユニ
ット（ＸＡＵ）１８１２を制御するための信号である。
また、ＹＡＵＯＰ信号は、図３（ａ）〜（ｉ）において
定義されているアドレス更新動作を行なうように、Ｙア
ドレスユニット（ＹＡＵ）１８１４を制御するための信
号である。ＸＡＵＩＳ信号は、ＸＡＵＯＰ信号により定
義され、Ｘアドレスユニット（ＸＡＵ）１８１２により
行なわれる種々のアドレス更新に用いられる指標付けオ
ペランドのソースを選択するための信号である。ＹＡＵ
ＩＳ信号は、ＸＡＵＯＰ信号により定義され、Ｙアドレ
スユニット（ＹＡＵ）１８１４により行なわれる種々の
アドレス更新に用いられる指標付けオペランドのソース
を選択するための信号である。ＸＡＢＵＳＥ信号とＹＡ
ＢＵＳＥ信号は、並列アービタ２１００によって使用さ
れ、データメモリユニット１９００、外部メモリ２５０
０、周辺機器インタフェース２２００、インサーキット
エミュレーション（ＩＣＥ）システム２８００へのアク
セスを制御するための信号である。ＤＢＬＤＴ信号は、
アドレスユニット（ＡＵ）１８００に対して、デコード
された命令がデータメモリユニット１９００へのアクセ
スを必要とする一つあるいは二つのデータ転送を伴うか
どうかを指示するための信号である。
【００３６】図６（ａ）および図５を参照する。ＰＣＵ
ＯＰ信号は、図３（ａ）〜（ｉ）によって定義されるプ
ログラム制御動作を行なうためにプログラム制御ユニッ
ト（ＰＣＵ）１５００を制御するための信号である。Ｒ
ＥＬＢ信号は、ＰＣＵＯＰ信号によって定義され相対分
岐を伴うプログラム制御動作を行なうためにプログラム
制御ユニット（ＰＣＵ）を制御する信号である。ＰＣＢ
ＵＳＥ信号は、命令メモリ１４００、または外部メモリ
２５００、またはインサーキットエミュレーション（Ｉ
ＣＥ）システム２８００にアクセスする時の競合を解消
するための信号である。
ＯＰ信号は、図３（ａ）〜（ｉ）によって定義されるプ
ログラム制御動作を行なうためにプログラム制御ユニッ
ト（ＰＣＵ）１５００を制御するための信号である。Ｒ
ＥＬＢ信号は、ＰＣＵＯＰ信号によって定義され相対分
岐を伴うプログラム制御動作を行なうためにプログラム
制御ユニット（ＰＣＵ）を制御する信号である。ＰＣＢ
ＵＳＥ信号は、命令メモリ１４００、または外部メモリ
２５００、またはインサーキットエミュレーション（Ｉ
ＣＥ）システム２８００にアクセスする時の競合を解消
するための信号である。
【００３７】図６（ａ）、図６（ｂ）、図５、図８、図
９を参照して説明する。ＸＤＢＵＳＯＰ信号は、Ｘデー
タバス１１０２上のデータ転送を制御するための信号で
ある。また、ＹＤＢＵＳＯＰ信号は、Ｙデータバス１１
０４上のデータ転送を制御するための信号である。ＸＲ
ＳＥＬ信号は、レジスタ間のデータ転送（すなわち、デ
ータ移動）を含むＸデータバス１１０２を用いた全ての
データ転送のための信号である。ＹＲＳＥＬ信号は、Ｙ
データバス１１０４を用いたメモリアクセスデータ転送
と、Ｘデータバスを用いたレジスタ間のデータ転送（す
なわち、データ移動）のための信号である。
９を参照して説明する。ＸＤＢＵＳＯＰ信号は、Ｘデー
タバス１１０２上のデータ転送を制御するための信号で
ある。また、ＹＤＢＵＳＯＰ信号は、Ｙデータバス１１
０４上のデータ転送を制御するための信号である。ＸＲ
ＳＥＬ信号は、レジスタ間のデータ転送（すなわち、デ
ータ移動）を含むＸデータバス１１０２を用いた全ての
データ転送のための信号である。ＹＲＳＥＬ信号は、Ｙ
データバス１１０４を用いたメモリアクセスデータ転送
と、Ｘデータバスを用いたレジスタ間のデータ転送（す
なわち、データ移動）のための信号である。
【００３８】図６（ａ）〜（ｃ）、図５、図８、図９を
参照する。ＣＣ信号は、デコードされた命令から抽出さ
れた条件コードフィールド（ＣＣ）を示す信号である。
そして、ＵＮＣＯＮＤ信号は、デコードされた命令が条
件コードフィールド（ＣＣ）を有するか否かを指示する
ための信号である。これらの信号は、デコードされた命
令によって定義され、プログラム制御ユニット（ＰＣ
Ｕ）１５００、または実行ユニット（ＥＸＵ）１７０
０、またはアドレスユニット（ＡＵ）１８００によって
行なわれる動作を実行段階でキャンセルするかあるいは
キャンセルしないかを示すために、ＣＮＣＬ信号を生成
する条件コードチェックブロック１６１６によって使用
される。ＣＮＣＬ信号は、条件コードフィールド（Ｃ
Ｃ）によって定義される条件が満たされない場合には動
作をキャンセルするように指示し、この条件が満たされ
る場合には動作を継続するように指示する。
参照する。ＣＣ信号は、デコードされた命令から抽出さ
れた条件コードフィールド（ＣＣ）を示す信号である。
そして、ＵＮＣＯＮＤ信号は、デコードされた命令が条
件コードフィールド（ＣＣ）を有するか否かを指示する
ための信号である。これらの信号は、デコードされた命
令によって定義され、プログラム制御ユニット（ＰＣ
Ｕ）１５００、または実行ユニット（ＥＸＵ）１７０
０、またはアドレスユニット（ＡＵ）１８００によって
行なわれる動作を実行段階でキャンセルするかあるいは
キャンセルしないかを示すために、ＣＮＣＬ信号を生成
する条件コードチェックブロック１６１６によって使用
される。ＣＮＣＬ信号は、条件コードフィールド（Ｃ
Ｃ）によって定義される条件が満たされない場合には動
作をキャンセルするように指示し、この条件が満たされ
る場合には動作を継続するように指示する。
【００３９】さらに、図７と図８を参照して説明する。
ＣＣ信号とＵＮＣＯＮＤ信号は、現実行段階で実行ユニ
ット（ＥＸＵ）１７００から受け取ったＣフラグ、Ｖフ
ラグ、Ｚフラグ、Ｎフラグ、ＶＲフラグ、ＣＧフラグの
いずれかによって条件コードレジスタ１６７４（ｃｃ
ｒ）が更新されるどうかを決定するために、レジスタブ
ロック１６１８によって使用される信号である。条件コ
ードレジスタ１６７４（ｃｃｒ）は、条件コードフィー
ルド（ＣＣ）を持たない命令によって行なわれる動作の
後か、あるいは該レジスタを更新するように指示する条
件コードフィールド（ＣＣ）を持つ命令によって行なわ
れる動作の後に、更新される。しかし、条件コードレジ
スタ１６７４（ｃｃｒ）は、該レジスタの更新の禁止を
指示する条件コードフィールドを持つ命令によって行な
われる動作の後には、更新されることはない。
ＣＣ信号とＵＮＣＯＮＤ信号は、現実行段階で実行ユニ
ット（ＥＸＵ）１７００から受け取ったＣフラグ、Ｖフ
ラグ、Ｚフラグ、Ｎフラグ、ＶＲフラグ、ＣＧフラグの
いずれかによって条件コードレジスタ１６７４（ｃｃ
ｒ）が更新されるどうかを決定するために、レジスタブ
ロック１６１８によって使用される信号である。条件コ
ードレジスタ１６７４（ｃｃｒ）は、条件コードフィー
ルド（ＣＣ）を持たない命令によって行なわれる動作の
後か、あるいは該レジスタを更新するように指示する条
件コードフィールド（ＣＣ）を持つ命令によって行なわ
れる動作の後に、更新される。しかし、条件コードレジ
スタ１６７４（ｃｃｒ）は、該レジスタの更新の禁止を
指示する条件コードフィールドを持つ命令によって行な
われる動作の後には、更新されることはない。
【００４０】再度、図６（ａ）を参照する。即値データ
ライン１６９８およびＸデータバス１１０２は、一つの
命令の即値データフィールド（＄Ａｄｄｒｅｓｓ、＄Ｄ
ｉｓｐ、Ｓｔｅｐ Ｎｕｍｂｅｒ Ｍ、Ｒｅｐｅａｔ
Ｃｏｕｎｔ Ｎ、＄ＤＡＴＡ、＄Ｄａｔａ、＄Ｄ、＄
Ａ、＄Ａｄｄｒｅｓｓ／＄Ｄａｔａ）によって与えられ
る即値データを含んでいてもよい。
ライン１６９８およびＸデータバス１１０２は、一つの
命令の即値データフィールド（＄Ａｄｄｒｅｓｓ、＄Ｄ
ｉｓｐ、Ｓｔｅｐ Ｎｕｍｂｅｒ Ｍ、Ｒｅｐｅａｔ
Ｃｏｕｎｔ Ｎ、＄ＤＡＴＡ、＄Ｄａｔａ、＄Ｄ、＄
Ａ、＄Ａｄｄｒｅｓｓ／＄Ｄａｔａ）によって与えられ
る即値データを含んでいてもよい。
【００４１】ＢＲＫＯ信号は、中断命令がデコードされ
たことを指示する。一方、ＴＲＡＰ０信号とＴＲＡＰ１
信号は、ＴＲＡＰ０命令またはＴＲＡＰ１命令が実行さ
れたことを指示する。これらの信号および関連する命令
に関しては後に詳述する。
たことを指示する。一方、ＴＲＡＰ０信号とＴＲＡＰ１
信号は、ＴＲＡＰ０命令またはＴＲＡＰ１命令が実行さ
れたことを指示する。これらの信号および関連する命令
に関しては後に詳述する。
【００４２】図６（ａ）を参照する。ＤＢＬＷ信号、Ｒ
ＥＰＥＡＴ信号、ＬＯＯＰ信号、ＢＲＡＮＣＨ信号、Ｂ
ＲＥＡＫＯＵＴ信号、ＣＡＬＬ信号、ＲＥＴＵＲＮ信
号、ＩＲＥＴＵＲＮ信号、ＢＲＥＴＵＲＮ信号は、それ
ぞれ、倍長語命令、繰り返し命令、標準ループ命令、標
準分岐命令、ブレークアウト命令、呼び出し命令、呼び
出し（サブルーチン）復帰命令、通常割込み復帰命令、
中断割込み復帰命令が命令デコードブロック１６１２に
よってデコードされる時に、生成される。上記の信号と
関連する命令は、複数のサイクルが実行されることを必
要とするため、複数サイクル状態機械１６１４は、ＰＣ
ＵＯＰ信号、ＡＬＵ／ＢＰＵＯＰ信号、ＭＵＯＰ信号、
ＸＢＵＳＯＰ信号、ＹＢＵＳＯＰ信号、ＸＡＵＳＲＣ信
号、ＸＡＵＯＰ信号、ＹＡＵＯＰ信号、ＰＣＢＵＳＥ信
号、ＸＡＢＵＳＥ信号、ＹＡＢＵＳＥ信号、ＸＲＳＥＬ
信号、ＹＲＳＥＬ信号、ＳＥＴ信号をも受け取ることと
なり、その結果、これらの信号はＤＢＬＷ信号、ＲＥＰ
ＥＡＴ信号、ＬＯＯＰ信号、ＢＲＡＮＣＨ信号、ＢＲＥ
ＡＫＯＵＴ信号、ＣＡＬＬ信号、ＲＥＴＵＲＮ信号、Ｉ
ＲＥＴＵＲＮ信号、ＢＲＥＴＵＲＮ信号の内、入力した
信号に従って、変更することが可能となる。
ＥＰＥＡＴ信号、ＬＯＯＰ信号、ＢＲＡＮＣＨ信号、Ｂ
ＲＥＡＫＯＵＴ信号、ＣＡＬＬ信号、ＲＥＴＵＲＮ信
号、ＩＲＥＴＵＲＮ信号、ＢＲＥＴＵＲＮ信号は、それ
ぞれ、倍長語命令、繰り返し命令、標準ループ命令、標
準分岐命令、ブレークアウト命令、呼び出し命令、呼び
出し（サブルーチン）復帰命令、通常割込み復帰命令、
中断割込み復帰命令が命令デコードブロック１６１２に
よってデコードされる時に、生成される。上記の信号と
関連する命令は、複数のサイクルが実行されることを必
要とするため、複数サイクル状態機械１６１４は、ＰＣ
ＵＯＰ信号、ＡＬＵ／ＢＰＵＯＰ信号、ＭＵＯＰ信号、
ＸＢＵＳＯＰ信号、ＹＢＵＳＯＰ信号、ＸＡＵＳＲＣ信
号、ＸＡＵＯＰ信号、ＹＡＵＯＰ信号、ＰＣＢＵＳＥ信
号、ＸＡＢＵＳＥ信号、ＹＡＢＵＳＥ信号、ＸＲＳＥＬ
信号、ＹＲＳＥＬ信号、ＳＥＴ信号をも受け取ることと
なり、その結果、これらの信号はＤＢＬＷ信号、ＲＥＰ
ＥＡＴ信号、ＬＯＯＰ信号、ＢＲＡＮＣＨ信号、ＢＲＥ
ＡＫＯＵＴ信号、ＣＡＬＬ信号、ＲＥＴＵＲＮ信号、Ｉ
ＲＥＴＵＲＮ信号、ＢＲＥＴＵＲＮ信号の内、入力した
信号に従って、変更することが可能となる。
【００４３】最終信号ジェネレータ１６１５は、ＰＣＵ
ＯＰ信号、ＡＬＵ／ＢＰＵＯＰ信号、ＭＵＯＰ信号、Ｘ
ＢＵＳＯＰ信号、ＹＢＵＳＯＰ信号、ＸＡＵＳＲＣ信
号、ＸＡＵＯＰ信号、ＹＡＵＯＰ信号、ＰＣＢＵＳＥ信
号、ＸＡＢＵＳＥ信号、ＹＡＢＵＳＥ信号、ＸＲＳＥＬ
信号、ＹＲＳＥＬ信号、ＳＥＴ信号を複数サイクル状態
機械１６１４から受け取り、命令デコードブロック１６
１２からはＩＭＭＤＡＴＡ信号を受け取る。さらに、最
終信号ジェネレータ１６１５は、ホストコマンドデコー
ダ１６１１からはＳＥＴ信号、ＸＲＳＥＬ信号、ホスト
コマンド要求（ＨＣＯＭＲＱ）信号を受け取り、割込み
デコーダ１６１３からは、ＸＢＵＳＯＰ信号、ＸＡＵＳ
ＲＣ信号、ＸＡＵＯＰ信号、ＸＡＢＵＳＥ信号、ＸＲＳ
ＥＬ信号、ＹＲＳＥＬ信号および割込み要求（ＩＲＱ）
信号を受け取る。そして、最終信号ジェネレータ１６１
５は、所定の優先順位体系に基づき、最終のＰＣＵＯＰ
信号、ＡＬＵ／ＢＰＵＯＰ信号、ＭＵＯＰ信号、ＸＢＵ
ＳＯＰ信号、ＹＢＵＳＯＰ信号、ＸＡＵＳＲＣ信号、Ｘ
ＡＵＯＰ信号、ＹＡＵＯＰ信号、ＰＣＢＵＳＥ信号、Ｘ
ＡＢＵＳＥ信号、ＹＡＢＵＳＥ信号、ＸＲＳＥＬ信号、
ＹＲＳＥＬ信号、ＳＥＴ信号、ＩＭＭＤＡＴＡ信号を出
力する。上記優先順位体系は以下の通りのものとする。
（１）リセットホストコマンド（すなわち、ホストコマ
ンド（ＨＣＯＭ）信号はリセットコマンドを示してい
る）、またはリセット（ＲＳＴ）割込み要求には、最も
高い優先順位が与えられる。（２）アービトレーション
のための機能停止（ＳＴＡＬＬ）信号に二番目に高い優
先順位が与えられる。（３）割込み要求に三番目に高い
優先順位が与えられる。（４）リセットコマンド以外の
ホストコマンドに四番目に高い優先順位が与えられる。
（５）命令には最も低い優先順位が与えられる。
ＯＰ信号、ＡＬＵ／ＢＰＵＯＰ信号、ＭＵＯＰ信号、Ｘ
ＢＵＳＯＰ信号、ＹＢＵＳＯＰ信号、ＸＡＵＳＲＣ信
号、ＸＡＵＯＰ信号、ＹＡＵＯＰ信号、ＰＣＢＵＳＥ信
号、ＸＡＢＵＳＥ信号、ＹＡＢＵＳＥ信号、ＸＲＳＥＬ
信号、ＹＲＳＥＬ信号、ＳＥＴ信号を複数サイクル状態
機械１６１４から受け取り、命令デコードブロック１６
１２からはＩＭＭＤＡＴＡ信号を受け取る。さらに、最
終信号ジェネレータ１６１５は、ホストコマンドデコー
ダ１６１１からはＳＥＴ信号、ＸＲＳＥＬ信号、ホスト
コマンド要求（ＨＣＯＭＲＱ）信号を受け取り、割込み
デコーダ１６１３からは、ＸＢＵＳＯＰ信号、ＸＡＵＳ
ＲＣ信号、ＸＡＵＯＰ信号、ＸＡＢＵＳＥ信号、ＸＲＳ
ＥＬ信号、ＹＲＳＥＬ信号および割込み要求（ＩＲＱ）
信号を受け取る。そして、最終信号ジェネレータ１６１
５は、所定の優先順位体系に基づき、最終のＰＣＵＯＰ
信号、ＡＬＵ／ＢＰＵＯＰ信号、ＭＵＯＰ信号、ＸＢＵ
ＳＯＰ信号、ＹＢＵＳＯＰ信号、ＸＡＵＳＲＣ信号、Ｘ
ＡＵＯＰ信号、ＹＡＵＯＰ信号、ＰＣＢＵＳＥ信号、Ｘ
ＡＢＵＳＥ信号、ＹＡＢＵＳＥ信号、ＸＲＳＥＬ信号、
ＹＲＳＥＬ信号、ＳＥＴ信号、ＩＭＭＤＡＴＡ信号を出
力する。上記優先順位体系は以下の通りのものとする。
（１）リセットホストコマンド（すなわち、ホストコマ
ンド（ＨＣＯＭ）信号はリセットコマンドを示してい
る）、またはリセット（ＲＳＴ）割込み要求には、最も
高い優先順位が与えられる。（２）アービトレーション
のための機能停止（ＳＴＡＬＬ）信号に二番目に高い優
先順位が与えられる。（３）割込み要求に三番目に高い
優先順位が与えられる。（４）リセットコマンド以外の
ホストコマンドに四番目に高い優先順位が与えられる。
（５）命令には最も低い優先順位が与えられる。
【００４４】図５、図８、図９を参照する。ローカルプ
ログラム制御ユニット（ＰＣＵ）コントローラ１５５
０、ローカル実行ユニット（ＥＸＵ）コントローラ１７
５０、ローカルアドレスユニット（ＡＵ）コントローラ
１８５０は、共通デコーダユニット１６００により生成
される種々の信号を入力する。信号を入力すると、これ
に呼応して、上記の各コントローラはそれぞれ、プログ
ラム制御ユニット（ＰＣＵ）１５００、実行ユニット
（ＥＸＵ）１７００、およびアドレスユニット（ＡＵ）
１８００を制御する制御信号を発生させ、共通デコーダ
ユニット１６００から受け取った信号によって指示され
る種々の動作を、実行ステージの間行なう。
ログラム制御ユニット（ＰＣＵ）コントローラ１５５
０、ローカル実行ユニット（ＥＸＵ）コントローラ１７
５０、ローカルアドレスユニット（ＡＵ）コントローラ
１８５０は、共通デコーダユニット１６００により生成
される種々の信号を入力する。信号を入力すると、これ
に呼応して、上記の各コントローラはそれぞれ、プログ
ラム制御ユニット（ＰＣＵ）１５００、実行ユニット
（ＥＸＵ）１７００、およびアドレスユニット（ＡＵ）
１８００を制御する制御信号を発生させ、共通デコーダ
ユニット１６００から受け取った信号によって指示され
る種々の動作を、実行ステージの間行なう。
【００４５】さらに、図１を参照すると、実行ステージ
の間、アドレスユニット（ＡＵ）１８００は、データメ
モリ１９００、外部メモリ２５００、周辺機器インタフ
ェース２２００、図１１に示されている仮想データメモ
リ２８０８をアクセスするためのアドレスを、Ｘアドレ
スバス１１０８上とＹアドレスバス１１１０上に出力す
る。仮想命令メモリ２８０４と同様に、仮想データメモ
リ２８０８は物理的にチップの外部に配置されており、
ＤＳＰ１１００のオンチップのデータメモリ１９００を
仮想的に拡大している。
の間、アドレスユニット（ＡＵ）１８００は、データメ
モリ１９００、外部メモリ２５００、周辺機器インタフ
ェース２２００、図１１に示されている仮想データメモ
リ２８０８をアクセスするためのアドレスを、Ｘアドレ
スバス１１０８上とＹアドレスバス１１１０上に出力す
る。仮想命令メモリ２８０４と同様に、仮想データメモ
リ２８０８は物理的にチップの外部に配置されており、
ＤＳＰ１１００のオンチップのデータメモリ１９００を
仮想的に拡大している。
【００４６】図１を参照する。アドレスユニット（Ａ
Ｕ）１８００によって出力される一つのアドレスまたは
複数のアドレスは、Ｘアドレスバス１１０８、Ｙアドレ
スバス１１１０を介して並列アービタ２１００に入力さ
れる。同時に、並列アービタ２１００は、ＤＭＡＣアド
レスバス１１１２からも、アドレスを受け取ることがで
きる。並列アービタ２１００は、所定の優先順位体系に
従って、データメモリ１９００、または外部メモリ２５
００、または周辺機器インタフェース２２００、または
仮想データメモリ２８０８をアクセスするために、入力
されたアドレスをデコードし、データメモリ１９００へ
のアクセスの競合を解決する。この優先順位体系は以下
の通りである。（１）前のアービトレーションから持ち
越されたＤＭＡＣアドレスバス１１１２上のアドレスに
最も高い優先順位が与えられる。（２）Ｘアドレスバス
１１０８上のアドレスには、２番目に高い優先順位が与
えられる。（３）Ｙアドレスバス１１１０上のアドレス
には、３番目に高い優先順位が与えられる。（４）前の
アービトレーションから持ち越されないＤＭＡＣアドレ
スバス１１１２上のアドレスに対しては、最も低い優先
順位が与えられる。
Ｕ）１８００によって出力される一つのアドレスまたは
複数のアドレスは、Ｘアドレスバス１１０８、Ｙアドレ
スバス１１１０を介して並列アービタ２１００に入力さ
れる。同時に、並列アービタ２１００は、ＤＭＡＣアド
レスバス１１１２からも、アドレスを受け取ることがで
きる。並列アービタ２１００は、所定の優先順位体系に
従って、データメモリ１９００、または外部メモリ２５
００、または周辺機器インタフェース２２００、または
仮想データメモリ２８０８をアクセスするために、入力
されたアドレスをデコードし、データメモリ１９００へ
のアクセスの競合を解決する。この優先順位体系は以下
の通りである。（１）前のアービトレーションから持ち
越されたＤＭＡＣアドレスバス１１１２上のアドレスに
最も高い優先順位が与えられる。（２）Ｘアドレスバス
１１０８上のアドレスには、２番目に高い優先順位が与
えられる。（３）Ｙアドレスバス１１１０上のアドレス
には、３番目に高い優先順位が与えられる。（４）前の
アービトレーションから持ち越されないＤＭＡＣアドレ
スバス１１１２上のアドレスに対しては、最も低い優先
順位が与えられる。
【００４７】その結果、並列アービタ２１００は、最終
的に、選択された信号線をインタフェース２０００、４
０００、２２００、２７００の何れかに与えて、適時に
Ｘアドレスバス１１０８とＹアドレスバス１１１０を選
択し、データメモリ１９００、外部メモリ２５００、周
辺機器インタフェース２２００、インサーキットエミュ
レーション（ＩＣＥ）システム２８００の何れかに適宜
アクセスする。これに呼応して、これらのメモリは、Ｘ
データバス１１０２とＹデータバス１１０４にデータを
出力する。
的に、選択された信号線をインタフェース２０００、４
０００、２２００、２７００の何れかに与えて、適時に
Ｘアドレスバス１１０８とＹアドレスバス１１１０を選
択し、データメモリ１９００、外部メモリ２５００、周
辺機器インタフェース２２００、インサーキットエミュ
レーション（ＩＣＥ）システム２８００の何れかに適宜
アクセスする。これに呼応して、これらのメモリは、Ｘ
データバス１１０２とＹデータバス１１０４にデータを
出力する。
【００４８】図７および図１０を参照する。ビットレジ
スタ１６７４−８および１６７４−９は、また、動作モ
ード状態ビットＯＰＭ１、ＯＰＭ０をＤＭＡＣ３０００
に出力する。動作モード状態ビットＯＰＭ１、ＯＰＭ０
が実行モードを指示している時（すなわち、ＯＰＭ１＝
０、かつ、ＯＰＭ０＝０の時）、ＤＭＡＣ３０００の動
作モード論理は、ＤＭＡＣ３０００がデータ転送動作を
行なえるようにする。
スタ１６７４−８および１６７４−９は、また、動作モ
ード状態ビットＯＰＭ１、ＯＰＭ０をＤＭＡＣ３０００
に出力する。動作モード状態ビットＯＰＭ１、ＯＰＭ０
が実行モードを指示している時（すなわち、ＯＰＭ１＝
０、かつ、ＯＰＭ０＝０の時）、ＤＭＡＣ３０００の動
作モード論理は、ＤＭＡＣ３０００がデータ転送動作を
行なえるようにする。
【００４９】図６（ｃ）および図４を参照する。実行モ
ードでは、動作モード状態ビットＯＰＭ１、ＯＰＭ０の
両方がＬＯＷに設定されているため（すなわち、ＯＰＭ
１＝０、かつ、ＯＰＭ０＝０）、ＣＬＫＳＴＰ信号は、
実行モードでは、ＡＮＤゲート１６９９によってアサー
ト（ＨＩＧＨに）されない。したがって、クロックコン
トローラ１３０４は制御信号をクロックパルスジェネレ
ータ１３０２に送り続け、クロック信号ＣＫ０、ＣＫ１
がクロック信号線１１２０に出力される。図１を参照す
ると、ＤＭＡＣ３０００、ＤＳＰコア３５００、並列Ｉ
／Ｏインタフェース４０００、インサーキットエミュレ
ーション（ＩＣＥ）システムインタフェース２７００、
周辺機器インタフェース２２００は全て、実行モードの
間、通常通り動作する。
ードでは、動作モード状態ビットＯＰＭ１、ＯＰＭ０の
両方がＬＯＷに設定されているため（すなわち、ＯＰＭ
１＝０、かつ、ＯＰＭ０＝０）、ＣＬＫＳＴＰ信号は、
実行モードでは、ＡＮＤゲート１６９９によってアサー
ト（ＨＩＧＨに）されない。したがって、クロックコン
トローラ１３０４は制御信号をクロックパルスジェネレ
ータ１３０２に送り続け、クロック信号ＣＫ０、ＣＫ１
がクロック信号線１１２０に出力される。図１を参照す
ると、ＤＭＡＣ３０００、ＤＳＰコア３５００、並列Ｉ
／Ｏインタフェース４０００、インサーキットエミュレ
ーション（ＩＣＥ）システムインタフェース２７００、
周辺機器インタフェース２２００は全て、実行モードの
間、通常通り動作する。
【００５０】スリープモードでは、実行モードの説明の
ところで記述した３段パイプラインは停止されている。
図７を参照すると、後で詳述するように、スリープモー
ドは命令またはホストコマンドによって起動されて、条
件コードレジスタ１６７４（ｃｃｒ）のビットレジスタ
１６７４−８、１６７４−９に格納されている動作モー
ド状態ビットＯＰＭ１、ＯＰＭ０がスリープモードを指
示するように設定される。本実施例においては、ビット
レジスタ１６７４−８に格納されている第１の動作モー
ド状態ビットＯＰＭ１をＬＯＷに設定し、ビットレジス
タ１６７４−９に格納されている第２の動作モード状態
ビットＯＰＭ０をＨＩＧＨに設定することによって、ス
リープモードを指定する。
ところで記述した３段パイプラインは停止されている。
図７を参照すると、後で詳述するように、スリープモー
ドは命令またはホストコマンドによって起動されて、条
件コードレジスタ１６７４（ｃｃｒ）のビットレジスタ
１６７４−８、１６７４−９に格納されている動作モー
ド状態ビットＯＰＭ１、ＯＰＭ０がスリープモードを指
示するように設定される。本実施例においては、ビット
レジスタ１６７４−８に格納されている第１の動作モー
ド状態ビットＯＰＭ１をＬＯＷに設定し、ビットレジス
タ１６７４−９に格納されている第２の動作モード状態
ビットＯＰＭ０をＨＩＧＨに設定することによって、ス
リープモードを指定する。
【００５１】ビットレジスタ１６７４−８、１６７４−
９は、図６（ｂ）、（ｃ）に示されているように、動作
モード状態ビットＯＰＭ１、ＯＰＭ０を共通デコーダユ
ニット１６００の最終信号ジェネレータ１６１５に出力
する。これに呼応して、最終信号ジェネレータ１６１５
は、ホストコマンド（ＨＣＯＭ）信号もしくは割込み要
求（ＩＴＲＱ）が入力されない場合には、ＰＣＵＯＰ信
号、ＡＬＵ／ＢＰＵＯＰ信号、ＭＵＯＰ信号、ＸＡＢＵ
ＳＥ信号、ＹＡＢＵＳＥ信号、ＰＣＢＵＳＥ信号、ＸＡ
ＵＯＰ信号、ＹＡＵＯＰ信号、ＸＡＢＵＳＯＰ信号、Ｙ
ＡＢＵＳＯＰ信号に無動作値（ＮＯＰ）を挿入する。次
に、図５、図８、図９を参照する。上記信号に無動作値
（ＮＯＰ）が挿入されたことによって、実行ユニット
（ＥＸＵ）１７００、アドレスユニット（ＡＵ）１８０
０、プログラム制御ユニット（ＰＣＵ）１５００の動作
は中断される。これによって、上述した３段パイプライ
ンが停止される。
９は、図６（ｂ）、（ｃ）に示されているように、動作
モード状態ビットＯＰＭ１、ＯＰＭ０を共通デコーダユ
ニット１６００の最終信号ジェネレータ１６１５に出力
する。これに呼応して、最終信号ジェネレータ１６１５
は、ホストコマンド（ＨＣＯＭ）信号もしくは割込み要
求（ＩＴＲＱ）が入力されない場合には、ＰＣＵＯＰ信
号、ＡＬＵ／ＢＰＵＯＰ信号、ＭＵＯＰ信号、ＸＡＢＵ
ＳＥ信号、ＹＡＢＵＳＥ信号、ＰＣＢＵＳＥ信号、ＸＡ
ＵＯＰ信号、ＹＡＵＯＰ信号、ＸＡＢＵＳＯＰ信号、Ｙ
ＡＢＵＳＯＰ信号に無動作値（ＮＯＰ）を挿入する。次
に、図５、図８、図９を参照する。上記信号に無動作値
（ＮＯＰ）が挿入されたことによって、実行ユニット
（ＥＸＵ）１７００、アドレスユニット（ＡＵ）１８０
０、プログラム制御ユニット（ＰＣＵ）１５００の動作
は中断される。これによって、上述した３段パイプライ
ンが停止される。
【００５２】図７、１０を参照する。ビットレジスタ１
６７４−８、１６７４−２は、動作モード状態ビットＯ
ＰＭ１、ＯＰＭ０をＤＭＡＣ３０００に出力する。しか
し、動作モード状態ビットＯＰＭ１、ＯＰＭ０がスリー
プモードを指示する時（すなわち、ＯＰＭ１＝０、か
つ、ＯＰＭ０＝１）、これに応じてＤＭＡＣ３０００の
動作モード論理は、ＤＭＡＣ３０００の動作を中断する
ことはない。このように操作されるので、ＤＭＡＣ３０
００はスリープモードの間もデータ転送動作を行なうこ
とができる。
６７４−８、１６７４−２は、動作モード状態ビットＯ
ＰＭ１、ＯＰＭ０をＤＭＡＣ３０００に出力する。しか
し、動作モード状態ビットＯＰＭ１、ＯＰＭ０がスリー
プモードを指示する時（すなわち、ＯＰＭ１＝０、か
つ、ＯＰＭ０＝１）、これに応じてＤＭＡＣ３０００の
動作モード論理は、ＤＭＡＣ３０００の動作を中断する
ことはない。このように操作されるので、ＤＭＡＣ３０
００はスリープモードの間もデータ転送動作を行なうこ
とができる。
【００５３】さらに図６（ｃ）、４を参照する。スリー
プモードでは、第１の動作モード状態ビットＯＰＭ１が
ＬＯＷに設定され（すなわち、ＯＰＭ１＝０）、第２の
動作モード状態ビットＯＰＭ０がＨＩＧＨに設定される
ため（すなわち、ＯＰＭ０＝１）、ＣＬＫＳＴＰ信号
は、スリープモードではＡＮＤゲート１６９９によって
アサートされない。したがって、後に詳述するように、
クロックコントローラ１３０４は、クロックパルスジェ
ネレータ１３０２に制御信号を送り続け、クロック信号
ＣＫ０、ＣＫ１がクロック信号線１１２０上に出力され
る。図１を参照する。このように操作される結果、ＤＭ
ＡＣ３０００、周辺機器インタフェース２２００、並列
Ｉ／Ｏインタフェース４０００、インサーキットエミュ
レーション（ＩＣＥ）システムインタフェース２７００
はスリープモードで動作を続けることができる。さらに
図６（ｂ）を参照すると、このように操作される結果、
共通デコーダユニット１６００のホストコマンドデコー
ダ１６１１、割込みデコーダ１６１３は、スリープモー
ドで動作し続け、後で詳述するように、ホストコマンド
（ＨＣＯＭ）信号および割込み要求ベクトル（ＩＴＲＱ
Ｖ）信号をそれぞれ入力して処理する。
プモードでは、第１の動作モード状態ビットＯＰＭ１が
ＬＯＷに設定され（すなわち、ＯＰＭ１＝０）、第２の
動作モード状態ビットＯＰＭ０がＨＩＧＨに設定される
ため（すなわち、ＯＰＭ０＝１）、ＣＬＫＳＴＰ信号
は、スリープモードではＡＮＤゲート１６９９によって
アサートされない。したがって、後に詳述するように、
クロックコントローラ１３０４は、クロックパルスジェ
ネレータ１３０２に制御信号を送り続け、クロック信号
ＣＫ０、ＣＫ１がクロック信号線１１２０上に出力され
る。図１を参照する。このように操作される結果、ＤＭ
ＡＣ３０００、周辺機器インタフェース２２００、並列
Ｉ／Ｏインタフェース４０００、インサーキットエミュ
レーション（ＩＣＥ）システムインタフェース２７００
はスリープモードで動作を続けることができる。さらに
図６（ｂ）を参照すると、このように操作される結果、
共通デコーダユニット１６００のホストコマンドデコー
ダ１６１１、割込みデコーダ１６１３は、スリープモー
ドで動作し続け、後で詳述するように、ホストコマンド
（ＨＣＯＭ）信号および割込み要求ベクトル（ＩＴＲＱ
Ｖ）信号をそれぞれ入力して処理する。
【００５４】［ソフトウェア待機モード］ソフトウェア
待機モードでは、３段（命令フェッチ、デコード、実
行）パイプライン及びＤＭＡＣ３０００の動作は両方と
も停止される。図７を参照すると、スリープモードの場
合と同様に、ソフトウェア待機モードは、ビットレジス
タ１６７４−８、１６７４−９に格納されている動作モ
ード状態ビットＯＰＭ１、ＯＰＭ０がソフトウェア待機
モードを指示するように設定する命令またはホストコマ
ンドによって起動される。本実施例では、動作モード状
態ビットＯＰＭ１をＨＩＧＨ、ＯＰＭ０をＬＯＷに設定
することによって（すなわち、ＯＰＭ１＝１、かつ、Ｏ
ＰＭ０＝０）ソフトウェア待機モードを指定している。
待機モードでは、３段（命令フェッチ、デコード、実
行）パイプライン及びＤＭＡＣ３０００の動作は両方と
も停止される。図７を参照すると、スリープモードの場
合と同様に、ソフトウェア待機モードは、ビットレジス
タ１６７４−８、１６７４−９に格納されている動作モ
ード状態ビットＯＰＭ１、ＯＰＭ０がソフトウェア待機
モードを指示するように設定する命令またはホストコマ
ンドによって起動される。本実施例では、動作モード状
態ビットＯＰＭ１をＨＩＧＨ、ＯＰＭ０をＬＯＷに設定
することによって（すなわち、ＯＰＭ１＝１、かつ、Ｏ
ＰＭ０＝０）ソフトウェア待機モードを指定している。
【００５５】図６（ｂ）を参照する。スリープモードの
場合と同様に、ビットレジスタ１６７４−８、１６７４
−９によって出力される動作モード状態ビットＯＰＭ
１、ＯＰＭ０がソフトウェア待機モードを指示している
時、最終信号ジェネレータ１６１５は、これに呼応し
て、ＰＣＵＯＰ信号、ＡＬＵ／ＢＰＵＯＰ信号、ＭＵＯ
Ｐ信号、ＸＡＢＵＳＥ信号、ＹＡＢＵＳＥ信号、ＰＣＢ
ＵＳＥ信号、ＸＡＵＯＰ信号、ＹＡＵＯＰ信号、ＸＡＢ
ＵＳＯＰ信号、ＹＡＢＵＳＯＰ信号に無動作値（ＮＯ
Ｐ）を挿入する。再度、図５、図８、図９を参照する
と、上記信号に無動作値（ＮＯＰ）が挿入されたことに
よって、実行ユニット（ＥＸＵ）１７００、アドレスユ
ニット（ＡＵ）１８００、プログラム制御ユニット（Ｐ
ＣＵ）１５００の動作は中断される。これによって、上
述した３段パイプラインが停止される。
場合と同様に、ビットレジスタ１６７４−８、１６７４
−９によって出力される動作モード状態ビットＯＰＭ
１、ＯＰＭ０がソフトウェア待機モードを指示している
時、最終信号ジェネレータ１６１５は、これに呼応し
て、ＰＣＵＯＰ信号、ＡＬＵ／ＢＰＵＯＰ信号、ＭＵＯ
Ｐ信号、ＸＡＢＵＳＥ信号、ＹＡＢＵＳＥ信号、ＰＣＢ
ＵＳＥ信号、ＸＡＵＯＰ信号、ＹＡＵＯＰ信号、ＸＡＢ
ＵＳＯＰ信号、ＹＡＢＵＳＯＰ信号に無動作値（ＮＯ
Ｐ）を挿入する。再度、図５、図８、図９を参照する
と、上記信号に無動作値（ＮＯＰ）が挿入されたことに
よって、実行ユニット（ＥＸＵ）１７００、アドレスユ
ニット（ＡＵ）１８００、プログラム制御ユニット（Ｐ
ＣＵ）１５００の動作は中断される。これによって、上
述した３段パイプラインが停止される。
【００５６】次に、図７、図１０を参照する。動作モー
ド状態ビットＯＰＭ１、ＯＰＭ０がソフトウェア待機モ
ードを指示している場合には、スリープモードの場合と
は異なって、ＤＭＡＣ３０００の動作は中断される。さ
らに、図６（ｃ）、図４を参照すると、ソフトウェア待
機モードでは、動作モード状態ビットＯＰＭ１がＨＩＧ
Ｈに設定され（ＯＰＭ１＝１）、動作モード状態ビット
ＯＰＭ０がＬＯＷに設定されるため（ＯＰＭ０＝０）、
ＣＬＫＳＴＰ信号はＡＮＤゲート１６９９によってアサ
ート（ＨＩＧＨに）される。これに呼応して、クロック
コントローラ１３０４は制御信号を送りクロックパルス
ジェネレータ１３０２の動作を停止させ、その結果、ク
ロックパルスジェネレータ１３０２はクロック信号ＣＫ
０、ＣＫ１をクロック信号線１１２０上に出力するのを
やめる。こうして、図１を参照すると、ＤＭＡＣ３００
０、周辺機器インタフェース２２００、並列Ｉ／Ｏイン
タフェース４０００、インサーキットエミュレーション
（ＩＣＥ）システムインタフェース２７００の動作は、
ソフトウェア待機モードでは中断される。さらに、図６
（ｂ）を参照すると、共通デコーダユニット１６００の
ホストコマンドデコーダ１６１１、割込みデコーダ１６
１３の動作もまた中断される。
ド状態ビットＯＰＭ１、ＯＰＭ０がソフトウェア待機モ
ードを指示している場合には、スリープモードの場合と
は異なって、ＤＭＡＣ３０００の動作は中断される。さ
らに、図６（ｃ）、図４を参照すると、ソフトウェア待
機モードでは、動作モード状態ビットＯＰＭ１がＨＩＧ
Ｈに設定され（ＯＰＭ１＝１）、動作モード状態ビット
ＯＰＭ０がＬＯＷに設定されるため（ＯＰＭ０＝０）、
ＣＬＫＳＴＰ信号はＡＮＤゲート１６９９によってアサ
ート（ＨＩＧＨに）される。これに呼応して、クロック
コントローラ１３０４は制御信号を送りクロックパルス
ジェネレータ１３０２の動作を停止させ、その結果、ク
ロックパルスジェネレータ１３０２はクロック信号ＣＫ
０、ＣＫ１をクロック信号線１１２０上に出力するのを
やめる。こうして、図１を参照すると、ＤＭＡＣ３００
０、周辺機器インタフェース２２００、並列Ｉ／Ｏイン
タフェース４０００、インサーキットエミュレーション
（ＩＣＥ）システムインタフェース２７００の動作は、
ソフトウェア待機モードでは中断される。さらに、図６
（ｂ）を参照すると、共通デコーダユニット１６００の
ホストコマンドデコーダ１６１１、割込みデコーダ１６
１３の動作もまた中断される。
【００５７】［中断モード」図１の外部インサーキット
エミュレーション（ＩＣＥ）システム２８００は、ＤＳ
Ｐ１１００に使用されるソフトウェアおよびハードウェ
アを開発するためのシステムである。図１１を参照する
と、上述したように、インサーキットエミュレーション
（ＩＣＥ）システム２８００のコントローラ２８０２
は、コントローラ２８０２、オンチップの仮想命令メモ
リ２８０４、エミュレーション外部メモリ２８０６、オ
ンチップの仮想データメモリ２８０８を備えている。
エミュレーション（ＩＣＥ）システム２８００は、ＤＳ
Ｐ１１００に使用されるソフトウェアおよびハードウェ
アを開発するためのシステムである。図１１を参照する
と、上述したように、インサーキットエミュレーション
（ＩＣＥ）システム２８００のコントローラ２８０２
は、コントローラ２８０２、オンチップの仮想命令メモ
リ２８０４、エミュレーション外部メモリ２８０６、オ
ンチップの仮想データメモリ２８０８を備えている。
【００５８】図１１に示されているように、インサーキ
ットエミュレーション（ＩＣＥ）システム２８００は、
ＤＳＰ１１００の動作を監視するための種々の信号を入
力する。この種々の信号とは、（ａ）ＤＳＰ１１００が
他のモード（実行モード、スリープモード、ソフトウェ
ア待機モード）の内、どのモードに入っているかを監視
するための動作モード状態ビットＯＰＭ１、ＯＰＭ０
と、（ｂ）並列アービタ２１００の動作を監視するため
の監視（ＡＲＢＭＯＮ）信号である。
ットエミュレーション（ＩＣＥ）システム２８００は、
ＤＳＰ１１００の動作を監視するための種々の信号を入
力する。この種々の信号とは、（ａ）ＤＳＰ１１００が
他のモード（実行モード、スリープモード、ソフトウェ
ア待機モード）の内、どのモードに入っているかを監視
するための動作モード状態ビットＯＰＭ１、ＯＰＭ０
と、（ｂ）並列アービタ２１００の動作を監視するため
の監視（ＡＲＢＭＯＮ）信号である。
【００５９】ＡＲＢＭＯＮ信号が所定の条件と一致して
いる場合、インサーキットエミュレーション（ＩＣＥ）
システム２８００のコントローラ２８０２は、中断モー
ドに移動させるための中断割込み（ＢＲＫ１）要求を出
力してもよい。ＤＳＰ１１００もまた、図３（ｈ）に示
されている中断命令を実行し、命令の条件コードフィー
ルド（ＣＣ）内の所定の条件が満たされた場合には、中
断モードに移動させるソフトウェアＢＲＫＯ中断割込み
要求を生成することができる。
いる場合、インサーキットエミュレーション（ＩＣＥ）
システム２８００のコントローラ２８０２は、中断モー
ドに移動させるための中断割込み（ＢＲＫ１）要求を出
力してもよい。ＤＳＰ１１００もまた、図３（ｈ）に示
されている中断命令を実行し、命令の条件コードフィー
ルド（ＣＣ）内の所定の条件が満たされた場合には、中
断モードに移動させるソフトウェアＢＲＫＯ中断割込み
要求を生成することができる。
【００６０】後述するように、ＤＳＰ１１００が中断モ
ードにある時、共通デコーダユニット１６００は、中断
割込みが受け取られたことを示す中断応答（ＢＲＫＡ
Ｋ）信号をコントローラ２８０２に出力する。ＢＲＫＡ
Ｋ信号が並列アービタ２１００にも入力される場合、並
列アービタ２１００は、メモリ選択信号線１１１８上に
ライン選択信号を生成してインサーキットエミュレーシ
ョン（ＩＣＥ）システムインタフェース２７００に供給
し、その結果、データメモリ１９００、周辺機器インタ
フェース２２００、仮想データメモリ２８０８にマップ
してあるアドレスを除いた、Ｘアドレスバス１１０８、
Ｙアドレスバス１１１０、ＰＣアドレスバス１１１６、
ＤＭＡＣアドレスバス１１１２上の全てのアドレスをエ
ミュレーション外部メモリ２８０６内にマップする。こ
のようにして、インサーキットエミュレーション（ＩＣ
Ｅ）システム２８００は、命令メモリ１４００および外
部メモリ２５００（図１参照）を乱すことなく、ＤＳＰ
コア３５００を使用して、ＤＳＰ１１００の性能を評価
しまたはエミュレートするために、エミュレーション外
部メモリ２８０６に格納されている評価／エミュレーシ
ョンプログラムをＤＳＰコア３５００に実装することが
できる。
ードにある時、共通デコーダユニット１６００は、中断
割込みが受け取られたことを示す中断応答（ＢＲＫＡ
Ｋ）信号をコントローラ２８０２に出力する。ＢＲＫＡ
Ｋ信号が並列アービタ２１００にも入力される場合、並
列アービタ２１００は、メモリ選択信号線１１１８上に
ライン選択信号を生成してインサーキットエミュレーシ
ョン（ＩＣＥ）システムインタフェース２７００に供給
し、その結果、データメモリ１９００、周辺機器インタ
フェース２２００、仮想データメモリ２８０８にマップ
してあるアドレスを除いた、Ｘアドレスバス１１０８、
Ｙアドレスバス１１１０、ＰＣアドレスバス１１１６、
ＤＭＡＣアドレスバス１１１２上の全てのアドレスをエ
ミュレーション外部メモリ２８０６内にマップする。こ
のようにして、インサーキットエミュレーション（ＩＣ
Ｅ）システム２８００は、命令メモリ１４００および外
部メモリ２５００（図１参照）を乱すことなく、ＤＳＰ
コア３５００を使用して、ＤＳＰ１１００の性能を評価
しまたはエミュレートするために、エミュレーション外
部メモリ２８０６に格納されている評価／エミュレーシ
ョンプログラムをＤＳＰコア３５００に実装することが
できる。
【００６１】コントローラ２８０２は、並列アービタ２
１００にインサーキットエミュレーションシステムユー
ザ選択（ＩＣＥＳＥＬ）信号を出力して、命令メモリ１
４００と、データメモリ１９００と、外部メモリ２５０
０と、仮想データメモリ２８０８と、仮想命令メモリ２
８０４とに通常アクセスするために、インサーキットエ
ミュレーション（ＩＣＥ）システムインタフェース２７
００に選択信号を出力するよう並列アービタ２１００に
指示することができる。この指示によって、中断モード
の間、ＤＭＡＣ３０００によって行なわれるデータ転送
のための上記メモリにＤＭＡＣ３０００がアクセスする
ことができ、これにより、インサーキットエミュレーシ
ョン（ＩＣＥ）システム２８００が、評価を行なう目的
で、これらのメモリにアクセスすることができる。
１００にインサーキットエミュレーションシステムユー
ザ選択（ＩＣＥＳＥＬ）信号を出力して、命令メモリ１
４００と、データメモリ１９００と、外部メモリ２５０
０と、仮想データメモリ２８０８と、仮想命令メモリ２
８０４とに通常アクセスするために、インサーキットエ
ミュレーション（ＩＣＥ）システムインタフェース２７
００に選択信号を出力するよう並列アービタ２１００に
指示することができる。この指示によって、中断モード
の間、ＤＭＡＣ３０００によって行なわれるデータ転送
のための上記メモリにＤＭＡＣ３０００がアクセスする
ことができ、これにより、インサーキットエミュレーシ
ョン（ＩＣＥ）システム２８００が、評価を行なう目的
で、これらのメモリにアクセスすることができる。
【００６２】［設定動作モード］図７を参照すると、条
件コードレジスタ１６７４のビットレジスタ１６７４−
８、１６７４−９によって格納されている動作モード状
態ビットＯＰＭ１、ＯＰＭ０は、三通りの方法で設定す
ることができる。先ず第１番目は、命令メモリ１４００
または外部メモリ２５００からフェッチされるデータ転
送命令タイプ１１４８、１１５０、１１５５、１１５
６、１１６０、１１６５の内の一つを実行することによ
り設定する方法である（図２参照）。第２番目は、図３
（ｈ）に示されている特殊命令タイプ１１６４の設定命
令を実行することにより設定する方法である。第３番目
は、ホストマイクロプロセッサ１２００から受け取った
ホストコマンドを実行することにより設定する方法であ
る（図１参照）。
件コードレジスタ１６７４のビットレジスタ１６７４−
８、１６７４−９によって格納されている動作モード状
態ビットＯＰＭ１、ＯＰＭ０は、三通りの方法で設定す
ることができる。先ず第１番目は、命令メモリ１４００
または外部メモリ２５００からフェッチされるデータ転
送命令タイプ１１４８、１１５０、１１５５、１１５
６、１１６０、１１６５の内の一つを実行することによ
り設定する方法である（図２参照）。第２番目は、図３
（ｈ）に示されている特殊命令タイプ１１６４の設定命
令を実行することにより設定する方法である。第３番目
は、ホストマイクロプロセッサ１２００から受け取った
ホストコマンドを実行することにより設定する方法であ
る（図１参照）。
【００６３】［データ転送命令を用いた設定モード］図
２を再度参照する。命令タイプ１１４８、１１５０、１
１５５、１１５６、１１６０、１１６５の何れかを、実
行モードの間、データを条件コードレジスタ１６７４
（ｃｃｒ）内に移動させることによって（したがって、
データをビットレジスタ１６７４−８、１６７４−９に
移動させることによって）、動作モード状態ビットＯＰ
Ｍ１、ＯＰＭ０を間接的に設定するために用いることが
できる。この設定は、転送デスティネーションフィール
ド（Ｒｎ）内で、条件コードレジスタ１６７４（ｃｃ
ｒ）に対して、適切なレジスタコードを特定することに
よって行なわれる。
２を再度参照する。命令タイプ１１４８、１１５０、１
１５５、１１５６、１１６０、１１６５の何れかを、実
行モードの間、データを条件コードレジスタ１６７４
（ｃｃｒ）内に移動させることによって（したがって、
データをビットレジスタ１６７４−８、１６７４−９に
移動させることによって）、動作モード状態ビットＯＰ
Ｍ１、ＯＰＭ０を間接的に設定するために用いることが
できる。この設定は、転送デスティネーションフィール
ド（Ｒｎ）内で、条件コードレジスタ１６７４（ｃｃ
ｒ）に対して、適切なレジスタコードを特定することに
よって行なわれる。
【００６４】図６（ａ）、（ｂ）を参照する。命令デコ
ードブロック１６１２が、デスティネーションを条件コ
ードレジスタ１６７４（ｃｃｒ）と特定して、命令タイ
プ１１４８、１１５０、１１５５、１１５６、１１６
０、１１６５の一つをデコードする場合、命令デコード
ブロック１６１２は、（ａ）条件コードレジスタ１６７
４（ｃｃｒ）を識別するＸＲＳＥＬ信号、またはＹＲＳ
ＥＬ信号（移動命令タイプ１１４８の場合のみＹＲＳＥ
Ｌ信号）と、（ｂ）データを、Ｘデータバス１１０２か
らＸＲＳＥＬ信号、またはＹＲＳＥＬ信号によって特定
されるレジスタ内へロードすることを指示するＸＢＵＳ
ＯＰ信号を生成する。これらの信号は、先に述べた優先
順位体系に基づいて、最終信号ジェネレータ１６１５に
よって出力され、条件コードレジスタ（ＣＣＲ）コント
ローラ１６８５に与えられる。
ードブロック１６１２が、デスティネーションを条件コ
ードレジスタ１６７４（ｃｃｒ）と特定して、命令タイ
プ１１４８、１１５０、１１５５、１１５６、１１６
０、１１６５の一つをデコードする場合、命令デコード
ブロック１６１２は、（ａ）条件コードレジスタ１６７
４（ｃｃｒ）を識別するＸＲＳＥＬ信号、またはＹＲＳ
ＥＬ信号（移動命令タイプ１１４８の場合のみＹＲＳＥ
Ｌ信号）と、（ｂ）データを、Ｘデータバス１１０２か
らＸＲＳＥＬ信号、またはＹＲＳＥＬ信号によって特定
されるレジスタ内へロードすることを指示するＸＢＵＳ
ＯＰ信号を生成する。これらの信号は、先に述べた優先
順位体系に基づいて、最終信号ジェネレータ１６１５に
よって出力され、条件コードレジスタ（ＣＣＲ）コント
ローラ１６８５に与えられる。
【００６５】図７を参照する。これに呼応して、条件コ
ードレジスタ（ＣＣＲ）コントローラ１６８５は、セレ
クタ１６８６を制御するための制御信号を生成し、条件
コードレジスタ１６７４（ｃｃｒ）にＸデータバス１１
０２上のデータを供給する。条件コードレジスタ（ＣＣ
Ｒ）コントローラ１６８５はまた、１０ビッットのＵＰ
ＤＡＴＡ信号を出力して、条件コードレジスタ（ｃｃ
ｒ）１６７４のビットレジスタ１６７４−０、１６７４
−９の各々がデータを入力できるようにする。
ードレジスタ（ＣＣＲ）コントローラ１６８５は、セレ
クタ１６８６を制御するための制御信号を生成し、条件
コードレジスタ１６７４（ｃｃｒ）にＸデータバス１１
０２上のデータを供給する。条件コードレジスタ（ＣＣ
Ｒ）コントローラ１６８５はまた、１０ビッットのＵＰ
ＤＡＴＡ信号を出力して、条件コードレジスタ（ｃｃ
ｒ）１６７４のビットレジスタ１６７４−０、１６７４
−９の各々がデータを入力できるようにする。
【００６６】図５、図８、図９を参照する。レジスタ間
（すなわち、移動）命令タイプ１１４８の場合、ＤＳＰ
１１００のレジスタの内の一つからデータを受け取る。
ここでのレジスタとは、（ａ）アドレスレジスタ１８０
２−１８１０（ｘａＯ−ｙａ３）およびアドレスユニッ
ト（ＡＵ）１８００の指標レジスタ１８１８、１８２０
（ｉ０、ｉ１）と、（ｂ）実行ユニット（ＥＸＵ）１７
００の個々のデータレジスタ１７０２（ａ）−１７１０
（ｃ）（ｘｄＯｇ−ｍ１Ｉ）およびシフト制御レジスタ
１７２０、１７２２（ｓｈａ、ｓｈｂ）と、（ｃ）プロ
グラム制御ユニット（ＰＣＵ）１５００内の、プログラ
ム制御レジスタ１５０２、１５０５（ｐｃ０、ｐｃ３）
およびリピート制御レジスタ１５０８−１５１０（ｒ
ｃ、ｒｓ、ｒｅ）およびループ制御レジスタ１５１１
（Ｉｃ）である。図１を参照する。命令タイプ１１５
５、１１５６、１１６０、１１６５の場合は、データメ
モリ１９００、または外部メモリ２５００、または外部
周辺機器２３００からデータを受け取る。再度、図６
（ａ）を参照すると、命令タイプ１１５０の場合は、デ
ータは即値データフィールド（＄ＤＡＴＡ）から抽出さ
れた即値データで、Ｘデータバス１１０２上に直接与え
られる。
（すなわち、移動）命令タイプ１１４８の場合、ＤＳＰ
１１００のレジスタの内の一つからデータを受け取る。
ここでのレジスタとは、（ａ）アドレスレジスタ１８０
２−１８１０（ｘａＯ−ｙａ３）およびアドレスユニッ
ト（ＡＵ）１８００の指標レジスタ１８１８、１８２０
（ｉ０、ｉ１）と、（ｂ）実行ユニット（ＥＸＵ）１７
００の個々のデータレジスタ１７０２（ａ）−１７１０
（ｃ）（ｘｄＯｇ−ｍ１Ｉ）およびシフト制御レジスタ
１７２０、１７２２（ｓｈａ、ｓｈｂ）と、（ｃ）プロ
グラム制御ユニット（ＰＣＵ）１５００内の、プログラ
ム制御レジスタ１５０２、１５０５（ｐｃ０、ｐｃ３）
およびリピート制御レジスタ１５０８−１５１０（ｒ
ｃ、ｒｓ、ｒｅ）およびループ制御レジスタ１５１１
（Ｉｃ）である。図１を参照する。命令タイプ１１５
５、１１５６、１１６０、１１６５の場合は、データメ
モリ１９００、または外部メモリ２５００、または外部
周辺機器２３００からデータを受け取る。再度、図６
（ａ）を参照すると、命令タイプ１１５０の場合は、デ
ータは即値データフィールド（＄ＤＡＴＡ）から抽出さ
れた即値データで、Ｘデータバス１１０２上に直接与え
られる。
【００６７】しかし、スリープモードまたはソフトウェ
ア待機モードの間、上記の動作を行なうことはできな
い。その理由は、先にも述べたように、スリープモード
とソフトウェア待機モードの間は、３段パイプラインが
停止され、したがって上記タイプの命令をフェッチした
り、デコードしたり、実行することができなくなるため
である。
ア待機モードの間、上記の動作を行なうことはできな
い。その理由は、先にも述べたように、スリープモード
とソフトウェア待機モードの間は、３段パイプラインが
停止され、したがって上記タイプの命令をフェッチした
り、デコードしたり、実行することができなくなるため
である。
【００６８】［設定命令を用いた設定モード］図２、７
を参照する。実行モードの間、特殊命令タイプ１１６４
は、動作モード状態ビットＯＭＰ１、ＯＭＰ０を直接設
定するために使用することができる。
を参照する。実行モードの間、特殊命令タイプ１１６４
は、動作モード状態ビットＯＭＰ１、ＯＭＰ０を直接設
定するために使用することができる。
【００６９】この設定は、図３（ｈ）に示されている設
定命令を用いて、モード定義領域内に適切なモードを特
定することにより行なわれる。
定命令を用いて、モード定義領域内に適切なモードを特
定することにより行なわれる。
【００７０】図６（ａ）、６（ｂ）を参照する。命令デ
コードブロック１６１２が特殊命令タイプ１１６４をデ
コードする時、命令デコードブロック１６１２は、
（ａ）ビットレジスタ１６７４−８および１６７４−９
に格納されている動作モード状態ビットＯＰＭ１、ＯＰ
Ｍ０を設定するためのＳＥＴ信号と、（ｂ）動作モード
状態ビットＯＰＭ１、ＯＰＭ０を設定する方法を識別す
るＸＲＳＥＬ信号を生成する。これらの信号は、先に述
べた優先順位体系に基づいて、最終信号ジェネレータ１
６１５により出力され、条件コードレジスタ（ＣＣＲ）
コントローラ１６８５に与えられる。
コードブロック１６１２が特殊命令タイプ１１６４をデ
コードする時、命令デコードブロック１６１２は、
（ａ）ビットレジスタ１６７４−８および１６７４−９
に格納されている動作モード状態ビットＯＰＭ１、ＯＰ
Ｍ０を設定するためのＳＥＴ信号と、（ｂ）動作モード
状態ビットＯＰＭ１、ＯＰＭ０を設定する方法を識別す
るＸＲＳＥＬ信号を生成する。これらの信号は、先に述
べた優先順位体系に基づいて、最終信号ジェネレータ１
６１５により出力され、条件コードレジスタ（ＣＣＲ）
コントローラ１６８５に与えられる。
【００７１】図７を参照する。ＸＲＳＥＬ信号により識
別された動作モードを考慮して、コントローラ１６８５
は、セレクタ１６８６に与えられる制御信号を生成し、
セレクタ１６８６は、論理値“１”または“０”を適宜
選択してビットレジスタ１６７４−８および１６７４−
９に供給し、動作モード状態ビットＯＰＭ１、ＯＰＭ０
をこれらの値に設定する。また、コントローラ１６８５
は、ＵＰＤＡＴＡ信号を生成して、ビットレジスタ１６
７４−８および１６７４−９に、セレクタ１６８６によ
り供給された論理値“１”または“０”を、動作モード
状態ビットＯＰＭ１、ＯＰＭ０として格納させる。
別された動作モードを考慮して、コントローラ１６８５
は、セレクタ１６８６に与えられる制御信号を生成し、
セレクタ１６８６は、論理値“１”または“０”を適宜
選択してビットレジスタ１６７４−８および１６７４−
９に供給し、動作モード状態ビットＯＰＭ１、ＯＰＭ０
をこれらの値に設定する。また、コントローラ１６８５
は、ＵＰＤＡＴＡ信号を生成して、ビットレジスタ１６
７４−８および１６７４−９に、セレクタ１６８６によ
り供給された論理値“１”または“０”を、動作モード
状態ビットＯＰＭ１、ＯＰＭ０として格納させる。
【００７２】しかし、スリープモードまたはソフトウェ
ア待機モードの間、設定命令を使用することができな
い。その理由は、先にも述べたように、スリープモード
とソフトウェア待機モードの間は、３段パイプラインが
停止され、したがってこのタイプの命令をフェッチした
り、デコードしたり、実行することができないためであ
る。
ア待機モードの間、設定命令を使用することができな
い。その理由は、先にも述べたように、スリープモード
とソフトウェア待機モードの間は、３段パイプラインが
停止され、したがってこのタイプの命令をフェッチした
り、デコードしたり、実行することができないためであ
る。
【００７３】［ホストコマンドを用いた設定モード］図
１０を参照する。ＤＭＡＣ３０００は、ホストマイクロ
プロセッサ１２００とＤＳＰ１１００を連絡させるホス
トインタフェース機能を備えている。したがって、ホス
トマイクロプロセッサは、ホスト制御（ＨＣＮＴＲＬ）
信号をＤＭＡＣ３０００に出力して、条件コードレジス
タ１６７４（ｃｃｒ）の動作モード状態ビットＯＰＭ
１、ＯＰＭ０が実行モード、スリープモード、ソフトウ
ェア待機モードの何れかを示すようにＤＳＰ１１００に
指示する。これに呼応して、ＤＭＡＣ３０００は、ビッ
トレジスタ１６７４−８と１６７４−９に格納されてい
る動作モード状態ビットＯＰＭ１、ＯＰＭ０をどのモー
ドに設定するかを識別する４ビットのホストコマンドま
たは命令（ＨＣＯＭ）信号を出力する。
１０を参照する。ＤＭＡＣ３０００は、ホストマイクロ
プロセッサ１２００とＤＳＰ１１００を連絡させるホス
トインタフェース機能を備えている。したがって、ホス
トマイクロプロセッサは、ホスト制御（ＨＣＮＴＲＬ）
信号をＤＭＡＣ３０００に出力して、条件コードレジス
タ１６７４（ｃｃｒ）の動作モード状態ビットＯＰＭ
１、ＯＰＭ０が実行モード、スリープモード、ソフトウ
ェア待機モードの何れかを示すようにＤＳＰ１１００に
指示する。これに呼応して、ＤＭＡＣ３０００は、ビッ
トレジスタ１６７４−８と１６７４−９に格納されてい
る動作モード状態ビットＯＰＭ１、ＯＰＭ０をどのモー
ドに設定するかを識別する４ビットのホストコマンドま
たは命令（ＨＣＯＭ）信号を出力する。
【００７４】図６（ｂ）に示されているように、ＨＣＯ
Ｍ信号はホストコマンドデコーダ１６１１によって受け
取られる。これに呼応して、ホストコマンドデコーダ１
６１１は、（ａ）ビットレジスタ１６７４−８および１
６７４−９に格納されている動作モード状態ビットＯＰ
Ｍ１、ＯＰＭ０を設定するＳＥＴ信号と、（ｂ）動作モ
ード状態ビットＯＰＭ１、ＯＰＭ０を設定する方法を識
別するＸＲＳＥＬ信号と、（ｃ）ホストコマンドが入力
されたことを示すホストコマンド応答（ＨＣＯＭＡＫ）
信号を生成する。これらＳＥＴ信号、ＸＲＳＥＬ信号、
ＨＣＯＭＡＫ信号は、先に述べた優先順位体系に基づい
て、最終信号ジェネレータ１６１５によって最終的に出
力され、条件コードレジスタ（ＣＣＲ）コントローラ１
６８５に与えられる。
Ｍ信号はホストコマンドデコーダ１６１１によって受け
取られる。これに呼応して、ホストコマンドデコーダ１
６１１は、（ａ）ビットレジスタ１６７４−８および１
６７４−９に格納されている動作モード状態ビットＯＰ
Ｍ１、ＯＰＭ０を設定するＳＥＴ信号と、（ｂ）動作モ
ード状態ビットＯＰＭ１、ＯＰＭ０を設定する方法を識
別するＸＲＳＥＬ信号と、（ｃ）ホストコマンドが入力
されたことを示すホストコマンド応答（ＨＣＯＭＡＫ）
信号を生成する。これらＳＥＴ信号、ＸＲＳＥＬ信号、
ＨＣＯＭＡＫ信号は、先に述べた優先順位体系に基づい
て、最終信号ジェネレータ１６１５によって最終的に出
力され、条件コードレジスタ（ＣＣＲ）コントローラ１
６８５に与えられる。
【００７５】図７を参照する。ＸＲＳＥＬ信号によって
識別される動作モードを考慮して、条件コードレジスタ
（ＣＣＲ）コントローラ１６８５は、セレクタ１６８６
に与えられる制御信号を生成し、セレクタ１６８６は、
論理値“１”または“０”を適宜選択してビットレジス
タ１６７４−８および１６７４−９に供給し、動作モー
ド状態ビットＯＰＭ１、ＯＰＭ０をこれらの値に設定す
る。また、コントローラ１６８５は、ＵＰＤＡＴＡ信号
を生成して、ビットレジスタ１６７４−８および１６７
４−９に、セレクタ１６８６により供給された論理値
“１”または“０”を動作モード状態ビットＯＰＭ１、
ＯＰＭ０として格納させる。
識別される動作モードを考慮して、条件コードレジスタ
（ＣＣＲ）コントローラ１６８５は、セレクタ１６８６
に与えられる制御信号を生成し、セレクタ１６８６は、
論理値“１”または“０”を適宜選択してビットレジス
タ１６７４−８および１６７４−９に供給し、動作モー
ド状態ビットＯＰＭ１、ＯＰＭ０をこれらの値に設定す
る。また、コントローラ１６８５は、ＵＰＤＡＴＡ信号
を生成して、ビットレジスタ１６７４−８および１６７
４−９に、セレクタ１６８６により供給された論理値
“１”または“０”を動作モード状態ビットＯＰＭ１、
ＯＰＭ０として格納させる。
【００７６】動作モード状態ビットＯＰＭ１、ＯＰＭ０
を設定するために使用した設定命令やデータ転送命令の
場合とは異なって、実行モードおよびスリープモードの
間、ＨＣＯＭ信号はＤＭＡＣ３０００によって出力さ
れ、ホストコマンドデコーダ１６１１によってデコード
することができる。しかし、ソフトウェア待機モードの
間は、ＤＭＡＣ３０００は操作可能ではなく、したがっ
て、このモードの間は、ＨＣＯＭ信号を生成することが
できない。
を設定するために使用した設定命令やデータ転送命令の
場合とは異なって、実行モードおよびスリープモードの
間、ＨＣＯＭ信号はＤＭＡＣ３０００によって出力さ
れ、ホストコマンドデコーダ１６１１によってデコード
することができる。しかし、ソフトウェア待機モードの
間は、ＤＭＡＣ３０００は操作可能ではなく、したがっ
て、このモードの間は、ＨＣＯＭ信号を生成することが
できない。
【００７７】［割込み処理］ＤＳＰ１１００は、多くの
異なったタイプの割込み要求を処理することができる。
図３（ｈ）を参照すると、上記割込み要求は、中断割込
み命令、トラップ割込み命令に呼応してこれら命令を実
行するために生成されるソフトウェア割込み要求を含ん
でいる。また、図１０、図１１を参照して述べると、上
記割込み要求は、ホストマイクロプロセッサ１２００ま
たはインサーキットエミュレーション（ＩＣＥ）システ
ム２８００から受け取る割込みコマンドに呼応して生成
される外部割込み要求を含んでいる。さらに、上記割込
み要求は、ＤＭＡＣ３０００または周辺機器インタフェ
ース２２０２−２２０６および２２１０によって生成さ
れる周辺割込みを含んでいる。図５、図８、図９を参照
して述べると、上記割込み要求は、さらにプログラム制
御ユニット１５００、または実行ユニット１７００、ま
たはアドレスユニット１８００によって生成されるエラ
ー状況割込み要求を含んでいる。
異なったタイプの割込み要求を処理することができる。
図３（ｈ）を参照すると、上記割込み要求は、中断割込
み命令、トラップ割込み命令に呼応してこれら命令を実
行するために生成されるソフトウェア割込み要求を含ん
でいる。また、図１０、図１１を参照して述べると、上
記割込み要求は、ホストマイクロプロセッサ１２００ま
たはインサーキットエミュレーション（ＩＣＥ）システ
ム２８００から受け取る割込みコマンドに呼応して生成
される外部割込み要求を含んでいる。さらに、上記割込
み要求は、ＤＭＡＣ３０００または周辺機器インタフェ
ース２２０２−２２０６および２２１０によって生成さ
れる周辺割込みを含んでいる。図５、図８、図９を参照
して述べると、上記割込み要求は、さらにプログラム制
御ユニット１５００、または実行ユニット１７００、ま
たはアドレスユニット１８００によって生成されるエラ
ー状況割込み要求を含んでいる。
【００７８】［ソフトウェア割込み］図２を再度参照す
る。特殊命令タイプ１１６４は、ソフトウェア割込み要
求を生成するために用いられる。図３（ｈ）に示されて
いるように、このソフトウェア割込み要求の生成は、中
断割込み命令、またはトラップ割込み命令を実行するこ
とにより行なわれる。中断割込み命令は、条件コードフ
ィールド（ＣＣ）内の特定された条件が満たされる場
合、実行モードから前述した動作中断モードにＤＳＰ１
１００の動作を移行させるために用いられる。トラップ
割込み命令は、条件コードフィールド（ＣＣ）内の特定
された条件が満たされる場合、一つの命令の実行モード
にソフトウェア生成割込みを割り込ませることができ
る。
る。特殊命令タイプ１１６４は、ソフトウェア割込み要
求を生成するために用いられる。図３（ｈ）に示されて
いるように、このソフトウェア割込み要求の生成は、中
断割込み命令、またはトラップ割込み命令を実行するこ
とにより行なわれる。中断割込み命令は、条件コードフ
ィールド（ＣＣ）内の特定された条件が満たされる場
合、実行モードから前述した動作中断モードにＤＳＰ１
１００の動作を移行させるために用いられる。トラップ
割込み命令は、条件コードフィールド（ＣＣ）内の特定
された条件が満たされる場合、一つの命令の実行モード
にソフトウェア生成割込みを割り込ませることができ
る。
【００７９】図６（ａ）を参照する。命令デコードブロ
ック１６１２が中断命令をデコードする時、命令デコー
ドブロック１６１２は、中断割込みを要求するために、
１ビットのソフトウェア中断（ＢＲＫＯ）割込み要求を
生成する。デコードされた命令が、二つのトラップ命令
の内の一つである場合には、命令デコードブロック１６
１２は、２ビットのトラップ（ＴＲＡＰ０、ＴＲＡＰ
１）割込み要求を生成して、二つのトラップ割込み命令
の内デコードされた命令を要求する。その後、ＴＲＡＰ
０、ＴＲＡＰ１、ＢＲＫ０信号が、共通デコーダユニッ
ト１６００によって出力され、図１２に示されている割
込みコントローラ１６０９に与えられる。
ック１６１２が中断命令をデコードする時、命令デコー
ドブロック１６１２は、中断割込みを要求するために、
１ビットのソフトウェア中断（ＢＲＫＯ）割込み要求を
生成する。デコードされた命令が、二つのトラップ命令
の内の一つである場合には、命令デコードブロック１６
１２は、２ビットのトラップ（ＴＲＡＰ０、ＴＲＡＰ
１）割込み要求を生成して、二つのトラップ割込み命令
の内デコードされた命令を要求する。その後、ＴＲＡＰ
０、ＴＲＡＰ１、ＢＲＫ０信号が、共通デコーダユニッ
ト１６００によって出力され、図１２に示されている割
込みコントローラ１６０９に与えられる。
【００８０】図６（ｃ）を参照する。条件コードフィー
ルド（ＣＣ）内の特定された条件が満たされない場合
は、命令デコードブロック１６１２は、割込み動作をキ
ャンセルするように指示するＣＮＣＬ信号を生成する。
そうでない場合は、ＣＮＣＬ信号は条件が満たされたこ
とを指示する。ＣＮＣＬ信号は、図５に示されているロ
ーカルＰＣＵコントローラ１５５０に入力され、このロ
ーカルＰＣＵコントローラ１５５０は、制御信号を出力
して、中断割込み要求またはトラップ割込み要求を処理
するためのルーチンに分岐するのをキャンセルしたり、
あるいは継続したりする。
ルド（ＣＣ）内の特定された条件が満たされない場合
は、命令デコードブロック１６１２は、割込み動作をキ
ャンセルするように指示するＣＮＣＬ信号を生成する。
そうでない場合は、ＣＮＣＬ信号は条件が満たされたこ
とを指示する。ＣＮＣＬ信号は、図５に示されているロ
ーカルＰＣＵコントローラ１５５０に入力され、このロ
ーカルＰＣＵコントローラ１５５０は、制御信号を出力
して、中断割込み要求またはトラップ割込み要求を処理
するためのルーチンに分岐するのをキャンセルしたり、
あるいは継続したりする。
【００８１】しかし、スリープモードまたはソフトウェ
ア待機モードの間は、ソフトウェア中断割込み要求やト
ラップ割込み要求を生成することはできない。その理由
は、スリープモードとソフトウェア待機モードの間は、
３段パイプラインが停止され、したがって中断割込み命
令やトラップ割込み命令をフェッチしたり、デコードし
たり、実行することができないためである。
ア待機モードの間は、ソフトウェア中断割込み要求やト
ラップ割込み要求を生成することはできない。その理由
は、スリープモードとソフトウェア待機モードの間は、
３段パイプラインが停止され、したがって中断割込み命
令やトラップ割込み命令をフェッチしたり、デコードし
たり、実行することができないためである。
【００８２】［外部割込み、周辺割込み、エラー状況割
込み］図１０を参照する。ホストマイクロプロセッサ１
２００は、いくつかの外部割込みを出力することができ
る。これら割込みは、（ａ）ＤＳＰ１１００をリセット
するためのリセット（ＲＳＴ）割込み要求と、（ｂ）マ
スク不能（ＮＭＩ）割込み要求と、（ｃ）二つのユーザ
定義（ＩＲＱ１、ＩＲＱ０）割込み要求を含んでいる。
込み］図１０を参照する。ホストマイクロプロセッサ１
２００は、いくつかの外部割込みを出力することができ
る。これら割込みは、（ａ）ＤＳＰ１１００をリセット
するためのリセット（ＲＳＴ）割込み要求と、（ｂ）マ
スク不能（ＮＭＩ）割込み要求と、（ｃ）二つのユーザ
定義（ＩＲＱ１、ＩＲＱ０）割込み要求を含んでいる。
【００８３】第１シリアルＩ／Ｏインタフェース（Ｓｅ
ｒｉａｌＩ／Ｏ０）２２０２、第２シリアルＩ／Ｏイン
タフェース（ＳｅｒｉａｌＩ／Ｏ１）２２０４、シリア
ルコミュニケーションインタフェース（ＳＣＩ）２２０
６は、それぞれ三つの周辺割込み要求を出力することが
できる。これらの割込み要求とは、（ａ）データオーバ
ランが生じた場合にこれを指示するオーバラン（ＥＲＩ
０、ＥＲＩ１、ＥＲＩ２）割込み要求と、（ｂ）データ
入力動作が完了して、該入力データに係わるＤＳＰコア
３５００によるデータ転送動作が現在要求されているこ
とを示すエンドデータ入力（ＲＸＩ０、ＲＸＩ１、ＲＸ
Ｉ２）割込み要求と、（ｃ）データ転送動作が完了し
て、転送されるデータを周辺インタフェースに供給する
ためのＤＳＰコア３５００による新たなデータ転送動作
が現在要求されていることを示すエンドデータ転送（Ｔ
ＸＩ０、ＴＸＩ１、ＴＸＩ２）割込み要求である。
ｒｉａｌＩ／Ｏ０）２２０２、第２シリアルＩ／Ｏイン
タフェース（ＳｅｒｉａｌＩ／Ｏ１）２２０４、シリア
ルコミュニケーションインタフェース（ＳＣＩ）２２０
６は、それぞれ三つの周辺割込み要求を出力することが
できる。これらの割込み要求とは、（ａ）データオーバ
ランが生じた場合にこれを指示するオーバラン（ＥＲＩ
０、ＥＲＩ１、ＥＲＩ２）割込み要求と、（ｂ）データ
入力動作が完了して、該入力データに係わるＤＳＰコア
３５００によるデータ転送動作が現在要求されているこ
とを示すエンドデータ入力（ＲＸＩ０、ＲＸＩ１、ＲＸ
Ｉ２）割込み要求と、（ｃ）データ転送動作が完了し
て、転送されるデータを周辺インタフェースに供給する
ためのＤＳＰコア３５００による新たなデータ転送動作
が現在要求されていることを示すエンドデータ転送（Ｔ
ＸＩ０、ＴＸＩ１、ＴＸＩ２）割込み要求である。
【００８４】イベントタイマインタフェース（Ｔｉｍｅ
ｒ）２２１０は、二つの周辺割込み要求を出力すること
ができる。これら割込み要求とは、（ａ）イベントタイ
ム獲得、または入力パルス周波数および入力パルス幅測
定、または入力カウンタオーバーフローあるいはレジス
タオーバーフローに対するタイマ入力（ＴＭ１）割込み
要求と、（ｂ）出力パルス測定、または出力カウンタオ
ーバーフローに対するタイマ出力（ＴＭ０）割込み要求
である。
ｒ）２２１０は、二つの周辺割込み要求を出力すること
ができる。これら割込み要求とは、（ａ）イベントタイ
ム獲得、または入力パルス周波数および入力パルス幅測
定、または入力カウンタオーバーフローあるいはレジス
タオーバーフローに対するタイマ入力（ＴＭ１）割込み
要求と、（ｂ）出力パルス測定、または出力カウンタオ
ーバーフローに対するタイマ出力（ＴＭ０）割込み要求
である。
【００８５】ＤＭＡＣ３０００は五つの周辺割込み要求
を出力することができる。これら割込み要求とは、
（ａ）ローカルＤＭＡＣデータ転送動作が完了して、Ｄ
ＳＰコア３５００によるデータ転送動作が現在要求され
ていることを示すＤＭＡＣエンドデータ転送（ＤＭＡ
Ｅ）割込み要求と、（ｂ）ＤＭＡＣ３０００のホスト入
力データレジスタが満杯になり、このデータを転送する
ためのＤＳＰコア３５００によるデータ転送動作が現在
要求されていることを示すホスト入力データレジスタ満
杯（ＨＩＦ）割込み要求と、（ｃ）ＤＭＡＣ３０００の
ホスト出力データレジスタが空になり、このレジスタに
新しいデータを供給するためのＤＳＰコア３５００によ
るデータ転送動作が現在要求されていることを示すホス
ト出力データレジスタエンプティ（ＨＯＥ）割込み要求
と、（ｄ）周辺機器インタフェース２２０２−２２１０
の何れか一つによる第１動作が完了して、ＤＳＰコア３
５００によるデータ転送動作が現在要求されていること
を示す第１周辺インタフェース動作終了（ＰＴＥ０）割
込み要求と、（ｅ）周辺機器インタフェース２２０２−
２２１０の何れか一つによる第２動作が完了して、ＤＳ
Ｐコア３５００によるデータ転送動作が現在要求されて
いることを示す第２周辺インタフェース動作終了（ＰＴ
Ｅ１）割込み要求である。しかし、ＤＭＡＣ３０００
は、ソフトウェア待機モードの間は動作できないため、
実行モードとスリープモード間のみ上記割込み要求を出
力することができる。
を出力することができる。これら割込み要求とは、
（ａ）ローカルＤＭＡＣデータ転送動作が完了して、Ｄ
ＳＰコア３５００によるデータ転送動作が現在要求され
ていることを示すＤＭＡＣエンドデータ転送（ＤＭＡ
Ｅ）割込み要求と、（ｂ）ＤＭＡＣ３０００のホスト入
力データレジスタが満杯になり、このデータを転送する
ためのＤＳＰコア３５００によるデータ転送動作が現在
要求されていることを示すホスト入力データレジスタ満
杯（ＨＩＦ）割込み要求と、（ｃ）ＤＭＡＣ３０００の
ホスト出力データレジスタが空になり、このレジスタに
新しいデータを供給するためのＤＳＰコア３５００によ
るデータ転送動作が現在要求されていることを示すホス
ト出力データレジスタエンプティ（ＨＯＥ）割込み要求
と、（ｄ）周辺機器インタフェース２２０２−２２１０
の何れか一つによる第１動作が完了して、ＤＳＰコア３
５００によるデータ転送動作が現在要求されていること
を示す第１周辺インタフェース動作終了（ＰＴＥ０）割
込み要求と、（ｅ）周辺機器インタフェース２２０２−
２２１０の何れか一つによる第２動作が完了して、ＤＳ
Ｐコア３５００によるデータ転送動作が現在要求されて
いることを示す第２周辺インタフェース動作終了（ＰＴ
Ｅ１）割込み要求である。しかし、ＤＭＡＣ３０００
は、ソフトウェア待機モードの間は動作できないため、
実行モードとスリープモード間のみ上記割込み要求を出
力することができる。
【００８６】図１を参照する。インサーキットエミュレ
ーション（ＩＣＥ）システムは、割込み（ＢＲＫ１）要
求を出力することができる。ＢＲＫ０割込み要求とは異
なって、ＢＲＫ１割込み要求は、実行モード、またはス
リープモード、またはソフトウェア待機モードから中断
モードへ移行するための割込み要求である。
ーション（ＩＣＥ）システムは、割込み（ＢＲＫ１）要
求を出力することができる。ＢＲＫ０割込み要求とは異
なって、ＢＲＫ１割込み要求は、実行モード、またはス
リープモード、またはソフトウェア待機モードから中断
モードへ移行するための割込み要求である。
【００８７】図４を参照する。タイミングユニット１３
００のクロックコントローラ１３０４は、ＮＭＩ割込み
要求、ＲＳＴ割込み要求、およびＢＲＫ１割込み要求を
受け取る。クロックコントローラ１３０４により入力さ
れた動作モード状態ビットＯＰＭ１、ＯＰＭ０が、実行
モードもしくはスリープモードを指示する場合は、クロ
ックコントローラ１３０４は直ちに、入力した割込み要
求を入力参照クロックＣＬＫ信号に同期させる。しか
し、先にも述べたように、動作モード状態ビットＯＰＭ
１、ＯＰＭ０がソフトウェア待機モードを指示する場合
は、クロックパルスジェネレータは動作停止状態にあ
る。したがって、ＮＭＩ割込み要求、ＲＳＴ割込み要
求、ＢＲＫ１割込み要求の何れかを入力する時、クロッ
クコントローラ１３０４は最初にクロックパルスジェネ
レータ１３０２を起動（ウェイクアップ）させる制御信
号を生成する。その後、入力された割込み要求をＣＬＫ
信号と同期させるために、ウェイクアップカウンタ１３
０６で指定された時間待機する。この動作が行なわれる
結果、同期されたＮＭＩ割込み要求、またはＲＳＴ割込
み要求、またはＢＲＫ１割込み要求が割込みコントロー
ラ２６００に受け取られる前に、割込みコントローラ２
６００によって入力されたクロック信号ＣＫ０、ＣＫ１
を安定化させることができる。
００のクロックコントローラ１３０４は、ＮＭＩ割込み
要求、ＲＳＴ割込み要求、およびＢＲＫ１割込み要求を
受け取る。クロックコントローラ１３０４により入力さ
れた動作モード状態ビットＯＰＭ１、ＯＰＭ０が、実行
モードもしくはスリープモードを指示する場合は、クロ
ックコントローラ１３０４は直ちに、入力した割込み要
求を入力参照クロックＣＬＫ信号に同期させる。しか
し、先にも述べたように、動作モード状態ビットＯＰＭ
１、ＯＰＭ０がソフトウェア待機モードを指示する場合
は、クロックパルスジェネレータは動作停止状態にあ
る。したがって、ＮＭＩ割込み要求、ＲＳＴ割込み要
求、ＢＲＫ１割込み要求の何れかを入力する時、クロッ
クコントローラ１３０４は最初にクロックパルスジェネ
レータ１３０２を起動（ウェイクアップ）させる制御信
号を生成する。その後、入力された割込み要求をＣＬＫ
信号と同期させるために、ウェイクアップカウンタ１３
０６で指定された時間待機する。この動作が行なわれる
結果、同期されたＮＭＩ割込み要求、またはＲＳＴ割込
み要求、またはＢＲＫ１割込み要求が割込みコントロー
ラ２６００に受け取られる前に、割込みコントローラ２
６００によって入力されたクロック信号ＣＫ０、ＣＫ１
を安定化させることができる。
【００８８】［エラー状況割込み要求］図５を参照す
る。プログラム制御ユニット１５００の加算器１５０６
は、プログラムアドレスオーバーフローエラー（ＰＣＶ
Ｒ）信号を生成する。この生成動作は、加算器１５０６
によって演算されるプログラムアドレスが許容可能なビ
ット数（本実施例においては１８）を超えてオーバーフ
ローした場合、もしくは加算器１５０６によって禁止ア
ドレスが演算されて第１プログラム制御レジスタ１５０
２（ｐｃ０）に格納された場合に行なわれる。
る。プログラム制御ユニット１５００の加算器１５０６
は、プログラムアドレスオーバーフローエラー（ＰＣＶ
Ｒ）信号を生成する。この生成動作は、加算器１５０６
によって演算されるプログラムアドレスが許容可能なビ
ット数（本実施例においては１８）を超えてオーバーフ
ローした場合、もしくは加算器１５０６によって禁止ア
ドレスが演算されて第１プログラム制御レジスタ１５０
２（ｐｃ０）に格納された場合に行なわれる。
【００８９】図８を参照する。実行ユニット（ＥＸＵ）
１７００のＡＬＵ１７１２またはビット処理ユニット
（ＢＰＵ）１７１４は、オーバーレンジエラー（ＶＲ）
信号を生成することができる。この生成動作は、ＡＬＵ
１７１２またはビット処理ユニット（ＢＰＵ）１７１４
により演算されたデータが、ビットの許容数（本実施例
では５６）を超えてオーバーフローした場合に行なわれ
る。
１７００のＡＬＵ１７１２またはビット処理ユニット
（ＢＰＵ）１７１４は、オーバーレンジエラー（ＶＲ）
信号を生成することができる。この生成動作は、ＡＬＵ
１７１２またはビット処理ユニット（ＢＰＵ）１７１４
により演算されたデータが、ビットの許容数（本実施例
では５６）を超えてオーバーフローした場合に行なわれ
る。
【００９０】図９を参照する。アドレスユニット（Ａ
Ｕ）１８００のＸアドレスユニット１８１２とＹアドレ
スユニット１８１４は、メモリアドレスオーバーフロー
エラー（ＸＡＵＶＲ、ＶＡＵＶＲ）信号を生成すること
ができる。この生成は、Ｘアドレスユニット１８１２ま
たはＹアドレスユニット１８１４により生成されるアド
レスが、ビットの許容数（本実施例では１８）を超えて
オーバーフローした場合、もしくはこれらのアドレスユ
ニットの一つによって禁止アドレスが演算された場合に
行なわれる。
Ｕ）１８００のＸアドレスユニット１８１２とＹアドレ
スユニット１８１４は、メモリアドレスオーバーフロー
エラー（ＸＡＵＶＲ、ＶＡＵＶＲ）信号を生成すること
ができる。この生成は、Ｘアドレスユニット１８１２ま
たはＹアドレスユニット１８１４により生成されるアド
レスが、ビットの許容数（本実施例では１８）を超えて
オーバーフローした場合、もしくはこれらのアドレスユ
ニットの一つによって禁止アドレスが演算された場合に
行なわれる。
【００９１】後述するように、ＰＣＶＲエラー信号、Ｖ
Ｒエラー信号、ＸＡＵＶＲエラー信号、ＹＡＵＶＲエラ
ー信号の何れかが入力されると、割込みコントローラ２
６００は、一つのエラー状況割込み要求のみを生成し、
出力する。
Ｒエラー信号、ＸＡＵＶＲエラー信号、ＹＡＵＶＲエラ
ー信号の何れかが入力されると、割込みコントローラ２
６００は、一つのエラー状況割込み要求のみを生成し、
出力する。
【００９２】［割込みコントローラ］図１２を参照す
る。前述したように、割込みコントローラ２６００は、
実行モード、スリープモード、ソフトウェア待機モード
の何れのモードにおいても、ＮＭＩ割込み、ＲＳＴ割込
み、ＢＲＫ１割込みを入力し、処理することができる。
その理由は、（ａ）ホストマイクロプロセッサ１２００
とインサーキットエミュレーション（ＩＣＥ）システム
が、クロックパルスジェネレータ１３０２および動作モ
ード状態ビットＯＰＭ１、ＯＰＭ０に依存することな
く、動作するからであり、また（ｂ）ＣＫ０クロック信
号、ＣＫ１クロック信号は、実行モードおよびスリープ
モードにおいて割込みコントローラ２６００にいつも入
力されるからであり、さらに（ｃ）前述したように、タ
イミングユニット１３００は、外部ＮＭＩ割込み要求、
または外部ＲＳＴ割込み要求、または外部ＢＲＫ１割込
み要求を入力して、これに応答し、ソフトウェア待機モ
ードで、ＣＫ０クロック信号、ＣＫ１クロック信号を出
力するからである。
る。前述したように、割込みコントローラ２６００は、
実行モード、スリープモード、ソフトウェア待機モード
の何れのモードにおいても、ＮＭＩ割込み、ＲＳＴ割込
み、ＢＲＫ１割込みを入力し、処理することができる。
その理由は、（ａ）ホストマイクロプロセッサ１２００
とインサーキットエミュレーション（ＩＣＥ）システム
が、クロックパルスジェネレータ１３０２および動作モ
ード状態ビットＯＰＭ１、ＯＰＭ０に依存することな
く、動作するからであり、また（ｂ）ＣＫ０クロック信
号、ＣＫ１クロック信号は、実行モードおよびスリープ
モードにおいて割込みコントローラ２６００にいつも入
力されるからであり、さらに（ｃ）前述したように、タ
イミングユニット１３００は、外部ＮＭＩ割込み要求、
または外部ＲＳＴ割込み要求、または外部ＢＲＫ１割込
み要求を入力して、これに応答し、ソフトウェア待機モ
ードで、ＣＫ０クロック信号、ＣＫ１クロック信号を出
力するからである。
【００９３】ただし、割込みコントローラ２６００は、
実行モードにおいてのみ、ＴＲＡＰ０割込み要求、ＴＲ
ＡＰ１割込み要求、ＢＲＫ０割込み要求を入力し、処理
する。これは、スリープモードおよびソフトウェア待機
モードの間は、３段（命令フェッチ、デコード、実行）
パイプラインが停止されている理由による。
実行モードにおいてのみ、ＴＲＡＰ０割込み要求、ＴＲ
ＡＰ１割込み要求、ＢＲＫ０割込み要求を入力し、処理
する。これは、スリープモードおよびソフトウェア待機
モードの間は、３段（命令フェッチ、デコード、実行）
パイプラインが停止されている理由による。
【００９４】さらに、割込みコントローラ２６００は、
実行モードまたはスリープモードの場合にのみ、ＩＲＱ
１、ＩＲＱ０、ＥＲＩ０、ＥＲＩ１、ＥＲＩ２、ＲＸＩ
０、ＲＸＩ１、ＲＸＩ２、ＴＸＩ０、ＴＸＩ１、ＴＸＩ
２、ＴＭ１、ＴＭ０の外部割込みや周辺割込み要求を処
理することができる。その理由は、ＮＭＩ割込み要求や
ＲＳＴ割込み要求の場合とは違って、ＩＲＱ１割込み要
求とＩＲＱ０割込み要求は割込みコントローラ２６００
に直接に供給され、したがって、ソフトウェア待機モー
ドにおいては、図４に示したクロックパルスジェネレー
タ１３０２を起動することができないためである。
実行モードまたはスリープモードの場合にのみ、ＩＲＱ
１、ＩＲＱ０、ＥＲＩ０、ＥＲＩ１、ＥＲＩ２、ＲＸＩ
０、ＲＸＩ１、ＲＸＩ２、ＴＸＩ０、ＴＸＩ１、ＴＸＩ
２、ＴＭ１、ＴＭ０の外部割込みや周辺割込み要求を処
理することができる。その理由は、ＮＭＩ割込み要求や
ＲＳＴ割込み要求の場合とは違って、ＩＲＱ１割込み要
求とＩＲＱ０割込み要求は割込みコントローラ２６００
に直接に供給され、したがって、ソフトウェア待機モー
ドにおいては、図４に示したクロックパルスジェネレー
タ１３０２を起動することができないためである。
【００９５】加えて、ＤＭＡＥ、ＨＩＦ、ＨＯＥ、ＰＴ
Ｅ０、ＰＴＥ１の割込み要求は、実行モードまたはスリ
ープモードの場合のみ、入力され処理される。これは、
ＤＭＡＣ３０００がソフトウェア待機モードの場合は操
作可能でないためである。
Ｅ０、ＰＴＥ１の割込み要求は、実行モードまたはスリ
ープモードの場合のみ、入力され処理される。これは、
ＤＭＡＣ３０００がソフトウェア待機モードの場合は操
作可能でないためである。
【００９６】また、ＰＣＶＲ、ＶＲ、ＸＡＵＶＲ、ＹＡ
ＵＶＲ、ＩＯＰＥの割込み要求は、実行モードの場合の
み、入力され処理される。これは、３段（命令フェッ
チ、デコード、実行）パイプラインが、スリープモード
およびソフトウェア待機モード間は停止されているため
である。
ＵＶＲ、ＩＯＰＥの割込み要求は、実行モードの場合の
み、入力され処理される。これは、３段（命令フェッ
チ、デコード、実行）パイプラインが、スリープモード
およびソフトウェア待機モード間は停止されているため
である。
【００９７】割込みコントローラ２６００がマスキング
されていない割込み要求を入力し、処理する時、割込み
コントローラ２６００は、どの割込み要求を入力したか
識別する５ビットの割込み要求コードベクトル（ＩＴＲ
ＱＶ）信号を生成する。しかし、割込みコントローラ２
６００がＰＣＶＲ、ＶＲ、ＸＡＵＶＲ、ＹＡＵＶＲのエ
ラー信号のいずれかを入力した場合は、ＩＴＲＱＶ信号
は、エラー状況割込みが要求されたことだけを指示す
る。割込みコントローラ２６００はまた、割込みが要求
されたことを示す割込み要求（ＩＴＲＱ）信号をも生成
する。
されていない割込み要求を入力し、処理する時、割込み
コントローラ２６００は、どの割込み要求を入力したか
識別する５ビットの割込み要求コードベクトル（ＩＴＲ
ＱＶ）信号を生成する。しかし、割込みコントローラ２
６００がＰＣＶＲ、ＶＲ、ＸＡＵＶＲ、ＹＡＵＶＲのエ
ラー信号のいずれかを入力した場合は、ＩＴＲＱＶ信号
は、エラー状況割込みが要求されたことだけを指示す
る。割込みコントローラ２６００はまた、割込みが要求
されたことを示す割込み要求（ＩＴＲＱ）信号をも生成
する。
【００９８】［割込みデコーダ、最終信号ジェネレー
タ、実行］図６（ｂ）を参照する。割込みデコーダ１６
１３は、ＩＴＲＱＶ信号、ＩＴＲＱ信号を入力する。Ｉ
ＴＲＱ信号が入力される時、割込みデコーダ１６１３
は、三つのマシンサイクルで、ＩＴＲＱＶ信号によって
識別される各割込み要求をデコードし、処理（ハンド
ル）する。したがって、割込みデコーダ１６１３は、各
要求を三つのマシンサイクルで処理するための状態機械
を備えている。
タ、実行］図６（ｂ）を参照する。割込みデコーダ１６
１３は、ＩＴＲＱＶ信号、ＩＴＲＱ信号を入力する。Ｉ
ＴＲＱ信号が入力される時、割込みデコーダ１６１３
は、三つのマシンサイクルで、ＩＴＲＱＶ信号によって
識別される各割込み要求をデコードし、処理（ハンド
ル）する。したがって、割込みデコーダ１６１３は、各
要求を三つのマシンサイクルで処理するための状態機械
を備えている。
【００９９】しかし、本実施例においては、割込みデコ
ーダ１６１３とその状態機械は、前述した他の標準タイ
プの割込み要求の場合とは若干異なり、ＩＴＲＱＶ信号
によって識別されるＢＲＫ０割込み要求およびＢＲＫ１
割込み要求を処理し、デコードする。割込み要求をデコ
ードし、処理するのに、三つのマシンサイクルが必要と
なるため、割込み要求を実行するのにも三つのマシンサ
イクルが要求される。
ーダ１６１３とその状態機械は、前述した他の標準タイ
プの割込み要求の場合とは若干異なり、ＩＴＲＱＶ信号
によって識別されるＢＲＫ０割込み要求およびＢＲＫ１
割込み要求を処理し、デコードする。割込み要求をデコ
ードし、処理するのに、三つのマシンサイクルが必要と
なるため、割込み要求を実行するのにも三つのマシンサ
イクルが要求される。
【０１００】［中断割込み要求］入力されたＩＴＲＱＶ
信号が、中断モードに移行させるためにＢＲＫ１割込み
かあるいはＢＲ０割込みが要求されているのを識別する
場合、割込みデコーダ１６１３の状態機械は、中断割込
み要求／ハンドリング処理の第１マシンサイクルにおい
て次の信号を出力する。（ａ）即値データライン１６９
８上にあるアドレスへの分岐を指示するＰＣＵＯＰ信
号。（ｂ）即値データライン１６９８上に与えられる割
込みベクトルアドレスを表すＩＭＭＭＤＡＴＡ信号。
（ｃ）Ｘデータバス１１０２を介して移動するために、
図７に示されている条件コードレジスタ１６７４（ｃｃ
ｒ）の内容を選択するＸＲＳＥＬ信号。（ｄ）Ｘデータ
バス１１０２上のデータを入力するための条件コードス
タックレジスタ１６９７（ｃｃｒｓｔｃｋ）を選択する
ためのＹＲＳＥＬ信号。（ｅ）レジスタ間（すなわち、
移動）動作を行なうことを指示するＸＢＵＳＯＰ信号。
（ｆ）中断割込み要求が入力されたことを示す中断割込
み要求応答（ＢＲＫＡＫ）信号。
信号が、中断モードに移行させるためにＢＲＫ１割込み
かあるいはＢＲ０割込みが要求されているのを識別する
場合、割込みデコーダ１６１３の状態機械は、中断割込
み要求／ハンドリング処理の第１マシンサイクルにおい
て次の信号を出力する。（ａ）即値データライン１６９
８上にあるアドレスへの分岐を指示するＰＣＵＯＰ信
号。（ｂ）即値データライン１６９８上に与えられる割
込みベクトルアドレスを表すＩＭＭＭＤＡＴＡ信号。
（ｃ）Ｘデータバス１１０２を介して移動するために、
図７に示されている条件コードレジスタ１６７４（ｃｃ
ｒ）の内容を選択するＸＲＳＥＬ信号。（ｄ）Ｘデータ
バス１１０２上のデータを入力するための条件コードス
タックレジスタ１６９７（ｃｃｒｓｔｃｋ）を選択する
ためのＹＲＳＥＬ信号。（ｅ）レジスタ間（すなわち、
移動）動作を行なうことを指示するＸＢＵＳＯＰ信号。
（ｆ）中断割込み要求が入力されたことを示す中断割込
み要求応答（ＢＲＫＡＫ）信号。
【０１０１】割込みデコーダ１６１３はまた、割込み要
求応答ＩＴＲＱＡＫ信号を最終信号ジェネレータ１６１
５に出力するため、割込みデコーダ１６１３の状態機械
によって生成されたＰＣＵＯＰ信号、ＩＭＭＤＡＴＡ信
号、ＸＲＳＥＬ信号、ＹＲＳＥＬ信号、ＸＢＵＳＯＰ信
号は（前述した優先順位体系に基づいて）優先順位を与
えられ、ＢＲＫＡＫ信号とＩＴＲＱＡＫ信号と共に、最
終信号ジェネレータ１６１５によって出力される。図１
２を参照する。ＩＴＲＱＡＫ信号に呼応して、割込みコ
ントローラ２６００はＩＴＲＱ信号をアサートするのを
停止させ、したがって、ＩＴＲＱＶ信号は入力した割込
み要求を識別することをやめる。この動作によって、割
込みコントローラ２６００は入力された次の割込み要求
を出力することができる。さらに図１１を参照する。前
述したように、ＢＲＫＡＫ信号に呼応して、並列アービ
タは中断モードで選択信号を生成してメモリ選択信号線
１１１８上のインサーキットエミュレーション（ＩＣ
Ｅ）システムインタフェース２７００に供給し、その結
果、データメモリ１９００およびオンチップの仮想デー
タメモリ２８０８にマップされるアドレスを除いたＸア
ドレスバス１１０８、Ｙアドレスバス１１１０、ＰＣア
ドレスバス１１１６、ＤＭＡＣアドレスバス１１１２上
の全てのアドレスがエミュレーション外部メモリ２８０
６にマップされる。
求応答ＩＴＲＱＡＫ信号を最終信号ジェネレータ１６１
５に出力するため、割込みデコーダ１６１３の状態機械
によって生成されたＰＣＵＯＰ信号、ＩＭＭＤＡＴＡ信
号、ＸＲＳＥＬ信号、ＹＲＳＥＬ信号、ＸＢＵＳＯＰ信
号は（前述した優先順位体系に基づいて）優先順位を与
えられ、ＢＲＫＡＫ信号とＩＴＲＱＡＫ信号と共に、最
終信号ジェネレータ１６１５によって出力される。図１
２を参照する。ＩＴＲＱＡＫ信号に呼応して、割込みコ
ントローラ２６００はＩＴＲＱ信号をアサートするのを
停止させ、したがって、ＩＴＲＱＶ信号は入力した割込
み要求を識別することをやめる。この動作によって、割
込みコントローラ２６００は入力された次の割込み要求
を出力することができる。さらに図１１を参照する。前
述したように、ＢＲＫＡＫ信号に呼応して、並列アービ
タは中断モードで選択信号を生成してメモリ選択信号線
１１１８上のインサーキットエミュレーション（ＩＣ
Ｅ）システムインタフェース２７００に供給し、その結
果、データメモリ１９００およびオンチップの仮想デー
タメモリ２８０８にマップされるアドレスを除いたＸア
ドレスバス１１０８、Ｙアドレスバス１１１０、ＰＣア
ドレスバス１１１６、ＤＭＡＣアドレスバス１１１２上
の全てのアドレスがエミュレーション外部メモリ２８０
６にマップされる。
【０１０２】図５を参照する。中断割込み実行処理の第
１マシンサイクルにおいて、ローカルプログラム制御ユ
ニット（ＰＣＵ）コントローラ１５５０は、ＰＣＵＯＰ
信号に呼応して、セレクタ１５１８、加算器１５０６、
セレクタ１５１６および第１プログラム制御レジスタ１
５０２に制御信号を出力して、即値データライン１６９
８によって供給された割込みベクトルアドレスを第１プ
ログラム制御レジスタ１５０２（ｐｃ０）内に格納す
る。図１１を参照すると、このアドレスは、エミュレー
ション外部メモリ２８０６内で、ＢＲＫ１またはＢＲＫ
０割込み処理ルーチンのための第１命令が位置するアド
レス、あるいは該処理ルーチンの第１命令に分岐するた
めの倍長語分岐命令（すなわち、図２における命令タイ
プ１１６２）が位置するアドレスを特定している。
１マシンサイクルにおいて、ローカルプログラム制御ユ
ニット（ＰＣＵ）コントローラ１５５０は、ＰＣＵＯＰ
信号に呼応して、セレクタ１５１８、加算器１５０６、
セレクタ１５１６および第１プログラム制御レジスタ１
５０２に制御信号を出力して、即値データライン１６９
８によって供給された割込みベクトルアドレスを第１プ
ログラム制御レジスタ１５０２（ｐｃ０）内に格納す
る。図１１を参照すると、このアドレスは、エミュレー
ション外部メモリ２８０６内で、ＢＲＫ１またはＢＲＫ
０割込み処理ルーチンのための第１命令が位置するアド
レス、あるいは該処理ルーチンの第１命令に分岐するた
めの倍長語分岐命令（すなわち、図２における命令タイ
プ１１６２）が位置するアドレスを特定している。
【０１０３】図７を参照すると、条件コードレジスタコ
ントローラ１６８５はまた、ＸＲＳＥＬ信号、ＹＲＳＥ
Ｌ信号、ＸＤＢＵＳＯＰ信号に呼応して、条件コードレ
ジスタ１６７４（ｃｃｒ）、セレクタ１６８７および条
件コードスタックレジスタ１６９７（ｃｃｒｓｔｃｋ）
に制御信号を出力して、条件コードレジスタ１６７４
（ｃｃｒ）の内容を条件コードスタックレジスタ１６９
７（ｃｃｒｓｔｃｋ）内に移動／プッシュする。したが
って、ビットレジスタ１６７４−８、１６７４−９に格
納されている現在の動作モード状態ビットＯＰＭ１、Ｏ
ＰＭ０は、条件コードスタックレジスタ１６９７（ｃｃ
ｒｓｔｃｋ）のビットレジスタ１６９７−８、１６９７
−９に格納されて、中断モードになる前のＤＳＰ１１０
０の動作モード（実行モード、またはスリープモード、
またはソフトウェア待機モード）を示すことになる。
ントローラ１６８５はまた、ＸＲＳＥＬ信号、ＹＲＳＥ
Ｌ信号、ＸＤＢＵＳＯＰ信号に呼応して、条件コードレ
ジスタ１６７４（ｃｃｒ）、セレクタ１６８７および条
件コードスタックレジスタ１６９７（ｃｃｒｓｔｃｋ）
に制御信号を出力して、条件コードレジスタ１６７４
（ｃｃｒ）の内容を条件コードスタックレジスタ１６９
７（ｃｃｒｓｔｃｋ）内に移動／プッシュする。したが
って、ビットレジスタ１６７４−８、１６７４−９に格
納されている現在の動作モード状態ビットＯＰＭ１、Ｏ
ＰＭ０は、条件コードスタックレジスタ１６９７（ｃｃ
ｒｓｔｃｋ）のビットレジスタ１６９７−８、１６９７
−９に格納されて、中断モードになる前のＤＳＰ１１０
０の動作モード（実行モード、またはスリープモード、
またはソフトウェア待機モード）を示すことになる。
【０１０４】中断割込みデコーディング／ハンドリング
処理の第２マシンサイクルでは、割込みデコーダ１６１
３の状態機械は、（ａ）図７に示されているビットレジ
スタ１６７４−８、１６７４−９の動作モード状態ビッ
トＯＰＭ１、ＯＰＭ０を実行モードを指示するように設
定するためのＸＲＳＥＬ信号と、（ｂ）これらのビット
を設定するためのＳＥＴ信号を生成する。ＩＲＱ信号が
最終信号ジェネレータ１６１５に入力されるため、上記
信号は、最終信号ジェネレータ１６１５によって優先順
位を与えられる。
処理の第２マシンサイクルでは、割込みデコーダ１６１
３の状態機械は、（ａ）図７に示されているビットレジ
スタ１６７４−８、１６７４−９の動作モード状態ビッ
トＯＰＭ１、ＯＰＭ０を実行モードを指示するように設
定するためのＸＲＳＥＬ信号と、（ｂ）これらのビット
を設定するためのＳＥＴ信号を生成する。ＩＲＱ信号が
最終信号ジェネレータ１６１５に入力されるため、上記
信号は、最終信号ジェネレータ１６１５によって優先順
位を与えられる。
【０１０５】中断割込み実行処理の第２マシンサイクル
では、条件コードレジスタコントローラ１６８５は、Ｘ
ＲＳＥＬ信号、ＳＥＴ信号に呼応して、セレクタ１６８
６に供給する制御信号と、ビットレジスタ１６７４−
８、１６７４−９に格納されている動作モード状態ビッ
トＯＰＭ１、ＯＰＭ０が実行モードを示すよう設定する
ために、条件コードレジスタ１６７４に与えられるＵＰ
ＤＡＴＡ信号とを生成する。
では、条件コードレジスタコントローラ１６８５は、Ｘ
ＲＳＥＬ信号、ＳＥＴ信号に呼応して、セレクタ１６８
６に供給する制御信号と、ビットレジスタ１６７４−
８、１６７４−９に格納されている動作モード状態ビッ
トＯＰＭ１、ＯＰＭ０が実行モードを示すよう設定する
ために、条件コードレジスタ１６７４に与えられるＵＰ
ＤＡＴＡ信号とを生成する。
【０１０６】中断割込みデコーディング／ハンドリング
過程の最終の第３マシンサイクルでは、割込みデコーダ
１６１３の状態機械は、（ａ）Ｘデータバス１１０２上
に移動させるために、第４プログラム制御レジスタ１５
０５（ｐｃ３）（図５参照）の内容を選択するためのＸ
ＲＳＥＬ信号と、（ｂ）Ｘデータバス１１０２上のデー
タを入力するためのプログラム制御スタックレジスタ１
５１３（ｐｃｓｔｃｋ）（図５参照）を選択するための
ＹＲＳＥＬ信号と、（ｃ）レジスタ間（すなわち、移
動）動作を行なうことを指示するＸＢＵＳＯＰ信号を生
成する。前述と同様に、ＩＲＱ信号が最終信号ジェネレ
ータ１６１５に入力されたため、上記信号は、最終信号
ジェネレータ１６１５によって優先順位を与えられる。
過程の最終の第３マシンサイクルでは、割込みデコーダ
１６１３の状態機械は、（ａ）Ｘデータバス１１０２上
に移動させるために、第４プログラム制御レジスタ１５
０５（ｐｃ３）（図５参照）の内容を選択するためのＸ
ＲＳＥＬ信号と、（ｂ）Ｘデータバス１１０２上のデー
タを入力するためのプログラム制御スタックレジスタ１
５１３（ｐｃｓｔｃｋ）（図５参照）を選択するための
ＹＲＳＥＬ信号と、（ｃ）レジスタ間（すなわち、移
動）動作を行なうことを指示するＸＢＵＳＯＰ信号を生
成する。前述と同様に、ＩＲＱ信号が最終信号ジェネレ
ータ１６１５に入力されたため、上記信号は、最終信号
ジェネレータ１６１５によって優先順位を与えられる。
【０１０７】図５を参照する。中断割込み実行処理の第
３マシンサイクルのために、ローカルプログラム制御ユ
ニット（ＰＣＵ）コントローラ１５５０は、ＸＲＳＥＬ
信号、ＹＲＳＥＬ信号、ＸＤＢＵＳＯＰ信号に呼応し
て、制御信号をバッファ１５３０とプログラム制御スタ
ックレジスタ１５１３（ｐｃｓｔｃｋ）に出力し、第４
プログラム制御レジスタ１５０５（ｐｃ３）によって格
納されているアドレスを、プログラム制御スタックレジ
スタ１５１３（ｐｃｓｔｃｋ）に移動／プッシュする。
このアドレスは、ＤＳＰ１１００が中断モードから戻る
場合の復帰プログラムアドレスで、かつ、中断（ＢＲＫ
０割込み要求）命令、もしくはＢＲＫ１割込み要求が最
初に入力された時にフェッチされている命令のアドレス
の直後に続く命令のアドレスである。
３マシンサイクルのために、ローカルプログラム制御ユ
ニット（ＰＣＵ）コントローラ１５５０は、ＸＲＳＥＬ
信号、ＹＲＳＥＬ信号、ＸＤＢＵＳＯＰ信号に呼応し
て、制御信号をバッファ１５３０とプログラム制御スタ
ックレジスタ１５１３（ｐｃｓｔｃｋ）に出力し、第４
プログラム制御レジスタ１５０５（ｐｃ３）によって格
納されているアドレスを、プログラム制御スタックレジ
スタ１５１３（ｐｃｓｔｃｋ）に移動／プッシュする。
このアドレスは、ＤＳＰ１１００が中断モードから戻る
場合の復帰プログラムアドレスで、かつ、中断（ＢＲＫ
０割込み要求）命令、もしくはＢＲＫ１割込み要求が最
初に入力された時にフェッチされている命令のアドレス
の直後に続く命令のアドレスである。
【０１０８】ＤＳＰ１１００が実行モードでもあって、
割込みハンドリングルーチンの中断復帰命令（図３
（ｈ）のｂｒｅｔｕｒｎ）が前述した３段パイプライン
内でフェッチされ、デコードされ、実行されると、ＤＳ
Ｐ１１００は中断モードから抜け出る。図６（ａ）を参
照すると、中断割込み復帰処理の第１マシンサイクルで
は、命令デコードブロック１６１２は該中断復帰命令を
デコードし、（ａ）中断復帰命令がデコードされたこと
を指示するＢＲＥＴＵＲＮ信号と、（ｂ）Ｘデータバス
１１０２上に移動させるために、プログラム制御スタッ
クレジスタ１５１３（ｐｃｓｔｃｋ）（図５参照）の内
容を選択するためのＸＲＳＥＬ信号と、（ｃ）Ｘデータ
バス１１０２上のデータを入力するための第１プログラ
ム制御レジスタ１５０２（ｐｃ０）を選択するＹＲＳＥ
Ｌ信号と、（ｄ）レジスタ間（すなわち、移動）動作を
行なうことを指示するＸＢＵＳＯＰ信号を生成する。
割込みハンドリングルーチンの中断復帰命令（図３
（ｈ）のｂｒｅｔｕｒｎ）が前述した３段パイプライン
内でフェッチされ、デコードされ、実行されると、ＤＳ
Ｐ１１００は中断モードから抜け出る。図６（ａ）を参
照すると、中断割込み復帰処理の第１マシンサイクルで
は、命令デコードブロック１６１２は該中断復帰命令を
デコードし、（ａ）中断復帰命令がデコードされたこと
を指示するＢＲＥＴＵＲＮ信号と、（ｂ）Ｘデータバス
１１０２上に移動させるために、プログラム制御スタッ
クレジスタ１５１３（ｐｃｓｔｃｋ）（図５参照）の内
容を選択するためのＸＲＳＥＬ信号と、（ｃ）Ｘデータ
バス１１０２上のデータを入力するための第１プログラ
ム制御レジスタ１５０２（ｐｃ０）を選択するＹＲＳＥ
Ｌ信号と、（ｄ）レジスタ間（すなわち、移動）動作を
行なうことを指示するＸＢＵＳＯＰ信号を生成する。
【０１０９】その後、ＸＲＳＥＬ信号、ＹＲＳＥＬ信
号、ＸＢＵＳＯＰ信号は、複数サイクル状態機械１６１
４に供給され、この複数サイクル状態機械１６１４によ
って最終信号ジェネレータ１６１５に送られる。最終信
号ジェネレータ１６１５は、これらの信号を前述した優
先順位体系に基づいて出力する。
号、ＸＢＵＳＯＰ信号は、複数サイクル状態機械１６１
４に供給され、この複数サイクル状態機械１６１４によ
って最終信号ジェネレータ１６１５に送られる。最終信
号ジェネレータ１６１５は、これらの信号を前述した優
先順位体系に基づいて出力する。
【０１１０】図５を参照すると、その結果、ローカルプ
ログラム制御ユニット（ＰＣＵ）コントローラ１５５０
は、ＸＲＳＥＬ信号、ＹＲＳＥＬ信号、ＸＤＢＵＳＯＰ
信号に呼応して、制御信号を生成してバッファ１５３
３、セレクタ１５１６、第１プログラム制御レジスタ１
５０２（ｐｃ０）に送り、プログラム制御スタックレジ
スタ１５１３（ｐｃｓｔｃｋ）内のアドレスを第１プロ
グラム制御レジスタ１５０２（ｐｃ０）内に移動／プッ
シュする。前述したように、このアドレスは、ＤＳＰ１
１００が中断モードから抜け出る時の中断復帰プログラ
ムアドレスである。
ログラム制御ユニット（ＰＣＵ）コントローラ１５５０
は、ＸＲＳＥＬ信号、ＹＲＳＥＬ信号、ＸＤＢＵＳＯＰ
信号に呼応して、制御信号を生成してバッファ１５３
３、セレクタ１５１６、第１プログラム制御レジスタ１
５０２（ｐｃ０）に送り、プログラム制御スタックレジ
スタ１５１３（ｐｃｓｔｃｋ）内のアドレスを第１プロ
グラム制御レジスタ１５０２（ｐｃ０）内に移動／プッ
シュする。前述したように、このアドレスは、ＤＳＰ１
１００が中断モードから抜け出る時の中断復帰プログラ
ムアドレスである。
【０１１１】さらに、複数サイクル状態機械１６１４
は、ＢＲＥＴＵＲＮ信号も入力する。この信号に呼応し
て、複数サイクル状態機械１６１４は、中断割込み要求
復帰処理の次のマシンサイクルのために、（ａ）Ｘデー
タバス１１０２上に移動させるために、条件コードスタ
ックレジスタ１６９７（ｃｃｒｓｔｃｋ）（図７参照）
の内容を選択するためのＸＲＳＥＬ信号と、（ｂ）Ｘデ
ータバス１１０２上のデータを入力するための条件コー
ドレジスタ１６７４（ｃｃｒ）を選択するＹＲＳＥＬ信
号と、（ｃ）レジスタ間（すなわち、移動）動作を行な
うことを指示するＸＢＵＳＯＰ信号と、（ｄ）ＰＣＵＯ
Ｐ、ＡＬＵ／ＢＰＵＯＰ、ＭＵＯＰ、ＹＢＵＳＯＰ、Ｘ
ＡＵＳＲＣ、ＸＡＵＯＰ、ＹＡＵＯＰ、ＰＣＢＵＳＥ、
ＸＡＢＵＳＥ、ＹＡＢＵＳＥ、ＳＥＴの各信号のための
ＮＯＰ値を出力する。
は、ＢＲＥＴＵＲＮ信号も入力する。この信号に呼応し
て、複数サイクル状態機械１６１４は、中断割込み要求
復帰処理の次のマシンサイクルのために、（ａ）Ｘデー
タバス１１０２上に移動させるために、条件コードスタ
ックレジスタ１６９７（ｃｃｒｓｔｃｋ）（図７参照）
の内容を選択するためのＸＲＳＥＬ信号と、（ｂ）Ｘデ
ータバス１１０２上のデータを入力するための条件コー
ドレジスタ１６７４（ｃｃｒ）を選択するＹＲＳＥＬ信
号と、（ｃ）レジスタ間（すなわち、移動）動作を行な
うことを指示するＸＢＵＳＯＰ信号と、（ｄ）ＰＣＵＯ
Ｐ、ＡＬＵ／ＢＰＵＯＰ、ＭＵＯＰ、ＹＢＵＳＯＰ、Ｘ
ＡＵＳＲＣ、ＸＡＵＯＰ、ＹＡＵＯＰ、ＰＣＢＵＳＥ、
ＸＡＢＵＳＥ、ＹＡＢＵＳＥ、ＳＥＴの各信号のための
ＮＯＰ値を出力する。
【０１１２】その後、ＸＲＳＥＬ信号、ＹＲＳＥＬ信
号、ＸＢＵＳＯＰ信号は、複数サイクル状態機械１６１
４に与えられ、この複数サイクル状態機械１６１４によ
って最終信号ジェネレータ１６１５に送られる。最終信
号ジェネレータ１６１５は、これらの信号を前述した優
先順位体系に基づいて出力する。
号、ＸＢＵＳＯＰ信号は、複数サイクル状態機械１６１
４に与えられ、この複数サイクル状態機械１６１４によ
って最終信号ジェネレータ１６１５に送られる。最終信
号ジェネレータ１６１５は、これらの信号を前述した優
先順位体系に基づいて出力する。
【０１１３】図７を参照すると、その結果、条件コード
レジスタコントローラ１６８５は、ＸＲＳＥＬ信号、Ｙ
ＲＳＥＬ信号、ＸＤＢＵＳＯＰ信号に呼応して、制御信
号を生成してバッファ１６９７Ａ、条件コードレジスタ
１６７４（ｃｃｒ）に送り、条件コードスタックレジス
タ１６９７（ｃｃｒｓｔｃｋ）の内容を条件コードレジ
スタ１６７４（ｃｃｒ）内に移動／プッシュする。した
がって、以前にはビットレジスタ１６９７−８、１６９
７−９に格納されていて、現在は条件コードレジスタ１
６７４のビットレジスタ１６７４−８、１６７４−９に
ロードされた動作モード状態ビットＯＰＭ１、ＯＰＭ０
は、中断モードになる前のＤＳＰ１１００の動作モード
（実行、スリープ、ソフトウェア待機）を指示してい
る。言い換えれば、標準割込みを処理するためのルーチ
ンから復帰した時、ＤＳＰ１１００は中断モードになる
前の前記動作モードに入る。
レジスタコントローラ１６８５は、ＸＲＳＥＬ信号、Ｙ
ＲＳＥＬ信号、ＸＤＢＵＳＯＰ信号に呼応して、制御信
号を生成してバッファ１６９７Ａ、条件コードレジスタ
１６７４（ｃｃｒ）に送り、条件コードスタックレジス
タ１６９７（ｃｃｒｓｔｃｋ）の内容を条件コードレジ
スタ１６７４（ｃｃｒ）内に移動／プッシュする。した
がって、以前にはビットレジスタ１６９７−８、１６９
７−９に格納されていて、現在は条件コードレジスタ１
６７４のビットレジスタ１６７４−８、１６７４−９に
ロードされた動作モード状態ビットＯＰＭ１、ＯＰＭ０
は、中断モードになる前のＤＳＰ１１００の動作モード
（実行、スリープ、ソフトウェア待機）を指示してい
る。言い換えれば、標準割込みを処理するためのルーチ
ンから復帰した時、ＤＳＰ１１００は中断モードになる
前の前記動作モードに入る。
【０１１４】［標準割込み要求］前述したＢＲＫ０割込
み要求およびＢＲＫ１割込み要求の処理は、残りの標準
割込み要求の処理と同様であるが、いくつかの重要な相
異点がある。
み要求およびＢＲＫ１割込み要求の処理は、残りの標準
割込み要求の処理と同様であるが、いくつかの重要な相
異点がある。
【０１１５】入力したＩＴＲＱＶ信号が、他の標準タイ
プの割込みの一つが要求されていることを認識している
場合、割込みデコーダ１６１３の状態機械は、標準割込
み要求／ハンドリング処理の第１マシンサイクルにおい
て、（ａ）割込みハンドリングルーチンに分岐するため
のＰＣＵＯＰ信号およびＩＭＭＭＤＡＴＡ信号と、
（ｂ）図７に示されているビットレジスタ１６７４−
８、１６７４−９に格納されている動作モード状態ビッ
トＯＰＭ１、ＯＰＭ０が実行モードを指示するように設
定するためのＸＲＳＥＬ信号と、（ｃ）これらのビット
を設定するためのＳＥＴ信号を出力する。
プの割込みの一つが要求されていることを認識している
場合、割込みデコーダ１６１３の状態機械は、標準割込
み要求／ハンドリング処理の第１マシンサイクルにおい
て、（ａ）割込みハンドリングルーチンに分岐するため
のＰＣＵＯＰ信号およびＩＭＭＭＤＡＴＡ信号と、
（ｂ）図７に示されているビットレジスタ１６７４−
８、１６７４−９に格納されている動作モード状態ビッ
トＯＰＭ１、ＯＰＭ０が実行モードを指示するように設
定するためのＸＲＳＥＬ信号と、（ｃ）これらのビット
を設定するためのＳＥＴ信号を出力する。
【０１１６】割込みデコーダ１６１３はまた、割込み要
求応答ＩＴＲＱＡＫ信号を最終信号ジェネレータ１６１
５に出力するため、割込みデコーダ１６１３の状態機械
によって生成されたＰＣＵＯＰ信号、ＩＭＭＤＡＴＡ信
号、ＸＲＳＥＬ信号は、（前述した優先順位体系に基づ
いて）優先順位を与えられ、ＩＴＲＱＡＫ信号と共に最
終信号ジェネレータ１６１５によって出力される。図１
２を参照すると、ＩＴＲＱＡＫ信号に呼応して、割込み
コントローラ２６００はＩＴＲＱ信号をアサートするの
を停止し、したがってＩＴＲＱＶ信号はもはや入力され
た割込み要求を識別しなくなり、その結果、割込みコン
トローラ２６００は次に入力される割込み要求を発行す
ることができる。
求応答ＩＴＲＱＡＫ信号を最終信号ジェネレータ１６１
５に出力するため、割込みデコーダ１６１３の状態機械
によって生成されたＰＣＵＯＰ信号、ＩＭＭＤＡＴＡ信
号、ＸＲＳＥＬ信号は、（前述した優先順位体系に基づ
いて）優先順位を与えられ、ＩＴＲＱＡＫ信号と共に最
終信号ジェネレータ１６１５によって出力される。図１
２を参照すると、ＩＴＲＱＡＫ信号に呼応して、割込み
コントローラ２６００はＩＴＲＱ信号をアサートするの
を停止し、したがってＩＴＲＱＶ信号はもはや入力され
た割込み要求を識別しなくなり、その結果、割込みコン
トローラ２６００は次に入力される割込み要求を発行す
ることができる。
【０１１７】標準割込み実行処理の第１マシンサイクル
では、ＢＲＫ０割込み要求およびＢＲＫ１割込み要求の
場合と同様に、第１プログラム制御レジスタ１５０２
は、図５に示されている即値データライン１６９８によ
って与えられた割込みベクトルアドレスを格納する。同
時に、条件コードレジスタコントローラ１６８５は、Ｘ
ＲＳＥＬ信号およびＳＥＴ信号に呼応して、セレクタ１
６８６に供給する制御信号と条件コードレジスタ１６７
４（ｃｃｒ）に供給するＵＰＤＡＴＥ信号を生成し、ビ
ットレジスタ１６７４−８、１６７４−９に格納されて
いる動作モード状態ビットＯＰＭ１、ＯＰＭ０を実行モ
ードに設定する。
では、ＢＲＫ０割込み要求およびＢＲＫ１割込み要求の
場合と同様に、第１プログラム制御レジスタ１５０２
は、図５に示されている即値データライン１６９８によ
って与えられた割込みベクトルアドレスを格納する。同
時に、条件コードレジスタコントローラ１６８５は、Ｘ
ＲＳＥＬ信号およびＳＥＴ信号に呼応して、セレクタ１
６８６に供給する制御信号と条件コードレジスタ１６７
４（ｃｃｒ）に供給するＵＰＤＡＴＥ信号を生成し、ビ
ットレジスタ１６７４−８、１６７４−９に格納されて
いる動作モード状態ビットＯＰＭ１、ＯＰＭ０を実行モ
ードに設定する。
【０１１８】標準割込みデコーディング処理の第２マシ
ンサイクルでは、割込みデコーダ１６１３の状態機械
は、（ａ）Ｘアドレスバス１１０８上に、データメモリ
１９００、または外部メモリ２５００、またはインサー
キットエミュレーション（ＩＣＥ）システム２８００の
スタックアドレスを出力させる第１スタックポインタレ
ジスタ１８１６（ｓｐ）（図９参照）を選択するための
ＸＡＵＯＰ信号およびＸＡＵＳＲＣ信号と、（ｂ）Ｘデ
ータバス１１０２上に移動させるために、条件コードレ
ジスタ１６７４（ｃｃｒ）（図７参照）の内容を選択す
るためのＸＲＳＥＬ信号と、（ｃ）記憶装置とメモリ間
のデータ転送動作を行なうことを指示するＸＢＵＳＯＰ
信号を生成する。
ンサイクルでは、割込みデコーダ１６１３の状態機械
は、（ａ）Ｘアドレスバス１１０８上に、データメモリ
１９００、または外部メモリ２５００、またはインサー
キットエミュレーション（ＩＣＥ）システム２８００の
スタックアドレスを出力させる第１スタックポインタレ
ジスタ１８１６（ｓｐ）（図９参照）を選択するための
ＸＡＵＯＰ信号およびＸＡＵＳＲＣ信号と、（ｂ）Ｘデ
ータバス１１０２上に移動させるために、条件コードレ
ジスタ１６７４（ｃｃｒ）（図７参照）の内容を選択す
るためのＸＲＳＥＬ信号と、（ｃ）記憶装置とメモリ間
のデータ転送動作を行なうことを指示するＸＢＵＳＯＰ
信号を生成する。
【０１１９】図７を参照する。標準割込み実行処理の第
２マシンサイクルの間、条件コードレジスタ（ＣＣＲ）
コントローラ１６８５は、ＸＲＳＥＬ信号およびＸＤＢ
ＵＳＯＰ信号に呼応して、制御信号を生成してセレクタ
１６８７に出力し、条件コードレジスタ１６７４（ｃｃ
ｒ）の内容をＸデータバス１１０２上にプッシュする。
図９を参照すると、コントローラ１８５０は、ＸＡＵＯ
Ｐ信号およびＸＡＵＳＲＣ信号に呼応して、制御信号を
生成し、Ｘアドレスバス１１０８上にスタックアドレス
を出力するための第１スタックポインタレジスタ１８１
６（ｓｐ）（図９参照）を選択する。その結果、Ｘデー
タバス１１０２上に出力された条件コードレジスタ１６
７４（ｃｃｒ）の内容が、データメモリ１９００、また
は外部メモリ２５００、または仮想データメモリ２８０
８のスタック領域内に格納される。
２マシンサイクルの間、条件コードレジスタ（ＣＣＲ）
コントローラ１６８５は、ＸＲＳＥＬ信号およびＸＤＢ
ＵＳＯＰ信号に呼応して、制御信号を生成してセレクタ
１６８７に出力し、条件コードレジスタ１６７４（ｃｃ
ｒ）の内容をＸデータバス１１０２上にプッシュする。
図９を参照すると、コントローラ１８５０は、ＸＡＵＯ
Ｐ信号およびＸＡＵＳＲＣ信号に呼応して、制御信号を
生成し、Ｘアドレスバス１１０８上にスタックアドレス
を出力するための第１スタックポインタレジスタ１８１
６（ｓｐ）（図９参照）を選択する。その結果、Ｘデー
タバス１１０２上に出力された条件コードレジスタ１６
７４（ｃｃｒ）の内容が、データメモリ１９００、また
は外部メモリ２５００、または仮想データメモリ２８０
８のスタック領域内に格納される。
【０１２０】さらに、コントローラ１８５０は、第１ス
タックポインタレジスタ１８１６（ｓｐ）のアドレス内
容をポスト（事後）デクリメントして、第１スタックポ
インタレジスタ１８１６が次のプッシュ動作のためのス
タックアドレスを含むようにするために、Ｘアドレスユ
ニット（ＸＡＵ）１８１２を制御するための制御信号を
生成する。同時に、第２スタックポインタレジスタ１８
１７（ｓｐ＋１）のアドレス内容をデクリメントし、そ
の結果、第２スタックポインタレジスタ１８１７が格納
する新しいアドレスが第１スタックポインタレジスタ１
８１６（ｓｐ）内の１だけインクリメントされたアドレ
スとなる。言い換えれば、第２スタックポインタレジス
タ内のアドレスは、条件コードレジスタ１６７４（ｃｃ
ｒ）の内容が配置されているアドレスである。
タックポインタレジスタ１８１６（ｓｐ）のアドレス内
容をポスト（事後）デクリメントして、第１スタックポ
インタレジスタ１８１６が次のプッシュ動作のためのス
タックアドレスを含むようにするために、Ｘアドレスユ
ニット（ＸＡＵ）１８１２を制御するための制御信号を
生成する。同時に、第２スタックポインタレジスタ１８
１７（ｓｐ＋１）のアドレス内容をデクリメントし、そ
の結果、第２スタックポインタレジスタ１８１７が格納
する新しいアドレスが第１スタックポインタレジスタ１
８１６（ｓｐ）内の１だけインクリメントされたアドレ
スとなる。言い換えれば、第２スタックポインタレジス
タ内のアドレスは、条件コードレジスタ１６７４（ｃｃ
ｒ）の内容が配置されているアドレスである。
【０１２１】上記の処理は、ＢＲＫ０割込み要求および
ＢＲＫ１割込み要求の場合と次の点で異なっている。す
なわち、動作モード状態ビットＯＰＭ１、ＯＰＭ０と条
件コードレジスタ１６７４（ｃｃｒ）の他の内容は、ス
タックレジスタではなくスタックメモリ領域内に格納さ
れる。さらに、スタック領域内に格納されている動作モ
ード状態ビットＯＰＭ１、ＯＰＭ０は、割込み実行処理
の第１マシンサイクルにおいて実行モードに設定されて
いたため、格納されているこれらのビットは、ＢＲＫ０
割込み要求およびＢＲＫ１割込み要求の場合のように、
割込み要求を入力する直前のＤＳＰ１１００の動作モー
ド（実行モード、スリープモード、叉はソフトウェア待
機モード）を指示していない。
ＢＲＫ１割込み要求の場合と次の点で異なっている。す
なわち、動作モード状態ビットＯＰＭ１、ＯＰＭ０と条
件コードレジスタ１６７４（ｃｃｒ）の他の内容は、ス
タックレジスタではなくスタックメモリ領域内に格納さ
れる。さらに、スタック領域内に格納されている動作モ
ード状態ビットＯＰＭ１、ＯＰＭ０は、割込み実行処理
の第１マシンサイクルにおいて実行モードに設定されて
いたため、格納されているこれらのビットは、ＢＲＫ０
割込み要求およびＢＲＫ１割込み要求の場合のように、
割込み要求を入力する直前のＤＳＰ１１００の動作モー
ド（実行モード、スリープモード、叉はソフトウェア待
機モード）を指示していない。
【０１２２】標準割込みデコーディング処理の第３マシ
ンサイクルでは、割込みデコーダ１６１３の状態機械
は、（ａ）図９に示されている第１スタックポインタレ
ジスタ１８１６（ｓｐ）を再度選択して、データメモリ
１９００、または外部メモリ２５００、またはインサー
キットエミュレーション（ＩＣＥ）システム２８００の
スタックアドレスをＸアドレスバス１１０８上に出力す
るためのＸＡＵＯＰ信号およびＸＡＵＳＲＣ信号と、
（ｂ）Ｘデータバス１１０２上に移動させるために、図
５に示されている第４プログラム制御レジスタ１５０５
（ｐｃ３）の内容を選択するためのＸＲＳＥＬ信号と、
（ｃ）ロードからメモリのデータ転送動作を行なうこと
を指示するＸＢＵＳＯＰ信号を生成する。
ンサイクルでは、割込みデコーダ１６１３の状態機械
は、（ａ）図９に示されている第１スタックポインタレ
ジスタ１８１６（ｓｐ）を再度選択して、データメモリ
１９００、または外部メモリ２５００、またはインサー
キットエミュレーション（ＩＣＥ）システム２８００の
スタックアドレスをＸアドレスバス１１０８上に出力す
るためのＸＡＵＯＰ信号およびＸＡＵＳＲＣ信号と、
（ｂ）Ｘデータバス１１０２上に移動させるために、図
５に示されている第４プログラム制御レジスタ１５０５
（ｐｃ３）の内容を選択するためのＸＲＳＥＬ信号と、
（ｃ）ロードからメモリのデータ転送動作を行なうこと
を指示するＸＢＵＳＯＰ信号を生成する。
【０１２３】図５を再び参照する。標準割込み実行処理
の第３マシンサイクルでは、ローカルプログラム制御ユ
ニット（ＰＣＵ）コントローラ１５５０は、ＸＲＳＥＬ
信号およびＸＤＢＵＳＯＰ信号に呼応して、バッファ１
５３０に制御信号を送り、第４プログラム制御レジスタ
１５０５（ｐｃ３）の内容をＸデータバス１１０２上に
プッシュする。図９を参照すると、コントローラ１８５
０は、ＸＡＵＯＰ信号およびＸＡＵＳＲＣ信号に呼応し
て、図９に示されている第１スタックポインタレジスタ
１８１６（ｓｐ）を選択するための制御信号を生成し、
次のスタックアドレスをＸアドレスバス１１０８上に出
力する。その結果、第４プログラム制御レジスタ１５０
５によってＸデータバス１１０２上に出力された復帰ア
ドレスは、データメモリ１９００、または外部メモリ２
５００、または仮想データメモリ２８０８のスタック領
域内に格納される。上記の処理は、復帰プログラムアド
レスがスタックレジスタではなくスタック領域に格納さ
れるという点においてのみ、ＢＲＫ０割込み要求および
ＢＲＫ１割込み要求の場合と異なっている。
の第３マシンサイクルでは、ローカルプログラム制御ユ
ニット（ＰＣＵ）コントローラ１５５０は、ＸＲＳＥＬ
信号およびＸＤＢＵＳＯＰ信号に呼応して、バッファ１
５３０に制御信号を送り、第４プログラム制御レジスタ
１５０５（ｐｃ３）の内容をＸデータバス１１０２上に
プッシュする。図９を参照すると、コントローラ１８５
０は、ＸＡＵＯＰ信号およびＸＡＵＳＲＣ信号に呼応し
て、図９に示されている第１スタックポインタレジスタ
１８１６（ｓｐ）を選択するための制御信号を生成し、
次のスタックアドレスをＸアドレスバス１１０８上に出
力する。その結果、第４プログラム制御レジスタ１５０
５によってＸデータバス１１０２上に出力された復帰ア
ドレスは、データメモリ１９００、または外部メモリ２
５００、または仮想データメモリ２８０８のスタック領
域内に格納される。上記の処理は、復帰プログラムアド
レスがスタックレジスタではなくスタック領域に格納さ
れるという点においてのみ、ＢＲＫ０割込み要求および
ＢＲＫ１割込み要求の場合と異なっている。
【０１２４】さらに、前述した場合と同様に、コントロ
ーラ１８５０は、Ｘアドレスユニット（ＸＡＵ）１８１
２を制御する制御信号を生成して、第１スタックポイン
タレジスタ１８１６（ｓｐ）のアドレスをポストデクリ
メントする。そして同時に、第２スタックポインタレジ
スタ１８１７（ｓｐ＋１）のアドレス内容がデクリメン
トされ、その結果、第２スタックポインタレジスタ１８
１７の新しいアドレスは、第１スタックポインタレジス
タ１８１６（ｓｐ）内の１だけインクリメントされたア
ドレスとなる。したがって、このアドレスは、割込み復
帰アドレスが配置されているスタック領域内でのアドレ
スを示すことになる。
ーラ１８５０は、Ｘアドレスユニット（ＸＡＵ）１８１
２を制御する制御信号を生成して、第１スタックポイン
タレジスタ１８１６（ｓｐ）のアドレスをポストデクリ
メントする。そして同時に、第２スタックポインタレジ
スタ１８１７（ｓｐ＋１）のアドレス内容がデクリメン
トされ、その結果、第２スタックポインタレジスタ１８
１７の新しいアドレスは、第１スタックポインタレジス
タ１８１６（ｓｐ）内の１だけインクリメントされたア
ドレスとなる。したがって、このアドレスは、割込み復
帰アドレスが配置されているスタック領域内でのアドレ
スを示すことになる。
【０１２５】割込みハンドリングルーチンの標準割込み
復帰命令（図３（ｈ）におけるｉｒｅｔｕｒｎ）が、前
述した３段パイプラインでフェッチされ、デコードさ
れ、実行される時、ＤＳＰ１１００は、実行モードとな
ってこれらの割込みから抜け出る。図６（ａ）を参照す
ると、標準割込み復帰処理の第１マシンサイクルでは、
命令デコードブロック１６１２は、この命令をデコード
し、（ａ）割込み復帰命令がデコードされたことを指示
するＩＲＥＴＵＲＮ信号と、（ｂ）データメモリ１９０
０、または外部メモリ２５００、または復帰プログラム
アドレスを格納するインサーキットエミュレーション
（ＩＣＥ）システム２８００のスタックアドレスをＸア
ドレスバス１１０８上に出力するために、図９に示され
ている第１スタックポインタレジスタ１８１６（ｓｐ）
を選択するためのＸＡＵＯＰ信号およびＸＡＵＳＲＣ信
号と、（ｃ）Ｘデータバス１１０２上のアドレスを入力
するための、図５に示されている第１プログラム制御レ
ジスタ１５０２（ｐｃ０）を選択するＸＲＳＥＬ信号
と、（ｄ）メモリからロードへのデータ転送動作を行な
うことを指示するＸＢＵＳＯＰ信号を生成する。
復帰命令（図３（ｈ）におけるｉｒｅｔｕｒｎ）が、前
述した３段パイプラインでフェッチされ、デコードさ
れ、実行される時、ＤＳＰ１１００は、実行モードとな
ってこれらの割込みから抜け出る。図６（ａ）を参照す
ると、標準割込み復帰処理の第１マシンサイクルでは、
命令デコードブロック１６１２は、この命令をデコード
し、（ａ）割込み復帰命令がデコードされたことを指示
するＩＲＥＴＵＲＮ信号と、（ｂ）データメモリ１９０
０、または外部メモリ２５００、または復帰プログラム
アドレスを格納するインサーキットエミュレーション
（ＩＣＥ）システム２８００のスタックアドレスをＸア
ドレスバス１１０８上に出力するために、図９に示され
ている第１スタックポインタレジスタ１８１６（ｓｐ）
を選択するためのＸＡＵＯＰ信号およびＸＡＵＳＲＣ信
号と、（ｃ）Ｘデータバス１１０２上のアドレスを入力
するための、図５に示されている第１プログラム制御レ
ジスタ１５０２（ｐｃ０）を選択するＸＲＳＥＬ信号
と、（ｄ）メモリからロードへのデータ転送動作を行な
うことを指示するＸＢＵＳＯＰ信号を生成する。
【０１２６】その後、ＸＡＵＯＰ信号、ＸＡＵＳＲＣ信
号およびＸＲＳＥＬ信号は、複数サイクル状態機械１６
１４に供給され、この状態機械１６１４は、これら信号
を最終信号ジェネレータ１６１５に送る。最終信号ジェ
ネレータ１６１５は、前述の優先順位体系に基づいて、
これらの信号を出力する。
号およびＸＲＳＥＬ信号は、複数サイクル状態機械１６
１４に供給され、この状態機械１６１４は、これら信号
を最終信号ジェネレータ１６１５に送る。最終信号ジェ
ネレータ１６１５は、前述の優先順位体系に基づいて、
これらの信号を出力する。
【０１２７】図９を参照する。ローカルアドレスユニッ
ト（ＡＵ）コントローラ１８５０は、ＸＡＵＯＰ信号お
よびＸＡＵＳＲＣ信号に呼応して、第１スタックポイン
タレジスタ１８１６（ｓｐ）を制御する制御信号を出力
して、スタックアドレスをＸアドレスバス１１０８上に
出力する。同時に、プログラム制御ユニット（ＰＣＵ）
コントローラ１５５０は、ＸＲＳＥＬ信号およびＸＢＵ
ＳＯＰ信号に呼応して、バッファ１５２０、セレクタ１
５１６、および第１プログラム制御レジスタ１５０２
（ｐｃ０）に送る制御信号を生成して、Ｘデータバス１
１０２上の復帰アドレスを第１プログラム制御レジスタ
１５０２（ｐｃ０）内にロードする。
ト（ＡＵ）コントローラ１８５０は、ＸＡＵＯＰ信号お
よびＸＡＵＳＲＣ信号に呼応して、第１スタックポイン
タレジスタ１８１６（ｓｐ）を制御する制御信号を出力
して、スタックアドレスをＸアドレスバス１１０８上に
出力する。同時に、プログラム制御ユニット（ＰＣＵ）
コントローラ１５５０は、ＸＲＳＥＬ信号およびＸＢＵ
ＳＯＰ信号に呼応して、バッファ１５２０、セレクタ１
５１６、および第１プログラム制御レジスタ１５０２
（ｐｃ０）に送る制御信号を生成して、Ｘデータバス１
１０２上の復帰アドレスを第１プログラム制御レジスタ
１５０２（ｐｃ０）内にロードする。
【０１２８】さらに、コントローラ１８５０は、Ｘアド
レスユニット（ＸＡＵ）１８１２を制御する制御信号を
生成して、第１スタックポインタレジスタ１８１６（ｓ
ｐ）をポストインクリメントする。その結果、第１スタ
ックポインタレジスタ１８１６は、次のプッシュ動作の
スタックアドレスを含むようになる。そして同時に、第
２スタックポインタレジスタ１８１７（ｓｐ＋１）のア
ドレス内容がインクリメントされ、その結果、第２スタ
ックポインタレジスタ１８１７が格納する新しいアドレ
スは、第１スタックポインタレジスタ１８１６（ｓｐ）
内の１だけインクリメントされたアドレスと同様とな
る。言い換えれば、第２スタックポイントレジスタ内の
アドレスは、条件コードレジスタ１６７４（ｃｃｒ）の
内容が配置されているアドレスとなる。
レスユニット（ＸＡＵ）１８１２を制御する制御信号を
生成して、第１スタックポインタレジスタ１８１６（ｓ
ｐ）をポストインクリメントする。その結果、第１スタ
ックポインタレジスタ１８１６は、次のプッシュ動作の
スタックアドレスを含むようになる。そして同時に、第
２スタックポインタレジスタ１８１７（ｓｐ＋１）のア
ドレス内容がインクリメントされ、その結果、第２スタ
ックポインタレジスタ１８１７が格納する新しいアドレ
スは、第１スタックポインタレジスタ１８１６（ｓｐ）
内の１だけインクリメントされたアドレスと同様とな
る。言い換えれば、第２スタックポイントレジスタ内の
アドレスは、条件コードレジスタ１６７４（ｃｃｒ）の
内容が配置されているアドレスとなる。
【０１２９】さらに、複数サイクル状態機械１６１４
は、ＩＲＥＴＵＲＮ信号をも入力する。この信号に呼応
して、複数サイクル状態機械１６１４は、標準割込み復
帰処理の次のマシンサイクルのために、（ａ）データメ
モリ１９００、または外部メモリ２５００、または条件
コードレジスタ１６７４（ｃｃｒ）の前のスタック内容
を格納するインサーキットエミュレーション（ＩＣＥ）
システム２８００のスタックアドレスをＸアドレスバス
１１０８上に出力するために、図９に示されている第１
スタックポインタレジスタ１８１６（ｓｐ）を選択する
ためのＸＡＵＯＰ信号およびＸＡＵＳＲＣ信号と、
（ｂ）Ｘデータバス１１０２上のデータを入力するため
の図７に示されている条件コードレジスタ１６７４（ｃ
ｃｒ）を選択するＸＲＳＥＬ信号と、（ｃ）メモリデー
タ転送動作からのロードを行なうことを指示するＸＢＵ
ＳＯＰ信号と、（ｄ）ＰＣＵＯＰ信号、ＡＬＵ／ＢＰＵ
ＯＰ信号、ＭＵＯＰ信号、ＹＢＵＳＯＰ信号、ＸＡＵＳ
ＲＣ信号、ＸＡＵＯＰ信号、ＹＡＵＯＰ信号、ＰＣＢＵ
ＳＥ信号、ＸＡＢＵＳＥ信号、ＹＡＢＵＳＥ信号および
ＳＥＴ信号のＮＯＰ値とを生成する。
は、ＩＲＥＴＵＲＮ信号をも入力する。この信号に呼応
して、複数サイクル状態機械１６１４は、標準割込み復
帰処理の次のマシンサイクルのために、（ａ）データメ
モリ１９００、または外部メモリ２５００、または条件
コードレジスタ１６７４（ｃｃｒ）の前のスタック内容
を格納するインサーキットエミュレーション（ＩＣＥ）
システム２８００のスタックアドレスをＸアドレスバス
１１０８上に出力するために、図９に示されている第１
スタックポインタレジスタ１８１６（ｓｐ）を選択する
ためのＸＡＵＯＰ信号およびＸＡＵＳＲＣ信号と、
（ｂ）Ｘデータバス１１０２上のデータを入力するため
の図７に示されている条件コードレジスタ１６７４（ｃ
ｃｒ）を選択するＸＲＳＥＬ信号と、（ｃ）メモリデー
タ転送動作からのロードを行なうことを指示するＸＢＵ
ＳＯＰ信号と、（ｄ）ＰＣＵＯＰ信号、ＡＬＵ／ＢＰＵ
ＯＰ信号、ＭＵＯＰ信号、ＹＢＵＳＯＰ信号、ＸＡＵＳ
ＲＣ信号、ＸＡＵＯＰ信号、ＹＡＵＯＰ信号、ＰＣＢＵ
ＳＥ信号、ＸＡＢＵＳＥ信号、ＹＡＢＵＳＥ信号および
ＳＥＴ信号のＮＯＰ値とを生成する。
【０１３０】その後、ＸＡＵＳＲＣ信号、ＸＡＵＯＰ信
号およびＸＲＳＥＬ信号は、複数サイクル状態機械１６
１４に供給され、この状態機械１６１４は、これら信号
を最終信号ジェネレータ１６１５に送る。最終信号ジェ
ネレータ１６１５は、前述の優先順位体系に基づいて、
これらの信号を出力する。
号およびＸＲＳＥＬ信号は、複数サイクル状態機械１６
１４に供給され、この状態機械１６１４は、これら信号
を最終信号ジェネレータ１６１５に送る。最終信号ジェ
ネレータ１６１５は、前述の優先順位体系に基づいて、
これらの信号を出力する。
【０１３１】図９を参照する。ローカルアドレスユニッ
ト（ＡＵ）コントローラ１８５０は、ＸＡＵＯＰ信号お
よびＸＡＵＳＲＣ信号に呼応して、第２スタックポイン
タレジスタ１８１７（ｓｐ＋１）を制御する制御信号を
出力して、条件コードレジスタ１６７４（ｃｃｒ）の内
容が格納されているスタック領域のアドレスをＸアドレ
スバス１１０８上に出力する。同時に、条件コードレジ
スタ（ＣＣＲ）コントローラ１６８５は、ＸＲＳＥＬ信
号およびＸＢＵＳＯＰ信号に呼応して、セレクタ１６８
６および条件コードレジスタ１６７４（ｃｃｒ）に制御
信号を出力し、前回のスタック内容を条件コードレジス
タ１６７４（ｃｃｒ）内にロードする。以前にはスタッ
ク領域に格納され、現在は条件コードレジスタ１６７４
のビットレジスタ１６７４−８、１６７４−９内へロー
ドされている動作モード状態ビットＯＰＭ１、ＯＰＭ０
は、動作の実行モードを指示する。したがって、標準割
込みハンドリングルーチンから復帰すると、ＤＳＰ１１
００は実行モードに入る。
ト（ＡＵ）コントローラ１８５０は、ＸＡＵＯＰ信号お
よびＸＡＵＳＲＣ信号に呼応して、第２スタックポイン
タレジスタ１８１７（ｓｐ＋１）を制御する制御信号を
出力して、条件コードレジスタ１６７４（ｃｃｒ）の内
容が格納されているスタック領域のアドレスをＸアドレ
スバス１１０８上に出力する。同時に、条件コードレジ
スタ（ＣＣＲ）コントローラ１６８５は、ＸＲＳＥＬ信
号およびＸＢＵＳＯＰ信号に呼応して、セレクタ１６８
６および条件コードレジスタ１６７４（ｃｃｒ）に制御
信号を出力し、前回のスタック内容を条件コードレジス
タ１６７４（ｃｃｒ）内にロードする。以前にはスタッ
ク領域に格納され、現在は条件コードレジスタ１６７４
のビットレジスタ１６７４−８、１６７４−９内へロー
ドされている動作モード状態ビットＯＰＭ１、ＯＰＭ０
は、動作の実行モードを指示する。したがって、標準割
込みハンドリングルーチンから復帰すると、ＤＳＰ１１
００は実行モードに入る。
【０１３２】さらに、前述した場合と同様に、コントロ
ーラ１８５０は、Ｘアドレスユニット（ＸＡＵ）１８１
２を制御する制御信号を生成して、第１スタックポイン
タレジスタ１８１６（ｓｐ）のアドレスをポストインク
リメントする。そして同時に、第２スタックポインタレ
ジスタ１８１７（ｓｐ＋１）のアドレス内容がインリメ
ントされ、その結果、第２スタックポインタレジスタ１
８１７が格納する新しいアドレスは、スタックポインタ
レジスタ１８１６（ｓｐ）内の１だけインクリメントさ
れたアドレスとなる。したがって、このアドレスは、ポ
ップ操作のための新しいアドレスを示すことになる。
ーラ１８５０は、Ｘアドレスユニット（ＸＡＵ）１８１
２を制御する制御信号を生成して、第１スタックポイン
タレジスタ１８１６（ｓｐ）のアドレスをポストインク
リメントする。そして同時に、第２スタックポインタレ
ジスタ１８１７（ｓｐ＋１）のアドレス内容がインリメ
ントされ、その結果、第２スタックポインタレジスタ１
８１７が格納する新しいアドレスは、スタックポインタ
レジスタ１８１６（ｓｐ）内の１だけインクリメントさ
れたアドレスとなる。したがって、このアドレスは、ポ
ップ操作のための新しいアドレスを示すことになる。
【０１３３】（実施例２）上記実施例では、中断モード
の間、第４プログラム制御レジスタ１５０５（ｐｃ３）
と条件コードレジスタ１６７４（ｃｃｒ）の内容をスタ
ックするために、プログラム制御スタックレジスタ１５
１３（ｐｃｓｔｃｋ）と条件コードスタックレジスタ１
６９７（ｃｃｒｓｔｃｋ）を中断割込み要求のために使
用した。それに対して、他の標準割込み要求に対して
は、アドレスユニット（ＡＵ）１８００のスタックポイ
ンタ１８１６（ｓｐ）とスタックポインタ１８１７（ｓ
ｐ＋１）を使用して、割込み要求を処理している間、こ
れらのレジスタの内容をスタックさせた。このように構
成した理由は、中断割込み（ＢＲＫ１およびＢＲＫ０）
が現在のユーザプログラムに対して透過的でなければな
らないからである。したがって、別々のプログラム制御
スタックレジスタ１５１３と条件コードスタックレジス
タ１６９７を備えることによって、スタック領域の一部
が中断割込み要求の間、消費されないことが望ましい。
の間、第４プログラム制御レジスタ１５０５（ｐｃ３）
と条件コードレジスタ１６７４（ｃｃｒ）の内容をスタ
ックするために、プログラム制御スタックレジスタ１５
１３（ｐｃｓｔｃｋ）と条件コードスタックレジスタ１
６９７（ｃｃｒｓｔｃｋ）を中断割込み要求のために使
用した。それに対して、他の標準割込み要求に対して
は、アドレスユニット（ＡＵ）１８００のスタックポイ
ンタ１８１６（ｓｐ）とスタックポインタ１８１７（ｓ
ｐ＋１）を使用して、割込み要求を処理している間、こ
れらのレジスタの内容をスタックさせた。このように構
成した理由は、中断割込み（ＢＲＫ１およびＢＲＫ０）
が現在のユーザプログラムに対して透過的でなければな
らないからである。したがって、別々のプログラム制御
スタックレジスタ１５１３と条件コードスタックレジス
タ１６９７を備えることによって、スタック領域の一部
が中断割込み要求の間、消費されないことが望ましい。
【０１３４】しかし、第４プログラム制御レジスタ１５
０５（ｐｃ３）および条件コードレジスタ１６７４（ｃ
ｃｒ）の内容をスタックするために、中断割込み要求に
対しても、スタックポインタ１８１６（ｓｐ）および
（ｓｐ＋１）をプログラム制御スタックレジスタ１５１
３、条件コードスタックレジスタ１６９７の代わりに使
用できることは、当業者にとって明かである。また、ス
タックポインタレジスタ１８１６（ｓｐ）と１８１７
（ｓｐ＋１）を条件コードスタックレジスタ１６９７
（ｃｃｒｓｔｃｋ）と共に使用して、第４プログラム制
御レジスタ１５０５（ｐｃ３）の内容をスタックポイン
タレジスタ１８１６（ｓｐ）と１８１７（ｓｐ＋１）と
によりスタックさせ、条件コードレジスタ１６７４（ｃ
ｃｒ）の内容を条件コードスタックレジスタ１６９７
（ｃｃｒｓｔｃｋ）によりスタックさせることも可能で
ある。さらに、スタックポインタレジスタ１８１６（ｓ
ｐ）と１８１７（ｓｐ＋１）をプログラム制御スタック
レジスタ１５１３（ｐｃｓｔｃｋ）と共に用い、条件コ
ードレジスタ１６７４（ｃｃｒ）の内容をスタックポイ
ンタレジスタ１８１６（ｓｐ）と１８１７（ｓｐ＋１）
によりスタックさせ、第４プログラム制御レジスタ１５
０５（ｐｃ３）の内容をプログラム制御スタックレジス
タ１５１３（ｐｃｓｔｃｋ）によりスタックさせること
も可能である。
０５（ｐｃ３）および条件コードレジスタ１６７４（ｃ
ｃｒ）の内容をスタックするために、中断割込み要求に
対しても、スタックポインタ１８１６（ｓｐ）および
（ｓｐ＋１）をプログラム制御スタックレジスタ１５１
３、条件コードスタックレジスタ１６９７の代わりに使
用できることは、当業者にとって明かである。また、ス
タックポインタレジスタ１８１６（ｓｐ）と１８１７
（ｓｐ＋１）を条件コードスタックレジスタ１６９７
（ｃｃｒｓｔｃｋ）と共に使用して、第４プログラム制
御レジスタ１５０５（ｐｃ３）の内容をスタックポイン
タレジスタ１８１６（ｓｐ）と１８１７（ｓｐ＋１）と
によりスタックさせ、条件コードレジスタ１６７４（ｃ
ｃｒ）の内容を条件コードスタックレジスタ１６９７
（ｃｃｒｓｔｃｋ）によりスタックさせることも可能で
ある。さらに、スタックポインタレジスタ１８１６（ｓ
ｐ）と１８１７（ｓｐ＋１）をプログラム制御スタック
レジスタ１５１３（ｐｃｓｔｃｋ）と共に用い、条件コ
ードレジスタ１６７４（ｃｃｒ）の内容をスタックポイ
ンタレジスタ１８１６（ｓｐ）と１８１７（ｓｐ＋１）
によりスタックさせ、第４プログラム制御レジスタ１５
０５（ｐｃ３）の内容をプログラム制御スタックレジス
タ１５１３（ｐｃｓｔｃｋ）によりスタックさせること
も可能である。
【０１３５】前記実施例においては、条件コードレジス
タ１６７４（ｃｃｒ）のビットレジスタ１６７４−８、
１６７４−９により格納される動作モード状態ビットＯ
ＰＭ１、ＯＰＭ０は、中断割込みを受け取った時点のＤ
ＳＰ１１００の動作モード（実行、スリープ、ソフトウ
ェア待機）を表すように、スタック（すなわち、格納）
された。このようにスタックすることによって、中断モ
ードが完了した時に、ＤＳＰ１１００が格納されたモー
ドに復帰することが可能となる。
タ１６７４（ｃｃｒ）のビットレジスタ１６７４−８、
１６７４−９により格納される動作モード状態ビットＯ
ＰＭ１、ＯＰＭ０は、中断割込みを受け取った時点のＤ
ＳＰ１１００の動作モード（実行、スリープ、ソフトウ
ェア待機）を表すように、スタック（すなわち、格納）
された。このようにスタックすることによって、中断モ
ードが完了した時に、ＤＳＰ１１００が格納されたモー
ドに復帰することが可能となる。
【０１３６】しかしながら、他の標準割込み要求の場合
には、動作モード状態ビットＯＰＭ１、ＯＰＭ０は、初
め実行モードに設定され、その後にスタックされる。こ
のようにスタックされる理由は、ＤＳＰコア３５００を
スリープモードから起動させ実行モードにするために、
これらの標準割込みを使用することが可能であるからで
ある。しかし、全ての標準割込み要求もしくはある標準
割込み要求対しては、割込み要求が受け取られた時のＤ
ＳＰ１１００の動作モードを示すように、動作モード状
態ビットをスタックできることは当業者にとって明かで
ある。
には、動作モード状態ビットＯＰＭ１、ＯＰＭ０は、初
め実行モードに設定され、その後にスタックされる。こ
のようにスタックされる理由は、ＤＳＰコア３５００を
スリープモードから起動させ実行モードにするために、
これらの標準割込みを使用することが可能であるからで
ある。しかし、全ての標準割込み要求もしくはある標準
割込み要求対しては、割込み要求が受け取られた時のＤ
ＳＰ１１００の動作モードを示すように、動作モード状
態ビットをスタックできることは当業者にとって明かで
ある。
【０１３７】本発明を、いくつかの特定の実施例を挙げ
て説明してきたが、この説明は本発明を説明するために
なされたものであって、本発明を限定するものではな
い。ここに記載されている実施例は、ディジタル信号処
理プロセッサに関連して説明されたものであるが、マイ
クロプロセッサ等の他のデータ処理装置にも同様に適用
することが可能である。さらに、特許請求の範囲によっ
て定義される本発明の要旨および範囲から逸脱すること
なく、様々な修正例が可能であることは当業者にとって
明かである。
て説明してきたが、この説明は本発明を説明するために
なされたものであって、本発明を限定するものではな
い。ここに記載されている実施例は、ディジタル信号処
理プロセッサに関連して説明されたものであるが、マイ
クロプロセッサ等の他のデータ処理装置にも同様に適用
することが可能である。さらに、特許請求の範囲によっ
て定義される本発明の要旨および範囲から逸脱すること
なく、様々な修正例が可能であることは当業者にとって
明かである。
【０１３８】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【０１３９】すなわち、本発明のデータプロセッサによ
れば、任意の割込み要求の前後において任意の動作モー
ドを維持することができる、という効果が得られる。
れば、任意の割込み要求の前後において任意の動作モー
ドを維持することができる、という効果が得られる。
【０１４０】また、本発明のデータプロセッサによれ
ば、インサーキットエミュレータによるシステム開発を
容易に行うことができる、という効果が得られる。
ば、インサーキットエミュレータによるシステム開発を
容易に行うことができる、という効果が得られる。
【０１４１】本発明のデータプロセッサの割込み要求処
理方法によれば、任意の割込み要求の前後においてデー
タプロセッサの任意の動作モードの保存および復元がで
きる、という効果が得られる。
理方法によれば、任意の割込み要求の前後においてデー
タプロセッサの任意の動作モードの保存および復元がで
きる、という効果が得られる。
【０１４２】また、本発明のデータプロセッサの割込み
要求処理方法によれば、インサーキットエミュレータに
よるシステム開発を容易に行うことができる、という効
果が得られる。
要求処理方法によれば、インサーキットエミュレータに
よるシステム開発を容易に行うことができる、という効
果が得られる。
【図１】本発明に係るディジタル信号プロセッサと、ホ
ストマイクロプロセッサと、インサーキットエミュレー
ション（ＩＣＥ）システムから成るデータ処理システム
のブロック図である。
ストマイクロプロセッサと、インサーキットエミュレー
ション（ＩＣＥ）システムから成るデータ処理システム
のブロック図である。
【図２】本発明に係るＤＳＰの命令セットのための命令
クラスと命令タイプのリストである。
クラスと命令タイプのリストである。
【図３（ａ）】本発明に特有のＤＳＰの命令セット中の
命令群のリストである。
命令群のリストである。
【図３（ｂ）】本発明に特有のＤＳＰの命令セット中の
命令群のリストである。
命令群のリストである。
【図３（ｃ）】本発明に特有のＤＳＰの命令セット中の
命令群のリストである。
命令群のリストである。
【図３（ｄ）】本発明に特有のＤＳＰの命令セット中の
命令群のリストである。
命令群のリストである。
【図３（ｅ）】本発明に特有のＤＳＰの命令セット中の
命令群のリストである。
命令群のリストである。
【図３（ｆ）】本発明に特有のＤＳＰの命令セット中の
命令群のリストである。
命令群のリストである。
【図３（ｇ）】本発明に特有のＤＳＰの命令セット中の
命令群のリストである。
命令群のリストである。
【図３（ｈ）】本発明に特有のＤＳＰの命令セット中の
命令群のリストである。
命令群のリストである。
【図３（ｉ）】本発明に特有のＤＳＰの命令セット中の
命令群のリストである。
命令群のリストである。
【図４】本発明に係るＤＳＰのタイミングユニットとク
ロックパルス発生器のブロック図である。
ロックパルス発生器のブロック図である。
【図５】本発明に係るＤＳＰのプログラム制御ユニット
のブロック図である。
のブロック図である。
【図６（ａ）】本発明に係るＤＳＰの共通デコーダユニ
ットのブロック図である。
ットのブロック図である。
【図６（ｂ）】本発明に係るＤＳＰの共通デコーダユニ
ットのブロック図である。
ットのブロック図である。
【図６（ｃ）】本発明に係るＤＳＰの共通デコーダユニ
ットのブロック図である。
ットのブロック図である。
【図７】共通デコーダユニットのレジスタブロックのブ
ロック図である。
ロック図である。
【図８】本発明に係るＤＳＰの実行ユニットのブロック
図である。
図である。
【図９】本発明に係るＤＳＰのアドレスユニットのブロ
ック図である。
ック図である。
【図１０】ダイレクトメモリアクセスコントローラと、
ディジタル信号プロセッサ／ホストマイクロプロセッサ
間の周辺インタフェースのブロック図である。
ディジタル信号プロセッサ／ホストマイクロプロセッサ
間の周辺インタフェースのブロック図である。
【図１１】データ処理システムにおけるインサーキット
エミュレーション（ＩＣＥ）システムのブロック図であ
る。
エミュレーション（ＩＣＥ）システムのブロック図であ
る。
【図１２】ディジタル信号処理プロセッサの割込みコン
トローラのブロック図である。
トローラのブロック図である。
１０００ データ処理システム １１０２ Ｘデータバス １１０４ Ｙデータバス １１０８ Ｘアドレスバス １１１０ Ｙアドレスバス １１１２ ＤＭＡＣアドレスバス １１１４ ＰＣ命令バス １１１６ ＰＣアドレスバス １１１８ メモリ選択信号線 １１２０ クロック信号線 １１３０ ＤＳＰクラス命令 １１３２ ＲＩＳＣクラス命令 １２００ ホストマイクロプロセッサ １３００ タイミングユニット １４００ 命令メモリ １５００ プログラム制御ユニット １５５０ ローカルＰＣＵコントローラ １６００ 共通デコーダユニット １７００ 実行ユニット １７５０ ローカル実行ユニット（ＥＸＵ）コントロー
ラ １８００ アドレスユニット １８５０ ローカルアドレスユニット（ＡＵ）コントロ
ーラ １９００ データメモリ ２０００ インタフェース ２１００ 並列アービタ ２２００ 周辺機器インタフェース ２３００ 外部周辺機器 ２４００ インタフェース ２５００ 外部メモリ ２６００ 割込みコントローラ ２７００ ＩＣＥシステムインタフェース ２８００ ＩＣＥシステム ３５００ ＤＳＰコア ４０００ 並列Ｉ／Ｏインタフェース ５０００ 発振器
ラ １８００ アドレスユニット １８５０ ローカルアドレスユニット（ＡＵ）コントロ
ーラ １９００ データメモリ ２０００ インタフェース ２１００ 並列アービタ ２２００ 周辺機器インタフェース ２３００ 外部周辺機器 ２４００ インタフェース ２５００ 外部メモリ ２６００ 割込みコントローラ ２７００ ＩＣＥシステムインタフェース ２８００ ＩＣＥシステム ３５００ ＤＳＰコア ４０００ 並列Ｉ／Ｏインタフェース ５０００ 発振器
Claims (10)
- 【請求項１】 データ処理動作を行なうためのデータ処
理コアユニットと、特定データ値を格納するためのデー
タスタック領域を備えたデータメモリとから構成されて
いるデータプロセッサであって、 前記データ処理コアユニットは、 （１）中断割込み要求信号と複数の標準割込み要求信号
とを含む割込み信号を受け取るための割込みコントロー
ラと、 （２）データプロセッサモード制御値を含む条件コード
値を格納するための条件コードレジスタと、 （３）前記条件コードレジスタから前記条件コード値を
受け取って格納するための条件コードスタックレジスタ
と、 （４）前記条件コードレジスタと連結し、前記データプ
ロセッサモード制御値が既定のスリープモード値に設定
されている場合は、前記データ処理コアユニットによる
データ処理動作を中断させ、一方、前記データプロセッ
サモード制御値が既定の実行モードに設定されている場
合は、前記データ処理コアユニットによるデータ処理動
作をイネーブルにするモード制御手段と、 （５）前記割込みコントローラと連結し、条件コードレ
ジスタ制御信号を生成して、受け取った各々の割込み要
求信号に応じて、前記データプロセッサモード制御値に
対して演算処理動作を行なう割込みデコーダとを備え、 前記割込みデコーダは、受信した前記中断割込み要求信
号に対しては、最初に前記条件コードレジスタに保持さ
れている前記モード制御値を前記条件コードスタックレ
ジスタにコピーするように、条件コードレジスタ制御信
号を生成し、次に前記モード制御値を前記既定の実行モ
ード値に設定するように、条件コードレジスタ制御信号
を生成して応答する状態機械を備え、 前記割込みデコーダの前記状態機械は、標準割込み要求
信号に対しては、最初に前記モード制御値を前記既定の
実行モード値に設定するように前記条件コードレジスタ
制御信号を生成し、次に前記条件コードレジスタに保持
されている前記モード制御値を前記データスタック領域
にコピーするように、条件コードレジスタ制御信号を生
成して応答し、 前記データ処理コアユニットは、更に、前記モード制御
値を実行モード値またはスリープモード値の何れか一つ
に設定し、かつ前記条件コードレジスタ制御信号に応じ
て、前記モード制御値を前記条件コードスタックレジス
タまたは前記データスタック領域の何れか一つにコピー
するための条件コードコントローラを備えていることを
特徴とするデータプロセッサ。 - 【請求項２】 前記データ処理ユニットは、第１の既定
モード設定命令に対しては、前記モード制御値を前記既
定の実行モード値に設定するように条件コードレジスタ
制御信号を生成して応答し、また、第２の既定モード設
定命令に対しては、前記モード制御値を前記既定のスリ
ープモード値に設定するように条件コードレジスタ制御
信号を生成して応答し、また、第３の既定モード設定命
令に対しては、前記モード制御値を前記既定のソフトウ
ェア待機モード値に設定するように条件コードレジスタ
制御信号を生成して応答するデコーダ回路を備え、 前記データプロセッサは、データ転送動作を行なうため
のダイレクトメモリアクセスコントローラを更に備え、
前記ダイレクトメモリアクセスコントローラは、前記モ
ード制御値が前記既定のソフトウェア待機モード値に設
定されている場合には、前記ダイレクトメモリアクセス
コントローラの動作を中断し、かつ前記データプロセッ
サモード制御値が既定の実行モードに設定されている場
合や既定のスリープモードに設定されている場合には、
前記ダイレクトメモリアクセスコントローラのデータ転
送動作をイネーブルにする手段を備えていることを特徴
とする請求項１記載のデータプロセッサ。 - 【請求項３】 前記割込みデコーダは、受信した中断割
込み要求信号に対しては、第１のプログラム分岐信号を
生成すると同時に、条件コードレジスタに保持されてい
る前記モード制御値を前記条件コードスタックレジスタ
にコピーするように前記条件コードレジスタ制御信号を
生成して応答し、 前記データ処理ユニットは、前記第１のプログラム分岐
信号に呼応して既定の中断割込みサービスルーチンを実
行するための手段を備えていることを特徴とする請求項
１記載のデータプロセッサ。 - 【請求項４】 第１の命令アドレスを格納するための第
１のプログラムカウンタレジスタと、 前記第１のプログラムカウンタレジスタからの命令アド
レスを格納するためのプログラムスタックレジスタと、 第２の命令アドレスを格納するための第２のプログラム
カウンタレジスタとを備え、 前記割込みデコーダの前記状態機械は、 （１）受信した各中断割込み要求信号に対しては、前記
第２のプログラムカウンタレジスタからの前記第１の命
令アドレスを前記プログラムスタックレジスタにコピー
するように制御信号を生成して応答し、 （２）既定の中断復帰命令に対しては、前記プログラム
スタックレジスタからの前記第１の命令アドレスを前記
第１のプログラムカウンタレジスタにコピーするように
制御信号を生成し、かつ前記条件コードスタックレジス
タに格納されている前記モード制御値を前記条件コード
レジスタにコピーするように条件コードレジスタ制御信
号を生成して応答し、 （３）受信した各標準割込み要求信号に対しては、前記
第２のプログラムカウンタレジスタからの前記第１の命
令アドレスを前記データスタック領域にコピーするよう
に制御信号を生成して応答し、 （４）既定の標準割込み復帰命令に対しては、前記デー
タスタック領域からの前記第１の命令アドレスを前記第
１のプログラムカウンタレジスタにコピーするように制
御信号を生成し、かつ前記データスタック領域に格納さ
れている前記モード制御値を前記条件コードレジスタに
コピーするように条件コードレジスタ制御信号を生成し
て応答することを特徴とする請求項１記載のデータプロ
セッサ。 - 【請求項５】 データ処理動作を行なうためのデータ処
理コアユニットと、 特定データ値を格納するためのスタック記憶手段とから
構成されているデータプロセッサであって、 前記データ処理コアユニットは、 （１）中断割込み要求信号と複数の標準割込み要求信号
とを含む割込み信号を受け取るための割込みコントロー
ラと、 （２）データプロセッサモード制御値を含む条件コード
値を格納するための条件コードレジスタと、 （３）前記条件コードレジスタに接続され、前記データ
プロセッサモード制御値が既定のスリープモード値に設
定されている場合は、前記データ処理コアユニットによ
るデータ処理動作を中段させ、一方、前記データプロセ
ッサモード制御値が既定の実行モード値に設定されてい
る場合は、前記データ処理コアユニットによるデータ処
理動作をイネーブルにするモード制御手段と、 （４）前記割込みコントローラに接続され、かつ条件コ
ードレジスタ制御信号を生成して、受け取った各々の割
込み要求信号に応じて、前記データプロセッサモード制
御値に対して演算処理動作を行なう割込みデコーダとを
備え、 前記割込みデコーダは、受信した中断割込み要求信号に
対しては、最初に前記条件コードレジスタに保持されて
いる前記モード制御値を前記スタック記憶手段にコピー
するように、条件コードレジスタ制御信号を生成し、次
に前記モード制御値を前記既定の実行モード値に設定す
るように、条件コードレジスタ制御信号を生成して応答
する状態機械を備え、 前記割込みデコーダの前記状態機械は、標準割込み要求
信号に対しては、最初に前記モード制御値を前記既定の
実行モード値に設定するように条件コードレジスタ制御
信号を生成し、次に前記条件コードレジスタに保持され
ている前記モード制御値を前記スタック記憶手段にコピ
ーするように、条件コードレジスタ制御信号を生成して
応答し、 前記データ処理コアユニットは、更に、前記モード制御
値を実行モード値またはスリープモード値の何れか一つ
に設定し、かつ前記条件コードレジスタ制御信号に応じ
て、前記モード制御値を前記スタック記憶手段にコピー
するための条件コードコントローラを備えていることを
特徴とするデータプロセッサ。 - 【請求項６】 中断割込み要求信号と複数の標準割込み
要求信号とを含む割込み信号を受け取るステップと、 データプロセッサモード制御値を含む条件コード値を条
件コードレジスタに格納するステップと、 前記データプロセッサモード制御値が既定のスリープモ
ード値に設定されている場合には、前記データプロセッ
サによる前記データ処理動作を中断するステップと、 前記データプロセッサモード制御値が既定の実行モード
値に設定されている場合には、前記データプロセッサに
よる前記データ処理動作をイネーブルにするステップ
と、 前記中断割込み要求信号に対しては、最初に前記条件コ
ードレジスタに保持されている前記モード制御値を条件
コードスタックレジスタにコピーするように、条件コー
ドレジスタ制御信号を生成し、次に前記モード制御値を
前記既定の実行モード値に設定するように、条件コード
レジスタ制御信号を生成して応答するステップと、 前記標準割込み要求信号に対しては、最初に前記モード
制御値を前記既定の実行モード値に設定するように条件
コードレジスタ制御信号を生成し、次に前記条件コード
レジスタに保持されている前記モード制御値をデータス
タック領域を含むデータメモリにコピーするように、条
件コードレジスタ制御信号を生成して応答するステップ
と、 前記データプロセッサモード制御値を実行モード値また
はスリープモード値の何れか一つに設定して、前記モー
ド制御値を、前記条件コードレジスタ制御信号に応じ
て、前記条件コードスタックレジスタまたは前記データ
スタック領域の何れか一つにコピーするステップと、か
らなることを特徴とするデータプロセッサの割込み要求
処理方法。 - 【請求項７】 第１の既定モード設定命令に対しては、
前記モード制御値を前記既定の実行モード値に設定する
ように条件コードレジスタ制御信号を生成して応答し、
また、第２の既定モード設定命令に対しては、前記モー
ド制御値を前記既定のスリープモード値に設定するよう
に条件コードレジスタ制御信号を生成して応答し、ま
た、第３の既定モード設定命令に対しては、前記モード
制御値を前記既定のソフトウェア待機モード値に設定す
るように条件コードレジスタ制御信号を生成して応答す
るステップと、 前記モード制御値が前記既定のソフトウェア待機モード
値に設定されている場合には、ダイレクトメモリアクセ
スコントローラによるデータ転送動作を中断し、かつ前
記データプロセッサモード制御値が既定の実行モードに
設定されている場合や既定のスリープモードに設定され
ている場合には、前記ダイレクトメモリアクセスコント
ローラのデータ転送動作をイネーブルにするステップ
と、をさらに備えていることを特徴とする請求項６記載
のデータプロセッサの割込み要求処理方法。 - 【請求項８】 受信した中断割込み要求信号に対して
は、第１のプログラム分岐信号を生成すると同時に、条
件コードレジスタに保持されている前記モード制御値を
前記条件コードスタックレジスタにコピーするように前
記条件コードレジスタ制御信号を生成して応答するステ
ップと、 前記第１のプログラム分岐信号に応答し既定の中断割込
みサービスルーチンを実行するためのステップと、をさ
らに備えていることを特徴とする請求項６記載のデータ
プロセッサの割込み要求処理方法。 - 【請求項９】 第１の命令アドレスを第１のプログラム
カウンタレジスタに格納するためのステップと、 受信した各中断割込み要求信号に対しては、 前記第１のプログラムカウンタレジスタからの前記第１
の命令アドレスをプログラムスタックレジスタにコピー
するように制御信号を生成して応答するステップと、 既定の中断復帰命令に対しては、前記プログラムスタッ
クレジスタからの前記第１の命令アドレスを第２のプロ
グラムカウンタレジスタにコピーするように制御信号を
生成し、かつ前記条件コードスタックレジスタに格納さ
れている前記モード制御値を前記条件コードレジスタに
コピーするように条件コードレジスタ制御信号を生成し
て応答するステップと、 受信した各標準割込み要求信号に対しては、前記第１の
プログラムカウンタレジスタからの前記第１の命令アド
レスを前記データスタック領域にコピーするように制御
信号を生成して応答するステップと、 既定の標準割込み復帰命令に対しては、前記データスタ
ック領域からの前記第１の命令アドレスを前記第２のプ
ログラムカウンタレジスタにコピーするように制御信号
を生成し、かつ前記データスタック領域に格納されてい
る前記モード制御値を前記条件コードレジスタにコピー
するように条件コードレジスタ制御信号を生成して応答
するステップと、をさらに備えていることを特徴とする
請求項６記載のデータプロセッサの割込み要求処理方
法。 - 【請求項１０】 中断割込み要求信号と複数の標準割込
み要求信号とを含む割込み信号を受け取るステップと、 データプロセッサモード制御値を含む条件コード値を条
件コードレジスタ内に格納するステップと、 前記データプロセッサモード制御値が既定のスリープモ
ード値に設定されている場合には、前記データ処理ユニ
ットによるデータ処理動作を中断するステップと、 前記データプロセッサモード制御値が既定の実行モード
値に設定されている場合には、前記データ処理ユニット
によるデータ処理動作をイネーブルにするステップと、 受信した中断割込み要求信号に対しては、最初に前記条
件コードレジスタに保持されている前記モード制御値を
スタック記憶手段にコピーするように、条件コードレジ
スタ制御信号を生成し、次に前記モード制御値を前記既
定の実行モード値に設定するように、条件コードレジス
タ制御信号を生成して応答するステップと、 標準割込み要求信号に対しては、最初に前記モード制御
値を前記既定の実行モード値に設定するように条件コー
ドレジスタ制御信号を生成し、次に前記条件コードレジ
スタに保持されている前記モード制御値を前記スタック
記憶手段にコピーするように、条件コードレジスタ制御
信号を生成して応答するステップと、 前記データプロセッサモード制御値を実行モード値また
はスリープモード値の何れか一つに設定して、前記モー
ド制御値を、前記条件コードレジスタ制御信号に応じ
て、前記スタック記憶手段にコピーするステップと、か
らなることを特徴とするデータプロセッサの割込み要求
処理方法。
Applications Claiming Priority (2)
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Family
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1994
- 1994-09-21 JP JP6226959A patent/JPH07175666A/ja active Pending
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