JPH07170491A - Information signal processing system - Google Patents

Abstract

PURPOSE: To obtain a device for processing both a video and audio signals by using a memory. CONSTITUTION: A video signal DVS is directly written in one memory 10, and read from the memory 10 at a designated rate. An audio signal DAS is clock frequency converted by field units corresponding to the fields of the video signal, and written in another memory 24. The stored audio data are read from the memory 24 at a designated rate, and clock frequency re-converted from a field unit format. The video and audio signals obtained in this ways can be transmitted to an outside monitor device.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、ビデオデータ及び音声
データを含む情報信号を処理する方式（装置及び方法）
に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method (apparatus and method) for processing an information signal including video data and audio data.
It is about.

【０００２】[0002]

【従来の技術】特に、ユーザが設定できる入力、例えば
制御レバーの位置に従ってビデオ信号の再生レートを制
御する機能をもつビデオランダムアクセスメモリ（ＲＡ
Ｍ）レコーダは、公知である。このビデオＲＡＭレコー
ダは主として、即時再生やスローモーションの便宜を与
えるスポーツや屋外放送分野で用いられている。2. Description of the Related Art In particular, a video random access memory (RA) having a function of controlling a reproduction rate of a video signal according to an input which can be set by a user, for example, a position of a control lever.
M) Recorders are known. This video RAM recorder is mainly used in the fields of sports and outdoor broadcasting that provide the convenience of instant playback and slow motion.

【０００３】上記ＲＡＭレコーダは、標準ビデオテープ
レコーダ（ＶＴＲ）技術より明らかに優る点、即ち、同
時記録再生における柔軟性及び殆ど瞬間的なランダムア
クセス能力（即ち、巻戻しキューイング又はプリローリ
ングに時間を要しない。）により、多挿入（multi-laye
ring）の如き集約的編集作業をＲＡＭレコーダを用いて
伝統的なＶＴＲよりずっと早く行える場合、ポストプロ
ダクションのような多くの他の応用に極めて適してい
る。インタビュー番組の遅れは、ＲＡＭ技術に非常に適
したもう１つの応用である。この場合、不適当な素材の
生（なま）のオンライン検閲削除に、即時キューイング
（cueing）を使用できる。The above RAM recorder has a clear advantage over standard video tape recorder (VTR) technology: flexibility in simultaneous recording and playback and almost instantaneous random access capability (ie time to rewind queuing or prerolling). Multi-laye
If intensive editing tasks such as ring) can be done much faster than traditional VTRs using a RAM recorder, it is highly suitable for many other applications such as post production. Delays in interview programming is another very well-suited application for RAM technology. In this case, immediate cueing can be used for online censoring of raw material.

【０００４】これら２つの応用において、音声が重要な
役割を果たしている。しかし、デジタル音声及びビデオ
信号の特性の相違により、ＲＡＭレコーダは一般に、ビ
デオのみを扱うか又は音声のみを扱うように限定して設
計されてきた。したがって、上記公知のＲＡＭレコーダ
を用いて同期したビデオ信号と音声信号をどのように扱
うべきかは、未だ分かっていない。Voice plays an important role in these two applications. However, due to the differences in the characteristics of digital audio and video signals, RAM recorders have generally been designed specifically to handle either video only or audio only. Therefore, it is not yet known how to handle the synchronized video signal and audio signal using the above-mentioned known RAM recorder.

【０００５】[0005]

【発明が解決しようとする課題】本発明の課題は、上記
ＲＡＭレコーダを用いてビデオ信号及び音声信号の両方
を処理する情報信号処理方式を提供することである。SUMMARY OF THE INVENTION An object of the present invention is to provide an information signal processing system for processing both video signals and audio signals using the RAM recorder described above.

【０００６】[0006]

【課題を解決するための手段】本発明は、一面からみ
て、ビデオデータ及び音声データを含む情報信号を処理
する装置を提供する。該装置は、音声データをビデオデ
ータのフィールドに対応するフィールド単位に変換する
手段と、フィールド単位でビデオデータを記憶する第１
のメモリ手段と、上記変換された音声データをフィール
ド単位で記憶する第２のメモリ手段と、第１メモリ手段
に対するビデオデータの書込み及び読出しタイミングに
対し、第２メモリ手段に対する音声データの書込み及び
読出しタイミングを制御する制御手段と、音声データを
フィールド単位フォーマットから再変換する手段とを具
える。SUMMARY OF THE INVENTION The present invention, in one aspect, provides an apparatus for processing an information signal containing video data and audio data. The apparatus comprises means for converting audio data into a field unit corresponding to a field of video data, and a first unit for storing the video data in the field unit.
Memory means, second memory means for storing the converted audio data in units of fields, and writing / reading of audio data to / from the second memory means with respect to writing / reading timing of video data to / from the first memory means. It comprises control means for controlling the timing and means for reconverting the audio data from the field-based format.

【０００７】本発明は、他面からみて、ビデオデータ及
び音声データを含む情報信号を処理する方法を提供す
る。該方法は、音声データをビデオデータのフィールド
に対応するフィールド単位に変換するステップと、第１
メモリ手段にビデオデータをフィールド単位で記憶する
ステップと、第２メモリ手段に音声データをフィールド
単位で記憶するステップと、第１メモリ手段に対するビ
デオデータの書込み及び読出しタイミングに対し、第２
メモリ手段に対する音声データの書込み及び読出しタイ
ミングを制御するステップと、音声データをフィールド
単位フォーマットから再変換するステップとを含む。The invention provides, from another aspect, a method of processing an information signal containing video data and audio data. The method comprises converting audio data into field units corresponding to fields of video data;
With respect to the step of storing the video data in the memory unit in the unit of field, the step of storing the audio data in the second memory unit in the unit of field, and the timing of writing and reading the video data to and from the first memory unit,
Controlling the timing of writing and reading audio data to and from the memory means, and reconverting the audio data from the field-based format.

【０００８】[0008]

【実施例】以下、図面により本発明を具体的に説明す
る。図１及び２は、本発明の実施例であるビデオ及び音
声ＲＡＭレコーダ装置の前半部と後半部を夫々示すブロ
ック図である。これらの図において、ＮＴＳＣデジタル
ビデオ信号、ＰＡＬデジタルビデオ信号又はコンポーネ
ント・デジタルビデオ信号の如き入来するデジタルビデ
オ信号ＤＶＳは、ビデオ入力ボード（タイミング回路を
含む。）１２を介してメモリボード１０の入力ポート
（ｃ）に供給される。ビデオフィールド同期信号ＶＦＳ
及びビデオサンプルレートクロック信号ＶＳＲＣは、ビ
デオ入力ボード１２のタイミング回路に供給される。ビ
デオ入力ボード１２のタイミング回路からのアクティブ
（能動）ビデオメモリ書込み信号ＡＶＭＷは、メモリボ
ード１０の入力ポート（ｄ）に供給される。メモリボー
ド１０からの出力ビデオ信号は、ビデオ出力ボード１４
（タイミング回路を含む。）に供給される。メモリボー
ド１０からのアクティブビデオメモリ読出し信号ＡＶＭ
Ｒは、ＶＦＳ及びＶＳＲＣ信号と共に、ビデオ出力ボー
ド１４のタイミング回路に供給される。ビデオ出力ボー
ド１４の出力ビデオ信号は、モニタ（図示せず）に供給
される。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be specifically described below with reference to the drawings. 1 and 2 are block diagrams showing a first half portion and a second half portion of a video and audio RAM recorder device according to an embodiment of the present invention, respectively. In these figures, an incoming digital video signal DVS, such as an NTSC digital video signal, a PAL digital video signal or a component digital video signal, is input to the memory board 10 via a video input board (including a timing circuit) 12. It is supplied to port (c). Video field sync signal VFS
And the video sample rate clock signal VSRC is provided to the timing circuit of the video input board 12. The active video memory write signal AVMW from the timing circuit of the video input board 12 is supplied to the input port (d) of the memory board 10. The output video signal from the memory board 10 is the video output board 14
(Including a timing circuit). Active video memory read signal AVM from memory board 10
R, along with the VFS and VSRC signals, is provided to the timing circuit of video output board 14. The output video signal of the video output board 14 is supplied to a monitor (not shown).

【０００９】入来する２相デジタル音声信号ＤＡＳは、
受信器１６に供給される。このデジタル音声信号ＤＡＳ
は、図３に示すようなＡＥＳ／ＥＢＵフォーマット信号
の形のものがよい。ＡＥＳ／ＥＢＵフォーマット信号に
ついては、「２チャンネル線形デジタル音声データのた
めの直列送信フォーマット」（Serial TransmissionFor
mat for Two-channel Linearly Represented Digital A
udio Data）ＡＥＳ３−１９８５又はＡＮＳＩ Ｓ４−
４０−１９８５に記載されている。受信器１６からの出
力信号は、直並列変換器１８に供給される。直並列変換
器１８からの出力信号は、８ワイド３−１（eight wide
three-to-one ）マルチプレクサ（並直列変換器）２０
に供給される。８ワイド３−１マルチプレクサ（ＭＰ
Ｘ）２０からの出力信号は、音声フィールド遅延先入れ
先出し（ＦＩＦＯ）メモリ２２に供給される。音声フィ
ールド遅延ＦＩＦＯメモリ２２からの出力信号は、もう
１つのメモリボード２４に供給される。メモリボード２
４からの出力信号は、交替バッファメモリ２６に供給さ
れる。交替バッファメモリ２６からの出力信号は、８ウ
ェイ４−１デマルチプレクサ（直並列変換器）２８に供
給される。８ウェイ４−１デマルチプレクサ（ＤＥ−Ｍ
ＰＸ）２８からの出力信号は、利得プロファイル乗算器
３０に供給される。利得プロファイル乗算器３０からの
出力信号は、並直列変換器３２に供給される。並直列変
換器３２からの出力信号は、送信器３４に供給される。
送信器３４からの出力デジタル音声信号は、モニタ（図
示せず）に供給される。The incoming two-phase digital audio signal DAS is
It is supplied to the receiver 16. This digital audio signal DAS
Is preferably in the form of an AES / EBU format signal as shown in FIG. For AES / EBU format signals, refer to "Serial Transmission Format for 2-Channel Linear Digital Audio Data".
mat for Two-channel Linearly Represented Digital A
udio Data) AES3-1985 or ANSI S4-
40-1985. The output signal from the receiver 16 is supplied to the serial-parallel converter 18. The output signal from the serial-parallel converter 18 is 8 wide 3-1 (eight wide).
three-to-one) multiplexer (parallel serial converter) 20
Is supplied to. 8-wide 3-1 multiplexer (MP
The output signal from the X) 20 is provided to an audio field delay first in first out (FIFO) memory 22. The output signal from the audio field delay FIFO memory 22 is provided to another memory board 24. Memory board 2
The output signal from 4 is supplied to the alternate buffer memory 26. The output signal from the alternation buffer memory 26 is supplied to the 8-way 4-1 demultiplexer (serial / parallel converter) 28. 8-way 4-1 demultiplexer (DE-M
The output signal from PX) 28 is provided to gain profile multiplier 30. The output signal from the gain profile multiplier 30 is supplied to the parallel-serial converter 32. The output signal from the parallel-serial converter 32 is supplied to the transmitter 34.
The output digital audio signal from the transmitter 34 is supplied to a monitor (not shown).

【００１０】ビデオフィールド同期信号ＶＦＳ及びビデ
オサンプルレートクロック信号ＶＳＲＣはまた、タイミ
ング信号発生器３６にも供給され、そこで、音声レート
（ＡＲ）及びビデオレート（ＶＲ）のタイミング信号が
発生される。タイミング信号発生器３６からの音声レー
トタイミング信号は、受信器１６、直並列変換器１８及
び８ワイド３−１マルチプレクサ２０に供給される。タ
イミング信号発生器３６からの書込み信号（音声レー
ト）及び読出し信号（ビデオレート）は、音声フィール
ド遅延ＦＩＦＯメモリ２２に供給される。タイミング信
号発生器３６からのアクティブ音声メモリ書込み信号Ａ
ＡＭＷは、メモリボード２４に供給される。メモリボー
ド２４からのアクティブ音声メモリ読出し信号ＡＡＭＲ
は、書込みアドレス発生器５６に供給される。書込みア
ドレス発生器５６からの書込みアドレス信号は、交替バ
ッファメモリ２６に供給される。The video field sync signal VFS and the video sample rate clock signal VSRC are also provided to a timing signal generator 36, where audio rate (AR) and video rate (VR) timing signals are generated. The audio rate timing signal from timing signal generator 36 is provided to receiver 16, deserializer 18 and 8-wide 3-1 multiplexer 20. The write signal (audio rate) and read signal (video rate) from the timing signal generator 36 are supplied to the audio field delay FIFO memory 22. Active voice memory write signal A from the timing signal generator 36
The AMW is supplied to the memory board 24. Active voice memory read signal AAMR from the memory board 24
Are supplied to the write address generator 56. The write address signal from the write address generator 56 is supplied to the replacement buffer memory 26.

【００１１】タイミング信号発生器３６からの音声レー
ト（ＡＲ）タイミング信号はまた、読出しアドレス発生
器６０、８ウェイ４−１デマルチプレクサ２８、並直列
変換器３２及び送信器３４にも供給される。タイミング
信号発生器３６からのビデオレート（ＶＲ）タイミング
信号は、利得プロファイル乗算器３０、書込みアドレス
発生器５６及び読出しアドレス発生器６０に供給され
る。読出しアドレス発生器６０からの読出しアドレス信
号及びスイッチ信号は、交替バッファメモリ２６に供給
される。入力制御手段６２からの指令信号は、ＣＰＵ６
４に供給される。ＣＰＵ６４は、タイミング信号発生器
３６からモード信号を受取る。入力制御手段６２は、例
えば、読出しのレート及び（又は）方向を制御する制御
レバー６６を含むことがある。ＣＰＵ６４からのアドレ
スを含む制御信号は、メモリボード１０及びメモリボー
ド２４に供給される。モード信号も、ＣＰＵ６４より書
込みアドレス発生器５６に供給される。The audio rate (AR) timing signal from timing signal generator 36 is also provided to read address generator 60, 8-way 4-to-1 demultiplexer 28, parallel-to-serial converter 32 and transmitter 34. The video rate (VR) timing signal from timing signal generator 36 is provided to gain profile multiplier 30, write address generator 56 and read address generator 60. The read address signal and the switch signal from the read address generator 60 are supplied to the alternation buffer memory 26. The command signal from the input control means 62 is sent to the CPU 6
4 is supplied. The CPU 64 receives the mode signal from the timing signal generator 36. The input control means 62 may include, for example, a control lever 66 that controls the rate and / or direction of reading. A control signal including an address from the CPU 64 is supplied to the memory board 10 and the memory board 24. The mode signal is also supplied from the CPU 64 to the write address generator 56.

【００１２】交替バッファメモリ２６は、第１スイッチ
手段３８、第２スイッチ手段４０、フィールド（０）Ｒ
ＡＭメモリ４２及びフィールド（１）ＲＡＭメモリ４４
を有する。メモリボード２４からの（音声）出力信号
は、第１スイッチ手段３８に供給される。第１スイッチ
手段３８からのスイッチされた信号は、フィールド
（０）ＲＡＭメモリ４２及びフィールド（１）ＲＡＭメ
モリ４４に選択的に供給される。フィールド（０）ＲＡ
Ｍメモリ４２及びフィールド（１）ＲＡＭメモリ４４か
らの出力信号は、第２スイッチ手段４０に供給される。
第２スイッチ手段４０からのスイッチされた出力信号
は、８ウェイ４−１デマルチプレクサ２８に供給され
る。The replacement buffer memory 26 includes a first switch means 38, a second switch means 40, and a field (0) R.
AM memory 42 and field (1) RAM memory 44
Have. The (voice) output signal from the memory board 24 is supplied to the first switch means 38. The switched signal from the first switch means 38 is selectively supplied to the field (0) RAM memory 42 and the field (1) RAM memory 44. Field (0) RA
Output signals from the M memory 42 and the field (1) RAM memory 44 are supplied to the second switch means 40.
The switched output signal from the second switch means 40 is supplied to the 8-way 4-1 demultiplexer 28.

【００１３】ビデオ入力ボード１２のタイミング回路に
よりビデオフィールド同期信号ＶＦＳ及びビデオサンプ
ルレートクロック信号ＶＳＲＣに従って発生されたアク
ティブビデオメモリ書込み信号ＡＶＭＷは、メモリボー
ド１０に書込みタイミング信号として供給される。入来
デジタルビデオ信号ＤＶＳは、ＣＰＵ６４の制御の下で
メモリボード１０に記憶される。記憶されたビデオ信号
は、ＣＰＵ６４の制御の下でメモリボード１０から制御
されたビデオフィールドレートで読出される。読み出さ
れるビデオフィールドレートは、入力制御手段６２の制
御レバー６６を用いるオペレータ（操作者）によって設
定される。メモリボード１０からの読出されたデジタル
ビデオデータは、ビデオ出力ボード１４を介して外部の
モニタ装置に供給される。The active video memory write signal AVMW generated by the timing circuit of the video input board 12 according to the video field sync signal VFS and the video sample rate clock signal VSRC is supplied to the memory board 10 as a write timing signal. The incoming digital video signal DVS is stored in the memory board 10 under the control of the CPU 64. The stored video signal is read from the memory board 10 at a controlled video field rate under the control of the CPU 64. The read video field rate is set by an operator using the control lever 66 of the input control means 62. The digital video data read from the memory board 10 is supplied to an external monitor device via the video output board 14.

【００１４】具体的な例では、メモリボード１０は、例
えばソニーＤＥＭ−１０００ビデオＲＡＭレコーダに設
けられているように、２つの８ビット幅入力データポー
ト及び２つの８ビット幅出力データポート（図示せず）
を有する。ＣＰＵ６４は、これら４つのポートの各々に
おけるデータに関する独立スタートアドレスを定めるこ
とができる。ビデオの場合、これらのスタートアドレス
は、フィールドブランキング期間に与えられる。フィー
ルドのスタート時に、データは入力ポート（ｃ）に加え
られる。アクティブビデオメモリ書込み信号ＡＶＭＷ
は、アクティブ（能動）入力データの周期を定める。２
つの書込みスタートアドレスで始まって、入力デジタル
ビデオデータは、順次メモリボード１０に書込まれる。
その間にデータは、２つの読出しスタートアドレスで始
まって順次メモリボード１０から読出され、出力ポート
（ｅ）に向けられる。アクティブビデオメモリ読出し信
号ＡＶＭＲは、メモリボード１０によって与えられ、出
力ポートがいつアクティブデータを与えているかを示
す。ＡＶＭＲ信号は、ビデオ出力ボード１４に有効デー
タタイミング信号として供給される。メモリボード１０
はデータ保持のため各メモリセルをリフレッシュする時
間を要するダイナミックＲＡＭ（ＤＲＡＭ）技術を用い
る。この時間には、メモリボード１０は書込み又は読出
しができない。ビデオ信号では、アクティブビデオメモ
リ書込み信号ＡＶＭＷが働かないフィールド又はライン
のブランキング期間が、これに対して十分な時間を与え
る。In a specific example, the memory board 10 has two 8-bit wide input data ports and two 8-bit wide output data ports (not shown), such as those provided on a Sony DEM-1000 video RAM recorder. No)
Have. CPU 64 can define an independent start address for the data on each of these four ports. In the case of video, these start addresses are given during the field blanking period. At the start of the field, data is added to input port (c). Active video memory write signal AVMW
Defines the period of active input data. Two
Starting with one write start address, the input digital video data is sequentially written to the memory board 10.
Meanwhile, data is sequentially read from the memory board 10 starting with two read start addresses and directed to the output port (e). The active video memory read signal AVMR is provided by the memory board 10 and indicates when the output port is providing active data. The AVMR signal is supplied to the video output board 14 as a valid data timing signal. Memory board 10
Uses a dynamic RAM (DRAM) technology that requires time to refresh each memory cell to retain data. During this time, the memory board 10 cannot write or read. In the video signal, the blanking period of the field or line where the active video memory write signal AVMW does not work gives sufficient time for this.

【００１５】入来する２相デジタル音声信号ＤＡＳは、
受信器１６に供給される。該音声信号は、音声サンプル
データ及び種々のチャンネル・インタフェース・ビット
を含む直列データストリームに復号される。このデータ
は、タイミング信号発生器３６の制御の下で、既知数の
音声サンプルが各入力デジタルビデオフィールドに対応
するように、入力デジタルビデオ信号にロックされる。
受信器ボード・レベル・インタフェースのフォーマット
は、例えば普通使用されるＩ² Ｓバスのフォーマットと
類似のものでよい。しかし、それは、対応する有効性
（バリディティ）、チャンネル状態（ステータス）、ユ
ーザ、パリティー及びＺプリアンブル・ビットを有する
各音声サンプルを少なくとも含み、終始「左右左右」と
標準的な多重化形式に配列されるべきである。The incoming two-phase digital audio signal DAS is
It is supplied to the receiver 16. The audio signal is decoded into a serial data stream containing audio sample data and various channel interface bits. This data is locked to the input digital video signal under the control of the timing signal generator 36 so that a known number of audio samples corresponds to each input digital video field.
The format of the receiver board level interface may be similar to that of the commonly used I ² S bus, for example. However, it contains at least each audio sample with corresponding validity, channel status, user, parity and Z preamble bits, and is arranged in a standard multiplex format "right, left, right" throughout. Should be.

【００１６】受信器１６の出力は、直並列変換器１８に
供給される。直並列変換器１８は、３２×２×ｆｓ（ｆ
ｓはサンプリング・クロック周波数）のデータレートを
もつ受信器１６の出力信号を、タイミング信号発生器３
６の制御の下に２×ｆｓのデータレートをもつ２４ビッ
ト並列データに変換する。直並列変換器１８では、音声
データの全部（２０ビット）、１ユーザ・ビット、１有
効性ビット、１チャンネル状態ビット、１Ｚプリアンブ
ル又はチャンネル状態同期ビットが受信器１６の出力デ
ータから選択される。The output of the receiver 16 is supplied to the serial-parallel converter 18. The serial-parallel converter 18 uses 32 × 2 × fs (f
s is a sampling clock frequency), and the output signal of the receiver 16 having a data rate of
Under the control of 6, the data is converted into 24-bit parallel data having a data rate of 2 × fs. In the serial-to-parallel converter 18, all (20 bits), 1 user bit, 1 validity bit, 1 channel state bit, 1Z preamble or channel state synchronization bit of the audio data are selected from the output data of the receiver 16.

【００１７】直並列変換器１８からの出力信号は、８ワ
イド３−１マルチプレクサ２０に供給され、そこで、２
４ビット並列データが３×２×ｆｓのクロック周波数を
もつ３つの８ビットワードに時分割多重化される。８ワ
イド３−１マルチプレクサ２０の出力信号はそれから、
音声フィールド遅延ＦＩＦＯメモリ２２に供給され、そ
の中に３×２×ｆｓのクロックレートで、タイミング信
号発生器３６からのＦＩＦＯ書込みクロックに従って記
憶される。この時点まで、データは、音声サンプルレー
トｆｓの整数倍に等しいレートで処理されている。The output signal from the serial-to-parallel converter 18 is provided to an 8-wide 3-1 multiplexer 20, where 2
The 4-bit parallel data is time division multiplexed into three 8-bit words with a clock frequency of 3x2xfs. The output signal of the 8-wide 3-1 multiplexer 20 is then
It is supplied to an audio field delay FIFO memory 22 in which it is stored at a clock rate of 3 × 2 × fs according to a FIFO write clock from a timing signal generator 36. Up to this point, the data has been processed at a rate equal to an integer multiple of the audio sample rate fs.

【００１８】音声フィールド遅延ＦＩＦＯメモリ２２に
記憶されたデータは、タイミング信号発生器３６からの
ＦＩＦＯ読出しクロックに従い、デジタルビデオ信号の
クロックレートで読出される。即ち、音声フィールド遅
延ＦＩＦＯメモリ２２は、ワードレートをビデオサンプ
ルレートのワードレートに変換し、それを時間領域にお
いてメモリボード２４の制約条件に合ったフォーマット
とするのに使用される。例えば、メモリボード２４の構
造がメモリボード１０と同一である場合、前述のよう
に、ダイナミックメモリのリフレッシュにかなりの時間
を要し、その間はデータを書込んだり読出したりできな
いことが１つの制約条件となる。このリフレッシュは一
定の間隔で行わねばならず、したがって、音声データは
メモリボードにライン単位で与えられる（図４参照）。The data stored in the audio field delay FIFO memory 22 is read at the clock rate of the digital video signal according to the FIFO read clock from the timing signal generator 36. That is, the audio field delay FIFO memory 22 is used to convert the word rate to the video sample rate word rate and format it in the time domain to meet the constraints of the memory board 24. For example, when the structure of the memory board 24 is the same as that of the memory board 10, as described above, it takes a considerable time to refresh the dynamic memory, and one constraint condition is that data cannot be written or read during that time. Becomes This refresh must be done at regular intervals, so the audio data is provided to the memory board line by line (see FIG. 4).

【００１９】ＦＩＦＯメモリ２２から読出された出力信
号は、メモリボード２４に供給される。ＣＰＵ６４は、
メモリボード２４の書込みアドレスの指定を制御し、且
つ読出しアドレス指定、したがってメモリボード２４の
フィールド読出し順序を制御する。その際、制御レバー
６６又はキーボード（図示せず）で与えられる、入力制
御手段６２からの指令信号に従う。The output signal read from the FIFO memory 22 is supplied to the memory board 24. CPU 64 is
It controls the write addressing of the memory board 24 and controls the read addressing and thus the field read order of the memory board 24. At that time, it follows a command signal from the input control means 62 given by the control lever 66 or a keyboard (not shown).

【００２０】フィールド毎に１回、ＣＰＵ６４は、音声
データに対するスタートアドレスを送り込む。次いで、
タイミング信号発生器３６の制御の下に、音声データが
ビデオデータのラインに類似のフォーマットでメモリボ
ード２４に与えられる。このようにして、所定数の音声
ワードが、デジタルビデオ信号ＤＶＳに用いられたアク
ティブビデオメモリ書込み信号（ストローブ）ＡＶＭＷ
と同等のアクティブ音声メモリ書込みストローブＡＡＭ
Ｗで、送り込まれる。音声ワードが音声フィールド遅延
ＦＩＦＯメモリ２２に書込まれ続ける連続的方法のた
め、該メモリの容量は、ビデオフィールドに対応する所
定数の音声サンプルに、音声を前のフィールドからメモ
リボード２４に移すのに要する時間で決まるバッファ限
度を加えたものを考慮しなければならない。Once for each field, the CPU 64 sends the start address for the audio data. Then
Under the control of the timing signal generator 36, audio data is provided to the memory board 24 in a format similar to a line of video data. In this way, a predetermined number of audio words are written in the active video memory write signal (strobe) AVMW used for the digital video signal DVS.
Active voice memory write strobe AAM equivalent to
W is sent. Due to the continuous manner in which the audio words continue to be written to the audio field delay FIFO memory 22, the capacity of the memory moves the audio from the previous field to the memory board 24 into a predetermined number of audio samples corresponding to the video field. One must consider the addition of the buffer limit, which is determined by the time required for.

【００２１】フィールド当たり音声データワードの数
は、ビデオの場合より遙かに少ないので、ビデオ信号の
各フィールドにつき、メモリボード・チャンネル当たり
１より多くのステレオ音声チャンネルを記憶することが
できる。例えば、２つのＦＩＦＯメモリを設けることを
含めて図１の書込み側データ路を２重にすることによっ
て、２チャンネルを受入れることができる。第１のスタ
ートアドレスが取込まれ、第１ＦＩＦＯからのデータが
通常の方法で移送される。この期間中、第２ＦＩＦＯに
対する読出しクロックは働かない。第１ＦＩＦＯからの
データ移送が終わると、第２のスタートアドレスがＣＰ
Ｕ６４より供給され、第２ＦＩＦＯからのデータが、例
えば同じメモリボード入力ポートへのトライステート
（３状態）バスを介して、多重化される。今度は、第１
ＦＩＦＯの読出しクロックが働かない。ＦＩＦＯの容量
は、第１ＦＩＦＯだけでなく第２ＦＩＦＯも空（から）
になる間、即ち当該ビデオフィールドに対応する最後の
音声サンプルがメモリボード２４に書込まれ終わるま
で、データの一時記憶がふえるのに合せて増さなければ
ならない。Since the number of audio data words per field is much smaller than for video, more than one stereo audio channel can be stored per memory board channel for each field of the video signal. For example, two channels can be accommodated by duplicating the write side data path of FIG. 1, including providing two FIFO memories. The first start address is fetched and the data from the first FIFO is transported in the normal way. During this period, the read clock for the second FIFO does not work. After the data transfer from the first FIFO is completed, the second start address becomes CP.
The data provided by U64 and from the second FIFO is multiplexed, for example via a tristate bus to the same memory board input port. This time, the first
FIFO read clock does not work. The capacity of the FIFO is empty (from) not only the first FIFO but also the second FIFO.
, I.e., until the last audio sample corresponding to the video field in question has been written to the memory board 24, the temporary storage of data must increase to accommodate it.

【００２２】全動作において、ＣＰＵ６４は、モード信
号に応じて、メモリ内のどこに音声データの個々のフィ
ールドが置かれているかを、そして或る場合には、当該
フィールドに対して記憶されたサンプルの数を追い続け
る。例えば、４８ｋＨｚでサンプルされた音声データを
６２５／５０ビデオデータにロックする場合、音声サン
プルの正確な数は、各フィールドに対して計算できる
が、５２５／５９．９４ビデオの場合、音声サンプル数
は５フィールド毎に１サンプルだけ変わる。In all operations, the CPU 64 is responsive to the mode signal to determine where in the memory the individual fields of audio data are located and, in some cases, the samples stored for that field. Keep chasing numbers. For example, if you lock audio data sampled at 48 kHz to 625/50 video data, the exact number of audio samples can be calculated for each field, but for 525 / 59.94 video, the number of audio samples is Only one sample changes every 5 fields.

【００２３】メモリボード２４に記憶された音声データ
及びメモリボード１０に記憶されたビデオデータは、メ
モリボード２４及び１０から順逆両方向に１より大きい
か、等しいか又は小さいフィールドレートで読出すこと
ができる。その間、常に使用可能なチャンネル状態ビッ
ト（即ち、相応の正確度で、一緒に再送信される音声サ
ンプルに関する規則的な有効ブロックを含むチャンネル
状態）をもつ見分けのつく音声出力を維持することがで
きる。例えば、検索された音声を再送信するとき、受信
した音声サンプルのエンファシスにおける最初の変化が
発生した、該サンプルに近い領域に示されたエンファシ
スにおける変化（例えば、２つの異なるソースの不注意
な編集によって起きるもの）があれば、これを維持する
ことが可能である。The audio data stored on the memory board 24 and the video data stored on the memory board 10 can be read from the memory boards 24 and 10 in both forward and reverse directions at field rates greater than, equal to or less than one. . In the meantime, it is possible to maintain a discernible audio output with the channel status bits always available (ie, with a certain degree of accuracy, the channel status containing the regular valid blocks for the audio samples to be retransmitted together). . For example, when retransmitting the retrieved audio, the first change in emphasis of the received audio sample occurred, the change in emphasis shown in the region near the sample (eg, inadvertent editing of two different sources). If it happens), it is possible to maintain it.

【００２４】標準スピードの再生では、チャンネル状態
は明瞭に検索され再生される。読出しフィールドタイミ
ング及びレートは、ＣＰＵ６４により入力制御手段６２
からの指令信号に従って制御される。メモリボード２４
から読出された音声データはそれから、交替バッファメ
モリ２６に供給される。詳しくいえば、読出しアドレス
発生器６０によって制御される第１スイッチ手段３８に
より交互に、フィールド（０）ＲＡＭメモリ４２及びフ
ィールド（１）ＲＡＭメモリ４４に供給される。そのと
き、データは、フィールド（０）ＲＡＭメモリ４２及び
フィールド（１）ＲＡＭメモリ４４にデジタルビデオ信
号のレートで交互に、書込みアドレス発生器５６からの
書込みアドレス信号に従って１フィールドずつ記憶され
る。In standard speed playback, the channel states are clearly retrieved and played. The read field timing and rate are controlled by the CPU 64 by the input control means 62.
It is controlled according to the command signal from. Memory board 24
The audio data read from is then supplied to the replacement buffer memory 26. Specifically, the first switch means 38 controlled by the read address generator 60 alternately supplies the field (0) RAM memory 42 and the field (1) RAM memory 44. At this time, the data is stored in the field (0) RAM memory 42 and the field (1) RAM memory 44 alternately at the rate of the digital video signal, one field at a time according to the write address signal from the write address generator 56.

【００２５】フィールド（０）及びフィールド（１）Ｒ
ＡＭメモリ４２及び４４のデータは、それらのメモリ４
２及び４４から４×２×ｆｓのレートで交互に、読出し
アドレス発生器６０からの読出しアドレス信号に従って
１フィールドずつ読出される。フィールド（０）ＲＡＭ
メモリ４２及びフィールド（１）ＲＡＭメモリ４４から
読出されたデータは、第２のスイッチ手段４０に送ら
れ、該スイッチ手段は、データを８ウェイ４−１（eigh
t way four-to-one ）デマルチプレクサ２８に交互に供
給する。Field (0) and field (1) R
The data in the AM memories 42 and 44 is stored in the memory 4
The fields 2 and 44 are alternately read at a rate of 4 × 2 × fs according to the read address signal from the read address generator 60, one field at a time. Field (0) RAM
The data read from the memory 42 and the field (1) RAM memory 44 is sent to the second switch means 40, and the switch means transfers the data to the 8-way 4-1 (eigh).
t way four-to-one) Alternately supplied to the demultiplexer 28.

【００２６】メモリボード２４により与えられるアクテ
ィブ音声メモリ読出しストローブＡＡＭＲは、該メモリ
ボードの出力ポートにおけるアクティブデータのタイミ
ングを示す。これは、もともと数クロック周期だけ遅ら
されたＡＡＭＷ信号である。ＡＡＭＲ信号が活きている
間、データは、前述のようにメモリボード２４から交替
バッファメモリ２６に読込まれる。例えば、奇数フィー
ルド時に、フィールド（０）ＲＡＭメモリ４２が書込ま
れ、フィールド（１）ＲＡＭメモリ４４が読出される。
その場合、偶数フィールド時は逆に、フィールド（０）
ＲＡＭメモリ４２が読出され、フィールド（１）ＲＡＭ
メモリ４４が書込まれる。この交替動作の制御は、読出
しアドレス発生器６０の機能の１つである。The active voice memory read strobe AAMR provided by the memory board 24 indicates the timing of active data at the output ports of the memory board. This is an AAMW signal that was originally delayed by a few clock periods. While the AAMR signal is active, data is read from memory board 24 into alternate buffer memory 26 as previously described. For example, in an odd field, the field (0) RAM memory 42 is written and the field (1) RAM memory 44 is read.
In that case, the field (0)
RAM memory 42 is read and field (1) RAM
The memory 44 is written. Control of this alternation operation is one of the functions of the read address generator 60.

【００２７】書込みアドレス発生器５６は、各フィール
ドの始めに、タイミング信号発生器３６からの書込みア
ドレス信号によってゼロにリセットされる。リセットの
あとＡＡＭＲ信号が活きていれば、書込みアドレスは１
つだけインクリメントされ、したがって、メモリボード
２４より供給されるデータは、フィールドＲＡＭメモリ
４２，４４の一方を順次埋めてゆく。The write address generator 56 is reset to zero by the write address signal from the timing signal generator 36 at the beginning of each field. If the AAMR signal is active after reset, the write address is 1.
Therefore, the data supplied from the memory board 24 sequentially fills one of the field RAM memories 42 and 44.

【００２８】各フィールドの終わりに、読出しアドレス
発生器６０は、ＲＡＭ制御信号及びスイッチ手段４０を
介して次の読出しのために適切なフィールドＲＡＭメモ
リ４２又は４４を選択する。データはそれから、読出し
アドレス発生器６０の制御の下にフィールドＲＡＭメモ
リ４２又は４４から読出される。読出しアドレスのパタ
ーンは、２つの主な要因によって、即ち現在の音声フィ
ールドにおけるサンプル数及び再生の方向によって変わ
る。順方向再生の場合、データは単に順次読出され、当
該フィールドに対する正しいワード数を読出し終わる
と、交替制御が働いて次のフィールドが始まる。逆方向
再生の場合、音声サンプルデータ及びそれに対する有効
性（バリディティ）ビットを、最後の「左」サンプルか
ら始まって次に最後の「右」サンプル、そのあと最後の
次の「左」サンプルを、以下同様にしてサンプルの正し
い数を再生し終わるまで、読出す必要がある。しかし、
チャンネル状態（ステータス）、Ｚプリアンブル及びユ
ーザ・ビットは、通常、すべて順方向再生モードで読出
さねばならない。そうしないと、それらは、ミキサやＤ
ＶＴＲなどの音声路の下流で正しく解釈されないであろ
う。At the end of each field, the read address generator 60 selects the appropriate field RAM memory 42 or 44 for the next read via the RAM control signal and switch means 40. The data is then read from the field RAM memory 42 or 44 under the control of the read address generator 60. The read address pattern depends on two main factors: the number of samples in the current audio field and the direction of playback. In the case of forward reproduction, the data is simply read sequentially, and when the correct number of words for the field has been read, the alternation control works to start the next field. For reverse playback, the audio sample data and its validity (validity) bits are passed from the last "left" sample to the last "right" sample, then to the last next "left" sample, In the same manner, it is necessary to read the correct number of samples until the reproduction is completed. But,
The channel status, Z-preamble and user bits should normally all be read in forward play mode. Otherwise they will be mixers and D
It will not be correctly interpreted downstream of the voice path, such as a VTR.

【００２９】メモリボード２４の書込み側で音声データ
のフォーマットを作るとき、音声サンプル当たりの読出
しサイクル数をできるだけ小さくするために、チャンネ
ル状態、Ｚプリアンブル及びユーザ・ビットを一緒に同
じバイトに記憶し、交替バッファメモリからのサンプル
当たりの読出しサイクル（回数）を４に標準化するのが
よい。例えば、これら３つのビットを各サンプルにつき
３バイトの１／３に記憶した場合、順方向再生では、読
出しアドレス発生器６０により発生される読出しアドレ
スパターンは、次のようになる。 ０,１,２,２, ３,４,５,５, ６,７,８,８, ９,１０,
１１,１１,‥‥ また、逆方向再生では、 ５７５４,５７５５,５７５６,２， ５７５７,５７５
８,５７５９,５， ５７４８,５７４９,５７５０,８， ５７５１,５７５
２,５７５３,１１，‥‥When formatting the audio data on the write side of the memory board 24, the channel state, Z preamble and user bits are stored together in the same byte in order to minimize the number of read cycles per audio sample, The read cycle (number of times) per sample from the alternate buffer memory should be standardized to 4. For example, if these three bits are stored in 1/3 of 3 bytes for each sample, the read address pattern generated by the read address generator 60 in forward reproduction is as follows. 0,1,2,2,3,4,5,5,6,7,8,8,9,10,
In the reverse playback, 5754, 5755, 5756,2, 5757,575
8,5759,5, 5748,5749,5750,8, 5751,575
2,5753,11 ...

【００３０】この逆方向パターンの結果は、チャンネル
状態は正確にはそうであるべきものではないが、ごく少
ないハードウェア経費で、それが半使用可能な精度で維
持されることである。The result of this reverse pattern is that the channel condition should not be exactly as it is, but it is maintained at semi-usable accuracy with very little hardware expense.

【００３１】このようにフィールドＲＡＭメモリ４２，
４４から取出（検索）されたデータは、連続ストリーム
として８ウェイ４−１デマルチプレクサ２８に加えら
れ、そこで、該データの４つの別々のバイトは２４ビッ
トのデータに再編される。即ち、８ウェイ４−１デマル
チプレクサ２８では、スイッチ手段４０により時分割多
重化された４つの８ビットワードが、２×ｆｓのクロッ
ク周波数をもつ２４ビットの並列データに多重分離（直
並列変換）される。それから、８ウェイ４−１デマルチ
プレクサ２８の出力信号は、利得プロファイル乗算器３
０に供給される。In this way, the field RAM memory 42,
The data retrieved (retrieved) from 44 is applied as a continuous stream to an 8-way 4-1 demultiplexer 28, where the four separate bytes of the data are reorganized into 24-bit data. That is, in the 8-way 4-1 demultiplexer 28, the four 8-bit words time-division multiplexed by the switch means 40 are demultiplexed (serial-parallel conversion) into 24-bit parallel data having a clock frequency of 2 × fs. To be done. The output signal of the 8-way 4-1 demultiplexer 28 is then fed to the gain profile multiplier 3
Supplied to zero.

【００３２】上記乗算器３０は、８ウェイ４−１デマル
チプレクサ２８からのデータの不連続なフィールド境界
部分の平滑化に使用できる。上記乗算器３０からのデー
タはそれから、並直列変換器３２に供給される。並直列
変換器３２では、２４ビット並列データがデジタル直列
データに変換される。それから、デジタル直列データ
は、出力のためのチャンネル再符号化の後、送信器３４
により外部の音声機器に送信される。読出しアドレス発
生器６０，８ウェイ４−１デマルチプレクサ２８、利得
プロファイル乗算器３０、並直列変換器３２及び送信器
３４は、ビデオフィールド同期信号ＶＦＳ及びビデオサ
ンプルレートクロック信号ＶＳＲＣに従ってタイミング
信号発生器３６により発生されるタイミング信号に従っ
て動作する。タイミング信号発生器３６及びＣＰＵ６４
は、読出し側の処理を調整する。The multiplier 30 can be used for smoothing the discontinuous field boundary portion of the data from the 8-way 4-1 demultiplexer 28. The data from the multiplier 30 is then provided to the parallel-to-serial converter 32. The parallel-serial converter 32 converts 24-bit parallel data into digital serial data. The digital serial data is then sent to the transmitter 34 after channel re-encoding for output.
Is transmitted to an external audio device. The read address generator 60, the 8-way 4-1 demultiplexer 28, the gain profile multiplier 30, the parallel-serial converter 32, and the transmitter 34 include a timing signal generator 36 according to the video field sync signal VFS and the video sample rate clock signal VSRC. It operates according to the timing signal generated by. Timing signal generator 36 and CPU 64
Adjusts the processing on the reading side.

【００３３】図１及び２に示す装置の動作をこれより図
４〜８を参照して説明する。図４は、代表的なコンポー
ネントデジタル方式におけるアクティブ（能動）ビデオ
ラインとアクティブ音声データライン関係を示す。図４
に示すように、アクティブ音声データの７６８サンプル
及びアクティブビデオラインの７６８サンプルが夫々メ
モリボード２４及び１０に記憶される。The operation of the apparatus shown in FIGS. 1 and 2 will now be described with reference to FIGS. FIG. 4 shows a relationship between an active video line and an active audio data line in a typical component digital system. Figure 4
768 samples of active audio data and 768 samples of active video lines are stored in memory boards 24 and 10, respectively, as shown in FIG.

【００３４】図５は、アクティブビデオフィールドとア
クティブ音声データのフィールド関係を示す。アクティ
ブビデオデータの７６８×２４０サンプルが一般に、Ａ
ＶＭＷストローブに従い、１フィールドとしてメモリボ
ード１０に記憶される。音声データの７６８×Ｌ（Ｌは
音声信号のサンプリング周波数ｆｓによって決まる。）
サンプルが、ＡＡＭＷストローブに従い、１ビデオフィ
ールドの間にメモリボード２４に記憶される。FIG. 5 shows the field relationship between the active video field and the active audio data. 768 × 240 samples of active video data are typically A
According to the VMW strobe, it is stored in the memory board 10 as one field. 768 × L of audio data (L is determined by the sampling frequency fs of the audio signal.)
The samples are stored on the memory board 24 during one video field according to the AAMW strobe.

【００３５】図５に示すアクティブビデオメモリ書込み
信号（ストローブ）ＡＶＭＷは、ビデオ入力ボード１２
のタイミング回路によりビデオフィールド同期信号ＶＦ
Ｓ及びビデオサンプルレートクロック信号ＶＳＲＣから
導出発生され、メモリボード１０に書込みタイミング信
号として供給される。図５に示すアクティブ音声メモリ
書込み信号（ストローブ）ＡＡＭＷは、タイミング信号
発生器３６によりビデオフィールド同期信号ＶＦＳ及び
ビデオサンプルレートクロック信号ＶＳＲＣから導出発
生され、メモリボード２４に音声データ書込み用タイミ
ング信号として供給される。The active video memory write signal (strobe) AVMW shown in FIG.
Video field synchronization signal VF by the timing circuit of
It is derived and generated from the S and video sample rate clock signals VSRC and provided to the memory board 10 as a write timing signal. The active audio memory write signal (strobe) AAMW shown in FIG. 5 is derived and generated by the timing signal generator 36 from the video field synchronization signal VFS and the video sample rate clock signal VSRC, and is supplied to the memory board 24 as an audio data write timing signal. To be done.

【００３６】前述のように、本装置の書込み側では、デ
ジタルビデオ信号は、メモリボード１０に直接ビデオク
ロックレートで記憶される。デジタル音声データのクロ
ック周波数は、記憶前のデジタルビデオ信号のクロック
周波数と同じになるように、アップ変換される。その結
果得られるデジタル音声信号はそれから、メモリボード
２４にビデオクロックレートで記憶される。As mentioned above, on the write side of the device, the digital video signal is stored directly in the memory board 10 at the video clock rate. The clock frequency of the digital audio data is up-converted so that it becomes the same as the clock frequency of the digital video signal before storage. The resulting digital audio signal is then stored in memory board 24 at the video clock rate.

【００３７】図６は、読出し時のアクティブビデオライ
ンとアクティブ音声データのライン関係を示す。図６に
示すように、７６８サンプルがメモリボード１０からビ
デオラインとして読出される。音声データの７６８サン
プルが、１ビデオラインの間にメモリボード２４から読
出される。FIG. 6 shows the line relationship between the active video line and the active audio data at the time of reading. As shown in FIG. 6, 768 samples are read from the memory board 10 as video lines. 768 samples of audio data are read from the memory board 24 during one video line.

【００３８】図７は、アクティブビデオフィールドと、
メモリボード２４から読出されるデジタル音声データと
のフィールド関係を示す。メモリボード１０からのアク
ティブビデオメモリ読出し信号（ストローブ）ＡＶＭＲ
は、ビデオ出力ボード１４にタイミング信号として供給
され、出力ボード１４でデジタルビデオ信号のフォーマ
ットを作るのに使用される。FIG. 7 shows an active video field and
The field relationship with the digital audio data read from the memory board 24 is shown. Active video memory read signal (strobe) AVMR from memory board 10
Are supplied as timing signals to the video output board 14 and are used by the output board 14 to format the digital video signal.

【００３９】メモリボード２４からのアクティブ音声ス
トローブＡＡＭＲは、書込みアドレス発生器５６に供給
される。書込みアドレス発生器５６は、アクティブ音声
ストローブＡＡＭＲに従って書込みアドレスを発生す
る。メモリボード２４から読出されたデータは、書込み
アドレス及びスイッチ手段３８の位置に従って、フィー
ルド（０）ＲＡＭメモリ４２又はフィールド（１）ＲＡ
Ｍメモリ４４に記憶される。The active audio strobe AAMR from the memory board 24 is provided to the write address generator 56. The write address generator 56 generates a write address according to the active audio strobe AAMR. The data read from the memory board 24 is field (0) RAM memory 42 or field (1) RA according to the write address and the position of the switch means 38.
It is stored in the M memory 44.

【００４０】前述のように、本装置の読出し側では、メ
モリボード１０に記憶されたデジタルビデオ信号は、メ
モリボード１０からビデオクロックレートで読出され、
ビデオ出力ボード１４を介して外部のモニタ装置に供給
される。これに対し、メモリボード２４から読出される
デジタル音声データのワードレートは、適正なデジタル
音声データレートに下げられる。得られたデジタル音声
データはそれから、外部音声装置に供給される。As described above, on the reading side of this device, the digital video signal stored in the memory board 10 is read from the memory board 10 at the video clock rate,
It is supplied to an external monitor device via the video output board 14. On the other hand, the word rate of the digital audio data read from the memory board 24 is reduced to an appropriate digital audio data rate. The resulting digital audio data is then provided to the external audio device.

【００４１】メモリボード２４からどのフィールドの音
声データを取出すかの制御は、ＣＰＵ６４によって行わ
れる。即ち、読出しスタートアドレスがＣＰＵ６４から
供給される。通常は、取出す音声データは、一緒に記録
されたビデオフィールドに直接関連するものである。或
いは、例えば、異なるスタートアドレスを供給すること
により音声トラックをスリップさせることもできる。再
生スピードが１でない場合、音声データは、一般にフィ
ールド単位で連続するのみである。例えば、２フィール
ド毎に音声データの一方のフィールドが通常２倍の再生
スピードで取出されるであろう。２倍スピードの再生モ
ードでは、図８に示す如く、ＣＰＵ６４は、２フィール
ド毎に音声データの一方のフィールドを取出すように、
メモリボード２４の読出し動作を制御する。１／２スピ
ードの再生モードでは、同じく図８に示す如く、ＣＰＵ
６４は、音声データの各フィールドを連続して２回取出
すように、メモリボード２４の読出し動作を制御する。The CPU 64 controls which field of audio data is extracted from the memory board 24. That is, the read start address is supplied from the CPU 64. Usually, the audio data retrieved is directly related to the video fields recorded together. Alternatively, the audio track can be slipped, for example by supplying different start addresses. If the reproduction speed is not 1, the audio data is generally only continuous in field units. For example, every two fields, one field of audio data would normally be retrieved at twice the playback speed. In the double speed reproduction mode, as shown in FIG. 8, the CPU 64 extracts one field of the audio data every two fields.
The read operation of the memory board 24 is controlled. In the 1/2 speed playback mode, as shown in FIG.
Reference numeral 64 controls the read operation of the memory board 24 so that each field of the audio data is taken out twice consecutively.

【００４２】このタイプの処理は、フィールドの境界で
不連続が起きるので、一般に音声データの再生を劣化さ
せることになる。したがって、利得プロファイル乗算器
３０が、タイミング信号発生器３６の制御の下に、且つ
ＣＰＵ６４からの情報に応答して、不連続が発生するフ
ィールド境界付近の再生音声信号をフェードさせるよう
に、データ路で使用される。因みに、この乗算器３０は
また、別の制御の下に、編集時の音声の未完成フェーデ
ィングや不所望の音声チャンネルの消音に使うこともで
きる。入力制御手段６２は、制御レバー６６の位置によ
ってＣＰＵ６４に再生スピード及び方向の指令信号を供
給する。This type of processing generally degrades the reproduction of audio data, because discontinuities occur at field boundaries. Therefore, under the control of the timing signal generator 36, and in response to the information from the CPU 64, the gain profile multiplier 30 fades the reproduced audio signal near the field boundary where the discontinuity occurs so as to fade the data path. Used in. Incidentally, this multiplier 30 can also be used, under another control, for incomplete fading of audio during editing and silencing of undesired audio channels. The input control means 62 supplies a reproduction speed and direction command signal to the CPU 64 depending on the position of the control lever 66.

【００４３】メモリボード２４からフィールド当たり２
以上のチャンネルの音声を取出すための読出し側回路
は、単に図２に示す回路の当該部分、即ち、交替バッフ
ァメモリ２６，８ウェイ４−１デマルチプレクサ２８、
利得プロファイル乗算器３０、並直列変換器３２、送信
器３４、書込みアドレス発生器５６及び読出しアドレス
発生器６０の部分を２つずつ含むものとなる。タイミン
グ信号発生器３６は、この２重回路に対し前述と同様な
役をする。ただし、例えば、ＣＰＵ６４がメモリボード
２４に対し第２のスタートアドレスをセットしていると
き、もう１つの書込みアドレス発生器をあとの適正な時
にリセットするための制御を追加しなければならない点
に留意すべきである。2 per field from memory board 24
The circuit on the read side for extracting the sound of the above channels is simply the relevant part of the circuit shown in FIG. 2, namely, the alternate buffer memory 26, the 8-way 4-1 demultiplexer 28,
The gain profile multiplier 30, the parallel-serial converter 32, the transmitter 34, the write address generator 56, and the read address generator 60 are included in two parts each. The timing signal generator 36 serves the same function as described above for this dual circuit. Note, however, that for example, when the CPU 64 is setting the second start address for the memory board 24, control must be added to reset the other write address generator at an appropriate time later. Should.

【００４４】[0044]

【発明の効果】以上説明したとおり、本発明によれば、
ビデオと音声の両方の信号を一緒に同時に取扱うことが
可能となる。メモリボード２４の構成もメモリボード１
０と同じであるから、ビデオ及び音声両方のメモリボー
ドに同一タイプのメモリボードを使うことができる。As described above, according to the present invention,
It is possible to handle both video and audio signals together at the same time. The configuration of the memory board 24 is also the memory board 1.
Since it is the same as 0, the same type of memory board can be used for both the video and audio memory boards.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明によるビデオ及び音声信号処理装置（実
施例）の前半部を示すブロック図である。FIG. 1 is a block diagram showing a first half of a video and audio signal processing apparatus (embodiment) according to the present invention.

【図２】図１の実施例の後半部を示すブロック図であ
る。FIG. 2 is a block diagram showing the latter half of the embodiment of FIG.

【図３】図１の装置が扱うビデオ音声信号の一例（ＡＥ
Ｓ／ＥＢＵフォーマット信号）を示す図である。3 is an example of a video / audio signal handled by the apparatus of FIG. 1 (AE
It is a figure which shows a S / EBU format signal.

【図４】メモリ書込み時のビデオ及び音声データ間のラ
イン関係を示す図である。FIG. 4 is a diagram showing a line relationship between video and audio data when writing to a memory.

【図５】メモリ書込み時のビデオ及び音声データ間のフ
ィールド関係を示す図である。FIG. 5 is a diagram showing a field relationship between video and audio data when writing to a memory.

【図６】メモリ読出し時のビデオ及び音声データ間のラ
イン関係を示す図である。FIG. 6 is a diagram showing a line relationship between video and audio data when reading out from a memory.

【図７】メモリ読出し時のビデオ及び音声データ間のフ
ィールド関係を示す図である。FIG. 7 is a diagram showing a field relationship between video and audio data at the time of memory reading.

【図８】メモリボードからの３つの考えられるデータ読
出し順序を示す図である。FIG. 8 shows three possible data reading sequences from a memory board.

【符号の説明】[Explanation of symbols]

１０ 第１メモリ手段（メモリボード） ２４ 第２メモリ手段（メモリボード） ６４ 制御手段（ＣＰＵ） １８ 直並列変換器 ２２ ＦＩＦＯメモリ手段（音声フィールド遅延ＦＩＦ
Ｏメモリ） ２６ ＲＡＭメモリ手段（交替バッファメモリ） ４２ 第１メモリ（フィールド（０）ＲＡＭメモリ） ４４ 第２メモリ（フィールド（１）ＲＡＭメモリ） ６２ 入力手段（入力制御手段）10 First Memory Means (Memory Board) 24 Second Memory Means (Memory Board) 64 Control Means (CPU) 18 Serial-to-Parallel Converter 22 FIFO Memory Means (Voice Field Delay FIF
O memory) 26 RAM memory means (alternate buffer memory) 42 first memory (field (0) RAM memory) 44 second memory (field (1) RAM memory) 62 input means (input control means)

Claims (9)

【特許請求の範囲】[Claims] 【請求項１】 ビデオデータ及び音声データを含む情報
信号を処理する装置であって、 上記音声データを上記ビデオデータのフィールドに対応
するフィールド単位に変換する手段と、 フィールド単位で上記ビデオデータを記憶する第１のメ
モリ手段と、 上記の変換された音声データをフィールド単位で記憶す
る第２のメモリ手段と、 上記第１メモリ手段に対する上記ビデオデータの書込み
及び読出しタイミングに対し、上記第２メモリ手段に対
する上記音声データの書込み及び読出しタイミングを制
御する制御手段と、 上記音声データをフィールド単位フォーマットから再変
換する手段とを具えた情報信号処理装置。1. An apparatus for processing an information signal including video data and audio data, comprising means for converting the audio data into field units corresponding to fields of the video data, and storing the video data in field units. A second memory means for storing the converted audio data in field units, and a second memory means for writing and reading the video data to and from the first memory means. An information signal processing apparatus comprising: a control means for controlling the writing and reading timing of the audio data to and from the audio data, and a means for reconverting the audio data from a field unit format. 【請求項２】 上記音声データ変換手段は、上記情報信
号内の上記音声データのクロック周波数を、上記ビデオ
データのクロック周波数である第２のクロック周波数に
変換する第１のクロック周波数変換手段を有し、上記ク
ロック周波数変換された音声データは、上記第２メモリ
手段に上記第２クロック周波数で記憶され、 上記音声データ再変換手段は、上記第２メモリ手段から
読出しビデオクロックで読出された音声データのクロッ
ク周波数を、最初に述べた第１クロック周波数に変換す
る第２のクロック周波数変換手段を有する請求項１の装
置。2. The audio data converting means has a first clock frequency converting means for converting a clock frequency of the audio data in the information signal into a second clock frequency which is a clock frequency of the video data. The audio data whose clock frequency has been converted is stored in the second memory means at the second clock frequency, and the audio data re-converting means reads audio data from the second memory means with a video clock. 2. The apparatus according to claim 1, further comprising second clock frequency conversion means for converting the clock frequency of 1 to the first clock frequency described above. 【請求項３】 上記第１クロック周波数変換手段は、直
列音声データを並列音声データに変換する直並列変換器
と、上記並列音声データを記憶し、該並列音声データを
ビデオクロックレートで出力するＦＩＦＯメモリ手段と
を含む請求項２の装置。3. The first clock frequency conversion means, a serial-parallel converter for converting serial audio data into parallel audio data, and a FIFO for storing the parallel audio data and outputting the parallel audio data at a video clock rate. The apparatus of claim 2 including memory means. 【請求項４】 上記第２クロック周波数変換手段は、上
記第２メモリ手段からビデオクロックレートで読出され
た音声データを記憶し、上記並列音声データを音声クロ
ックレートで出力するＲＡＭメモリ手段を含む請求項２
又は３の装置。4. The second clock frequency conversion means includes RAM memory means for storing audio data read from the second memory means at a video clock rate and outputting the parallel audio data at an audio clock rate. Item 2
Or the device of 3. 【請求項５】 上記ＲＡＭメモリ手段は、第１メモリ及
び第２メモリを有し、上記音声データのフィールド単位
がこれらのメモリに交互に書込まれると共にこれらのメ
モリから交互に読出され、その際、音声データの１フィ
ールド単位が上記メモリの一方に書込まれる間に、記憶
された音声データのもう１つのフィールド単位が上記メ
モリの他方から読出されるようにされた請求項４の装
置。5. The RAM memory means has a first memory and a second memory, and the field units of the audio data are alternately written into and read from these memories at that time. 5. The apparatus of claim 4, wherein one field unit of audio data is written to one of said memories while another field unit of stored audio data is read from the other of said memory. 【請求項６】 制御信号を制御手段に供給して、上記第
１及び第２メモリ手段の読出しタイミングを制御する入
力手段を具える請求項１〜５の装置。6. An apparatus according to claim 1, further comprising input means for supplying a control signal to the control means to control the read timing of the first and second memory means. 【請求項７】 上記制御手段は、上記第１及び第２メモ
リ手段の読出しレートを制御して、上記第１及び第２メ
モリ手段から読出されるビデオ及び音声データのレート
を制御する動作を行う請求項１〜６の装置。7. The control means controls the read rates of the first and second memory means to control the rates of video and audio data read from the first and second memory means. The device of claims 1-6. 【請求項８】 上記制御手段は、上記第１及び第２メモ
リ手段から読出されるフィールド単位のビデオ及び音声
データの順序を逆にする動作を行う請求項１〜７の装
置。8. The apparatus according to claim 1, wherein said control means performs an operation of reversing the order of field-based video and audio data read from said first and second memory means. 【請求項９】 ビデオデータ及び音声データを含む情報
信号を処理する方法であって、 上記音声データを上記ビデオデータのフィールドに対応
するフィールド単位に変換するステップと、 第１メモリ手段に上記ビデオデータをフィールド単位で
記憶するステップと、 第２メモリ手段に上記音声データをフィールド単位で記
憶するステップと、 上記第１メモリ手段に対する上記ビデオデータの書込み
及び読出しタイミングに対し、上記第２メモリ手段に対
する上記音声データの書込み及び読出しタイミングを制
御するステップと、 上記音声データをフィールド単位フォーマットから再変
換するステップとを含む情報信号処理方法。9. A method of processing an information signal including video data and audio data, the method comprising: converting the audio data into field units corresponding to the fields of the video data; and the video data in a first memory means. For storing the audio data in the second memory means in the field unit, and for writing and reading the video data to and from the first memory means with respect to the second memory means. An information signal processing method comprising: controlling the writing and reading timing of audio data; and reconverting the audio data from a field unit format.