JPH07170427A - 映像クランプレベル調整回路 - Google Patents
映像クランプレベル調整回路Info
- Publication number
- JPH07170427A JPH07170427A JP5342363A JP34236393A JPH07170427A JP H07170427 A JPH07170427 A JP H07170427A JP 5342363 A JP5342363 A JP 5342363A JP 34236393 A JP34236393 A JP 34236393A JP H07170427 A JPH07170427 A JP H07170427A
- Authority
- JP
- Japan
- Prior art keywords
- clamp
- circuit
- signal
- level
- digital signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Picture Signal Circuits (AREA)
- Processing Of Color Television Signals (AREA)
Abstract
(57)【要約】
【目的】 正確なホワイトバランスを得ることができる
映像クランプレベル調整回路を提供する。 【構成】 クランプ回路３は入力された映像信号をクラ
ンプする。Ａ／Ｄコンバータ４はクランプ後の映像信号
をデジタル信号に変換する。減算器８はタイミング発生
回路９によって設定された期間、Ａ／Ｄコンバータ４よ
り出力されたデジタル信号より１を減算する。積分器７
はデジタル信号の最上位ビットを積分してクランプ回路
３にフィードバックし、クランプ電圧をオフセットさせ
る。クランプレベルラインの３７４画素期間の半分に当
たる１８７画素期間について減算すれば、クランプレベ
ルラインをデジタル信号で１２８／２５６に安定させる
ことができる。
映像クランプレベル調整回路を提供する。 【構成】 クランプ回路３は入力された映像信号をクラ
ンプする。Ａ／Ｄコンバータ４はクランプ後の映像信号
をデジタル信号に変換する。減算器８はタイミング発生
回路９によって設定された期間、Ａ／Ｄコンバータ４よ
り出力されたデジタル信号より１を減算する。積分器７
はデジタル信号の最上位ビットを積分してクランプ回路
３にフィードバックし、クランプ電圧をオフセットさせ
る。クランプレベルラインの３７４画素期間の半分に当
たる１８７画素期間について減算すれば、クランプレベ
ルラインをデジタル信号で１２８／２５６に安定させる
ことができる。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＵＳＥデコーダ，Ｍ
ＵＳＥ−ＮＴＳＣコンバータ等の信号処理回路に用いら
れる映像クランプレベル調整回路に関する。
ＵＳＥ−ＮＴＳＣコンバータ等の信号処理回路に用いら
れる映像クランプレベル調整回路に関する。
【０００２】
【従来の技術】現在試験放送が行われているＭＵＳＥ方
式の放送を受像機で視聴するためには、専用のデコーダ
（以下、ＭＵＳＥデコーダと呼ぶ）が必要である。図３
はＭＵＳＥデコーダの信号処理回路に用いられる従来の
映像クランプレベル調整回路を示すブロック図である。
図３において、入力端子１より入力されたＭＵＳＥ信号
はローパスフィルタ（ＬＰＦ）２に入力されてフィルタ
リングされる。ＬＰＦ２より出力された信号はクランプ
回路３に入力されてクランプ処理される。クランプ回路
３より出力された信号はＡ／Ｄコンバータ４に入力され
てデジタル信号に変換される。なお、Ａ／Ｄコンバータ
４として８ビットのＡ／Ｄコンバータを用いた場合に
は、入力信号は０〜２５５の値を有する２５６階調のデ
ジタル信号に変換される。
式の放送を受像機で視聴するためには、専用のデコーダ
（以下、ＭＵＳＥデコーダと呼ぶ）が必要である。図３
はＭＵＳＥデコーダの信号処理回路に用いられる従来の
映像クランプレベル調整回路を示すブロック図である。
図３において、入力端子１より入力されたＭＵＳＥ信号
はローパスフィルタ（ＬＰＦ）２に入力されてフィルタ
リングされる。ＬＰＦ２より出力された信号はクランプ
回路３に入力されてクランプ処理される。クランプ回路
３より出力された信号はＡ／Ｄコンバータ４に入力され
てデジタル信号に変換される。なお、Ａ／Ｄコンバータ
４として８ビットのＡ／Ｄコンバータを用いた場合に
は、入力信号は０〜２５５の値を有する２５６階調のデ
ジタル信号に変換される。
【０００３】Ａ／Ｄコンバータ４より出力されたデジタ
ル信号は、ＭＵＳＥデコード処理回路５，同期分離回路
６に入力される。同期分離回路６はＭＵＳＥデコード処
理回路５に同期信号を供給すると共に、クランプ回路３
に同期信号より生成したクランプパルスを供給する。と
ころで、Ａ／Ｄコンバータ４より出力されるデジタル信
号の内、ＭＵＳＥ方式の規格によれば、図４に示すよう
に、第５６３ライン及び第１１２５ラインにクランプレ
ベル信号が多重されている。また、同規格によれば、Ａ
／Ｄ変換後のクランプレベルラインがデジタル信号で１
２８／２５６となるように入力信号をクランプすること
が規定されている。即ち、図５に示すように、クランプ
レベルラインの１０７番目〜４８０番目の画素におい
て、デジタル信号が１２８／２５６となればよい。デジ
タル信号で考えれば、入力信号が１２８／２５６より大
きい時には最上位ビット（以下、ＭＳＢ）はハイレベル
（以下、Ｈレベル）となり、１２８／２５６未満の時に
はＭＳＢはローレベル（以下、Ｌレベル）となるので、
これを利用し、クランプレベル信号期間にＭＳＢがＨレ
ベルとＬレベルとを等しい割合で出力するような電圧と
なるようクランプ回路３によって入力されるアナログ信
号をクランプすれば、クランプレベルラインを１２８／
２５６近傍とすることが可能となる。
ル信号は、ＭＵＳＥデコード処理回路５，同期分離回路
６に入力される。同期分離回路６はＭＵＳＥデコード処
理回路５に同期信号を供給すると共に、クランプ回路３
に同期信号より生成したクランプパルスを供給する。と
ころで、Ａ／Ｄコンバータ４より出力されるデジタル信
号の内、ＭＵＳＥ方式の規格によれば、図４に示すよう
に、第５６３ライン及び第１１２５ラインにクランプレ
ベル信号が多重されている。また、同規格によれば、Ａ
／Ｄ変換後のクランプレベルラインがデジタル信号で１
２８／２５６となるように入力信号をクランプすること
が規定されている。即ち、図５に示すように、クランプ
レベルラインの１０７番目〜４８０番目の画素におい
て、デジタル信号が１２８／２５６となればよい。デジ
タル信号で考えれば、入力信号が１２８／２５６より大
きい時には最上位ビット（以下、ＭＳＢ）はハイレベル
（以下、Ｈレベル）となり、１２８／２５６未満の時に
はＭＳＢはローレベル（以下、Ｌレベル）となるので、
これを利用し、クランプレベル信号期間にＭＳＢがＨレ
ベルとＬレベルとを等しい割合で出力するような電圧と
なるようクランプ回路３によって入力されるアナログ信
号をクランプすれば、クランプレベルラインを１２８／
２５６近傍とすることが可能となる。
【０００４】従って、クランプレベル信号期間にＡ／Ｄ
コンバータ４より出力されるデジタル信号のＭＳＢを積
分器７に入力し、積分器７によって積分した結果によ
り、図６に示すようにＭＳＢのＨレベルとＬレベルとの
割合に応じてクランプ電圧をオフッセトさせるように、
積分器７の出力をクランプ回路３にフィードバックす
る。即ち、クランプ回路３のクランプ電圧は、積分器７
によって入力信号であるＭＳＢがＨレベルである割合が
多い場合には、クランプレベルが１２８／２５６より高
いと判断してクランプ電圧を下げるように制御され、Ｌ
レベルの割合が多い場合にはクランプレベルが１２８／
２５６より低いと判断してクランプ電圧を上げるように
制御される。これによって、Ａ／Ｄコンバータ４より出
力されるデジタル信号におけるＭＳＢのＨレベルとＬレ
ベルとの割合が均等となるところで制御が安定する。そ
して、クランプ回路３は同期分離回路６により得られる
タイミングパルスによって、積分器７からの出力電圧を
クランプ電圧として入力された映像信号をクランプす
る。
コンバータ４より出力されるデジタル信号のＭＳＢを積
分器７に入力し、積分器７によって積分した結果によ
り、図６に示すようにＭＳＢのＨレベルとＬレベルとの
割合に応じてクランプ電圧をオフッセトさせるように、
積分器７の出力をクランプ回路３にフィードバックす
る。即ち、クランプ回路３のクランプ電圧は、積分器７
によって入力信号であるＭＳＢがＨレベルである割合が
多い場合には、クランプレベルが１２８／２５６より高
いと判断してクランプ電圧を下げるように制御され、Ｌ
レベルの割合が多い場合にはクランプレベルが１２８／
２５６より低いと判断してクランプ電圧を上げるように
制御される。これによって、Ａ／Ｄコンバータ４より出
力されるデジタル信号におけるＭＳＢのＨレベルとＬレ
ベルとの割合が均等となるところで制御が安定する。そ
して、クランプ回路３は同期分離回路６により得られる
タイミングパルスによって、積分器７からの出力電圧を
クランプ電圧として入力された映像信号をクランプす
る。
【０００５】
【発明が解決しようとする課題】上述したように、従来
の映像クランプレベル調整回路においては、クランプレ
ベル信号期間にＡ／Ｄコンバータ４より出力されるデジ
タル信号のＭＳＢのＨレベル，Ｌレベルの割合が５０％
となるように積分器７によってクランプ電圧が制御され
る。即ち、Ａ／Ｄコンバータ４に入力されるクランプレ
ベルラインの電圧を１２７．５／２５６とすれば、確率
的にＡ／Ｄコンバータ４は１２８／２５６と１２７／２
５６を均等に出力する。従って、クランプ電圧は本来望
ましい電圧に対し１／２ＬＳＢ（最下位ビット）の誤差
を生じることとなる。ＭＵＳＥデコーダでは、ＭＵＳＥ
デコード処理回路５の後段のデジタル回路によってブラ
ンキングレベルを所定のデジタル値にすげ替えるが、上
記のようにクランプ電圧は本来望ましい電圧に対し１／
２ＬＳＢの誤差を生じるので、従来の映像クランプレベ
ル調整回路を備えたＭＵＳＥデコーダより出力される映
像信号は、ブランキングレベルに対し常にホワイトバラ
ンスが１／２ＬＳＢの誤差を生じてしまうという問題点
があった。
の映像クランプレベル調整回路においては、クランプレ
ベル信号期間にＡ／Ｄコンバータ４より出力されるデジ
タル信号のＭＳＢのＨレベル，Ｌレベルの割合が５０％
となるように積分器７によってクランプ電圧が制御され
る。即ち、Ａ／Ｄコンバータ４に入力されるクランプレ
ベルラインの電圧を１２７．５／２５６とすれば、確率
的にＡ／Ｄコンバータ４は１２８／２５６と１２７／２
５６を均等に出力する。従って、クランプ電圧は本来望
ましい電圧に対し１／２ＬＳＢ（最下位ビット）の誤差
を生じることとなる。ＭＵＳＥデコーダでは、ＭＵＳＥ
デコード処理回路５の後段のデジタル回路によってブラ
ンキングレベルを所定のデジタル値にすげ替えるが、上
記のようにクランプ電圧は本来望ましい電圧に対し１／
２ＬＳＢの誤差を生じるので、従来の映像クランプレベ
ル調整回路を備えたＭＵＳＥデコーダより出力される映
像信号は、ブランキングレベルに対し常にホワイトバラ
ンスが１／２ＬＳＢの誤差を生じてしまうという問題点
があった。
【０００６】本発明はこのような問題点に鑑みなされた
ものであり、ブランキングレベルに対して正確なホワイ
トバランスを得ることができる映像クランプレベル調整
回路を提供することを目的とする。
ものであり、ブランキングレベルに対して正確なホワイ
トバランスを得ることができる映像クランプレベル調整
回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明は、上述した従来
の技術の課題を解決するため、クランプレベル信号が重
畳された映像信号のクランプレベルを調整するための映
像クランプレベル調整回路において、前記クランプレベ
ル信号が重畳された映像信号を入力されるタイミングパ
ルスによってクランプするクランプ回路と、前記クラン
プ回路より出力された映像信号をデジタル信号に変換す
るＡ／Ｄコンバータと、前記Ａ／Ｄコンバータより出力
されたデジタル信号よりクランプレベル信号期間におけ
る所定の期間１を減算する減算器と、前記減算器より出
力されたデジタル信号の最上位ビットを積分して前記ク
ランプ回路にフィードバックし、前記クランプ回路のク
ランプ電圧をオフセットさせる積分器と、前記減算器が
減算動作をする前記所定の期間を決定する減算期間設定
回路とを設けて構成したことを特徴とする映像クランプ
レベル調整回路を提供するものである。
の技術の課題を解決するため、クランプレベル信号が重
畳された映像信号のクランプレベルを調整するための映
像クランプレベル調整回路において、前記クランプレベ
ル信号が重畳された映像信号を入力されるタイミングパ
ルスによってクランプするクランプ回路と、前記クラン
プ回路より出力された映像信号をデジタル信号に変換す
るＡ／Ｄコンバータと、前記Ａ／Ｄコンバータより出力
されたデジタル信号よりクランプレベル信号期間におけ
る所定の期間１を減算する減算器と、前記減算器より出
力されたデジタル信号の最上位ビットを積分して前記ク
ランプ回路にフィードバックし、前記クランプ回路のク
ランプ電圧をオフセットさせる積分器と、前記減算器が
減算動作をする前記所定の期間を決定する減算期間設定
回路とを設けて構成したことを特徴とする映像クランプ
レベル調整回路を提供するものである。
【０００８】
【実施例】以下、本発明の映像クランプレベル調整回路
について、添付図面を参照して説明する。図１は本発明
の映像クランプレベル調整回路の一実施例を示すブロッ
ク図、図２は本発明の映像クランプレベル調整回路を説
明するための波形図である。なお、図１において、図３
と同一部分には同一符号が付してある。
について、添付図面を参照して説明する。図１は本発明
の映像クランプレベル調整回路の一実施例を示すブロッ
ク図、図２は本発明の映像クランプレベル調整回路を説
明するための波形図である。なお、図１において、図３
と同一部分には同一符号が付してある。
【０００９】図１において、入力端子１より入力された
ＭＵＳＥ信号はローパスフィルタ（ＬＰＦ）２に入力さ
れてフィルタリングされる。ＬＰＦ２より出力された信
号はクランプ回路３に入力されてクランプ処理される。
クランプ回路３より出力された信号はＡ／Ｄコンバータ
４に入力されてデジタル信号に変換される。なお、Ａ／
Ｄコンバータ４として８ビットのＡ／Ｄコンバータを用
いた場合には、入力信号は０〜２５５の値を有する２５
６階調のデジタル信号に変換される。
ＭＵＳＥ信号はローパスフィルタ（ＬＰＦ）２に入力さ
れてフィルタリングされる。ＬＰＦ２より出力された信
号はクランプ回路３に入力されてクランプ処理される。
クランプ回路３より出力された信号はＡ／Ｄコンバータ
４に入力されてデジタル信号に変換される。なお、Ａ／
Ｄコンバータ４として８ビットのＡ／Ｄコンバータを用
いた場合には、入力信号は０〜２５５の値を有する２５
６階調のデジタル信号に変換される。
【００１０】Ａ／Ｄコンバータ４より出力されたデジタ
ル信号は、ＭＵＳＥデコード処理回路５，同期分離回路
６，減算器８に入力される。同期分離回路６はＭＵＳＥ
デコード処理回路５及びタイミング発生回路９に同期信
号を供給すると共に、クランプ回路３に同期信号より生
成したクランプパルスを供給する。タイミング発生回路
９には、減算期間を設定するための減算期間設定入力端
子１０より、減算期間設定信号が入力される。例えば、
減算期間設定信号が１０７，２９３であるとすると、タ
イミング発生回路９は１０７番目〜２９３番目の画素の
期間ハイレベル（あるいはローレベル）となるような減
算期間を規定するタイミング信号を生成し、減算器８に
供給する。そして、減算器８は、タイミング信号によっ
て規定される期間、Ａ／Ｄコンバータ４より出力される
デジタル信号より１を減算する。
ル信号は、ＭＵＳＥデコード処理回路５，同期分離回路
６，減算器８に入力される。同期分離回路６はＭＵＳＥ
デコード処理回路５及びタイミング発生回路９に同期信
号を供給すると共に、クランプ回路３に同期信号より生
成したクランプパルスを供給する。タイミング発生回路
９には、減算期間を設定するための減算期間設定入力端
子１０より、減算期間設定信号が入力される。例えば、
減算期間設定信号が１０７，２９３であるとすると、タ
イミング発生回路９は１０７番目〜２９３番目の画素の
期間ハイレベル（あるいはローレベル）となるような減
算期間を規定するタイミング信号を生成し、減算器８に
供給する。そして、減算器８は、タイミング信号によっ
て規定される期間、Ａ／Ｄコンバータ４より出力される
デジタル信号より１を減算する。
【００１１】さらに、減算器８は１減算動作後のデジタ
ル信号のＭＳＢ、即ち、クランプレベル信号期間におい
て１減算しない期間においてはＡ／Ｄコンバータ４より
出力されるそのままのデジタル信号のＭＳＢを、１減算
する期間においてはその１減算後のデジタル信号のＭＳ
Ｂを積分器７に入力する。そして、積分器７は入力され
たＭＳＢを積分した信号をクランプ回路３にフィードバ
ックする。クランプ回路３は同期分離回路６により得ら
れるタイミングパルスによって、積分器７からの出力電
圧をクランプ電圧として入力された映像信号をクランプ
する。
ル信号のＭＳＢ、即ち、クランプレベル信号期間におい
て１減算しない期間においてはＡ／Ｄコンバータ４より
出力されるそのままのデジタル信号のＭＳＢを、１減算
する期間においてはその１減算後のデジタル信号のＭＳ
Ｂを積分器７に入力する。そして、積分器７は入力され
たＭＳＢを積分した信号をクランプ回路３にフィードバ
ックする。クランプ回路３は同期分離回路６により得ら
れるタイミングパルスによって、積分器７からの出力電
圧をクランプ電圧として入力された映像信号をクランプ
する。
【００１２】クランプレベル信号期間の全ての期間にお
いて、減算動作を行わないよう設定すると、クランプ電
圧は１２７．５／２５６となり、全ての期間において減
算動作を行うよう設定すると、クランプ電圧は１２８．
５／２５６となる。従って、減算器８による減算期間を
設定することによって、クランプ電圧を１２７．５／２
５６から１２８．５／２５６の範囲で任意に調整可能と
なる。例えば、クランプレベルラインの３７４画素期間
の半分に当たる１８７画素期間について減算を行った場
合、クランプレベルラインのサンプル値が全て１２８／
２５６となった時に、減算器８の出力は図２に示すよう
になり、ＭＳＢのＨレベルとＬレベルの割合が５０％ず
つとなる。これによって、Ａ／Ｄ変換後のクランプレベ
ルラインをデジタル信号で１２８／２５６と安定させる
と共に、Ａ／Ｄコンバータ４より出力されるデジタル信
号のＭＳＢのＨレベルとＬレベルの割合を５０％ずつと
することが可能となる。
いて、減算動作を行わないよう設定すると、クランプ電
圧は１２７．５／２５６となり、全ての期間において減
算動作を行うよう設定すると、クランプ電圧は１２８．
５／２５６となる。従って、減算器８による減算期間を
設定することによって、クランプ電圧を１２７．５／２
５６から１２８．５／２５６の範囲で任意に調整可能と
なる。例えば、クランプレベルラインの３７４画素期間
の半分に当たる１８７画素期間について減算を行った場
合、クランプレベルラインのサンプル値が全て１２８／
２５６となった時に、減算器８の出力は図２に示すよう
になり、ＭＳＢのＨレベルとＬレベルの割合が５０％ず
つとなる。これによって、Ａ／Ｄ変換後のクランプレベ
ルラインをデジタル信号で１２８／２５６と安定させる
と共に、Ａ／Ｄコンバータ４より出力されるデジタル信
号のＭＳＢのＨレベルとＬレベルの割合を５０％ずつと
することが可能となる。
【００１３】従って、本発明の映像クランプレベル調整
回路によれば、従来問題であったクランプ電圧の誤差を
補正することができ、クランプ電圧の誤差によるホワイ
トバランスの誤差を防ぐことができる。なお、上記の説
明においては、減算器８による減算動作をクランプレベ
ル信号期間の丁度５０％の期間行っているが、ノイズ等
の影響により減算期間は可変される。この場合、減算期
間設定回路であるタイミング発生回路９によるタイミン
グ信号を可変することにより減算期間は可変される。
回路によれば、従来問題であったクランプ電圧の誤差を
補正することができ、クランプ電圧の誤差によるホワイ
トバランスの誤差を防ぐことができる。なお、上記の説
明においては、減算器８による減算動作をクランプレベ
ル信号期間の丁度５０％の期間行っているが、ノイズ等
の影響により減算期間は可変される。この場合、減算期
間設定回路であるタイミング発生回路９によるタイミン
グ信号を可変することにより減算期間は可変される。
【００１４】
【発明の効果】以上詳細に説明したように、本発明の映
像クランプレベル調整回路は、映像信号をタイミングパ
ルスによってクランプするクランプ回路と、このクラン
プ回路より出力された映像信号をデジタル信号に変換す
るＡ／Ｄコンバータと、このＡ／Ｄコンバータより出力
されたデジタル信号よりクランプレベル信号期間におけ
る所定の期間１を減算する減算器と、この減算器より出
力されるデジタル信号の最上位ビットを積分してクラン
プ回路にフィードバックし、クランプ回路のクランプ電
圧をオフセットさせる積分器と、減算器が減算動作をす
る期間を決定する減算期間設定回路とを設けて構成した
ので、従来問題であったクランプ電圧の誤差を補正する
ことができ、クランプ電圧の誤差によるホワイトバラン
スの誤差を防ぐことができる。従って、ブランキングレ
ベルに対して正確なホワイトバランスを得ることができ
る。
像クランプレベル調整回路は、映像信号をタイミングパ
ルスによってクランプするクランプ回路と、このクラン
プ回路より出力された映像信号をデジタル信号に変換す
るＡ／Ｄコンバータと、このＡ／Ｄコンバータより出力
されたデジタル信号よりクランプレベル信号期間におけ
る所定の期間１を減算する減算器と、この減算器より出
力されるデジタル信号の最上位ビットを積分してクラン
プ回路にフィードバックし、クランプ回路のクランプ電
圧をオフセットさせる積分器と、減算器が減算動作をす
る期間を決定する減算期間設定回路とを設けて構成した
ので、従来問題であったクランプ電圧の誤差を補正する
ことができ、クランプ電圧の誤差によるホワイトバラン
スの誤差を防ぐことができる。従って、ブランキングレ
ベルに対して正確なホワイトバランスを得ることができ
る。
【図１】本発明の一実施例を示すブロック図である。
【図２】本発明を説明するための波形図である。
【図３】従来例を示すブロック図である。
【図４】ＭＵＳＥ方式伝送信号構成図である。
【図５】従来例を説明するための波形図である。
【図６】図１，図３中の積分器７の動作を説明するため
の図である。
の図である。
１ 入力端子 ２ ローパスフィルタ ３ クランプ回路 ４ Ａ／Ｄコンバータ ５ ＭＵＳＥデコード処理回路 ６ 同期分離回路 ７ 積分器 ８ 減算器 ９ タイミング発生回路（減算期間設定回路） １０ 減算期間設定入力端子
Claims (1)
- 【請求項１】クランプレベル信号が重畳された映像信号
のクランプレベルを調整するための映像クランプレベル
調整回路において、 前記クランプレベル信号が重畳された映像信号を入力さ
れるタイミングパルスによってクランプするクランプ回
路と、 前記クランプ回路より出力された映像信号をデジタル信
号に変換するＡ／Ｄコンバータと、 前記Ａ／Ｄコンバータより出力されたデジタル信号より
クランプレベル信号期間における所定の期間１を減算す
る減算器と、 前記減算器より出力されたデジタル信号の最上位ビット
を積分して前記クランプ回路にフィードバックし、前記
クランプ回路のクランプ電圧をオフセットさせる積分器
と、 前記減算器が減算動作をする前記所定の期間を決定する
減算期間設定回路とを設けて構成したことを特徴とする
映像クランプレベル調整回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5342363A JPH07170427A (ja) | 1993-12-14 | 1993-12-14 | 映像クランプレベル調整回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5342363A JPH07170427A (ja) | 1993-12-14 | 1993-12-14 | 映像クランプレベル調整回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07170427A true JPH07170427A (ja) | 1995-07-04 |
Family
ID=18353150
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5342363A Pending JPH07170427A (ja) | 1993-12-14 | 1993-12-14 | 映像クランプレベル調整回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07170427A (ja) |
-
1993
- 1993-12-14 JP JP5342363A patent/JPH07170427A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR910009427B1 (ko) | 텔레비젼 수상기의 아나로그/디지털 변환용 장치 | |
| KR930002145B1 (ko) | 신호 처리 장치 | |
| US6219107B1 (en) | Automatic AGC bias voltage calibration in a video decoder | |
| US5841488A (en) | Multiple video input clamping arrangement | |
| US5121117A (en) | Balanced A/D converter | |
| JP3996230B2 (ja) | ビデオ信号クランピング回路 | |
| US4701786A (en) | Pedestal control circuit | |
| JP3311345B2 (ja) | ビデオ信号受信装置 | |
| JP2502873B2 (ja) | 色信号輪郭補正装置 | |
| JPH07170427A (ja) | 映像クランプレベル調整回路 | |
| US5345279A (en) | Image signal processing apparatus with analog to digital image conversion | |
| US5396296A (en) | Video feedback matching circuit and method therefor | |
| JP2630872B2 (ja) | テレビジョン受像機 | |
| US4977460A (en) | Video signal reproducing apparatus having setup level elimination | |
| MXPA02008340A (es) | Proceso para una senal de diferencia de color. | |
| KR100213011B1 (ko) | 직류레벨 재생회로 | |
| KR0129987B1 (ko) | 영상신호레벨 자동조정회로를 구비한 픽쳐인픽쳐(pip) 회로 | |
| JPH07203485A (ja) | 映像信号用ａ／ｄ変換装置 | |
| JP2599448B2 (ja) | Ｍｕｓｅ受像機のクランプレベル検出回路 | |
| KR0170634B1 (ko) | 클램프 레벨 자동조절회로 | |
| JPS61102871A (ja) | 画像ａ／ｄ変換回路 | |
| JPH07336557A (ja) | ハイビジョン受信機 | |
| KR950010999B1 (ko) | 영상신호의 휘도보정장치 | |
| EP0833524A2 (en) | Method and device for improving the picture reproduction quality in a wide-screen television receiver | |
| JP2863366B2 (ja) | ブライト調整回路 |