JPH07169736A - Preparation of silicon structure - Google Patents
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- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 title claims abstract description 102
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 96
- 239000010703 silicon Substances 0.000 claims abstract description 96
- 238000005530 etching Methods 0.000 claims abstract description 56
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 35
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 35
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 235000012431 wafers Nutrition 0.000 claims description 59
- 238000000034 method Methods 0.000 claims description 22
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 20
- 238000004519 manufacturing process Methods 0.000 claims description 10
- QTBSBXVTEAMEQO-UHFFFAOYSA-N Acetic acid Chemical compound CC(O)=O QTBSBXVTEAMEQO-UHFFFAOYSA-N 0.000 claims description 6
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 claims description 4
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 claims description 4
- 239000000203 mixture Substances 0.000 claims description 3
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 claims description 2
- 229910021529 ammonia Inorganic materials 0.000 claims description 2
- 229910017604 nitric acid Inorganic materials 0.000 claims description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 2
- 229910001868 water Inorganic materials 0.000 claims description 2
- 239000003795 chemical substances by application Substances 0.000 claims 1
- 238000009826 distribution Methods 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 106
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 230000001133 acceleration Effects 0.000 description 2
- 239000011247 coating layer Substances 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000012805 post-processing Methods 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 150000003376 silicon Chemical class 0.000 description 2
- 238000002679 ablation Methods 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000001010 compromised effect Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 230000003449 preventive effect Effects 0.000 description 1
- 230000001698 pyrogenic effect Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 239000006188 syrup Substances 0.000 description 1
- 235000020357 syrup Nutrition 0.000 description 1
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01P—MEASURING LINEAR OR ANGULAR SPEED, ACCELERATION, DECELERATION, OR SHOCK; INDICATING PRESENCE, ABSENCE, OR DIRECTION, OF MOVEMENT
- G01P15/00—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration
- G01P15/02—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses
- G01P15/08—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses with conversion into electric or magnetic values
- G01P15/09—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses with conversion into electric or magnetic values by piezoelectric pick-up
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01P—MEASURING LINEAR OR ANGULAR SPEED, ACCELERATION, DECELERATION, OR SHOCK; INDICATING PRESENCE, ABSENCE, OR DIRECTION, OF MOVEMENT
- G01P15/00—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration
- G01P15/02—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses
- G01P15/08—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses with conversion into electric or magnetic values
- G01P15/0802—Details
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01P—MEASURING LINEAR OR ANGULAR SPEED, ACCELERATION, DECELERATION, OR SHOCK; INDICATING PRESENCE, ABSENCE, OR DIRECTION, OF MOVEMENT
- G01P15/00—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration
- G01P15/02—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses
- G01P15/08—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses with conversion into electric or magnetic values
- G01P15/125—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses with conversion into electric or magnetic values by capacitive pick-up
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01P—MEASURING LINEAR OR ANGULAR SPEED, ACCELERATION, DECELERATION, OR SHOCK; INDICATING PRESENCE, ABSENCE, OR DIRECTION, OF MOVEMENT
- G01P15/00—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration
- G01P15/02—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses
- G01P15/08—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses with conversion into electric or magnetic values
- G01P2015/0805—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses with conversion into electric or magnetic values being provided with a particular type of spring-mass-system for defining the displacement of a seismic mass due to an external acceleration
- G01P2015/0822—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses with conversion into electric or magnetic values being provided with a particular type of spring-mass-system for defining the displacement of a seismic mass due to an external acceleration for defining out-of-plane movement of the mass
- G01P2015/0825—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses with conversion into electric or magnetic values being provided with a particular type of spring-mass-system for defining the displacement of a seismic mass due to an external acceleration for defining out-of-plane movement of the mass for one single degree of freedom of movement of the mass
- G01P2015/0828—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses with conversion into electric or magnetic values being provided with a particular type of spring-mass-system for defining the displacement of a seismic mass due to an external acceleration for defining out-of-plane movement of the mass for one single degree of freedom of movement of the mass the mass being of the paddle type being suspended at one of its longitudinal ends
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、請求項１の部類による
方法、詳言すれば第１ケイ素層および絶縁層を有する第
１シリコンウェーハを、第２ケイ素層を有する第２シリ
コンウェーハと結合し、上方のケイ素層中に構造を設
け、その後構造の一部の下方で絶縁層をアンダエッチン
グする、シリコン構造、殊にセンサまたはアクターの製
造方法に関する。The invention relates to a method according to the category of claim 1, in particular a first silicon wafer having a first silicon layer and an insulating layer is bonded to a second silicon wafer having a second silicon layer. However, a structure is provided in the upper silicon layer, and then the insulating layer is underetched under a portion of the structure, and a method for manufacturing a silicon structure, in particular a sensor or an actor.
【０００２】[0002]
【従来の技術】センサ製造のためにいわゆるＳＯＩウェ
ーハ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）を
利用する、構造、殊にセンサまたはアクター（Ａｋｔｏ
ｒ）の製造方法は既に公知である。この種のシリコンウ
ェーハは中実のシリコン基板を有し、該基板上に酸化ケ
イ素層が配置され、その上に単結晶のケイ素層が配置さ
れている。上方の単結晶ケイ素層中にみぞを設ける（そ
の際これらのみぞは絶縁層にまで達する）ことによっ
て、上方のケイ素層中に構造が形成される。次に、この
ウェーハにフッ化水素酸含有エッチング媒体を作用させ
ることによって、上方の単結晶ケイ素層の構造の個々の
範囲をアンダエッチングする。このアンダエッチングを
促進するために、上方のシリコン構造中の付加的エッチ
ング孔は既に提案されている。2. Description of the Related Art Structures, in particular sensors or actors (Akto), which utilize so-called SOI wafers (Silicon on Insulators) for the production of sensors.
The production method of r) is already known. This type of silicon wafer has a solid silicon substrate on which a silicon oxide layer is arranged, on which a monocrystalline silicon layer is arranged. Structures are formed in the upper silicon layer by providing grooves in the upper monocrystalline silicon layer, where these grooves reach the insulating layer. The wafer is then underetched by etching a hydrofluoric acid-containing etching medium into individual areas of the structure of the upper monocrystalline silicon layer. To facilitate this underetching, additional etch holes in the upper silicon structure have already been proposed.
【０００３】[0003]
【発明の効果】これに対して請求項１の特徴部に記載の
構成要件を有する本発明方法は急速なアンダエッチング
が得られ、上方のシリコン構造中に付加的エッチング孔
を設ける必要もないという利点を有する。従って、上方
のシリコン構造の設計は、アンダエッチング工程により
設定することができるどんな要求によっても損なわれな
い。請求項１に記載された方法の有利な発展および改善
は、従属請求項に記載された手段によって可能である。
とくに簡単には絶縁層を酸化ケイ素層として構成し、フ
ッ化水素酸含有エッチング媒体でアンダエッチングす
る。みぞを設けるのは酸化ケイ素層を形成した後に行な
うことができる。また、シリコンウェーハ中にみぞを設
け、次にこのシリコンウェーハを酸化することも可能で
ある。ＳＯＩウェーハの構成は、酸化物層を有する第１
シリコンウェーハをエピタキシャル層を有する第２シリ
コンウェーハと結合することによって、とくに簡単に行
なわれる。この場合、エピタキシャル層と第２ウェーハ
の残余との間に高ドーピングケイ素層が配置されている
場合、構造が構成されるケイ素層の厚さをとくに正確に
調節することができる。By contrast, the method according to the invention, which has the features of the characterizing part of claim 1, provides a rapid underetching and does not require the provision of additional etching holes in the upper silicon structure. Have advantages. Therefore, the design of the upper silicon structure is not compromised by any requirements that can be set by the underetch process. Advantageous developments and improvements of the method as claimed in claim 1 are possible by the means as claimed in the dependent claims.
Particularly simply, the insulating layer is constructed as a silicon oxide layer and underetched with a hydrofluoric acid-containing etching medium. The provision of the groove can be performed after forming the silicon oxide layer. It is also possible to provide a groove in the silicon wafer and then oxidize this silicon wafer. The structure of the SOI wafer is the first with an oxide layer.
It is particularly simple to combine a silicon wafer with a second silicon wafer having an epitaxial layer. In this case, if a highly doped silicon layer is arranged between the epitaxial layer and the rest of the second wafer, the thickness of the silicon layer of which the structure is composed can be adjusted particularly precisely.
【０００４】本発明の実施例は図面に示しかつ下記に詳
述する。Embodiments of the present invention are shown in the drawings and described in detail below.
【０００５】[0005]
【実施例】図１には第１シリコンウェーハ１および第２
シリコンウェーハ２が示されている。矢印によって示さ
れるように、これら２つのシリコンウェーハは互いに結
合される。双方のシリコンウェーハ１，２を結合するの
は、シリコンウェーハ１および２を重ねて熱処理を施
す、いわゆるシリコン・ダイレクト・ボンディングによ
って行なわれる。８００℃およびそれ以上の高さの温度
に加熱することによって、双方のシリコンウェーハ１お
よび２の強固な結合が達成される。シリコンウェーハ１
は下方のケイ素層３および上方にある酸化ケイ素層５か
ら構成されている。シリコンウェーハ２は、基板２０、
その上に配置された高ドーピング層２１およびその上の
さらに第２のケイ素層４からなる。第２ケイ素層４はエ
ピタキシャル層として、基板２０ないしは高ドーピング
層２１上に設けられている。双方のシリコンウェーハを
結合した後、第１ケイ素層３、その上に設けられた酸化
ケイ素層５、その上のもう１つのケイ素層４およびさら
に高ドーピング層２１および基板２０を有する層構造が
生じる。別の加工工程により、基板２０および高ドーピ
ング層２１を除去する。このためには、種々の方法を利
用することができる。基板２０の大部分を切除するため
にはたとえば研削による機械加工を行なうことができ
る。次の研摩工程により基板２０および高ドーピング層
２１が除去されるまで、さらにケイ素を切除することが
できる。また、層２０および２１の切除は、ドーピング
選択的化学エッチング法によって行なうこともできる。
アンモニア、水および過酸化水素の混合物を用いてエッ
チングすることによって、低ドーピング基板２０を切除
することができる。このエッチング剤は、層２１のよう
な高ドーピング層を攻撃しないので、基板２０のエッチ
ングは高ドーピング層２１で停止する。このエッチング
工程では他のケイ素層３および４がエッチング液の攻撃
に対して保護されている。次いで、高ドーピング層２１
を切除するためには、フッ化水素酸、硝酸および酢酸の
混合物が使用される。このようなエッチング液は、高ド
ーピングケイ素を低ドーピングケイ素よりも著しく迅速
にエッチングする。それによりエッチングは、低ドーピ
ングの第２ケイ素層に到達したときに完全に停止する。EXAMPLE FIG. 1 shows a first silicon wafer 1 and a second silicon wafer.
A silicon wafer 2 is shown. These two silicon wafers are bonded together, as indicated by the arrow. The two silicon wafers 1 and 2 are bonded to each other by so-called silicon direct bonding, in which the silicon wafers 1 and 2 are superposed and heat-treated. By heating to temperatures of 800 ° C. and higher, a strong bond between both silicon wafers 1 and 2 is achieved. Silicon wafer 1
Consists of a lower silicon layer 3 and an upper silicon oxide layer 5. The silicon wafer 2 is a substrate 20,
It consists of a highly doped layer 21 arranged on it and a further second silicon layer 4 on it. The second silicon layer 4 is provided as an epitaxial layer on the substrate 20 or the highly doped layer 21. After bonding both silicon wafers, a layer structure with a first silicon layer 3, a silicon oxide layer 5 provided thereon, another silicon layer 4 thereon and also a highly doped layer 21 and a substrate 20 results. . The substrate 20 and the highly doped layer 21 are removed by another processing step. For this purpose, various methods can be used. In order to cut out most of the substrate 20, mechanical processing such as grinding can be performed. Further silicon can be ablated until the substrate 20 and the highly doped layer 21 are removed by a subsequent polishing step. The ablation of layers 20 and 21 can also be done by a doping selective chemical etching method.
The lightly doped substrate 20 can be ablated by etching with a mixture of ammonia, water and hydrogen peroxide. The etchant does not attack highly doped layers such as layer 21, so that etching of substrate 20 stops at highly doped layers 21. In this etching process, the other silicon layers 3 and 4 are protected against attack by the etching solution. Then, the highly doped layer 21
For excision, a mixture of hydrofluoric acid, nitric acid and acetic acid is used. Such an etchant etches highly-doped silicon significantly faster than less-doped silicon. The etching is thereby stopped completely when the lightly doped second silicon layer is reached.
【０００６】図２には、こうして形成したＳＯＩウェー
ハ６（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）が
示され、該ウェーハは第１ケイ素層３、その上に配置さ
れた酸化ケイ素層５および最上方に第２ケイ素層４を有
する。酸化ケイ素層５によって、双方のケイ素層３，４
は互いに絶縁されている。このようなＳＯＩウェーハは
有利にセンサの製造のために使用できる。このためには
ＳＯＩウェーハ６の最上面に、上方のケイ素層４を完全
に貫通する構造みぞ７を設ける。次いで、ＳＯＩウェー
ハ６にフッ化水素酸含有媒体（溶液、蒸気）を作用させ
ると、上方のケイ素層４中に構成された構造がアンダエ
ッチングされる。これは図３に示される。上方のケイ素
層４の一部の下方に、フッ化水素酸によりアンダエッチ
ング８が構成されたので、上方のケイ素層４の一部はも
はや酸化ケイ素層５を介して下方のケイ素層と強固に結
合していない。図４には、こうして形成する構造が示さ
れる。この場合構造みぞは、サイスミック質量（Ｓｅｉ
ｓｍｉｓｃｈｅ Ｍａｓｓｅ）１０およびたわみ範囲１
１からなるセンサ素子が形成されるように構成されてい
る。こうして製造された構造は、たとえば加速度センサ
として使用できる。ＳＯＩウェーハ６の表面に対して垂
直に軸に加速度が生じると、大きいサイスミック質量１
０によりたわみ範囲１１に比較的大きい力が作用して、
たわみ範囲１１が変形する。この変形は、たとえばピエ
ゾ素子９により検出することができる。たま、上方のケ
イ素層４と下方のケイ素層３の間の良好な絶縁を、これ
らの層間の容量の変化を測定するために利用することも
できる。たわみ範囲１１の変形によって、サイスミック
質量１０と下方のケイ素層の間の距離が変化するので、
上方のケイ素層４と下方のケイ素層の間の容量も変化す
る。図３は、図４のＩＩＩ−ＩＩＩ線による断面図を示
す。FIG. 2 shows an SOI wafer 6 (Silicon on Insulator) thus formed, which comprises a first silicon layer 3, a silicon oxide layer 5 arranged thereon and a second silicon layer on top. Have 4. With the silicon oxide layer 5, both silicon layers 3, 4
Are insulated from each other. Such an SOI wafer can advantageously be used for the production of sensors. For this purpose, the uppermost surface of the SOI wafer 6 is provided with a structural groove 7 which completely penetrates the upper silicon layer 4. Then, when the hydrofluoric acid-containing medium (solution, vapor) is applied to the SOI wafer 6, the structure formed in the upper silicon layer 4 is under-etched. This is shown in FIG. Since the under-etching 8 was formed by hydrofluoric acid below a part of the upper silicon layer 4, the part of the upper silicon layer 4 was no longer firmly bonded to the lower silicon layer via the silicon oxide layer 5. Not combined. The structure thus formed is shown in FIG. In this case, the structure groove has a seismic mass (Sei).
smische Masse) 10 and deflection range 1
1 is formed so as to form a sensor element. The structure thus manufactured can be used, for example, as an acceleration sensor. When acceleration is generated in the axis perpendicular to the surface of the SOI wafer 6, a large seismic mass 1
By 0, a relatively large force acts on the deflection range 11,
The flexure range 11 is deformed. This deformation can be detected by the piezo element 9, for example. Sometimes, good insulation between the upper silicon layer 4 and the lower silicon layer 3 can also be used to measure the change in capacitance between these layers. Due to the deformation of the flexure range 11, the distance between the seismic mass 10 and the underlying silicon layer changes,
The capacitance between the upper silicon layer 4 and the lower silicon layer also changes. FIG. 3 is a sectional view taken along line III-III in FIG.
【０００７】図２のＳＯＩウェーハにフッ化水素酸を作
用させる場合、酸化ケイ素層５がすべての方向で同じ速
度でエッチングされる。サイスミック質量１０を完全に
アンダエッチングするために、長いエッチング時間を設
けねばならない。さらに、上方のケイ素層４が酸化ケイ
素層５を介して下方のケイ素層３と結合しているその他
の範囲は相応に大きく設けねばならないので、これらの
範囲は完全にはアンダエッチングされない。それで、利
用される面のうち大部分は利用することができない。付
加的なエッチング孔をサイスミック質量１０に設け、こ
のエッチング孔によってサイスミック質量１０の下方で
フッ化水素酸の攻撃が同時に行なわれるので、サイスミ
ック質量１０のアンダエッチングはとくに迅速に行なわ
れる。しかし、この付加的エッチング孔によってサイス
ミック質量の質量が減少することが不利である。さら
に、この方法は大きい範囲にわたって付加的エッチング
を有しないサイスミック質量または他の構造を製造する
ことはできない。When hydrofluoric acid is applied to the SOI wafer of FIG. 2, the silicon oxide layer 5 is etched at the same rate in all directions. In order to completely underetch the seismic mass 10, a long etching time has to be provided. In addition, the other areas in which the upper silicon layer 4 is connected to the lower silicon layer 3 via the silicon oxide layer 5 must be correspondingly large, so that these areas are not completely underetched. Therefore, most of the used surfaces are not available. Under-etching of the seismic mass 10 is particularly rapid, because an additional etching hole is provided in the seismic mass 10 and the hydrofluoric acid attack simultaneously under the seismic mass 10 is carried out by this etching hole. However, it is a disadvantage that this additional etching hole reduces the mass of the seismic mass. Moreover, this method cannot produce seismic masses or other structures that do not have additional etching over a large area.
【０００８】図２〜４には、唯１つだけのセンサが形成
されるシリンコンウェーハが示される。しかし、たいて
いは１つのＳＯＩウェーハ上に多数のセンサが設けられ
ていて、これらのセンサは最後の工程で離れ離れにされ
る。１つのシリコンウェーハ上のかかる多数のセンサで
は、シリコンウェーハの縁範囲にも酸化ケイ素層５の一
定のアンダエッチングを許容することができる。しか
し、シリコンウェーハの縁範囲をしばしばセンサの製造
のために利用する場合には、たとえばエッチングする際
にウェーハと相応に包装することによって、酸化ケイ素
層５がウェーハの絶縁範囲からエッチングされるのをさ
ける予防処置を講じなければならない。2 to 4 show a silicon wafer in which only one sensor is formed. However, many sensors are often provided on one SOI wafer, and these sensors are separated in the last step. With such a large number of sensors on one silicon wafer, it is possible to allow a constant under-etching of the silicon oxide layer 5 even in the edge areas of the silicon wafer. However, if the edge areas of the silicon wafer are often used for the production of sensors, it is possible to prevent the silicon oxide layer 5 from being etched from the insulating areas of the wafer, for example by packaging the wafer accordingly when etching. You must take preventive measures to avoid it.
【０００９】図５および６には、上方のケイ素層４中に
構成された構造の迅速なアンダエッチングを可能にする
酸化ケイ素層５の構成が示される。この場合、図６には
図５のＶＩ−ＶＩ線に沿った酸化ケイ素層５の平面図が
示されている。この場合、酸化ケイ素層５の上面には、
構造みぞ７と接触しているみぞ１２が設けられている。
構造みぞ７によって、ＳＯＩウェーハ６の酸化ケイ素層
５に、酸化ケイ素用のエッチング媒体、たいていはフッ
化水素酸が作用する。アンダエッチングみぞ１２によっ
て、サイスミック質量１０の下方どこでもこのエッチン
グ媒体の迅速な分配が保証される。図６に見られるよう
に、この場合みぞ１２は、サイスミック質量１０の下方
の範囲のみがアンダカットみぞ１２を備えているように
配置されている。それで、このエッチングみぞ１２の範
囲内で、上方のケイ素層４のとくに迅速なアンダエッチ
ングが行なわれる。エッチングみぞ１２の間で上方のケ
イ素層４がなお酸化ケイ素層５と強固に結合しているの
で、上方の層４中に構成された構造はアンダエッチング
に対しなお機械的に十分に固定されているので、ＳＯＩ
ウェーハ６はこの段階ではまだ問題なく処理でき、その
際過度に大きい力が構造に加わることもない。アンダエ
ッチングみぞ１２、ここで所望のサイスミック質量１０
の下方へのアンエッチングの促進を惹起するためには、
僅かな深さを有するだけでよい。毛管作用に基づき、所
望の効果を得るためには、数１０ｎｍの深さに達する。
しかし、みぞ１２は同様に良好に非常に深く構成されて
いてもよいので、酸化ケイ素層５は完全に貫通される。
図６に示された、中央みぞおよびそれから発する側方み
ぞ１２を有するパターンの代りに、互いに直角に重なる
みぞ１２を有する網状構造も同様に良好に考えられる。FIGS. 5 and 6 show the construction of the silicon oxide layer 5 which allows rapid under-etching of the structure constructed in the upper silicon layer 4. In this case, FIG. 6 shows a plan view of the silicon oxide layer 5 along the line VI-VI in FIG. In this case, on the upper surface of the silicon oxide layer 5,
A groove 12 is provided which is in contact with the structural groove 7.
Due to the structure groove 7, an etching medium for silicon oxide, usually hydrofluoric acid, acts on the silicon oxide layer 5 of the SOI wafer 6. The underetching groove 12 ensures a rapid distribution of this etching medium anywhere under the seismic mass 10. As can be seen in FIG. 6, in this case the groove 12 is arranged such that only the area below the seismic mass 10 comprises the undercut groove 12. A particularly rapid underetching of the upper silicon layer 4 takes place in the region of this etching groove 12. Since the upper silicon layer 4 is still tightly bound to the silicon oxide layer 5 between the etching grooves 12, the structure formed in the upper layer 4 is still mechanically well anchored against underetching. So, SOI
The wafer 6 can still be processed without problems at this stage, without applying undue force to the structure. Underetching groove 12, where desired seismic mass 10
In order to cause the promotion of the unetching downward of the
It need only have a small depth. Based on capillary action, depths of tens of nanometers are reached to obtain the desired effect.
However, the groove 12 may equally well be constructed very deep so that the silicon oxide layer 5 is completely penetrated.
Instead of the pattern shown in FIG. 6 with the central groove and the lateral groove 12 emanating from it, a mesh structure with grooves 12 overlapping each other at right angles is equally well conceivable.
【００１０】図７には、図３と類似であるが、この場合
図５、つまりアンダエッチングみぞ１２を有する酸化ケ
イ素層５から出発したアンダエッチングが示されてい
る。構造みぞ７の同じ構成において、図３に比べて明ら
かに僅かなアンダエッチング８が認められる。それで、
層４の下方の側方アンダエッチングのための配慮は明ら
かに少なくてよい。それで、所望構造の同じ大きさにお
いて、１つのシリコンウェーハ上にはるかに多数の構造
を実現するかまたは１つのウェーハ上に同数の明らかに
大きい構造を実現することができる。図５および６に示
したＳＯＩウェーハ６の製造のためには２つの異なる方
法が実施できる。第１の方法では図１に示すようなシリ
コンウェーハ１から出発する。次いで、酸化ケイ素層５
中へ、シリコンウェーハ１の上面をホトレジストで覆
い、ホトレジスト中へみぞ１２の構造を設け、次にこの
ホトレジストを通してエッチングを行なうことにより、
相応するみぞ１２を設ける。次に、図１〜４につき記載
したように、後加工を行なう。図８には、下方のシリン
ダ層３およびアンダエッチングみぞ１２を有する酸化ケ
イ素層５を有するシリンダウェーハ１を製造するための
第２の方法が記載される。この方法は、シリコンウェー
ハ１から出発し、その際シリコンウェーハ１の表面に、
幾何学的構成がアンダエッチング値１２に一致するみぞ
１３を設ける。次いで、このシリンダウェーハの表面に
分離または熱的酸化によって酸化ケイ素層５を設ける場
合、この酸化ケイ素層５の表面に、ケイ素層３中のみぞ
１３と相応にみぞ１２が形成する。このシリコンウェー
ハ１の後加工は、図１〜４につき記載したと類似に行な
われる。FIG. 7 shows similar to FIG. 3 but in this case FIG. 5, ie an underetching starting from the silicon oxide layer 5 with an underetching groove 12. In the same configuration of the structure groove 7, a clear slight underetching 8 is observed compared to FIG. So
Clearly less consideration for lateral under-etching below layer 4 is required. So, for the same size of the desired structure, a much larger number of structures can be realized on one silicon wafer or the same number of distinctly larger structures can be realized on one wafer. Two different methods can be implemented for the manufacture of the SOI wafer 6 shown in FIGS. The first method starts with a silicon wafer 1 as shown in FIG. Then, the silicon oxide layer 5
Inside, by covering the upper surface of the silicon wafer 1 with a photoresist, providing a structure of a groove 12 in the photoresist, and then performing etching through this photoresist,
A corresponding groove 12 is provided. Next, post processing is performed as described with reference to FIGS. FIG. 8 describes a second method for producing a cylinder wafer 1 having a lower cylinder layer 3 and a silicon oxide layer 5 having an underetching groove 12. The method starts from a silicon wafer 1, on the surface of which silicon wafer 1 is
A groove 13 is provided whose geometry corresponds to the underetching value 12. Then, when the silicon oxide layer 5 is provided on the surface of the cylinder wafer by separation or thermal oxidation, a groove 13 corresponding to the groove 13 in the silicon layer 3 is formed on the surface of the silicon oxide layer 5. The post-processing of this silicon wafer 1 is performed in the same manner as described with reference to FIGS.
【００１１】図９には本発明方法の別の適用が示され
る。図９における構造は図５による構成から出発する。
第２ケイ素層４が、絶縁層５を介して第１ケイ素層３上
に配置されている。構造みぞ７を設けることによって、
第２ケイ素層４中に再び、たとえば図４に示されるよう
な構造が形成される。サイスミック質量１０の下方には
再び、たとえば図６から公知であるようなアンダエッチ
ングみぞ１２が設けられている。さらに、構造みぞ７と
一緒にエッチング孔３２がサイスミック質量１０中に設
けられる。もう１つのエッチング層３０を分離すること
によって、第２ケイ素層を該層中に形成された構造を下
方へ覆う。この場合、第３エッチング層３０の分離法
は、構造みぞ３０ならびに貫通エッチング孔３２が第３
エッチング層３０の材料で充填されるように選択され
る。この場合、第３エッチング層３０の材料は、絶縁層
のエッチング媒体により同様にエッチング可能であるよ
うに選択される。たとえば絶縁層５に対して熱分解法酸
化ケイ素を使用する場合には第３エッチング層３０に対
してはたとえば、プラズマまたは化学蒸着から分離され
る酸化ケイ素を利用することができる。その後、次の工
程において、第３エッチング層３０の表面に、被覆層３
１、たとえば多結晶ケイ素を設ける。次の構造化工程
で、別の孔３３を、とくに構造縁においてこの層中に設
け、その結果たとえば閉じた被覆が生じる。この構造
に、第３エッチング層３０および絶縁層５をエッチング
するエッチング液を作用させると、この双方の層がエッ
チングされる。この場合、通しエッチングみぞ３２によ
って、絶縁層５中でのアンダエッチングはとくに迅速に
行なわれる。この場合、貫通エッチングみぞ３２によっ
て、エッチング液は第２ケイ素層４の構造上方の多数の
個所でも第３エッチング層３０に作用することができ
る。それで、構造の下方ならびに上方でのフリーエッチ
ングはとくに迅速に行なわれる。その後の分離工程によ
って、被覆層３１中の別の孔３３を閉じることができ
る。こうして、完全に包装された構造を製造することが
できる。FIG. 9 shows another application of the method according to the invention. The structure in FIG. 9 starts from the configuration according to FIG.
The second silicon layer 4 is arranged on the first silicon layer 3 with the insulating layer 5 interposed therebetween. By providing the structure groove 7,
A structure is again formed in the second silicon layer 4, for example as shown in FIG. Underneath the seismic mass 10 is again provided an underetching groove 12 as is known, for example, from FIG. Furthermore, an etching hole 32 is provided in the seismic mass 10 together with the structure groove 7. By separating the other etching layer 30, the second silicon layer covers the structure formed therein in a downward direction. In this case, the method of separating the third etching layer 30 is such that the structure groove 30 and the through etching hole 32 are the third
It is selected to be filled with the material of the etching layer 30. In this case, the material of the third etching layer 30 is selected so that it can likewise be etched by the etching medium of the insulating layer. For example, when using pyrogenic silicon oxide for the insulating layer 5, for the third etching layer 30, for example, silicon oxide isolated from plasma or chemical vapor deposition can be utilized. Then, in the next step, the coating layer 3 is formed on the surface of the third etching layer 30.
1. Provide polycrystalline silicon, for example. In the next structuring step, further holes 33 are provided in this layer, in particular at the structural edges, so that, for example, a closed coating results. When an etchant for etching the third etching layer 30 and the insulating layer 5 is applied to this structure, both layers are etched. In this case, the through etching groove 32 makes the underetching in the insulating layer 5 particularly rapid. In this case, the through etching groove 32 allows the etching solution to act on the third etching layer 30 at a number of locations above the structure of the second silicon layer 4. As such, free etching below and above the structure is particularly rapid. Another hole 33 in the coating layer 31 can be closed by the subsequent separation step. In this way, a completely packaged structure can be produced.
【図１】互いに結合される２つのシリコンウェーハの断
面図1 is a cross-sectional view of two silicon wafers bonded together.
【図２】２つのウェーハの結合によって形成され、それ
に構造を設けたＳＯＩウェーハの断面図FIG. 2 is a cross-sectional view of an SOI wafer formed by joining two wafers and providing a structure to the SOI wafer.
【図３】構造をアンダエッチングした後のＳＯＩウェー
ハの断面図FIG. 3 is a cross-sectional view of an SOI wafer after underetching the structure.
【図４】図３の平面図FIG. 4 is a plan view of FIG.
【図５】本発明の第１実施例の断面図FIG. 5 is a sectional view of the first embodiment of the present invention.
【図６】図１の平面図6 is a plan view of FIG.
【図７】図５のアンダエッチング構造の断面図7 is a cross-sectional view of the underetched structure of FIG.
【図８】本発明の第２実施例の断面図FIG. 8 is a sectional view of a second embodiment of the present invention.
【図９】本発明の第３実施例の断面図FIG. 9 is a sectional view of a third embodiment of the present invention.
１，２ シリコンウェーハ ３，４ ケイ素層 ５ 酸化ケイ素層 ６ ＳＯＩウェーハ ７ 構造みぞ ８ アンダエッチング ９ ピエゾ素子 １０ サイスミック質量 １１ たわみ範囲 １２，１３ みぞ ２０ 基板 ２１ 高ドーピング層 ３０ エッチング層 ３１ 被覆層 ３２ 通しエッチングみぞ ３３ 孔 1, 2 Silicon wafer 3, 4 Silicon layer 5 Silicon oxide layer 6 SOI wafer 7 Structure groove 8 Under etching 9 Piezo element 10 Seismic mass 11 Deflection range 12, 13 Groove 20 Substrate 21 High doping layer 30 Etching layer 31 Covering layer 32 Through Etching groove 33 hole
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ハンス−マルティン クルケ ドイツ連邦共和国 ベープリンゲン タウ ヌスシュトラーセ 58 (72)発明者 フランツ レルマー ドイツ連邦共和国 シュツットガルト ヴ ィティコヴェーク ９ (72)発明者 アンドレア シルプ ドイツ連邦共和国 シュヴェービッシュ− グミュント ゼーレンバッハヴェーク 15 (72)発明者 マルクス ルッツ ドイツ連邦共和国 エニンゲン イマヌエ ル−カント シュトラーセ 19 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Hans-Martin Kurke Federal Republic of Germany Beplingen Tau Nusstraße 58 (72) Inventor Franz Lermer Federal Republic of Germany Stuttgart Vitikovek 9 (72) Inventor Andrea Syrup Federal Republic of Germany Sch Wöbisch-Gmund Seelenbachweg 15 (72) Inventor Marx Lutz Germany Eningen Immanuel-Kantstraße 19
Claims (9)
を有する第１シリコンウェーハ（１）を、第２ケイ素層
（４）を有する第２シリコンウェーハ（２）と結合し、
上方のケイ素層（４）中に構造を設け、その後構造の一
部の下方で絶縁層（５）をアンダエッチングする、シリ
コン構造体、殊にセンサまたはアクターの製造方法にお
いて、絶縁層（５）中に、アンダエッチング（８）を設
けることのできる速度を高める構造（１２）を設けたこ
とを特徴とするシリコン構造体の製造方法。1. A first silicon layer (3) and an insulating layer (5).
Bonding a first silicon wafer (1) having a second silicon wafer (2) having a second silicon layer (4),
Insulating layer (5) in a method of manufacturing a silicon structure, in particular a sensor or an actor, wherein a structure is provided in an upper silicon layer (4) and then the insulating layer (5) is underetched under a part of the structure. A method of manufacturing a silicon structure, characterized in that a structure (12) is provided therein for increasing a speed at which an under etching (8) can be provided.
とする請求項１記載の方法。2. The method of claim 1, wherein the insulating layer comprises silicon oxide.
エッチング剤として、フッ化水素酸を溶液または蒸気と
して使用することを特徴とする請求項２記載の方法。3. A method according to claim 2, characterized in that hydrofluoric acid is used as a solution or vapor as an etching agent for providing the underetching (8).
ための構造としてみぞ（１２）を設けたことを特徴とす
る請求項１から３までのいずれか１項記載の方法。4. Method according to claim 1, characterized in that a groove (12) is provided as a structure for increasing the speed of the underetching (8).
（３）に酸化ケイ素層（５）を設け、次に酸化ケイ素層
（５）中へアンダエッチングみぞ（１２）をエッチング
することを特徴とする請求項４記載の方法。5. Providing a silicon oxide layer (5) on the silicon layer (3) for the first wafer (1) and then etching an underetching groove (12) into the silicon oxide layer (5). The method of claim 4 characterized.
めに、ケイ素層（３）にみぞ（１３）を設け、次に酸化
ケイ素層（５）を設けることを特徴とする請求項４記載
の方法。6. The silicon layer (3) is provided with a groove (13) and then a silicon oxide layer (5) for the production of a first silicon wafer (1). the method of.
その上に設けられた高ドーピング層（２１）およびその
上に第２ケイ素層（４）を有し、その際基板（２０）お
よび第２ケイ素層（４）のドーピングは高ドーピング層
（２１）に対するよりも僅かであり、双方のウェーハ
（１，２）を結合した後、基板（２０）および高ドーピ
ング層（２１）を再び除去することを特徴とする請求項
１から６までのいずれか１項記載の方法。7. The second wafer (2) is a substrate (20),
It has a highly doped layer (21) provided thereon and a second silicon layer (4) thereon, the doping of the substrate (20) and the second silicon layer (4) being the highly doped layer (21). 7. The substrate (20) and the highly-doped layer (21) are removed again after bonding both wafers (1, 2), which is less than in FIG. Method described in section.
水、過酸化水素からなるエッチング液を用いて行ない、
高ドーピング層（２１）の除去を、フッ化水素酸、硝酸
および酢酸からなるエッチング混合物を用いて行なうこ
とを特徴とする請求項７記載の方法。8. Removing the substrate (20) with ammonia,
Using an etching solution consisting of water and hydrogen peroxide,
Method according to claim 7, characterized in that the removal of the highly doped layer (21) is carried out with an etching mixture consisting of hydrofluoric acid, nitric acid and acetic acid.
ッチング層（３０）および被覆層（３１）によって覆
い、第２ケイ素層（４）の構造中に、絶縁層（５）から
第３エッチング層（３０）に達する通しエッチング孔
（３２）を設けることを特徴とする請求項１から８まで
のいずれか１項記載の方法。9. The structure in the second silicon layer (4) is covered by a third etching layer (30) and a cover layer (31), the insulating layer (5) being provided in the structure of the second silicon layer (4). 9. Method according to claim 1, characterized in that through etching holes (32) are provided which extend from to the third etching layer (30).
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE4336774A DE4336774A1 (en) | 1993-10-28 | 1993-10-28 | Method for producing structures |
| DE4336774.7 | 1993-10-28 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07169736A true JPH07169736A (en) | 1995-07-04 |
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ID=6501212
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6260618A Pending JPH07169736A (en) | 1993-10-28 | 1994-10-25 | Preparation of silicon structure |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH07169736A (en) |
| DE (1) | DE4336774A1 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP4942343B2 (en) * | 2002-12-20 | 2012-05-30 | ソワテク | Method for forming a cavity in a silicon plate |
| CN103000495A (en) * | 2012-12-11 | 2013-03-27 | 北京京东方光电科技有限公司 | Manufacture method of substrate |
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| JP3284921B2 (en) * | 1997-04-24 | 2002-05-27 | 富士電機株式会社 | Acceleration sensor, angular acceleration sensor and method for manufacturing them |
| DE19820758C1 (en) * | 1998-05-08 | 1999-12-30 | Siemens Ag | Manufacturing process for micromechanical components |
| WO2008024528A2 (en) * | 2006-03-06 | 2008-02-28 | Analog Devices, Inc. | Method of forming a micromachined device using an assisted release |
-
1993
- 1993-10-28 DE DE4336774A patent/DE4336774A1/en not_active Withdrawn
-
1994
- 1994-10-25 JP JP6260618A patent/JPH07169736A/en active Pending
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| DE4336774A1 (en) | 1995-05-04 |
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