JPH07168808A - Signal processor - Google Patents
Signal processorInfo
- Publication number
- JPH07168808A JPH07168808A JP34286593A JP34286593A JPH07168808A JP H07168808 A JPH07168808 A JP H07168808A JP 34286593 A JP34286593 A JP 34286593A JP 34286593 A JP34286593 A JP 34286593A JP H07168808 A JPH07168808 A JP H07168808A
- Authority
- JP
- Japan
- Prior art keywords
- output
- selector
- register
- input
- value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Processing Of Color Television Signals (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
- Complex Calculations (AREA)
- Image Processing (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、主として画像処理で行
われる積和演算、差の絶対値の累算、閾値演算、制限付
き演算を実行する信号処理装置に関する。に関するもの
である。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a signal processing apparatus which mainly performs product sum operation, image difference absolute value accumulation, threshold value operation, and restricted operation which are performed in image processing. It is about.
【０００２】[0002]
【従来の技術】画像処理において、計算機内部での色デ
ータは、一般にＲＧＢ（Red ，Green，Blue）で扱われ
ることが多く、また、画像データの圧縮を行う場合に
は、ＲＧＢの色空間からＹＵＶの色空間に変換すること
が一般的である。尚、ここで、Ｙは輝度、Ｕ，Ｖは色差
である。そして、この色変換は、次のように表される。
図２は、色変換に関する演算式の説明図である。即ち、
ＲＧＢからＹＵＶへの色変換は、図中の式（１）に示さ
れる。また、式（１）中、［Ｒｙ、Ｇｙ、Ｂｙ］［Ｒ
ｕ、Ｇｕ、Ｂｕ］［Ｒｖ、Ｇｖ、Ｂｖ］は、各色成分に
対応した変換係数である。2. Description of the Related Art In image processing, color data inside a computer is generally treated in RGB (Red, Green, Blue), and when image data is compressed, it is converted from RGB color space. Conversion to the YUV color space is common. Here, Y is the luminance and U and V are the color differences. Then, this color conversion is expressed as follows.
FIG. 2 is an explanatory diagram of an arithmetic expression regarding color conversion. That is,
The color conversion from RGB to YUV is shown in equation (1) in the figure. Further, in the formula (1), [Ry, Gy, By] [R
u, Gu, Bu] [Rv, Gv, Bv] are conversion coefficients corresponding to each color component.
【０００３】また、画像データの伸長を行う場合には、
ＹＵＶの色空間からＲＧＢの色空間に変換することが一
般的であり、この色変換は図２中の式（２）に示されて
いる。また、式（２）中、［Ｙｒ、Ｕｒ、Ｖｒ］［Ｙ
ｇ、Ｕｇ、Ｖｇ］［Ｙｂ、Ｕｂ、Ｖｂ］は、各色成分に
対応した変換係数である。When decompressing image data,
It is common to convert from the YUV color space to the RGB color space, and this color conversion is expressed by equation (2) in FIG. Further, in the formula (2), [Yr, Ur, Vr] [Y
g, Ug, Vg] [Yb, Ub, Vb] is a conversion coefficient corresponding to each color component.
【０００４】このような色変換を行う構成について、従
来では、例えば特開平３−１５４９８０号公報や、特開
平４−２１１９１号公報等に示されたものがあった。そ
して、このような色変換は、式（１）、（２）で示され
るように、積和演算となる。Conventionally, there has been a configuration for performing such color conversion as disclosed in, for example, Japanese Patent Application Laid-Open Nos. 3-154980 and 4-21191. Then, such color conversion is a product-sum operation as shown by the equations (1) and (2).
【０００５】次に、画像データの圧縮や伸長の手法とし
て、離散コサイン変換（ＤＣＴ：Discrete Cosine Tran
sform ）等の直交変換が知られている。これは、変換領
域で見た場合に、信号エネルギが特定の係数に集中する
ことを利用してこれらの係数を重点的に符号化伝送しよ
うとするものである。Next, as a method for compressing or expanding image data, a discrete cosine transform (DCT) is used.
sform) and other orthogonal transforms are known. This seeks to intensively code and transmit these coefficients by utilizing the fact that the signal energy is concentrated on specific coefficients when viewed in the transform domain.
【０００６】図３は、離散コサイン変換に関する演算式
の説明図である。例えば、Ｎ×Ｎ画素の画像データｆ
（ｉ，ｊ）（ｉ＝１〜Ｎ，ｊ＝１〜Ｎ）に対する離散コ
サイン変換は、図３中の式（３）で表される。また、逆
離散コサイン変換は図３中の式（４）で表される。そし
て、２次元の離散コサイン変換は、ｉについての１次元
の離散コサイン変換と、ｊについての１次元離散コサイ
ン変換に分割でき、これらは、図３中の式（５）、
（６）で表される。また、逆離散コサイン変換も同様
に、図３中の式（７）、（８）で表される。FIG. 3 is an explanatory diagram of an arithmetic expression regarding the discrete cosine transform. For example, image data f of N × N pixels
The discrete cosine transform for (i, j) (i = 1 to N, j = 1 to N) is represented by Expression (3) in FIG. Further, the inverse discrete cosine transform is expressed by the equation (4) in FIG. Then, the two-dimensional discrete cosine transform can be divided into a one-dimensional discrete cosine transform for i and a one-dimensional discrete cosine transform for j, which are expressed by equation (5) in FIG.
It is represented by (6). Similarly, the inverse discrete cosine transform is also represented by the equations (7) and (8) in FIG.
【０００７】このような離散コサイン変換を行う演算装
置については、従来では、例えば特開平４−５３１号公
報や特開平４−４３４６１号公報等に示されるものがあ
った。そして、これらの演算は、式（３）〜（８）で示
されるように、積和演算となる。Conventionally, as an arithmetic unit for performing such a discrete cosine transform, there has been one shown in, for example, Japanese Patent Application Laid-Open Nos. 4-531 and 4-43461. Then, these calculations are product-sum calculations as shown by the equations (3) to (8).
【０００８】次に、画像のフィルタリング等では、２次
元コンボリューション処理が行われる。これは、輪郭の
ぼけを除去するエッジ強調処理等で用いる。図４は、２
次元コンボリューション処理に関する演算式の説明図で
ある。この２次元コンボリューション処理とは、注目画
素をＰ（ｉ，ｊ）、係数をＷ（ｘ，ｙ）とすると、コン
ボリューションＰconv（ｉ，ｊ）は、図中の式（９）で
表される。但し、Ｍ＝２ｍ−１（ｍ＝２，３，４，…）
である。そして、これも、式（９）で示されるように積
和演算となり、このようなコンボリューションを行う装
置としては、例えば特開平３−２８２９７７号公報等に
示されている。Next, in image filtering or the like, a two-dimensional convolution process is performed. This is used in edge enhancement processing for removing the blur of the contour. 4 is 2
It is explanatory drawing of the arithmetic expression regarding a dimensional convolution process. In this two-dimensional convolution processing, if the pixel of interest is P (i, j) and the coefficient is W (x, y), the convolution Pconv (i, j) is expressed by equation (9) in the figure. It However, M = 2m-1 (m = 2, 3, 4, ...)
Is. This is also a product-sum operation as shown in equation (9), and an apparatus for performing such convolution is disclosed in, for example, Japanese Patent Laid-Open No. 3-282977.
【０００９】また、高能率な動画像圧縮符号化の手法と
して、例えば、“蓄積メディア用動画像符号化技術”
テレビジョン学会 Ｖｏｌ．４５，Ｎｏ．７，ｐ８０７
〜８１２，１９９１等に示されているように、動き補償
フレーム間予測符号化が知られている。これは、参照フ
レームに対する動きベクトルを求めて、この動きに対応
した位置の画素との差分と動きベクトルを符号化するも
のである。As a highly efficient moving picture compression coding method, for example, "moving picture coding technique for storage media" is used.
Television Society Vol. 45, No. 7, p807
, 812, 1991 etc., motion compensation interframe predictive coding is known. In this method, a motion vector for a reference frame is obtained, and the difference between the motion vector and a pixel at a position corresponding to this motion and the motion vector are encoded.
【００１０】図５は、動き補償フレーム間予測符号化に
関する演算式の説明図である。予測フレームのブロック
をＰｆ（ｉ＋ｎｘ，ｊ＋ｎｙ）：０≦ｎｘ≦ｋ，０≦ｎ
ｙ≦ｋとし、Ｐｆ（ｉ＋ｎｘ，ｊ＋ｎｙ）に対する参照
フレームのブロックをＳｆ｛（ｉ＋ｎｘ）＋ｍｘ，（ｊ
＋ｎｙ）＋ｍｙ｝：−ｒ≦ｍｘ≦＋ｒ，−ｒ≦ｍｙ≦＋
ｒとすると、動きベクトルを検出するためのブロック間
の差分Ｍｓは、図中の式（１０）で表される。これは、
式から明らかなように、差の絶対値の累算となる。そし
て、このような差の絶対値演算を行う演算装置として
は、例えば特開平４−８４３１７号公報等に示されてい
る。FIG. 5 is an explanatory diagram of an arithmetic expression relating to motion compensation interframe predictive coding. The block of the prediction frame is Pf (i + nx, j + ny): 0 ≦ nx ≦ k, 0 ≦ n
When y ≦ k, the block of the reference frame for Pf (i + nx, j + ny) is Sf {(i + nx) + mx, (j
+ Ny) + my}: -r≤mx≤ + r, -r≤my≤ +
If r is set, the difference Ms between blocks for detecting the motion vector is expressed by Expression (10) in the figure. this is,
As is clear from the formula, it is the accumulation of the absolute values of the differences. An arithmetic unit for performing such an absolute value difference calculation is disclosed, for example, in Japanese Patent Laid-Open No. 4-84317.
【００１１】また、多値画像の２値化や多値画像の特定
の画素値領域に対する処理等では、閾値演算が必要とな
る。更に、画像データは通常整数で扱われるため、色変
換やＤＣＴを整数演算器で行う場合、小数点の位置を変
更することになる。そのため、演算結果に対して小数点
の位置を元に戻すことが必要となる。In addition, threshold value calculation is required for binarization of a multi-valued image, processing for a specific pixel value area of the multi-valued image, and the like. Further, since image data is usually handled as an integer, when performing color conversion or DCT with an integer arithmetic unit, the position of the decimal point is changed. Therefore, it is necessary to restore the position of the decimal point with respect to the calculation result.
【００１２】そして、積和演算では、入力データビット
幅より大きい値を扱うことになる。例えば、８ビットの
画素データの積和演算で、３２ビット幅の累算器を用
い、その結果を１６ビットで出力する場合、オーバフロ
ーやアンダフローの発生が予想される。これに対し、画
像処理ではオーバフローやアンダフローを最大値や最小
値で出力することがあり、そのため、演算結果を目的と
する画素値の範囲に収めるために、上限や下限を設定し
た制限付き演算が必要となる。The product-sum operation handles a value larger than the input data bit width. For example, when a 32-bit width accumulator is used in the product-sum operation of 8-bit pixel data and the result is output in 16 bits, overflow or underflow is expected to occur. On the other hand, in image processing, overflow or underflow may be output with the maximum value or the minimum value. Therefore, in order to keep the operation result within the range of the target pixel value, the restricted operation with the upper and lower limits is set. Is required.
【００１３】[0013]
【発明が解決しようとする課題】上記のように、従来の
画像処理装置等の信号処理装置では、上記の積和演算、
差の絶対値の累算、閾値演算等の処理を行う必要がある
が、このような演算を行うためには、それぞれの演算に
対応した演算器を用意する必要があり、従って、構成が
複雑となり、コスト高となる問題があった。As described above, in the signal processing device such as the conventional image processing device, the above-described product-sum operation,
It is necessary to perform processing such as accumulation of absolute value of difference and threshold value calculation, but in order to perform such calculation, it is necessary to prepare an arithmetic unit corresponding to each calculation, and therefore the configuration is complicated. Therefore, there is a problem that the cost becomes high.
【００１４】本発明は、上記従来の問題点を解決するた
めになされたもので、画像処理等で行われる積和演算、
差の絶対値の累算、閾値演算等の処理を、一つの演算ユ
ニットで行うことができ、コスト低減を図ることのでき
る信号処理装置を提供することを目的とする。The present invention has been made in order to solve the above-mentioned conventional problems, and a product-sum operation performed in image processing or the like,
It is an object of the present invention to provide a signal processing device capable of performing processing such as accumulation of absolute values of differences and threshold value calculation in a single calculation unit, thereby achieving cost reduction.
【００１５】[0015]
【課題を解決するための手段】第１発明の信号処理装置
は、乗算器と、第１の算術演算器と、第２の算術演算器
と、閾値演算部と、定数レジスタと、一方の選択器と、
他方の選択器とを備え、前記乗算器は、任意の２データ
を入力して、乗算を行い、前記第１の算術演算器は、前
記任意の２データを入力し、加算または減算を行うと共
に、演算結果が負である時、符号を反転して正の値にし
て出力し、かつ演算結果の符号フラグを出力し、前記一
方の選択器は、前記乗算器の出力と、前記第１の算術演
算器の出力と、前記定数レジスタの出力と、初期値とを
選択し、前記他方の選択器は、前記閾値演算部から出力
される閾値演算出力値と、前記第２の算術演算器の出力
と、前記定数レジスタの出力と、前記初期値とを選択
し、前記定数レジスタは、任意の値を保持し、前記第２
の算術演算器は、前記一方の選択器の出力と、他方の選
択器の出力とを入力し、加算または減算を行うと共に、
演算結果が負である時、符号を反転して正の値にして出
力し、かつ演算結果の符号フラグを出力し、前記閾値演
算部は、第１、第２の閾値演算出力値を有し、閾値が一
つの場合、前記２データの入力を当該閾値と任意のデー
タとし、かつ、第１の算術演算器の符号フラグで前記第
１、第２の閾値演算出力値のいずれか一方を選択して閾
値演算出力値として、これを前記他方の選択器に出力
し、閾値が第１、第２の閾値である場合、前記２データ
の入力を、前記第１の閾値と任意のデータとすると共
に、前記定数レジスタの値を前記第２の閾値とし、か
つ、前記第１の算術演算器の符号フラグに基づき前記第
１、２の閾値の選択と、前記第１、２の閾値演算出力の
選択とを行い、かつ、前記第１の算術演算器の符号フラ
グと前記第２の算術演算器の符号フラグに基づき、前記
選択した第１または第２の閾値と前記任意のデータとの
いずれか一方の選択を行うと共に、前記第１または第２
の閾値演算出力値と前記任意のデータのいずれか一方の
選択を行い、かつ、これら選択結果のいずれか一方を選
択して閾値演算結果を出力することを特徴とするもので
ある。A signal processing apparatus according to a first aspect of the present invention includes a multiplier, a first arithmetic operation unit, a second arithmetic operation unit, a threshold value operation unit, a constant register, and selection of one of them. A vessel,
The other selector is provided, the multiplier inputs arbitrary 2 data and performs multiplication, and the first arithmetic operation unit inputs the arbitrary 2 data and performs addition or subtraction. When the operation result is negative, the sign is inverted and output as a positive value, and the sign flag of the operation result is output, and the one selector outputs the output of the multiplier and the first selector. The output of the arithmetic operation unit, the output of the constant register, and the initial value are selected, and the other selector selects the threshold operation output value output from the threshold operation unit and the second arithmetic operation unit. An output, an output of the constant register, and the initial value are selected, the constant register holds an arbitrary value, and the second register
The arithmetic operation unit of (1) inputs the output of the one selector and the output of the other selector, performs addition or subtraction, and
When the calculation result is negative, the sign is inverted and output as a positive value, and the sign flag of the calculation result is output, and the threshold value calculation unit has first and second threshold value calculation output values. , If there is one threshold value, the input of the two data is the threshold value and arbitrary data, and one of the first and second threshold value calculation output values is selected by the sign flag of the first arithmetic operation unit. Then, this is output as the threshold value calculation output value to the other selector, and when the threshold values are the first and second threshold values, the input of the two data is the first threshold value and arbitrary data. At the same time, the value of the constant register is used as the second threshold value, and the selection of the first and second threshold values based on the sign flag of the first arithmetic operation unit and the output of the first and second threshold value operation outputs. And a sign flag of the first arithmetic operation unit and the second arithmetic operation. The basis of the sign flag, performs one of selection of the first or second threshold value and said any said selected data, said first or second
One of the threshold calculation output value and the arbitrary data is selected, and one of these selection results is selected and the threshold calculation result is output.
【００１６】第２発明の信号処理装置は、第１発明にお
いて、出力処理部と、演算結果選択器とを備え、前記出
力処理部は、予め、出力ビット幅を設定すると共に、こ
のビット幅で表せる最大値と最小値とを有し、第２の算
術演算器の出力を入力して、当該第２の算術演算器の出
力が、前記出力ビット幅より大きい場合は前記最大値
を、前記第２の算術演算器の出力が、前記出力ビット幅
より小さい場合は前記最小値を出力し、前記演算結果選
択器は、前記出力処理部の出力と、閾値演算部の出力と
を選択して演算結果として出力することを特徴とするも
のである。A signal processing apparatus according to a second aspect of the present invention is the signal processing apparatus according to the first aspect of the present invention, which includes an output processing section and a calculation result selector, and the output processing section sets an output bit width in advance and uses this bit width. When the output of the second arithmetic operation unit has a maximum value and a minimum value that can be expressed and the output of the second arithmetic operation unit is larger than the output bit width, the maximum value is set to the maximum value. When the output of the arithmetic operation unit 2 is smaller than the output bit width, the minimum value is output, and the operation result selector selects the output of the output processing unit and the output of the threshold value operation unit for operation. It is characterized by outputting as a result.
【００１７】[0017]
【作用】第１発明の信号処理装置においては、積和演算
は、二つの入力データを乗算器に入力し乗算を行い、そ
の結果を第２の算術演算器の一方の入力レジスタに保持
する。これと同時に、次の乗算も続けて行う。第２の算
術演算器の他方の入力レジスタは、初期値として“０”
を設定しておく。そして、第２の算術演算器の二つの入
力レジスタの加算を行い、その結果を第２の算術演算器
の“０”を保持していた入力レジスタに入れ累算を行
う。そして、次の乗算器からの乗算結果と累算結果が保
持された入力レジスタとの加算を行い累算を続ける。こ
れを繰り返すことにより、積和演算を行うことができ
る。In the signal processing device of the first aspect of the present invention, in the product-sum operation, two input data are input to the multiplier for multiplication, and the result is held in one input register of the second arithmetic operator. At the same time, the next multiplication is also continued. The other input register of the second arithmetic operation unit has “0” as an initial value.
Is set. Then, the two input registers of the second arithmetic operation unit are added, and the result is placed in the input register of the second arithmetic operation unit which holds "0" to perform accumulation. Then, the multiplication result from the next multiplier and the input register holding the accumulation result are added to continue the accumulation. By repeating this, the product-sum calculation can be performed.
【００１８】差の絶対値の累算は、二つの入力データを
第１の算術演算器に入力して、一方のデータから他方の
データを減算し、その結果が負でない場合は演算結果を
そのまま、また、前記結果が負である場合は、符号を反
転し正の値にして差の絶対値演算を行い、第２の算術演
算器の一方のレジスタに保持する。これと同時に、次の
差の絶対値演算も続けて行う。第２の算術演算器の他方
の入力レジスタは、初期値として“０”を設定してお
く。そして、第２の算術演算器の二つの入力レジスタの
加算を行い、その結果を第２の算術演算器の“０”を保
持していた入力レジスタに入れ、累算を行う。そして、
次の第１の算術演算器からの差の絶対値演算の結果と、
累算結果が保持された入力レジスタとの加算を行い累算
を続ける。これを繰り返すことにより、差の絶対値の累
算を行うことができる。To accumulate the absolute value of the difference, two pieces of input data are input to the first arithmetic operation unit, the other data is subtracted from one data, and when the result is not negative, the operation result is kept as it is. If the result is negative, the sign is inverted to a positive value, the absolute value of the difference is calculated, and the difference is held in one register of the second arithmetic operation unit. At the same time, the absolute value of the next difference is continuously calculated. The other input register of the second arithmetic operation unit is set to "0" as an initial value. Then, the two input registers of the second arithmetic operation unit are added, and the result is put into the input register of the second arithmetic operation unit that holds "0", and the accumulation is performed. And
The result of the absolute value operation of the difference from the following first arithmetic operation unit,
The addition is performed with the input register holding the accumulated result, and the accumulation is continued. By repeating this, the absolute value of the difference can be accumulated.
【００１９】閾値演算は、閾値が一つの場合、閾値を一
方の入力から、データを他方の入力から第１の算術演算
器に入力し、減算を行い、その結果の符号フラグによ
り、閾値演算部の内部に設定されている第１、第２の閾
値演算出力値を選択し、他方の選択器に出力する。そし
て、選択制御部により、他方の選択器で閾値演算部から
の出力を選択し、第２の算術演算器の一方の入力レジス
タに入力する。また、選択制御部により一方の選択器で
値“０”を選択し、第２の算術演算部の他方の入力レジ
スタに入力する。第２の算術演算器で、両方の入力レジ
スタの加算を行う。これにより閾値演算を行うことがで
きる。In the threshold value calculation, when there is one threshold value, the threshold value is input from one input, the data is input from the other input to the first arithmetic operation unit, subtraction is performed, and the threshold value calculation unit is determined by the sign flag of the result. The first and second threshold value calculation output values set inside are selected and output to the other selector. Then, the selection control unit selects the output from the threshold value calculation unit with the other selector, and inputs the output to one input register of the second arithmetic operation unit. Further, the value "0" is selected by one of the selectors by the selection control unit and input to the other input register of the second arithmetic operation unit. The second arithmetic operation unit adds both input registers. This enables threshold calculation.
【００２０】閾値が二つの場合、第１の閾値を一方の入
力から入力すると共に、定数レジスタに第２の閾値を保
持してこれを入力し、かつ、第１の閾値を一方の入力か
ら、また、データを他方の入力から入力して、これらの
減算を行う第１の算術演算器の符号フラグに基づき、第
１、２の閾値の選択と、第１、２の閾値演算出力値の選
択とを行う。そして、第１の算術演算器の符号フラグ
と、第２の算術演算器の符号フラグに基づき、前記選択
した第１または第２の閾値と、データとのいずれか一方
を選択すると共に、前記第１または第２の閾値演算出力
値と、データとのいずれか一方を選択する。更に、これ
ら二つの選択結果のいずれか一方を選択して閾値演算結
果として出力する。これにより閾値が二つの場合も、そ
の閾値演算を行うことができる。When there are two threshold values, the first threshold value is input from one input, the second threshold value is held in the constant register and input, and the first threshold value is input from one input. In addition, the first and second threshold values are selected and the first and second threshold value calculation output values are selected based on the sign flag of the first arithmetic operation unit that inputs data from the other input and performs the subtraction. And do. Then, based on the code flag of the first arithmetic operation unit and the code flag of the second arithmetic operation unit, either one of the selected first or second threshold value and data is selected, and Either one of the 1st or 2nd threshold value calculation output value and the data is selected. Further, either one of these two selection results is selected and output as the threshold value calculation result. Thereby, even if there are two thresholds, the threshold calculation can be performed.
【００２１】第２発明の信号処理装置においては、第２
の算術演算器の出力が、出力処理部に入力レジスタを介
して入力される。出力処理部は、第２の算術演算器の演
算出力が出力ビット幅で表せる値よりも大きい場合は、
予め設定した最大値を出力し、第２の算術演算器の演算
出力が出力ビット幅で表せる値よりも小さい場合は、予
め設定した最小値を出力する。演算結果選択器は、出力
処理部の出力と、閾値演算部の演算結果出力を入力し、
いずれか一方を選択して、演算結果として出力する。In the signal processing device of the second invention, the second
The output of the arithmetic operation unit is input to the output processing unit via the input register. The output processing unit, when the operation output of the second arithmetic operation unit is larger than the value that can be represented by the output bit width,
The preset maximum value is output, and when the operation output of the second arithmetic operation unit is smaller than the value that can be represented by the output bit width, the preset minimum value is output. The calculation result selector inputs the output of the output processing unit and the calculation result output of the threshold value calculation unit,
Either one is selected and output as the calculation result.
【００２２】[0022]
【実施例】以下、本発明の実施例を図面を用いて詳細に
説明する。図１は、本発明の信号処理装置の構成図であ
る。図の装置は、乗算器１００、第１の算術演算器２０
０、第２の算術演算器３００、閾値演算部４００、出力
処理部５００、乗算器入力選択器１、入力レジスタ２〜
６、１１〜１３、選択制御部７、定数レジスタ８、一方
の選択器９、他方の選択器１０、演算結果選択器１４、
出力レジスタ１５からなる。Embodiments of the present invention will now be described in detail with reference to the drawings. FIG. 1 is a configuration diagram of a signal processing device of the present invention. The apparatus shown in the figure has a multiplier 100 and a first arithmetic unit 20.
0, second arithmetic operation unit 300, threshold value operation unit 400, output processing unit 500, multiplier input selector 1, input register 2 to
6, 11-13, selection control unit 7, constant register 8, one selector 9, the other selector 10, the operation result selector 14,
It comprises an output register 15.
【００２３】これらは、以下に示すように接続されてい
る。図において、Ｓ０、Ｓ１はこの信号処理装置への入
力である。乗算器入力選択器１は、Ｓ０と値“１”を入
力とし、一方を選択し、その選択結果を入力レジスタ２
に出力する。入力レジスタ２，３は乗算器１００の入力
レジスタであり、入力レジスタ３にはＳ１が接続されて
いる。また、入力レジスタ４，５は第１の算術演算器２
００の入力レジスタであり、入力レジスタ４にはＳ０
が、入力レジスタ５にはＳ１が接続されている。These are connected as shown below. In the figure, S0 and S1 are inputs to this signal processing device. The multiplier input selector 1 receives S0 and the value “1” as input, selects one and outputs the selection result to the input register 2
Output to. The input registers 2 and 3 are input registers of the multiplier 100, and S1 is connected to the input register 3. Further, the input registers 4 and 5 are the first arithmetic operation unit 2
00 is an input register, and the input register 4 has S0
However, S1 is connected to the input register 5.
【００２４】乗算器１００は、入力レジスタ２，３の値
を入力するよう構成されている。即ち、乗算器入力選択
器１の出力とＳ１とを入力し、出力を一方の選択器９の
入力に接続している。第１の算術演算器２００は、Ｓ０
とＳ１を、入力レジスタ４，５を介して入力とし、出力
を一方の選択器９に接続する。一方の選択器９は、乗算
器１００の出力と、第１の算術演算器２００の出力と、
定数レジスタ８の出力と、値“０”とを入力とし、その
うちの一つを選択し、出力を第２の算術演算器３００の
一方の入力と、閾値演算部４００に接続する。他方の選
択器１０は、定数レジスタ８の出力と、閾値演算部４０
０からの閾値演算出力値と、第２の算術演算器３００か
らの出力と、値“０”とを入力とし、そのうち一つを選
択し、出力を第２の算術演算器３００の他方の入力に接
続する。The multiplier 100 is configured to input the values of the input registers 2 and 3. That is, the output of the multiplier input selector 1 and S1 are input, and the output is connected to the input of one selector 9. The first arithmetic unit 200 is S0.
And S1 are input via the input registers 4 and 5, and the output is connected to one selector 9. One selector 9 outputs the output of the multiplier 100, the output of the first arithmetic operation unit 200,
The output of the constant register 8 and the value “0” are input, one of them is selected, and the output is connected to one input of the second arithmetic operation unit 300 and the threshold value operation unit 400. The other selector 10 includes the output of the constant register 8 and the threshold value calculation unit 40.
The threshold calculation output value from 0, the output from the second arithmetic operation unit 300, and the value “0” are input, one of them is selected, and the output is the other input of the second arithmetic operation unit 300. Connect to.
【００２５】選択制御部７は、第１の算術演算器２００
の出力する符号フラグに基づき、一方の選択器９と他方
の選択器１０の入力の選択を決定する。定数レジスタ８
は、処理に応じて任意の値を保持する。第２の算術演算
器３００は、一方の選択器９の出力と、他方の選択器１
０の出力を入力とし、その出力を入力レジスタ１３と、
他方の選択器１０に接続する。入力レジスタ１３は出力
処理部５００に入力するデータを保持するためのレジス
タである。The selection control unit 7 includes a first arithmetic operation unit 200.
On the basis of the sign flag output by, the selection of the input of one selector 9 and the other selector 10 is determined. Constant register 8
Holds an arbitrary value depending on the processing. The second arithmetic operation unit 300 includes the output of one selector 9 and the other selector 1
The output of 0 is input, and the output is input to the input register 13,
Connect to the other selector 10. The input register 13 is a register for holding data input to the output processing unit 500.
【００２６】出力処理部５００の出力は演算結果選択器
１４の一方の入力に接続され、演算結果選択器１４の他
方の入力は閾値演算部４００の閾値演算結果出力が接続
されている。出力レジスタ１５は、演算結果選択器１４
の出力、即ち演算結果を保持する。閾値演算部４００
は、Ｓ０を入力レジスタ６に保持し、これを入力する。
また、第１の算術演算器２００および第２の算術演算器
３００の符号フラグと、定数レジスタ８の値とを入力
し、閾値演算出力値を他方の選択器１０に出力する。The output of the output processing unit 500 is connected to one input of the calculation result selector 14, and the other input of the calculation result selector 14 is connected to the threshold calculation result output of the threshold calculation unit 400. The output register 15 is a calculation result selector 14.
Holds the output, that is, the calculation result. Threshold calculation unit 400
Holds S0 in the input register 6 and inputs it.
Further, the sign flags of the first arithmetic operation unit 200 and the second arithmetic operation unit 300 and the value of the constant register 8 are input, and the threshold value operation output value is output to the other selector 10.
【００２７】次に、各部の機能について説明する。上記
の乗算器１００、第１の算術演算器２００、第２の算術
演算器３００、出力処理部５００、閾値処理部４００の
各入力部に接続された入力レジスタ２〜６、１１〜１３
によって、乗算器１００〜出力処理部はそれぞれパイプ
ライン動作が可能となっている。Next, the function of each unit will be described. Input registers 2 to 6 and 11 to 13 connected to the input units of the multiplier 100, the first arithmetic operation unit 200, the second arithmetic operation unit 300, the output processing unit 500, and the threshold value processing unit 400.
Thus, each of the multiplier 100 to the output processing unit is capable of pipeline operation.
【００２８】第１の算術演算器２００は、加算、減算の
機能と、演算結果が負である時、符号を反転し正の値に
して出力する機能を持つ。更に、演算結果の符号フラグ
を閾値演算部４００に送る機能を有している。第２の算
術演算器３００は、加算、減算の機能と、この出力を他
方の選択器１０を通して入力レジスタ１２に保持する累
算の機能を有すると共に、演算結果の符号フラグを閾値
演算部４００に送る機能を有している。閾値演算部４０
０は、第１の算術演算器２００および第２の算術演算器
３００の出力する符号フラグに基づき、閾値（Ｔ１，Ｔ
２）、閾値演算出力値（ＴＲ１，ＴＲ２）および入力デ
ータＰを選択して出力する機能を有している。The first arithmetic operation unit 200 has a function of addition and subtraction, and a function of inverting the sign and outputting a positive value when the operation result is negative. Further, it has a function of sending the sign flag of the calculation result to the threshold value calculation unit 400. The second arithmetic operation unit 300 has a function of addition and subtraction and a function of accumulation of holding the output in the input register 12 through the other selector 10, and stores the sign flag of the operation result in the threshold value operation unit 400. It has the function of sending. Threshold calculator 40
0 is the threshold value (T1, T1) based on the sign flag output from the first arithmetic operation unit 200 and the second arithmetic operation unit 300.
2) has a function of selecting and outputting the threshold value calculation output values (TR1, TR2) and the input data P.
【００２９】出力処理部５００は、第２の算術演算器３
００の出力に対し、シフト処理を行うと同時に、その結
果が出力データビット幅で表される値より大きい時、こ
の出力データビット幅で表される最大値を出力し、前記
結果が出力データビット幅で表される値より小さい時、
この出力データビット幅で表される最小値を出力するこ
とにより、制限付き演算を行う機能を有している。The output processing section 500 includes a second arithmetic operation unit 3
The output value of 00 is simultaneously shifted, and when the result is larger than the value represented by the output data bit width, the maximum value represented by the output data bit width is output, and the result is the output data bit width. When it is less than the value represented by the width,
By outputting the minimum value represented by this output data bit width, it has a function of performing a limited operation.
【００３０】次に、上記信号処理装置による積和演算、
差の絶対値の累算、閾値演算、制限付き演算の概要を説
明する。積和演算は、Ｓ０とＳ１を乗算器１００に入力
し乗算を行い、その結果を第２の算術演算器３００の一
方の入力レジスタ１１に保持する。これと同時に、次の
乗算も続けて行う。第２の算術演算器３００の他方の入
力レジスタ１２は、初期値として“０”を設定してお
く。そして、第２の算術演算器３００の二つの入力レジ
スタ１１，１２の加算を行い、その結果を第２の算術演
算器３００の“０”を保持していた入力レジスタ１２に
入れ累算を行う。そして、次の乗算器１００からの乗算
結果と累算結果が保持された入力レジスタ１２との加算
を行い累算を続ける。これを繰り返すことにより、積和
演算を行うことができる。Next, the sum of products operation by the above signal processing device,
An outline of accumulation of absolute values of differences, threshold calculation, and limited calculation will be described. In the product-sum operation, S0 and S1 are input to the multiplier 100 to perform multiplication, and the result is held in the one input register 11 of the second arithmetic operation unit 300. At the same time, the next multiplication is also continued. The other input register 12 of the second arithmetic operation unit 300 is set to "0" as an initial value. Then, the two input registers 11 and 12 of the second arithmetic operation unit 300 are added, and the result is put into the input register 12 of the second arithmetic operation unit 300 which holds “0” to perform accumulation. . Then, the next multiplication result from the multiplier 100 and the input register 12 holding the accumulation result are added to continue the accumulation. By repeating this, the product-sum calculation can be performed.
【００３１】差の絶対値の累算は、Ｓ０とＳ１を第１の
算術演算器２００に入力して、Ｓ０からＳ１を減算し、
その結果が負でない場合は演算結果をそのまま、また、
前記結果が負である場合は、符号を反転し正の値にして
差の絶対値演算を行い、第２の算術演算器３００の一方
のレジスタ１１に保持する。これと同時に、次の差の絶
対値演算も続けて行う。第２の算術演算器３００の他方
の入力レジスタ１２は、初期値として“０”を設定して
おく。そして、第２の算術演算器３００の二つの入力レ
ジスタ１１，１２の加算を行い、その結果を第２の算術
演算器３００の“０”を保持していた入力レジスタ１２
に入れ、累算を行う。そして、次の第１の算術演算器２
００からの差の絶対値演算の結果と、累算結果が保持さ
れた入力レジスタ１２との加算を行い累算を続ける。こ
れを繰り返すことにより、差の絶対値の累算を行うこと
ができる。To accumulate the absolute value of the difference, input S0 and S1 to the first arithmetic operation unit 200, subtract S1 from S0,
If the result is not negative, leave the result as is,
When the result is negative, the sign is inverted to make it a positive value, the absolute value of the difference is calculated, and the result is held in one register 11 of the second arithmetic operation unit 300. At the same time, the absolute value of the next difference is continuously calculated. The other input register 12 of the second arithmetic operation unit 300 is set to "0" as an initial value. Then, the two input registers 11 and 12 of the second arithmetic operation unit 300 are added, and the result is added to the input register 12 that holds “0” of the second arithmetic operation unit 300.
Put in and accumulate. Then, the following first arithmetic unit 2
The absolute value calculation result of the difference from 00 is added to the input register 12 in which the accumulated result is held, and the accumulation is continued. By repeating this, the absolute value of the difference can be accumulated.
【００３２】閾値演算は、閾値が一つの場合、閾値Ｔを
Ｓ０から、入力データＰをＳ１から第１の算術演算器２
００に入力し、減算を行い、その結果の符号フラグによ
り、閾値演算部４００の内部に設定されている閾値演算
出力値ＴＲ１、ＴＲ２を選択し、他方の選択器１０に出
力する。そして、選択制御部７により、他方の選択器１
０で閾値演算部４００からの出力を選択し、第２の算術
演算器３００の一方の入力レジスタ１１に入力する。ま
た、選択制御部７により一方の選択器９で値“０”を選
択し、第２の算術演算部３００の他方の入力レジスタ１
２に入力する。第２の算術演算器３００で、両方の入力
レジスタ１１，１２の加算を行う。これにより閾値演算
を行うことができる。When the number of thresholds is one, the threshold T is calculated from the threshold T from S0 and the input data P from S1 to the first arithmetic operation unit 2
00, subtraction is performed, and the threshold value calculation output values TR1 and TR2 set inside the threshold value calculation unit 400 are selected by the sign flag of the result, and output to the other selector 10. Then, the selection controller 7 controls the other selector 1
The output from the threshold value calculation unit 400 is selected with 0, and is input to one input register 11 of the second arithmetic operation unit 300. Further, the selection controller 7 selects the value “0” with one selector 9, and the other input register 1 of the second arithmetic operation unit 300.
Enter 2. The second arithmetic operation unit 300 adds both input registers 11 and 12. This enables threshold calculation.
【００３３】閾値が二つの場合、第１の閾値Ｔ１をＳ０
から入力すると共に、定数レジスタ８に第２の閾値Ｔ２
を保持してこれを入力し、かつ、第１の閾値Ｔ１をＳ０
から、また、入力データＰをＳ１から入力してこれらの
減算を行う第１の算術演算器２００の符号フラグに基づ
き、第１、２の閾値Ｔ１、Ｔ２の選択と、第１、２の閾
値演算出力値ＴＲ１、ＴＲ２の選択とを行う。そして、
第１の算術演算器２００の符号フラグと、第２の算術演
算器３００の符号フラグに基づき、前記選択した第１ま
たは第２の閾値Ｔ１、Ｔ２と、入力データＰとのいずれ
か一方を選択すると共に、前記第１または第２の閾値演
算出力値ＴＲ１、ＴＲ２と、入力データＰとのいずれか
一方を選択する。更に、これら二つの選択結果のいずれ
か一方を選択して閾値演算結果として出力する。これに
より閾値が二つの場合も、その閾値演算を行うことがで
きる。When there are two thresholds, the first threshold T1 is set to S0.
From the second threshold value T2 to the constant register 8
Is input and this is input, and the first threshold value T1 is set to S0.
From the above, and based on the sign flag of the first arithmetic operation unit 200 that inputs the input data P from S1 and subtracts them, the selection of the first and second threshold values T1 and T2 and the first and second threshold values. The calculation output values TR1 and TR2 are selected. And
Based on the sign flag of the first arithmetic operation unit 200 and the sign flag of the second arithmetic operation unit 300, one of the selected first or second threshold values T1 and T2 and the input data P is selected. At the same time, either one of the first or second threshold value calculation output values TR1 and TR2 and the input data P is selected. Further, either one of these two selection results is selected and output as the threshold value calculation result. Thereby, even if there are two thresholds, the threshold calculation can be performed.
【００３４】制限付き演算は、上記の出力処理部５００
の説明で示した機能により行うことができる。The limited calculation is performed by the output processing unit 500 described above.
It can be performed by the function shown in the description.
【００３５】次に、本発明の一実施例を図を用いて詳細
に説明する。図６は、図１に示した信号処理装置におけ
る乗算器１００の内部構成を示す図である。図におい
て、１０１ａおよび１０１ｂは、２段パイプラインから
なる乗算部であり、これら乗算部１０１ａ，１０１ｂ間
にパイプラインレジスタ１０２が設けられている。尚、
乗算部１０１ａ，１０１ｂの代わりに、予め乗算結果を
ＲＯＭに格納し、これを出力するよう構成してもよい。Next, an embodiment of the present invention will be described in detail with reference to the drawings. FIG. 6 is a diagram showing an internal configuration of multiplier 100 in the signal processing apparatus shown in FIG. In the figure, 101a and 101b are multiplying units each having a two-stage pipeline, and a pipeline register 102 is provided between these multiplying units 101a and 101b. still,
Instead of the multiplication units 101a and 101b, the multiplication result may be stored in the ROM in advance and output.
【００３６】図７は、第１および第２の算術演算器２０
０，３００の内部構成を示す図である。これら第１、２
の算術演算器２００，３００は、演算部２０１、パイプ
ラインレジスタ２０２、２０３、符号反転回路２０４、
セレクタ２０５、ＡＮＤ回路２０６から構成されてい
る。演算部２０１は入力レジスタ４，５に保持されてい
る値を入力し、加算、減算を行うもので、その演算結果
をパイプラインレジスタ２０２に出力する。また、演算
部２０１は、その演算結果の符号をパイプラインレジス
タ２０３に出力し、パイプラインレジスタ２０３はこれ
を保持する。また、パイプラインレジスタ２０３の符号
は、符号フラグとして閾値演算部４００に出力されると
共に、ＡＮＤ回路２０６に入力されている。FIG. 7 shows the first and second arithmetic operation units 20.
It is a figure which shows the internal structure of 0,300. These first and second
The arithmetic operation units 200 and 300 of the above include an arithmetic unit 201, pipeline registers 202 and 203, a sign inversion circuit 204,
It is composed of a selector 205 and an AND circuit 206. The arithmetic unit 201 inputs the values held in the input registers 4 and 5 and performs addition and subtraction, and outputs the arithmetic result to the pipeline register 202. Further, the arithmetic unit 201 outputs the code of the arithmetic result to the pipeline register 203, and the pipeline register 203 holds it. Further, the code of the pipeline register 203 is output as a code flag to the threshold value calculation unit 400 and is also input to the AND circuit 206.
【００３７】符号反転回路２０４は、パイプラインレジ
スタ２０２に保持されている値の符号反転を行うもので
ある。セレクタ２０５はパイプラインレジスタ２０２の
値と、符号反転回路２０４の値を、ＡＮＤ回路２０６の
出力に基づいて選択するセレクタであり、その出力は、
第１の算術演算器２００では一方の選択器９に、また、
第２の算術演算器３００では、入力レジスタ１３と他方
の選択器１０に接続されている。ＡＮＤ回路２０６は、
パイプラインレジスタ２０３の符号と絶対値演算信号を
入力し、その出力をセレクタ２０５に送出するものであ
る。The sign inversion circuit 204 inverts the sign of the value held in the pipeline register 202. The selector 205 is a selector that selects the value of the pipeline register 202 and the value of the sign inversion circuit 204 based on the output of the AND circuit 206, and its output is
In the first arithmetic operation unit 200, one selector 9 is provided,
In the second arithmetic operation unit 300, it is connected to the input register 13 and the other selector 10. The AND circuit 206 is
The code of the pipeline register 203 and the absolute value operation signal are input, and the output is sent to the selector 205.
【００３８】図８は、閾値演算部４００の内部構成を示
す図である。閾値演算部４００は、パイプラインレジス
タ４０１，４０６〜４１４、レジスタ４０３，４０４、
セレクタ４０２，４０５，４１５〜４１８、Ｅｘ−ＯＲ
回路４１９からなる。パイプラインレジスタ４０１は、
入力レジスタ６に保持されている入力データを保持する
レジスタである。セレクタ４０２は、第１の算術演算器
２００におけるパイプラインレジスタ２０３からの符号
フラグに基づき、パイプラインレジスタ４０１からのデ
ータと、定数レジスタ８からのデータを選択するセレク
タであり、その出力をパイプラインレジスタ４０９に送
出するよう構成されている。レジスタ４０３、４０４は
閾値演算出力値ＴＲ１、ＴＲ２をそれぞれ設定するため
のレジスタである。FIG. 8 is a diagram showing the internal structure of the threshold value calculation unit 400. The threshold value calculation unit 400 includes pipeline registers 401, 406 to 414, registers 403, 404,
Selectors 402, 405, 415-418, Ex-OR
The circuit 419. The pipeline register 401 is
This is a register for holding the input data held in the input register 6. The selector 402 is a selector that selects the data from the pipeline register 401 and the data from the constant register 8 based on the sign flag from the pipeline register 203 in the first arithmetic operation unit 200, and outputs the output from the pipeline. It is configured to send to the register 409. Registers 403 and 404 are registers for setting threshold value calculation output values TR1 and TR2, respectively.
【００３９】セレクタ４０５は、第１の算術演算器２０
０におけるパイプラインレジスタ２０３からの符号フラ
グに基づき、レジスタ４０３からのデータとレジスタ４
０４からのデータとを選択するセレクタで、その出力
は、他方の選択器１０の入力およびパイプラインレジス
タ４０８に接続されている。パイプラインレジスタ４０
６は、第１の算術演算器２００におけるパイプラインレ
ジスタ２０３からの符号フラグを保持ためのレジスタ、
パイプラインレジスタ４０７は、一方の選択器９からの
データを保持するレジスタである。The selector 405 is the first arithmetic operation unit 20.
Based on the sign flag from pipeline register 203 at 0, the data from register 403 and register 4
A selector for selecting the data from 04, the output of which is connected to the input of the other selector 10 and the pipeline register 408. Pipeline register 40
6 is a register for holding the sign flag from the pipeline register 203 in the first arithmetic operation unit 200,
The pipeline register 407 is a register that holds the data from one selector 9.
【００４０】また、パイプラインレジスタ４１０は、第
２の算術演算器３００の符号フラグを保持するレジス
タ、パイプラインレジスタ４１１は、パイプラインレジ
スタ４０６のデータを保持するレジスタ、パイプライン
レジスタ４１２は、パイプラインレジスタ４０７からの
データを保持するレジスタ、パイプラインレジスタ４１
３は、パイプラインレジスタ４０８からのデータを保持
するレジスタ、パイプラインレジスタ４１４は、パイプ
ラインレジスタ４０９からのデータを保持するレジスタ
である。Further, the pipeline register 410 is a register holding the sign flag of the second arithmetic operation unit 300, the pipeline register 411 is a register holding the data of the pipeline register 406, and the pipeline register 412 is a pipe. A pipeline register 41, which is a register for holding data from the line register 407
Reference numeral 3 is a register that holds the data from the pipeline register 408, and pipeline register 414 is a register that holds the data from the pipeline register 409.
【００４１】セレクタ４１５は、パイプラインレジスタ
４１０とパイプラインレジスタ４１１のデータを入力と
するＥｘ−ＯＲ回路４１９の出力信号と、Ｅｘ−ＯＲ回
路４１９の反転出力信号を選択するセレクタである。セ
レクタ４１６は、セレクタ４１５からの出力信号に基づ
き、パイプラインレジスタ４１２のデータと、パイプラ
インレジスタ４１３のデータとを選択するセレクタであ
る。また、セレクタ４１７は、セレクタ４１６と同様
に、セレクタ４１５からの出力信号に基づき、パイプラ
インレジスタ４１２のデータと、パイプラインレジスタ
４１４のデータとを選択するセレクタである。更に、セ
レクタ４１８は、セレクタ４１６の出力とセレクタ４１
７の出力を選択し、その出力を閾値演算結果として演算
結果選択器１４の入力に送出するセレクタである。The selector 415 is a selector for selecting the output signal of the Ex-OR circuit 419 which receives the data of the pipeline register 410 and the pipeline register 411 and the inverted output signal of the Ex-OR circuit 419. The selector 416 is a selector that selects the data in the pipeline register 412 and the data in the pipeline register 413 based on the output signal from the selector 415. Further, similarly to the selector 416, the selector 417 is a selector that selects the data of the pipeline register 412 and the data of the pipeline register 414 based on the output signal from the selector 415. Further, the selector 418 is connected to the output of the selector 416 and the selector 41.
It is a selector that selects the output of 7 and sends the output to the input of the calculation result selector 14 as the threshold calculation result.
【００４２】図９は、出力処理部５００の内部構成を示
す図である。出力処理部５００は、シフタ５０２、レジ
スタ５０３，５０６，５０７、オーバフロー／アンダフ
ロー判定回路５０５、セレクタ５０８，５０９から構成
されている。図において、５０１は入力レジスタ１３か
らのデータを模式的に示したもので、このデータ５０１
がシフタ５０２に入力されるよう構成されている。シフ
タ５０２は、入力レジスタ１３からのデータをシフトす
る回路であり、レジスタ５０３に設定された大きさのシ
フトを行い、データ５０４として出力するものである。
尚、レジスタ５０３は、シフト量を設定するためのレジ
スタである。また、５０４ａはデータ５０４におけるオ
ーバフロー／アンダフローを判定する部分のデータを示
している。FIG. 9 is a diagram showing the internal configuration of the output processing section 500. The output processing unit 500 includes a shifter 502, registers 503, 506 and 507, an overflow / underflow determination circuit 505, and selectors 508 and 509. In the figure, reference numeral 501 schematically represents the data from the input register 13, and this data 501
Are input to the shifter 502. The shifter 502 is a circuit that shifts the data from the input register 13, shifts the size set in the register 503, and outputs it as data 504.
The register 503 is a register for setting the shift amount. Reference numeral 504a indicates the data of the portion of the data 504 for determining overflow / underflow.
【００４３】オーバフロー／アンダフロー判定回路５０
５は、データ５０４ａに対し、オーバフローとアンダフ
ローを判定する回路であり、その判定出力をセレクタ５
０８とセレクタ５０９のセレクト信号として出力するよ
う構成されている。レジスタ５０６、５０７は、制限付
き演算での上限値と下限値を設定するレジスタであり、
セレクタ５０８は、これら上限値と下限値を、オーバフ
ロー／アンダフロー判定回路５０５のセレクト信号に基
づき選択する。また、セレクタ５０９は、オーバフロー
／アンダフロー判定回路５０５のセレクト信号に基づ
き、セレクタ５０８の出力と、シフタ５０２からのデー
タを選択するセレクタで、その出力を演算結果選択器１
４の入力に送出するよう構成されている。Overflow / underflow determination circuit 50
Reference numeral 5 is a circuit for judging overflow and underflow with respect to the data 504a.
08 and the selector 509 as a select signal. Registers 506 and 507 are registers for setting an upper limit value and a lower limit value in the limited calculation,
The selector 508 selects these upper limit value and lower limit value based on the select signal of the overflow / underflow determination circuit 505. The selector 509 is a selector that selects the output of the selector 508 and the data from the shifter 502 based on the select signal of the overflow / underflow determination circuit 505.
4 inputs.
【００４４】次に、各演算を詳細に説明する。 《積和演算》Ｓ０を乗算器入力選択器１により選択し、
乗算器１００の入力レジスタ２で保持する。これと同時
にＳ１を乗算器１００の入力レジスタ３に保持する。次
に、乗算器１００により、入力レジスタ２と入力レジス
タ３の各データを乗算する。パイプライン動作であるの
で、乗算部１０１ａでの演算結果がパイプラインレジス
タ１０２に保持されると同時に、次のデータを入力レジ
スタ２，３に保持する。Next, each operation will be described in detail. << Sum of products operation >> S0 is selected by the multiplier input selector 1,
It is held in the input register 2 of the multiplier 100. At the same time, S1 is held in the input register 3 of the multiplier 100. Next, the multiplier 100 multiplies each data in the input register 2 and the input register 3. Since it is a pipeline operation, the operation result of the multiplication unit 101a is held in the pipeline register 102, and at the same time, the next data is held in the input registers 2 and 3.
【００４５】次に、一方の選択器９により乗算器１００
の出力を選択し、第２の算術演算器３００の入力レジス
タ１１に保持する。この時、第２の算術演算器３００の
入力レジスタ１２の初期値として値“０”が設定されて
いるものとする。次に、第２の算術演算器３００により
入力レジスタ１１，１２のデータを加算し、その結果を
第２の算術演算器３００の入力レジスタ１２に保持す
る。これと同時に次の乗算結果を一方の選択器９を通し
て入力レジスタ１１に保持する。これを繰り返すこと
で、入力レジスタ１２に累算結果が保持され、積和演算
を実行することができる。Next, the multiplier 100 is selected by one of the selectors 9.
Is selected and held in the input register 11 of the second arithmetic operation unit 300. At this time, it is assumed that the value “0” is set as the initial value of the input register 12 of the second arithmetic operation unit 300. Next, the second arithmetic operation unit 300 adds the data in the input registers 11 and 12, and the result is held in the input register 12 of the second arithmetic operation unit 300. At the same time, the next multiplication result is held in the input register 11 through one selector 9. By repeating this, the accumulated result is held in the input register 12, and the product-sum operation can be executed.
【００４６】尚、累算の回数は、図示省略したカウンタ
に設定する。また、累算結果は、まるめの処理を必要と
する場合、まるめに必要な値を定数レジスタ８に予め設
定しておき、演算結果を入力レジスタ１３に保持する。
尚、出力処理部５００での処理については、後述する。The number of times of accumulation is set in a counter (not shown). When the rounding process is required for the accumulation result, the value required for rounding is set in the constant register 8 in advance, and the calculation result is held in the input register 13.
The processing in the output processing unit 500 will be described later.
【００４７】《差の絶対値の累積演算》Ｓ０を第１の算
術演算器２００の入力レジスタ４に、Ｓ１を入力レジス
タ５に保持する。次に、第１の算術演算器２００により
入力レジスタ４から入力レジスタ５のデータを減算す
る。パイプライン動作であるので、演算部２０１での演
算結果がパイプラインレジスタ２０２に保持されると同
時に、次のデータを入力レジスタ４，５に保持する。次
に、パイプラインレジスタ２０２のデータに対して絶対
値処理を行う。符号反転回路２０４は、パイプラインレ
ジスタ２０２のデータの符号を反転し、その結果をセレ
クタ２０５の入力に送る。<< Cumulative calculation of absolute difference value >> S0 is held in the input register 4 of the first arithmetic operation unit 200, and S1 is held in the input register 5. Next, the data of the input register 5 is subtracted from the input register 4 by the first arithmetic operation unit 200. Since this is a pipeline operation, the operation result of the operation unit 201 is held in the pipeline register 202, and at the same time, the next data is held in the input registers 4 and 5. Next, absolute value processing is performed on the data in the pipeline register 202. The sign inversion circuit 204 inverts the sign of the data in the pipeline register 202 and sends the result to the input of the selector 205.
【００４８】ここで、演算部２０１での演算結果が負の
場合、セレクタ２０５は、符号フラグを保持したパイプ
ラインレジスタ２０３の信号と絶対値演算であることに
より作られたセレクト信号で、符号反転回路２０４の出
力を選択し、その結果を一方の選択器９の入力に送る。
また、演算部２０１での演算結果が正の場合、セレクタ
２０５は、符号フラグを保持したパイプラインレジスタ
２０３の信号と絶対値演算であることにより作られたセ
レクト信号で、パイプラインレジスタ２０２の出力を選
択し、その結果を一方の選択器９の入力に送る。Here, when the operation result in the operation unit 201 is negative, the selector 205 uses the signal of the pipeline register 203 holding the sign flag and the select signal created by the absolute value operation to invert the sign. It selects the output of circuit 204 and sends the result to the input of one selector 9.
When the operation result of the operation unit 201 is positive, the selector 205 outputs the signal of the pipeline register 203 holding the sign flag and the output of the pipeline register 202 with the select signal created by the absolute value operation. , And sends the result to the input of one selector 9.
【００４９】次に、一方の選択器９により第１の算術演
算器２００の出力を選択し、第２の算術演算器３００の
入力レジスタ１１に保持する。この時、第３の算術演算
器３００の入力レジスタ１２の初期値として値“０”が
設定されているものとする。次に、第２の算術演算器３
００により入力レジスタ１１，１２のデータを加算し、
その結果を第２の算術演算器３００の入力レジスタ１２
に保持する。これと同時に次の絶対値演算の結果を、一
方の選択器９を通して入力レジスタ１１に保持する。Next, the output of the first arithmetic operation unit 200 is selected by the one selector 9 and held in the input register 11 of the second arithmetic operation unit 300. At this time, the value “0” is set as the initial value of the input register 12 of the third arithmetic operation unit 300. Next, the second arithmetic operation unit 3
The data of the input registers 11 and 12 are added by 00,
The result is input to the input register 12 of the second arithmetic operation unit 300.
Hold on. At the same time, the result of the next absolute value calculation is held in the input register 11 through one selector 9.
【００５０】また、累算回数は、図示省略したカウンタ
に設定する。そして、累算結果は、まるめの処理を必要
とする場合、まるめに必要な値を定数レジスタ８に予め
設定しておき、入力レジスタ１１のデータと、定数レジ
スタ８のデータを第２の算術演算器３００で加算し、出
力処理部５００の入力レジスタ１３に保持する。尚、出
力処理部５００での処理については、後述する。このよ
うにして差の絶対値の累算を行うことができる。The number of times of accumulation is set in a counter (not shown). When the rounding process is required for the accumulation result, a value necessary for rounding is set in the constant register 8 in advance, and the data of the input register 11 and the data of the constant register 8 are subjected to the second arithmetic operation. The value is added by the device 300 and held in the input register 13 of the output processing unit 500. The processing in the output processing unit 500 will be described later. In this way, the absolute value of the difference can be accumulated.
【００５１】《閾値演算》この実施例では、閾値が一つ
の場合と、二つの場合について説明する。図１０は、閾
値が一つの場合で、入力Ｐに対する閾値Ｔの閾値演算機
能を示す図である。 （１）Ｐ＜Ｔ の時、ＴＲ２ Ｔ≦Ｐの時、ＴＲ１ （２）Ｐ＜Ｔ の時、 Ｐ Ｔ≦Ｐの時、ＴＲ１ （３）Ｐ＜Ｔ の時、ＴＲ２ Ｔ≦Ｐの時、 Ｐ ここで、閾値演算出力値ＴＲ１はレジスタ４０３に、閾
値演算出力値ＴＲ２はレジスタ４０４に保持する。<< Threshold Calculation >> In this embodiment, a case where there is one threshold and a case where there are two thresholds will be described. FIG. 10 is a diagram showing a threshold value calculation function of the threshold value T with respect to the input P in the case where there is one threshold value. (1) When P <T, when TR2 T ≦ P, TR1 (2) When P <T, when P T ≦ P, TR1 (3) When P <T, when TR2 T ≦ P, P Here, the threshold value calculation output value TR1 is held in the register 403, and the threshold value calculation output value TR2 is held in the register 404.
【００５２】先ず、（１）の場合の演算についてその動
作を説明する。閾値ＴをＳ０から入力し、第１の算術演
算器２００の入力レジスタ４に、入力データＰをＳ１か
ら入力し、第１の算術演算器２００の入力レジスタ５に
保持する。次に、第１の算術演算器２００により入力レ
ジスタ４の値（＝Ｔ）から、入力レジスタ５の値（＝
Ｐ）を減算する。パイプライン動作であるので、乗算部
２０１での演算による符号フラグをパイプラインレジス
タ２０３に保持すると同時に、次のデータを入力レジス
タ４，５に保持する。First, the operation of the calculation in the case of (1) will be described. The threshold value T is input from S0, the input data P is input to the input register 4 of the first arithmetic operation unit 200 from S1, and the input data P is held in the input register 5 of the first arithmetic operation unit 200. Next, the value of the input register 4 (= T) is converted to the value of the input register 5 (=
P) is subtracted. Since this is a pipeline operation, the code flag calculated by the multiplication unit 201 is held in the pipeline register 203, and at the same time, the next data is held in the input registers 4 and 5.
【００５３】そして、パイプラインレジスタ２０３の値
が正である場合（Ｐ＜Ｔ）、セレクタ４０５によりレジ
スタ４０４（＝ＴＲ２）を選択し、その出力を他方の選
択器１０の入力に送る。また、パイプラインレジスタ２
０３の値が正でない場合（Ｔ≦Ｐ）、セレクタ４０５に
よりレジスタ４０３（＝ＴＲ１）を選択し、その出力を
他方の選択器１０の入力に送る。When the value of the pipeline register 203 is positive (P <T), the selector 405 selects the register 404 (= TR2) and sends the output to the input of the other selector 10. In addition, pipeline register 2
When the value of 03 is not positive (T ≦ P), the selector 405 selects the register 403 (= TR1) and sends its output to the input of the other selector 10.
【００５４】また、（１）の閾値演算の場合は、選択制
御部７により、一方の選択器９は、値“０”を選択し、
他方の選択器１０は、閾値演算部４００からのデータを
選択するように設定する。そして、一方の選択器９の出
力を第２の算術演算器３００の入力レジスタ１１に、他
方の選択器１０の出力を第２の算術演算器３００の入力
レジスタ１２に保持する。Further, in the case of the threshold value calculation of (1), one selector 9 selects the value "0" by the selection controller 7.
The other selector 10 is set to select the data from the threshold value calculation unit 400. Then, the output of one selector 9 is held in the input register 11 of the second arithmetic operation unit 300, and the output of the other selector 10 is held in the input register 12 of the second arithmetic operation unit 300.
【００５５】次に、第２の算術演算器３００により、入
力レジスタ１１，１２のデータを加算し、その結果を出
力処理部５００の入力レジスタ１３に保持する。尚、出
力処理部５００での処理については、後で述べる。この
ようにして（１）の閾値演算を行うことができる。Next, the second arithmetic operation unit 300 adds the data in the input registers 11 and 12 and holds the result in the input register 13 of the output processing section 500. The processing in the output processing unit 500 will be described later. In this way, the threshold value calculation of (1) can be performed.
【００５６】次に、（２）の場合の演算についてその動
作を説明する。閾値ＴをＳ０から入力し、第１の算術演
算器２００の入力レジスタ４に、入力データＰをＳ１か
ら入力し、第１の算術演算器２００の入力レジスタ５
と、乗算器１００の入力レジスタ３に、そして、乗算器
入力選択器１で値“１”を選択し、入力レジスタ２に保
持する。Next, the operation of the calculation in the case of (2) will be described. The threshold value T is input from S0, the input data P is input to the input register 4 of the first arithmetic operation unit 200 from S1, and the input register 5 of the first arithmetic operation unit 200 is input.
Then, the value “1” is selected by the input register 3 of the multiplier 100 and by the multiplier input selector 1 and held in the input register 2.
【００５７】次に、第１の算術演算器２００により、入
力レジスタ４の値（＝Ｔ）から、入力レジスタ５の値
（＝Ｐ）を減算すると同時に、乗算器１００により、入
力レジスタ２の値（＝１）と入力レジスタ３の値（＝
Ｐ）の乗算を行う。パイプライン動作であるので、演算
部２０１での演算による符号フラグをパイプラインレジ
スタ２０３に保持すると同時に、乗算部１０１ａでの演
算による結果を、パイプラインレジスタ１０２に保持す
ると同時に、次のデータを入力レジスタ４，５，および
入力レジスタ２，３に保持する。Next, the value of the input register 5 (= P) is subtracted from the value of the input register 4 (= T) by the first arithmetic unit 200, and at the same time, the value of the input register 2 is calculated by the multiplier 100. (= 1) and the value of input register 3 (=
P) is multiplied. Since this is a pipeline operation, the code flag calculated by the calculation unit 201 is held in the pipeline register 203, and the result calculated by the multiplication unit 101a is held in the pipeline register 102, and the next data is input. It is held in registers 4, 5 and input registers 2, 3.
【００５８】そして、パイプラインレジスタ２０３の値
が正である場合（Ｐ＜Ｔ）、選択制御部７により、一方
の選択器９は、乗算器１００からのデータ（＝Ｐ）を選
択し、他方の選択器１０は、値“０”を選択する。ま
た、パイプラインレジスタ２０３の値が正でない場合
（Ｔ≦Ｐ）、セレクタ４０５により、レジスタ４０３
（ＴＲ１）を選択し、その出力を他方の選択器１０の入
力に送ると同時に、選択制御部７により、一方の選択器
９は、値“０”を選択し、他方の選択器１０は、閾値演
算部４００からのデータを選択する。When the value of the pipeline register 203 is positive (P <T), the selection control unit 7 causes one selector 9 to select the data (= P) from the multiplier 100, and the other one. Selector 10 selects the value "0". When the value of the pipeline register 203 is not positive (T ≦ P), the selector 405 causes the register 403.
(TR1) is selected and its output is sent to the input of the other selector 10, and at the same time, the selection controller 7 causes one selector 9 to select the value "0" and the other selector 10 to The data from the threshold calculator 400 is selected.
【００５９】そして、一方の選択器９の出力を、第２の
算術演算器３００の入力レジスタ１１に、他方の選択器
１０の出力を、第２の算術演算器３００の入力レジスタ
１２に保持する。The output of one selector 9 is held in the input register 11 of the second arithmetic operation unit 300, and the output of the other selector 10 is held in the input register 12 of the second arithmetic operation unit 300. .
【００６０】次に、第２の算術演算器３００により、入
力レジスタ１１，１２のデータを加算し、その結果を出
力処理部５００の入力レジスタ１３に保持する。尚、出
力処理部での処理については、後で述べる。このように
して（２）の閾値演算を行うことができる。Next, the second arithmetic operation unit 300 adds the data in the input registers 11 and 12 and holds the result in the input register 13 of the output processing section 500. The processing in the output processing unit will be described later. In this way, the threshold value calculation of (2) can be performed.
【００６１】次に、（３）の場合の演算についてその動
作を説明する。閾値ＴをＳ０から入力し、第１の算術演
算器２００の入力レジスタ４に、入力データＰをＳ１か
ら入力し、第１の算術演算器２００の入力レジスタ５
と、乗算器１００の入力レジスタ３に、そして乗算器入
力選択器１で値“１”を選択し、入力レジスタ２に保持
する。Next, the operation of the calculation in the case of (3) will be described. The threshold value T is input from S0, the input data P is input to the input register 4 of the first arithmetic operation unit 200 from S1, and the input register 5 of the first arithmetic operation unit 200 is input.
Then, the value “1” is selected by the input register 3 of the multiplier 100 and by the multiplier input selector 1 and held in the input register 2.
【００６２】次に、第１の算術演算器２００により、入
力レジスタ４の値から入力レジスタ５の値を減算すると
同時に、乗算器１００により、入力レジスタ２の値と入
力レジスタ３の値の乗算を行う。パイプライン動作であ
るので、演算部２０１での演算による符号フラグをパイ
プラインレジスタ２０３に保持すると同時に、乗算部１
０１ａでの演算による結果をパイプラインレジスタ１０
２に保持すると同時に、次のデータを入力レジスタ４，
５および入力レジスタ２，３に保持する。Next, the first arithmetic operation unit 200 subtracts the value of the input register 5 from the value of the input register 4, and at the same time, the multiplier 100 multiplies the value of the input register 2 by the value of the input register 3. To do. Since this is a pipeline operation, the sign flag calculated by the operation unit 201 is held in the pipeline register 203, and at the same time, the multiplication unit 1
The result of the operation at 01a is the pipeline register 10
2 at the same time, the next data is input register 4,
5 and the input registers 2 and 3.
【００６３】そして、パイプラインレジスタ２０３の値
が正である場合（Ｐ＜Ｔ）、セレクタ４０５により、レ
ジスタ４０４（ＴＲ２）を選択し、その出力を他方の選
択器１０の入力に送ると同時に、選択制御部７により、
一方の選択器９は、値“０”を選択し、他方の選択器１
０は、閾値演算部４００からのデータを選択する。When the value of the pipeline register 203 is positive (P <T), the selector 405 selects the register 404 (TR2) and sends its output to the input of the other selector 10 at the same time. By the selection control unit 7,
One selector 9 selects the value "0" and the other selector 1
0 selects the data from the threshold value calculation unit 400.
【００６４】また、パイプラインレジスタ２０３の値が
正でない場合（Ｔ≦Ｐ）、選択制御部７により、一方の
選択器９は、乗算器１００からのデータ（＝Ｐ）を選択
し、他方の選択器１０は、値“０”を選択する。そし
て、一方の選択器９の出力を第２の算術演算器３００の
入力レジスタ１１に、他方の選択器１０の出力を第２の
算術演算器３００の入力レジスタ１２に保持する。When the value of the pipeline register 203 is not positive (T ≦ P), the selection control unit 7 causes one selector 9 to select the data (= P) from the multiplier 100 and the other selector 9 to select the other data. The selector 10 selects the value “0”. Then, the output of one selector 9 is held in the input register 11 of the second arithmetic operation unit 300, and the output of the other selector 10 is held in the input register 12 of the second arithmetic operation unit 300.
【００６５】次に、第２の算術演算器３００により、入
力レジスタ１１，１２のデータを加算し、その結果を出
力処理部５００の入力レジスタ１３に保持する。尚、出
力処理部での処理については、後で述べる。このように
して（３）の閾値演算を行うことができる。Next, the second arithmetic operation unit 300 adds the data in the input registers 11 and 12 and holds the result in the input register 13 of the output processing section 500. The processing in the output processing unit will be described later. In this way, the threshold value calculation of (3) can be performed.
【００６６】次に、閾値が二つの場合を説明する。図１
１は、閾値が二つの場合で、入力Ｐに対する閾値Ｔ１，
Ｔ２（Ｔ２≦Ｔ１）の閾値演算機能を示す図である。 （１） Ｔ１≦Ｐの時、ＴＲ１ Ｔ２≦Ｐ＜Ｔ１ の時、 Ｐ Ｐ＜Ｔ２ の時、ＴＲ２ （２） Ｔ１≦Ｐの時、 Ｐ Ｔ２≦Ｐ＜Ｔ１ の時、ＴＲ２ Ｐ＜Ｔ２ の時、 Ｐ （３） Ｔ１≦Ｐの時、Ｔ１ Ｔ２≦Ｐ＜Ｔ１ の時、 Ｐ Ｐ＜Ｔ２ の時、Ｔ２ （４） Ｔ１≦Ｐの時、 Ｐ Ｔ２≦Ｐ＜Ｔ１ の時、Ｔ２ Ｐ＜Ｔ２ の時、 ＰNext, the case where there are two thresholds will be described. Figure 1
1 is the case where there are two threshold values, and the threshold value T1,
It is a figure which shows the threshold value calculation function of T2 (T2 <= T1). (1) When T1 ≦ P, TR1 When T2 ≦ P <T1, When P P <T2, TR2 (2) When T1 ≦ P, When P T2 ≦ P <T1, When TR2 P <T2 , P (3) When T1 ≦ P, T1 When T2 ≦ P <T1, When P P <T2, T2 (4) When T1 ≦ P, P T2 ≦ P <T1, T2 P <T2 When, P
【００６７】ここで、ＴＲ１は、レジスタ４０３に、Ｔ
Ｒ２は、レジスタ４０４に、閾値Ｔ２は、定数レジスタ
８に保持し、閾値Ｔ１は、Ｓ０から入力し、選択制御部
７により、一方の選択器９は、乗算器１００からのデー
タを選択し、他方の選択器１０は、定数レジスタ８から
のデータを選択し、演算結果選択器１４は、セレクタ４
１８を選択する。Here, TR1 stores T in the register 403.
R2 is held in the register 404, threshold T2 is held in the constant register 8, threshold T1 is input from S0, and one selector 9 selects the data from the multiplier 100 by the selection controller 7. The other selector 10 selects the data from the constant register 8, and the operation result selector 14 selects the selector 4
Select 18.
【００６８】先ず、上記（１）の場合の演算についてそ
の動作を説明する。閾値Ｔ１をＳ０から入力し、第１の
算術演算器２００の入力レジスタ４に、入力データＰを
Ｓ１から入力し、第１の算術演算器２００の入力レジス
タ５と、乗算器１００の入力レジスタ３に、そして乗算
器入力選択器１で値“１”を選択し、入力レジスタ２に
保持する。First, the operation of the calculation in the above case (1) will be described. The threshold T1 is input from S0, the input data P is input from S1 to the input register 4 of the first arithmetic operation unit 200, the input register 5 of the first arithmetic operation unit 200 and the input register 3 of the multiplier 100 are input. , And the value “1” is selected by the multiplier input selector 1 and held in the input register 2.
【００６９】次に、第１の算術演算器２００により、入
力レジスタ４の値から入力レジスタ５の値を減算すると
同時に、乗算器１００により、入力レジスタ２の値と入
力レジスタ３の値の乗算を行う。パイプライン動作であ
るので、演算部２０１での演算による符号フラグをパイ
プラインレジスタ２０３に保持すると同時に、乗算部１
０１ａでの演算による結果をパイプラインレジスタ１０
２に保持すると同時に、次のデータを入力レジスタ４，
５および入力レジスタ２，３に保持する。Next, the first arithmetic unit 200 subtracts the value of the input register 5 from the value of the input register 4, and at the same time, the multiplier 100 multiplies the value of the input register 2 by the value of the input register 3. To do. Since this is a pipeline operation, the sign flag calculated by the operation unit 201 is held in the pipeline register 203, and at the same time, the multiplication unit 1
The result of the operation at 01a is the pipeline register 10
2 at the same time, the next data is input register 4,
5 and the input registers 2 and 3.
【００７０】そして、パイプラインレジスタ２０３の値
が正である場合（Ｐ＜Ｔ１）、セレクタ４０５により、
レジスタ４０４（ＴＲ２）を選択し、その出力をパイプ
ラインレジスタ４０８に送る。また、パイプラインレジ
スタ２０３の値が正でない場合（Ｔ１≦Ｐ）、セレクタ
４０５により、レジスタ４０３（ＴＲ１）を選択し、そ
の出力をパイプラインレジスタ４０８に送る。When the value of the pipeline register 203 is positive (P <T1), the selector 405 causes the
Select register 404 (TR2) and send its output to pipeline register 408. When the value of the pipeline register 203 is not positive (T1 ≦ P), the selector 405 selects the register 403 (TR1) and sends its output to the pipeline register 408.
【００７１】そして、一方の選択器９の出力（＝Ｐ）
を、第２の算術演算器３００の入力レジスタ１１と、閾
値演算部４００のパイプラインレジスタ４０７に、他方
の選択器１０の出力（Ｔ２）を、第２の算術演算器３０
０の入力レジスタ１２に、パイプラインレジスタ２０３
からの値を、パイプラインレジスタ４０６に、セレクタ
４０５からの値を、パイプラインレジスタ４０８に保持
する。The output of one selector 9 (= P)
To the input register 11 of the second arithmetic operation unit 300 and the pipeline register 407 of the threshold value operation unit 400, and the output (T2) of the other selector 10 to the second arithmetic operation unit 30.
0 to the input register 12 and the pipeline register 203
To the pipeline register 406, and the value from the selector 405 to the pipeline register 408.
【００７２】次に、第２の算術演算器３００により、入
力レジスタ１２の値から入力レジスタ１１の値を減算
し、その演算による符号フラグをパイプラインレジスタ
４１０に保持すると同時に、パイプラインレジスタ４０
６のデータをパイプラインレジスタ４１１に保持すると
同時に、パイプラインレジスタ４０７のデータをパイプ
ラインレジスタ４１２に保持すると同時に、パイプライ
ンレジスタ４０８のデータをパイプラインレジスタ４１
３に保持する。Next, the value of the input register 11 is subtracted from the value of the input register 12 by the second arithmetic operation unit 300, and the code flag resulting from the operation is held in the pipeline register 410 and, at the same time, the pipeline register 40.
6 is held in the pipeline register 411, the data in the pipeline register 407 is held in the pipeline register 412, and the data in the pipeline register 408 is held in the pipeline register 41 at the same time.
Hold at 3.
【００７３】また、（１）の閾値演算の場合には、セレ
クタ４１５は、パイプラインレジスタ４１０と４１１の
Ｅｘ−ＯＲを選択し、セレクタ４１８は、セレクタ４１
６の出力を選択する。Further, in the case of the threshold value calculation of (1), the selector 415 selects the Ex-OR of the pipeline registers 410 and 411, and the selector 418 selects the selector 41.
6 output is selected.
【００７４】そして、パイプラインレジスタ４１０の値
が正で、かつパイプラインレジスタ４１１の値が正の場
合（Ｐ＜Ｔ２）、セレクタ４１５からの信号により、セ
レクタ４１６でパイプラインレジスタ４１３（ＴＲ２）
を選択し、その出力をセレクタ４１８に送る。When the value of the pipeline register 410 is positive and the value of the pipeline register 411 is positive (P <T2), a signal from the selector 415 causes the selector 416 to pipeline register 413 (TR2).
Is selected and its output is sent to the selector 418.
【００７５】また、パイプラインレジスタ４１０の値が
正でなく、かつパイプラインレジスタ４１１の値が正の
場合（Ｔ２≦Ｐ＜Ｔ１）、セレクタ４１５からの信号に
より、セレクタ４１６でパイプラインレジスタ４１２
（Ｐ）を選択し、その出力をセレクタ４１８に送る。When the value of the pipeline register 410 is not positive and the value of the pipeline register 411 is positive (T2≤P <T1), the signal from the selector 415 causes the selector 416 to output the pipeline register 412.
(P) is selected and its output is sent to the selector 418.
【００７６】更に、パイプラインレジスタ４１１の値が
正でない場合（Ｔ１≦Ｐ）、セレクタ４１５からの信号
により、セレクタ４１６でパイプラインレジスタ４１３
（ＴＲ１）を選択し、その出力をセレクタ４１８に送
る。そして、セレクタ４１８でセレクタ４１６の出力を
選択し、その出力を演算結果選択器１４に送る、そし
て、演算結果選択器１４で、セレクタ４１８の出力を選
択し、その出力をパイプラインレジスタ１５に保持す
る。このようにして（１）の閾値演算を行うことができ
る。Further, when the value of the pipeline register 411 is not positive (T1 ≦ P), the signal from the selector 415 causes the selector 416 to cause the pipeline register 413 to execute.
(TR1) is selected and its output is sent to the selector 418. Then, the selector 418 selects the output of the selector 416, sends the output to the operation result selector 14, and the operation result selector 14 selects the output of the selector 418 and holds the output in the pipeline register 15. To do. In this way, the threshold value calculation of (1) can be performed.
【００７７】次に（２）の場合の演算についてその動作
を説明する。閾値Ｔ１をＳ０から入力し、第１の算術演
算器２００の入力レジスタ４に、入力データＰをＳ１か
ら入力し、第１の算術演算器２００の入力レジスタ５
と、乗算器１００の入力レジスタ３に、そして乗算器入
力選択器１で値“１”を選択し、入力レジスタ２に保持
する。Next, the operation of the calculation in the case of (2) will be described. The threshold value T1 is input from S0, the input data P is input from S1 to the input register 4 of the first arithmetic operation unit 200, and the input register 5 of the first arithmetic operation unit 200 is input.
Then, the value “1” is selected by the input register 3 of the multiplier 100 and by the multiplier input selector 1 and held in the input register 2.
【００７８】次に、第１の算術演算器２００により、入
力レジスタ４の値から入力レジスタ５の値を減算すると
同時に、乗算器１００により、入力レジスタ２の値と入
力レジスタ３の値の乗算を行う。パイプライン動作であ
るので、演算部２０１での演算による符号フラグをパイ
プラインレジスタ２０３に保持すると同時に、乗算部１
０１ａでの演算による結果をパイプラインレジスタ１０
２に保持すると同時に、次のデータを入力レジスタ４，
５および入力レジスタ２，３に保持する。Next, the first arithmetic unit 200 subtracts the value of the input register 5 from the value of the input register 4, and at the same time, the multiplier 100 multiplies the value of the input register 2 by the value of the input register 3. To do. Since this is a pipeline operation, the sign flag calculated by the operation unit 201 is held in the pipeline register 203, and at the same time, the multiplication unit 1
The result of the operation at 01a is the pipeline register 10
2 at the same time, the next data is input register 4,
5 and the input registers 2 and 3.
【００７９】そして、パイプラインレジスタ２０３の値
が正である場合（Ｐ＜Ｔ１）、セレクタ４０５により、
レジスタ４０４（ＴＲ２）を選択し、その出力をパイプ
ラインレジスタ４０８に送る。When the value of the pipeline register 203 is positive (P <T1), the selector 405 causes
Select register 404 (TR2) and send its output to pipeline register 408.
【００８０】また、パイプラインレジスタ２０３の値が
正でない場合（Ｔ１≦Ｐ）、セレクタ４０５により、レ
ジスタ４０３（ＴＲ１）を選択し、その出力をパイプラ
インレジスタ４０８に送る。When the value of the pipeline register 203 is not positive (T1 ≦ P), the selector 405 selects the register 403 (TR1) and sends the output to the pipeline register 408.
【００８１】更に、一方の選択器９の出力（Ｐ）を、第
２の算術演算器３００の入力レジスタ１１と、閾値演算
部４００のパイプラインレジスタ４０７に、他方の選択
器１０の出力（Ｔ２）を、第２の算術演算器３００の入
力レジスタ１２に、パイプラインレジスタ２０３からの
値を、パイプラインレジスタ４０６に、セレクタ４０５
からの値を、パイプラインレジスタ４０８に保持する。Further, the output (P) of one selector 9 is input to the input register 11 of the second arithmetic operation unit 300 and the pipeline register 407 of the threshold value calculation unit 400, and the output (T2) of the other selector 10 is set. ) To the input register 12 of the second arithmetic operation unit 300, the value from the pipeline register 203 to the pipeline register 406, and the selector 405.
The values from 1 to are held in the pipeline register 408.
【００８２】次に、第２の算術演算器３００により、入
力レジスタ１２の値から入力レジスタ１１の値を減算
し、その演算による符号フラグをパイプラインレジスタ
４１０に保持すると同時に、パイプラインレジスタ４０
６のデータをパイプラインレジスタ４１１に保持すると
同時に、パイプラインレジスタ４０７のデータをパイプ
ラインレジスタ４１２に保持すると同時に、パイプライ
ンレジスタ４０８のデータをパイプラインレジスタ４１
３に保持する。Next, the value of the input register 11 is subtracted from the value of the input register 12 by the second arithmetic operation unit 300, and the code flag by the operation is held in the pipeline register 410, and at the same time, the pipeline register 40.
6 is held in the pipeline register 411, the data in the pipeline register 407 is held in the pipeline register 412, and the data in the pipeline register 408 is held in the pipeline register 41 at the same time.
Hold at 3.
【００８３】また、（２）の閾値演算の場合には、セレ
クタ４１５は、パイプラインレジスタ４１０とパイプラ
インレジスタ４１１のＥｘ−ＯＲの反転を選択し、セレ
クタ４１８は、セレクタ４１６の出力を選択する。Further, in the case of the threshold value calculation of (2), the selector 415 selects the inversion of Ex-OR of the pipeline register 410 and the pipeline register 411, and the selector 418 selects the output of the selector 416. .
【００８４】そして、パイプラインレジスタ４１０の値
が正で、かつパイプラインレジスタ４１１の値が正の場
合（Ｐ＜Ｔ２）、セレクタ４１５からの信号により、セ
レクタ４１６でパイプラインレジスタ４１２（Ｐ）を選
択し、その出力をセレクタ４１８に送る。When the value of the pipeline register 410 is positive and the value of the pipeline register 411 is positive (P <T2), the signal from the selector 415 causes the selector 416 to open the pipeline register 412 (P). Select and send the output to the selector 418.
【００８５】また、パイプラインレジスタ４１０の値が
正でなく、かつパイプラインレジスタ４１１の値が正の
場合（Ｔ２≦Ｐ＜Ｔ１）、セレクタ４１５からの信号に
より、セレクタ４１６でパイプラインレジスタ４１３
（ＴＲ２）を選択し、その出力をセレクタ４１８に送
る。If the value of the pipeline register 410 is not positive and the value of the pipeline register 411 is positive (T2≤P <T1), the signal from the selector 415 causes the selector 416 to cause the pipeline register 413 to perform the processing.
(TR2) is selected and its output is sent to the selector 418.
【００８６】更に、パイプラインレジスタ４１１の値が
正でない場合（Ｔ１≦Ｐ）、セレクタ４１５からの信号
により、セレクタ４１６でパイプラインレジスタ４１２
（Ｐ）を選択し、その出力をセレクタ４１８に送る。Further, when the value of the pipeline register 411 is not positive (T1 ≦ P), the signal from the selector 415 causes the selector 416 to output the pipeline register 412.
(P) is selected and its output is sent to the selector 418.
【００８７】そして、セレクタ４１８でセレクタ４１６
の出力を選択し、その出力を演算結果選択器１４に送
る。更に、演算結果選択器１４で、セレクタ４１８の出
力を選択し、その出力をパイプラインレジスタ１５に保
持する。このようにして（２）の閾値演算を行うことが
できる。Then, the selector 418 selects the selector 416.
Output is sent to the operation result selector 14. Further, the calculation result selector 14 selects the output of the selector 418 and holds the output in the pipeline register 15. In this way, the threshold value calculation of (2) can be performed.
【００８８】次に、（３）の場合の演算についてその動
作を説明する。閾値Ｔ１をＳ０から入力し、第１の算術
演算器２００の入力レジスタ４と、閾値演算部の入力レ
ジスタ６に、入力データＰをＳ１から入力し、第１の算
術演算器２００の入力レジスタ５と、乗算器１００の入
力レジスタ３に、そして乗算器入力選択器１で値“１”
を選択し、入力レジスタ２に保持する。Next, the operation of the calculation in the case of (3) will be described. The threshold value T1 is input from S0, the input data P is input from S1 to the input register 4 of the first arithmetic operation unit 200 and the input register 6 of the threshold value operation unit, and the input register 5 of the first arithmetic operation unit 200 is input. To the input register 3 of the multiplier 100 and to the value “1” in the multiplier input selector 1.
Is selected and held in the input register 2.
【００８９】次に、第１の算術演算器２００により、入
力レジスタ４の値から入力レジスタ５の値を減算すると
同時に、乗算器１００により、入力レジスタ２の値と入
力レジスタ３の値の乗算を行う。パイプライン動作であ
るので、演算部２０１での演算による符号フラグをパイ
プラインレジスタ２０３に保持すると同時に、乗算部１
０１ａでの演算による結果をパイプラインレジスタ１０
２に保持すると同時に、入力レジスタ６のデータをパイ
プラインレジスタ４０１に保持すると同時に、次のデー
タを入力レジスタ４，５，２，３および入力レジスタ６
に保持する。Next, the first arithmetic operation unit 200 subtracts the value of the input register 5 from the value of the input register 4, and at the same time, the multiplier 100 multiplies the value of the input register 2 by the value of the input register 3. To do. Since this is a pipeline operation, the sign flag calculated by the operation unit 201 is held in the pipeline register 203, and at the same time, the multiplication unit 1
The result of the operation at 01a is the pipeline register 10
2 at the same time, the data in the input register 6 is held in the pipeline register 401, and at the same time, the next data is held in the input registers 4, 5, 2, 3 and the input register 6.
Hold on.
【００９０】そして、パイプラインレジスタ２０３の値
が正である場合（Ｐ＜Ｔ１）、セレクタ４０２により、
定数レジスタ８（Ｔ２）を選択し、その出力をパイプラ
インレジスタ４０９に送る。When the value of the pipeline register 203 is positive (P <T1), the selector 402
The constant register 8 (T2) is selected and its output is sent to the pipeline register 409.
【００９１】また、パイプラインレジスタ２０３の値が
正でない場合（Ｔ１≦Ｐ）、セレクタ４０２により、パ
イプラインレジスタ４０１（Ｔ１）を選択し、その出力
をパイプラインレジスタ４０９に送る。When the value of the pipeline register 203 is not positive (T1 ≦ P), the selector 402 selects the pipeline register 401 (T1) and sends its output to the pipeline register 409.
【００９２】そして、一方の選択器９の出力（Ｐ）を、
第２の算術演算器３００の入力レジスタ１１と、閾値演
算部４００のパイプラインレジスタ４０７に、他方の選
択器１０の出力（Ｔ２）を、第２の算術演算器３００の
入力レジスタ１２に、パイプラインレジスタ２０３から
の値を、パイプラインレジスタ４０６に、セレクタ４０
２からの値を、パイプラインレジスタ４０９に保持す
る。Then, the output (P) of one selector 9 is
Pipe the output (T2) of the other selector 10 to the input register 11 of the second arithmetic operation unit 300 and the pipeline register 407 of the threshold value operation unit 400 to the input register 12 of the second arithmetic operation unit 300. The value from the line register 203 is sent to the pipeline register 406 and the selector 40
The value from 2 is held in the pipeline register 409.
【００９３】次に、第２の算術演算器３００により、入
力レジスタ１２の値から入力レジスタ１１の値を減算
し、その演算による符号フラグをパイプラインレジスタ
４１０に保持すると同時に、パイプラインレジスタ４０
６のデータをパイプラインレジスタ４１１に保持すると
同時に、パイプラインレジスタ４０７のデータをパイプ
ラインレジスタ４１２に保持すると同時に、パイプライ
ンレジスタ４０９のデータをパイプラインレジスタ４１
４に保持する。Next, the value of the input register 11 is subtracted from the value of the input register 12 by the second arithmetic operation unit 300, and the code flag resulting from the operation is held in the pipeline register 410, and at the same time, the pipeline register 40.
6 is held in the pipeline register 411, the data in the pipeline register 407 is held in the pipeline register 412, and the data in the pipeline register 409 is held in the pipeline register 41 at the same time.
Hold at 4.
【００９４】また、（３）の閾値演算の場合には、セレ
クタ４１５は、パイプラインレジスタ４１０と４１１の
Ｅｘ−ＯＲを選択し、セレクタ４１８は、セレクタ４１
７の出力を選択する。Further, in the case of the threshold value calculation of (3), the selector 415 selects the Ex-OR of the pipeline registers 410 and 411, and the selector 418 selects the selector 41.
7 output is selected.
【００９５】そして、パイプラインレジスタ４１０の値
が正で、かつパイプラインレジスタ４１１の値が正の場
合（Ｐ＜Ｔ２）、セレクタ４１５からの信号により、セ
レクタ４１７でパイプラインレジスタ４１４（Ｔ２）を
選択し、その出力をセレクタ４１８に送る。When the value of the pipeline register 410 is positive and the value of the pipeline register 411 is positive (P <T2), the signal from the selector 415 causes the selector 417 to switch the pipeline register 414 (T2). Select and send the output to the selector 418.
【００９６】また、パイプラインレジスタ４１０の値が
正でなく、かつパイプラインレジスタ４１１の値が正の
場合（Ｔ２≦Ｐ＜Ｔ１）、セレクタ４１５からの信号に
より、セレクタ４１７でパイプラインレジスタ４１２
（Ｐ）を選択し、その出力をセレクタ４１８に送る。If the value of the pipeline register 410 is not positive and the value of the pipeline register 411 is positive (T2 ≦ P <T1), the signal from the selector 415 causes the selector 417 to output the pipeline register 412.
(P) is selected and its output is sent to the selector 418.
【００９７】更に、パイプラインレジスタ４１１の値が
正でない場合（Ｔ１≦Ｐ）、セレクタ４１５からの信号
により、セレクタ４１７でパイプラインレジスタ４１４
（Ｔ１）を選択し、その出力をセレクタ４１８に送る。Further, when the value of the pipeline register 411 is not positive (T1 ≦ P), the signal from the selector 415 causes the selector 417 to cause the pipeline register 414 to operate.
(T1) is selected and its output is sent to the selector 418.
【００９８】そして、セレクタ４１８でセレクタ４１６
の出力を選択し、その出力を演算結果選択器１４に送
る。更に、演算結果選択器１４で、セレクタ４１８の出
力を選択し、その出力をパイプラインレジスタ１５に保
持する。このようにして（３）の閾値演算を行うことが
できる。Then, the selector 418 selects the selector 416.
Output is sent to the operation result selector 14. Further, the calculation result selector 14 selects the output of the selector 418 and holds the output in the pipeline register 15. In this way, the threshold value calculation of (3) can be performed.
【００９９】次に（４）の場合の演算についてその動作
を説明する。閾値Ｔ１をＳ０から入力し、第１の算術演
算器２００の入力レジスタ４と、閾値演算部の入力レジ
スタ６に、入力データＰをＳ１から入力し、第１の算術
演算器２００の入力レジスタ５と、乗算器１００の入力
レジスタ３に、そして乗算器入力選択器１で値“１”を
選択し、入力レジスタ２に保持する。Next, the operation of the calculation in the case of (4) will be described. The threshold value T1 is input from S0, the input data P is input from S1 to the input register 4 of the first arithmetic operation unit 200 and the input register 6 of the threshold value operation unit, and the input register 5 of the first arithmetic operation unit 200 is input. Then, the value “1” is selected by the input register 3 of the multiplier 100 and by the multiplier input selector 1 and held in the input register 2.
【０１００】次に、第１の算術演算器２００により、入
力レジスタ４の値から入力レジスタ５の値を減算すると
同時に、乗算器１００により、入力レジスタ２の値と入
力レジスタ３の値の乗算を行う。パイプライン動作であ
るので、演算部２０１での演算による符号フラグをパイ
プラインレジスタ２０３に保持すると同時に、乗算部１
０１ａでの演算による結果をパイプラインレジスタ１０
２に保持すると同時に、入力レジスタ６のデータをパイ
プラインレジスタ４０１に保持すると同時に、次のデー
タを入力レジスタ４，５，２，３および入力レジスタ６
に保持する。Next, the first arithmetic unit 200 subtracts the value of the input register 5 from the value of the input register 4, and at the same time, the multiplier 100 multiplies the value of the input register 2 by the value of the input register 3. To do. Since this is a pipeline operation, the sign flag calculated by the operation unit 201 is held in the pipeline register 203, and at the same time, the multiplication unit 1
The result of the operation at 01a is the pipeline register 10
2 at the same time, the data in the input register 6 is held in the pipeline register 401, and at the same time, the next data is held in the input registers 4, 5, 2, 3 and the input register 6.
Hold on.
【０１０１】そして、パイプラインレジスタ２０３の値
が正である場合（Ｐ＜Ｔ１）、セレクタ４０２により、
定数レジスタ８の値（Ｔ２）を選択し、その出力パイプ
ラインレジスタ４０９に送る。When the value of the pipeline register 203 is positive (P <T1), the selector 402
The value (T2) of the constant register 8 is selected and sent to its output pipeline register 409.
【０１０２】また、パイプラインレジスタ２０３の値が
正でない場合（Ｔ１≦Ｐ）、セレクタ４０２により、パ
イプラインレジスタ４０１（Ｔ１）を選択し、その出力
をパイプラインレジスタ４０９に送る。When the value of the pipeline register 203 is not positive (T1≤P), the selector 402 selects the pipeline register 401 (T1) and sends its output to the pipeline register 409.
【０１０３】そして、一方の選択器９の出力（Ｐ）を、
第２の算術演算器３００の入力レジスタ１１と、閾値演
算器４００のパイプラインレジスタ４０７に、他方の選
択器１０の出力（Ｔ２）を、第２の算術演算器３００の
入力レジスタ１２に、パイプラインレジスタ２０３から
の値を、パイプラインレジスタ４０６に、セレクタ４０
２からの値を、パイプラインレジスタ４０９に保持す
る。Then, the output (P) of one selector 9 is
Pipe the output (T2) of the other selector 10 to the input register 11 of the second arithmetic operation unit 300 and the pipeline register 407 of the threshold value arithmetic unit 400 to the input register 12 of the second arithmetic operation unit 300. The value from the line register 203 is sent to the pipeline register 406 and the selector 40
The value from 2 is held in the pipeline register 409.
【０１０４】次に、第２の算術演算器３００により、入
力レジスタ１２の値から入力レジスタ１１の値を減算
し、その演算による符号フラグをパイプラインレジスタ
４１０に保持すると同時に、パイプラインレジスタ４０
６のデータをパイプラインレジスタ４１１に保持すると
同時に、パイプラインレジスタ４０７のデータをパイプ
ラインレジスタ４１２に保持すると同時に、パイプライ
ンレジスタ４０９のデータをパイプラインレジスタ４１
４に保持する。Next, the value of the input register 11 is subtracted from the value of the input register 12 by the second arithmetic operation unit 300, and the code flag resulting from the operation is held in the pipeline register 410, and at the same time, the pipeline register 40.
6 is held in the pipeline register 411, the data in the pipeline register 407 is held in the pipeline register 412, and the data in the pipeline register 409 is held in the pipeline register 41 at the same time.
Hold at 4.
【０１０５】また、（４）の閾値演算の場合には、セレ
クタ４１５は、パイプラインレジスタ４１０と４１１の
Ｅｘ−ＯＲの反転を選択し、セレクタ４１８は、セレク
タ４１７の出力を選択する。In the case of the threshold value calculation of (4), the selector 415 selects the inversion of Ex-OR of the pipeline registers 410 and 411, and the selector 418 selects the output of the selector 417.
【０１０６】そして、パイプラインレジスタ４１０の値
が正で、かつ４１３の値が正の場合（Ｐ＜Ｔ２）、セレ
クタ４１５からの信号により、セレクタ４１７でパイプ
ラインレジスタ４１２（Ｐ）を選択し、その出力をセレ
クタ４１８に送る。When the value of the pipeline register 410 is positive and the value of 413 is positive (P <T2), the selector 417 selects the pipeline register 412 (P) by the signal from the selector 415, The output is sent to the selector 418.
【０１０７】また、パイプラインレジスタ４１０の値が
正でなく、かつ４１１の値が正の場合（Ｔ２≦Ｐ＜Ｔ
１）、セレクタ４１５からの信号により、セレクタ４１
７でパイプラインレジスタ４１４（Ｔ２）を選択し、そ
の出力をセレクタ４１８に送る。When the value of the pipeline register 410 is not positive and the value of 411 is positive (T2≤P <T
1), the signal from the selector 415 causes the selector 41
At 7, the pipeline register 414 (T2) is selected and its output is sent to the selector 418.
【０１０８】更に、パイプラインレジスタ４１１の値が
正でない場合（Ｔ１≦Ｐ）、セレクタ４１５からの信号
により、セレクタ４１７でパイプラインレジスタ４１２
（Ｐ）を選択し、その出力をセレクタ４１８に送る。Further, when the value of the pipeline register 411 is not positive (T1≤P), the signal from the selector 415 causes the selector 417 to output the pipeline register 412.
(P) is selected and its output is sent to the selector 418.
【０１０９】そして、セレクタ４１８でセレクタ４１６
の出力を選択し、その出力を演算結果選択器１４に送
る。Then, the selector 418 selects the selector 416.
Output is sent to the operation result selector 14.
【０１１０】また、演算結果選択器１４で、セレクタ４
１８の出力を選択し、その出力をパイプラインレジスタ
１５に保持する。このようにして（４）の閾値演算を行
うことができる。In the calculation result selector 14, the selector 4
18 outputs are selected and the outputs are held in the pipeline register 15. In this way, the threshold value calculation of (4) can be performed.
【０１１１】《制限付き演算》積和演算では、入力デー
タビット幅より大きい値を扱うことになる。例えば、従
来の技術で示したように、８ビットの画素データの積和
演算で、３２ビット幅の累算器を使い、その結果を１６
ビットで出力する場合、オーバフローやアンダフローの
発生が予想される。これに対し画像処理では、オーバフ
ローやアンダフローを最大値や最小値で出力することが
あり、そのため、演算結果を目的とする画素値の範囲に
収めるために上限や下限を設定した制限付き演算が必要
となる。<< Limited operation >> In the product-sum operation, a value larger than the input data bit width is handled. For example, as shown in the prior art, a 32-bit wide accumulator is used in the product-sum operation of 8-bit pixel data, and the result is 16
When outputting in bits, overflow or underflow is expected to occur. On the other hand, in image processing, overflow or underflow may be output with the maximum value or the minimum value. Therefore, in order to keep the calculation result within the target pixel value range, there is a limited calculation that sets the upper and lower limits. Will be needed.
【０１１２】第２の算術演算器３００は、３２ビットの
結果を出力し、そのビット幅のデータが入力レジスタ１
３に保持されているとする。そして、図９に示す出力処
理部５００は、１６ビット幅の結果を出力し、シフトは
右シフトで、シフト量は、１５ビット以下で、シフタ５
０２からの出力のＬＳＢの１６ビットがセレクタ４０２
の入力となり、上限は５０６に、下限は５０７に設定さ
れているものとする。The second arithmetic unit 300 outputs a 32-bit result, and the bit width data is input to the input register 1
Suppose that it is held at 3. Then, the output processing unit 500 shown in FIG. 9 outputs the result of 16-bit width, the shift is right shift, the shift amount is 15 bits or less, and the shifter 5
16 bits of LSB of the output from 02 are selectors 402
Is input, and the upper limit is set to 506 and the lower limit is set to 507.
【０１１３】入力レジスタ１３からのデータは、シフタ
５０２によりレジスタ５０３に設定されたシフト量のシ
フトを行う。シフタ５０２は、レジスタ５０３に設定さ
れた大きさの右シフトを行う。シフタ５０２の出力は、
データ５０４で示すように、ＬＳＢの１６ビットは、セ
レクタ５０９の入力となる。The data from the input register 13 is shifted by the shift amount set in the register 503 by the shifter 502. The shifter 502 shifts right by the size set in the register 503. The output of the shifter 502 is
As indicated by the data 504, 16 bits of the LSB are input to the selector 509.
【０１１４】また、データ５０４ａは、データ５０４ａ
＝３２（レジスタ５０３に設定された値）−１６＋１で
求められる。シフタ５０２の出力から、データ５０４ａ
のビット幅の部分を、オーバフロー／アンダフロー判定
回路５０５に取り、オーバフロー／アンダフローの判定
を行う。その結果により、上限値／下限値を設定したレ
ジスタ５０６，５０７をセレクタ５０８により選択し、
その出力をセレクタ５０９の入力として送る。Further, the data 504a is the data 504a.
= 32 (value set in the register 503) -16 + 1. From the output of the shifter 502, the data 504a
The bit width portion of is taken into the overflow / underflow determination circuit 505, and overflow / underflow determination is performed. Based on the result, the selector 508 selects the registers 506 and 507 in which the upper limit value / lower limit value is set,
The output is sent as the input of the selector 509.
【０１１５】そして、シフタ５０２からの出力が、１６
ビットの最大値を超える値である時、オーバフロー／ア
ンダフロー判定回路５０５により、セレクタ５０９でセ
レクタ５０８の出力を選択し、その出力をセレクタ５０
９の入力に送る。更に、オーバフロー／アンダフロー判
定回路５０５により、セレクタ５０９でセレクタ５０８
を選択し、その出力を演算結果選択器１４の入力に送
る。The output from the shifter 502 is 16
When the value exceeds the maximum value of the bits, the overflow / underflow determination circuit 505 selects the output of the selector 508 by the selector 509, and the output is selected by the selector 50.
Send to 9 inputs. Further, the overflow / underflow determination circuit 505 causes the selector 509 to select the selector 508.
Is selected and its output is sent to the input of the operation result selector 14.
【０１１６】また、シフタ５０２からの出力が、１６ビ
ットの最小値より小さい値である時、オーバフロー／ア
ンダフロー判定回路５０５により、セレクタ５０８でレ
ジスタ５０７を選択し、その出力をセレクタ５０９の入
力に送る。そして、オーバフロー／アンダフロー判定回
路５０５により、セレクタ５０９でセレクタ５０８の出
力を選択し、その出力を演算結果選択器１４の入力に送
る。When the output from the shifter 502 has a value smaller than the minimum value of 16 bits, the overflow / underflow determination circuit 505 selects the register 507 by the selector 508 and outputs the output to the input of the selector 509. send. Then, the overflow / underflow determination circuit 505 selects the output of the selector 508 by the selector 509 and sends the output to the input of the operation result selector 14.
【０１１７】一方、シフタ５０２からの出力が、１６ビ
ットで表せる値である時、オーバフロー／アンダフロー
判定回路５０５により、セレクタ５０９でシフタ５０２
からの出力のＬＳＢの１６ビットを選択し、その出力を
演算結果選択器１４の入力に送る。このようにして、制
限付き演算を行うことができる。On the other hand, when the output from the shifter 502 has a value that can be represented by 16 bits, the overflow / underflow determination circuit 505 causes the selector 509 to shift the shifter 502.
16 bits of the LSB of the output from are selected and the output is sent to the input of the operation result selector 14. In this way, limited operations can be performed.
【０１１８】また、シフト量が１６ビットの場合は、デ
ータ５０４のＬＳＢの１６ビットをセレクタ５０９で選
択し、シフト量が１６ビットを超える場合は、算術右シ
フトにより符号拡張を行うことで同様の演算ができる。When the shift amount is 16 bits, 16 bits of the LSB of the data 504 are selected by the selector 509, and when the shift amount exceeds 16 bits, the sign extension is performed by the arithmetic right shift to obtain the same result. You can calculate.
【０１１９】尚、上記実施例では、信号処置装置として
画像処置装置の場合を説明したが、これに限定されるも
のではなく、積和演算、差の絶対値の累積、閾値演算、
制限付き演算を行う装置であれば、種々の信号処理に適
用可能である。In the above embodiment, the case of the image processing apparatus as the signal processing apparatus has been described, but the present invention is not limited to this, and the product sum calculation, the accumulation of the absolute value of the difference, the threshold calculation,
Any device that performs limited arithmetic can be applied to various signal processes.
【０１２０】[0120]
【発明の効果】以上説明した第１発明の信号処理装置に
よれば、乗算器と、第１の算術演算器と、第２の算術演
算器と、閾値演算部と、定数レジスタと、一方の選択器
と、他方の選択器とを備え、これらの信号接続を制御す
ることによって、積和演算、差の絶対値の累積および閾
値演算を行うようにしたので、各演算毎に演算ユニット
を必要とせず、上記各演算を行う装置を構成する場合
に、本発明の信号処理装置のみで構成することができ、
構成の簡素化が図れ、コスト低減に寄与することができ
る。また、本発明の信号処理装置を複数用いることによ
って、各演算が同一の演算ユニットで行えるため、低コ
スト化を図りながら、処理を高速に行うことができる。According to the signal processing device of the first invention described above, a multiplier, a first arithmetic operation unit, a second arithmetic operation unit, a threshold value operation unit, a constant register, and one of Since a selector and the other selector are provided and these signal connections are controlled to perform the product sum operation, the accumulation of the absolute value of the difference, and the threshold value operation, an operation unit is required for each operation. Instead, when configuring a device that performs each of the above calculations, it can be configured only with the signal processing device of the present invention,
The configuration can be simplified and the cost can be reduced. Further, by using a plurality of signal processing devices of the present invention, each calculation can be performed by the same calculation unit, so that the processing can be performed at high speed while reducing the cost.
【０１２１】第２発明の信号処理装置によれば、第１発
明の信号処理装置に加えて、制限付き演算を行う出力処
理部を設けたので、例えば画像処理における制限付き演
算等を含む演算を一つの演算ユニットで構成でき、更
に、信号処理の効率化および低コスト化を図ることがで
きる。According to the signal processing apparatus of the second invention, in addition to the signal processing apparatus of the first invention, the output processing unit for performing the restricted arithmetic operation is provided. Therefore, for example, the arithmetic operation including the restricted arithmetic operation in the image processing can be performed. It can be configured by one arithmetic unit, and the efficiency and cost of signal processing can be further improved.
【図１】本発明の信号処理装置の構成図である。FIG. 1 is a configuration diagram of a signal processing device of the present invention.
【図２】色変換に関する演算式の説明図である。FIG. 2 is an explanatory diagram of an arithmetic expression regarding color conversion.
【図３】離散コサイン変換に関する演算式の説明図であ
る。FIG. 3 is an explanatory diagram of an arithmetic expression regarding discrete cosine transform.
【図４】２次元コンボリューション処理に関する演算式
の説明図である。FIG. 4 is an explanatory diagram of an arithmetic expression regarding two-dimensional convolution processing.
【図５】動き補償フレーム間予測符号化に関する演算式
の説明図である。[Fig. 5] Fig. 5 is an explanatory diagram of an arithmetic expression regarding motion-compensated interframe predictive coding.
【図６】本発明の信号処理装置における乗算器の内部構
成を示すブロック図である。FIG. 6 is a block diagram showing an internal configuration of a multiplier in the signal processing device of the present invention.
【図７】本発明の信号処理装置における第１，２の算術
演算器の内部構成を示すブロック図である。FIG. 7 is a block diagram showing an internal configuration of first and second arithmetic operation units in the signal processing device of the present invention.
【図８】本発明の信号処理装置における閾値演算部の内
部構成を示すブロック図である。FIG. 8 is a block diagram showing an internal configuration of a threshold value calculation unit in the signal processing device of the present invention.
【図９】本発明の信号処理装置における出力処理部の内
部構成を示すブロック図である。FIG. 9 is a block diagram showing an internal configuration of an output processing unit in the signal processing device of the present invention.
【図１０】本発明の信号処理装置における閾値が一つの
場合の説明図である。FIG. 10 is an explanatory diagram when the signal processing device of the present invention has one threshold value.
【図１１】本発明の信号処理装置における閾値が二つの
場合の説明図である。FIG. 11 is an explanatory diagram when the signal processing device of the present invention has two threshold values.
１００ 乗算器 ２００ 第１の算術演算器 ３００ 第２の算術演算器 ４００ 閾値演算部 ５００ 出力処理部 ８ 定数レジスタ ９ 一方の選択器 １０ 他方の選択器 100 Multiplier 200 First Arithmetic Operation Unit 300 Second Arithmetic Operation Unit 400 Threshold Value Operation Unit 500 Output Processing Unit 8 Constant Register 9 One Selector 10 Another Selector
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０６Ｔ 5/00 5/20 Ｈ０４Ｎ 7/30 9/74 Ｚ Ｇ０６Ｆ 15/66 Ｍ 15/68 ３１０ Ａ ４００ Ｊ Ｈ０４Ｎ 7/133 Ｚ ─────────────────────────────────────────────────── ─── Continuation of front page (51) Int.Cl. 6 Identification code Internal reference number FI Technical display location G06T 5/00 5/20 H04N 7/30 9/74 Z G06F 15/66 M 15/68 310 A 400 J H04N 7/133 Z
Claims (2)
算術演算器と、閾値演算部と、定数レジスタと、一方の
選択器と、他方の選択器とを備え、 前記乗算器は、任意の２データを入力して、乗算を行
い、 前記第１の算術演算器は、前記任意の２データを入力
し、加算または減算を行うと共に、演算結果が負である
時、符号を反転して正の値にして出力し、かつ演算結果
の符号フラグを出力し、 前記一方の選択器は、前記乗算器の出力と、前記第１の
算術演算器の出力と、前記定数レジスタの出力と、初期
値とを選択し、 前記他方の選択器は、前記閾値演算部から出力される閾
値演算出力値と、前記第２の算術演算器の出力と、前記
定数レジスタの出力と、前記初期値とを選択し、 前記定数レジスタは、任意の値を保持し、 前記第２の算術演算器は、前記一方の選択器の出力と、
他方の選択器の出力とを入力し、加算または減算を行う
と共に、演算結果が負である時、符号を反転して正の値
にして出力し、かつ演算結果の符号フラグを出力し、 前記閾値演算部は、第１、第２の閾値演算出力値を有
し、 閾値が一つの場合、 前記２データの入力を当該閾値と任意のデータとし、か
つ、第１の算術演算器の符号フラグで前記第１、第２の
閾値演算出力値のいずれか一方を選択して閾値演算出力
値として、これを前記他方の選択器に出力し、 閾値が第１、第２の閾値である場合、 前記２データの入力を、前記第１の閾値と任意のデータ
とすると共に、前記定数レジスタの値を前記第２の閾値
とし、かつ、前記第１の算術演算器の符号フラグに基づ
き前記第１、２の閾値の選択と、前記第１、２の閾値演
算出力の選択とを行い、かつ、前記第１の算術演算器の
符号フラグと前記第２の算術演算器の符号フラグに基づ
き、前記選択した第１または第２の閾値と前記任意のデ
ータとのいずれか一方の選択を行うと共に、前記第１ま
たは第２の閾値演算出力値と前記任意のデータのいずれ
か一方の選択を行い、かつ、これら選択結果のいずれか
一方を選択して閾値演算結果を出力することを特徴とす
る信号処理装置。1. A multiplication unit, a first arithmetic operation unit, a second arithmetic operation unit, a threshold value operation unit, a constant register, one selector, and the other selector, The unit inputs arbitrary 2 data and performs multiplication, and the first arithmetic operation unit inputs the arbitrary 2 data and performs addition or subtraction, and when the operation result is negative, the sign And outputs a sign flag of the calculation result, and the one selector selects the output of the multiplier, the output of the first arithmetic calculator, and the constant register. And an initial value, and the other selector selects a threshold value calculation output value output from the threshold value calculation unit, an output of the second arithmetic operation unit, and an output of the constant register, The initial value is selected, the constant register holds an arbitrary value, the second arithmetic The arithmetic unit is the output of the one selector,
The output of the other selector is input, addition or subtraction is performed, and when the operation result is negative, the sign is inverted and output as a positive value, and the sign flag of the operation result is output, The threshold value calculation unit has first and second threshold value calculation output values. When the number of threshold values is one, the input of the two data is the threshold value and arbitrary data, and the code flag of the first arithmetic operation unit. If either one of the first and second threshold value calculation output values is selected as the threshold value calculation output value and is output to the other selector, and if the threshold values are the first and second threshold values, The input of the 2 data is the first threshold value and arbitrary data, the value of the constant register is the second threshold value, and the first flag is based on the sign flag of the first arithmetic operation unit. Selection of the second threshold value and selection of the first and second threshold value calculation outputs. And, based on the code flag of the first arithmetic operation unit and the code flag of the second arithmetic operation unit, either one of the selected first or second threshold value and the arbitrary data is selected. In addition to performing the selection, either one of the first or second threshold value calculation output value and the arbitrary data is selected, and one of these selection results is selected and the threshold value calculation result is output. Signal processing device.
え、 前記出力処理部は、 予め、出力ビット幅を設定すると共に、このビット幅で
表せる最大値と最小値とを有し、 第２の算術演算器の出力を入力して、当該第２の算術演
算器の出力が、前記出力ビット幅より大きい場合は前記
最大値を、前記第２の算術演算器の出力が、前記出力ビ
ット幅より小さい場合は前記最小値を出力し、 前記演算結果選択器は、 前記出力処理部の出力と、閾値演算部の出力とを選択し
て演算結果として出力することを特徴とする請求項１記
載の信号処理装置。2. An output processing unit and an operation result selector are provided, wherein the output processing unit sets an output bit width in advance and has a maximum value and a minimum value that can be represented by the bit width. When the output of the second arithmetic operation unit is input and the output of the second arithmetic operation unit is larger than the output bit width, the maximum value is set, and the output of the second arithmetic operation unit is set to the output bit. When the width is smaller than the width, the minimum value is output, and the operation result selector selects the output of the output processing unit and the output of the threshold value operation unit and outputs the result as an operation result. The signal processing device described.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34286593A JPH07168808A (en) | 1993-12-15 | 1993-12-15 | Signal processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34286593A JPH07168808A (en) | 1993-12-15 | 1993-12-15 | Signal processor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07168808A true JPH07168808A (en) | 1995-07-04 |
Family
ID=18357100
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34286593A Pending JPH07168808A (en) | 1993-12-15 | 1993-12-15 | Signal processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07168808A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009099119A (en) * | 2007-05-30 | 2009-05-07 | Avago Technologies Ecbu Ip (Singapore) Pte Ltd | Buffer management for adaptive buffer value using accumulation and averaging |
| US7554556B2 (en) | 2004-05-17 | 2009-06-30 | Murata Kikai Kabushiki Kaisha | Color image processing device and color image processing method |
-
1993
- 1993-12-15 JP JP34286593A patent/JPH07168808A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7554556B2 (en) | 2004-05-17 | 2009-06-30 | Murata Kikai Kabushiki Kaisha | Color image processing device and color image processing method |
| JP2009099119A (en) * | 2007-05-30 | 2009-05-07 | Avago Technologies Ecbu Ip (Singapore) Pte Ltd | Buffer management for adaptive buffer value using accumulation and averaging |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4231620B2 (en) | Image processing method and apparatus | |
| US7162090B2 (en) | Image processing apparatus, image processing program and image processing method | |
| JPH05502534A (en) | Digital image denoising system and method | |
| JPH0613914A (en) | Method and apparatus for discrete cosine conversion which does not require multiplication | |
| JP3356516B2 (en) | Video encoding device | |
| EP0523924B1 (en) | Image signal processing apparatus | |
| CN102271251B (en) | Lossless image compression method | |
| JPH05260313A (en) | Data processing method of discrete cosine transform (dct), dct method, and dct data processing circuit | |
| US5748793A (en) | Quick image processor of reduced circuit scale with high image quality and high efficiency | |
| JP2001028691A (en) | Image processing unit | |
| JPH07168808A (en) | Signal processor | |
| JP3288811B2 (en) | Post-processing filter control method and post-processing filter control circuit in video codec | |
| JP3695451B2 (en) | Image size changing method and apparatus | |
| KR20030025058A (en) | A circuit and method for full search block matching | |
| KR100231901B1 (en) | Method and apparatus for calculating the average of two integer numbers rounded towards zero in a single instruction cycle | |
| JP2001204044A (en) | Image processing method and image processing unit | |
| JP2885039B2 (en) | Motion vector detection circuit | |
| JPH08204957A (en) | Image processing method | |
| JP3652380B2 (en) | Discrete cosine transform device and inverse discrete cosine transform device | |
| JP3669052B2 (en) | Discrete cosine transform device | |
| JP3911784B2 (en) | Image compression apparatus and image compression method | |
| JP2002197075A (en) | Data processor, its control method, data processing method and computer readable memory | |
| JPH08305684A (en) | Butterfly operation device and inverse discrete cosine transformer | |
| JP3895031B2 (en) | Matrix vector multiplier | |
| JP2698824B2 (en) | Discrete cosine converter |