JPH07161947A - Semiconductor device using soi substrate and its manufacture - Google Patents
Semiconductor device using soi substrate and its manufactureInfo
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- JPH07161947A JPH07161947A JP5304177A JP30417793A JPH07161947A JP H07161947 A JPH07161947 A JP H07161947A JP 5304177 A JP5304177 A JP 5304177A JP 30417793 A JP30417793 A JP 30417793A JP H07161947 A JPH07161947 A JP H07161947A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、ＳＯＩ基板を用いた半
導体装置及びその製造方法に関し、より詳しくは、ＳＯ
Ｉ基板に形成された絶縁ゲート型電界効果トランジスタ
を有する半導体装置及びその製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device using an SOI substrate and a method of manufacturing the same, and more particularly, to an SO
The present invention relates to a semiconductor device having an insulated gate field effect transistor formed on an I substrate and a manufacturing method thereof.
【０００２】[0002]
【従来の技術】近年、半導体集積回路装置においては、
高密度化に伴い、隣接する素子領域のトランジスタ同士
がより接近し、その間の絶縁性が低下するため、分離絶
縁膜により分離された素子領域を有するＳＯＩ基板に絶
縁ゲート型電界効果トランジスタが形成される場合があ
る。2. Description of the Related Art Recently, in semiconductor integrated circuit devices,
With the increase in density, transistors in adjacent element regions are brought closer to each other and the insulation between them is deteriorated. Therefore, an insulated gate field effect transistor is formed on an SOI substrate having an element region separated by an isolation insulating film. There is a case.
【０００３】しかし、従来例のＳＯＩ基板に形成された
トランジスタは、微細化されると、ソース／ドレイン領
域層（Ｓ／Ｄ領域層）間が空乏層で繋がり、パンチスル
ー電流が流れる等の短チャネル効果が生じるため、高性
能化が難しい。特に、ＳＯＩ基板の場合、絶縁性基板中
の可動イオンや界面準位のため、絶縁性基板に隣接する
半導体層は反転しやすい。However, when the transistor formed on the SOI substrate of the conventional example is miniaturized, the source / drain region layers (S / D region layers) are connected by a depletion layer, and a punch-through current flows. Because of the channel effect, it is difficult to achieve high performance. In particular, in the case of an SOI substrate, the semiconductor layer adjacent to the insulating substrate is easily inverted due to mobile ions and interface states in the insulating substrate.
【０００４】このため、ＳＯＩ基板の素子領域層の深い
所にＳ／Ｄ領域層と反対導電型の不純物をイオン注入に
より導入して高濃度層を形成し、Ｓ／Ｄ領域層間でのパ
ンチスルーを防止している。図５（ａ）〜（ｄ），図６
（ａ），（ｂ）は、従来例に係る、分離絶縁膜により分
離された素子領域を有するＳＯＩ基板を用いた半導体装
置の形成方法を示す断面図である。素子領域には絶縁ゲ
ート型電界効果トランジスタが形成される。For this reason, a high-concentration layer is formed by ion-implanting an impurity having a conductivity type opposite to that of the S / D region layer into a deep portion of the element region layer of the SOI substrate, and punch-through between the S / D region layers. Is being prevented. 5 (a) to (d) and FIG.
(A), (b) is sectional drawing which shows the formation method of the semiconductor device using the SOI substrate which has the element area | region isolate | separated by the isolation insulating film based on a prior art example. An insulated gate field effect transistor is formed in the element region.
【０００５】まず、図５（ａ）に示すように、単結晶半
導体基板１に絶縁層２を形成した後、絶縁層２を介して
単結晶半導体基板１と支持基板３とを張り合わせる。次
いで、図５（ｂ）に示すように、単結晶半導体基板１を
研磨し、支持基板３上に所定の膜厚の単結晶半導体層１
ａを残す。これにより、ＳＯＩ基板が完成する。First, as shown in FIG. 5A, after the insulating layer 2 is formed on the single crystal semiconductor substrate 1, the single crystal semiconductor substrate 1 and the supporting substrate 3 are attached to each other with the insulating layer 2 interposed therebetween. Next, as shown in FIG. 5B, the single crystal semiconductor substrate 1 is polished, and the single crystal semiconductor layer 1 having a predetermined thickness is provided on the supporting substrate 3.
leave a. Thereby, the SOI substrate is completed.
【０００６】次に、このＳＯＩ基板に絶縁ゲート型電界
効果トランジスタを形成する。まず、図５（ｃ）に示す
ように、絶縁層２に達する分離絶縁膜４を選択酸化によ
り単結晶半導体層１ａに形成し、分離絶縁膜４に囲まれ
た素子領域を形成する。次いで、図５（ｄ）に示すよう
に、後に形成されるＳ／Ｄ領域層８ａ，８ｂの反転を防
止するために、絶縁層２に隣接する領域の単結晶半導体
層１ａにイオン注入により高濃度層５を形成する。これ
により、単結晶半導体層１ａに形成されるＭＯＳトラン
ジスタのチャネル領域直下の領域が反転して、Ｓ／Ｄ領
域層８ａ，８ｂ同士が電気的にショートするのを防止す
る。Next, an insulated gate field effect transistor is formed on this SOI substrate. First, as shown in FIG. 5C, the isolation insulating film 4 reaching the insulating layer 2 is formed on the single crystal semiconductor layer 1 a by selective oxidation, and an element region surrounded by the isolation insulating film 4 is formed. Next, as shown in FIG. 5D, in order to prevent inversion of the S / D region layers 8a and 8b which will be formed later, the single crystal semiconductor layer 1a in the region adjacent to the insulating layer 2 is ion-implanted. The concentration layer 5 is formed. As a result, the region directly below the channel region of the MOS transistor formed in the single crystal semiconductor layer 1a is inverted and the S / D region layers 8a and 8b are prevented from being electrically short-circuited.
【０００７】次に、図６（ａ）に示すように、素子領域
にゲート絶縁膜６を介してゲート電極７を形成する。続
いて、ゲート電極７をマスクとしてゲート電極７の両側
の半導体層１ａにＳ／Ｄ領域層８ａ，８ｂを形成する。
次いで、ゲート電極７を被覆して層間絶縁膜９を形成し
た後、Ｓ／Ｄ領域層８ａ，８ｂ上の層間絶縁膜９にそれ
ぞれコンタクトホール９ａ，９ｂを形成する。Next, as shown in FIG. 6A, a gate electrode 7 is formed in the element region with a gate insulating film 6 interposed therebetween. Then, the S / D region layers 8a and 8b are formed in the semiconductor layer 1a on both sides of the gate electrode 7 using the gate electrode 7 as a mask.
Next, after covering the gate electrode 7 and forming an interlayer insulating film 9, contact holes 9a and 9b are formed in the interlayer insulating film 9 on the S / D region layers 8a and 8b, respectively.
【０００８】その後、図６（ｂ）に示すように、コンタ
クトホール９ａ，９ｂを介してＳ／Ｄ領域層８ａ，８ｂ
と接続するＳ／Ｄ電極10ａ，10ｂを形成すると、半導体
装置が完成する。After that, as shown in FIG. 6B, the S / D region layers 8a and 8b are inserted through the contact holes 9a and 9b.
A semiconductor device is completed by forming S / D electrodes 10a and 10b connected to the S / D electrodes.
【０００９】[0009]
【発明が解決しようとする課題】しかし、従来例では、
図５（ｄ）に示すように、単結晶半導体層１ａの表面か
らイオン注入しているので、チャネル領域層となる表面
が直接イオン衝撃を受けて結晶欠陥等が生じる。このた
め、閾値電圧の変動を招いたり、チャネル抵抗の増大を
招き、トランジスタの高性能化が妨げられる等の問題が
生じる。However, in the conventional example,
As shown in FIG. 5D, since the ion implantation is performed from the surface of the single crystal semiconductor layer 1a, the surface to be the channel region layer is directly subjected to ion bombardment to cause crystal defects and the like. Therefore, there are problems that the threshold voltage fluctuates, the channel resistance increases, and the performance of the transistor is hindered.
【００１０】また、ＳＲＡＭ等では、１セル内に複数の
トランジスタが形成されるため、１セルの占有面積が比
較的大きい。このため、更に高密度化が望まれている。
本発明は、係る従来例の問題点に鑑みて創作されたもの
であり、ＳＯＩ基板に形成されたＭＯＳトランジスタに
おいて、イオン衝撃によるチャネル領域への結晶欠陥の
導入を防止し、更なる高密度化を図ることが可能な半導
体装置及びその製造方法の提供を目的とするものであ
る。Further, in SRAM and the like, a plurality of transistors are formed in one cell, so that the occupied area of one cell is relatively large. Therefore, higher density is desired.
The present invention was made in view of the problems of the conventional example, and in a MOS transistor formed on an SOI substrate, prevents crystal defects from being introduced into the channel region due to ion bombardment, and further increases the density. It is an object of the present invention to provide a semiconductor device capable of achieving the above and a manufacturing method thereof.
【００１１】[0011]
【課題を解決するための手段】上記課題は、第１に、絶
縁性基板上に形成された単結晶半導体層からなる素子領
域と、前記絶縁性基板に埋め込まれ、前記単結晶半導体
層に接続又は配線された第１の導電層と、前記第１の導
電層が接続又は配線された面と反対側の前記単結晶半導
体層の表面に形成され、該単結晶半導体層に接続又は配
線された第２の導電層とを有するＳＯＩ基板を用いた半
導体装置によって達成され、第２に、前記絶縁性基板上
に該絶縁性基板に達する分離絶縁膜により分離された複
数の前記素子領域が形成され、かつ複数の前記素子領域
にわたって前記第１の導電層及び前記第２の導電層が接
続又は配線されていることを特徴とする第１の発明に記
載のＳＯＩ基板を用いた半導体装置の製造方法によって
達成され、第３に、前記第１の導電層はゲート絶縁膜を
介して前記単結晶半導体層に面するゲート電極／配線で
あり、前記第２の配線／電極はソース／ドレイン領域層
に接続するソース／ドレイン電極／配線であることを特
徴とする第１又は第２の発明に記載のＳＯＩ基板を用い
た半導体装置の製造方法によって達成され、第４に、前
記ゲート電極／配線の対向面と反対側の単結晶半導体層
の表層に、前記ソース／ドレイン領域層の導電型と反対
導電型の不純物をイオン注入により導入して形成された
導電型領域層を有することを特徴とする第３の発明に記
載のＳＯＩ基板を用いた半導体装置の製造方法によって
達成され、第５に、前記第１の導電層はソース／ドレイ
ン領域層に接続するソース／ドレイン電極／配線であ
り、前記第２の導電層はゲート絶縁膜を介して前記単結
晶半導体層に面するゲート電極／配線であることを特徴
とする第１又は第２の発明に記載のＳＯＩ基板を用いた
半導体装置によって達成され、第６に、選択酸化により
単結晶半導体基板の表層に分離絶縁膜を形成し、該分離
絶縁膜に囲まれた前記単結晶半導体基板からなる素子領
域を形成する工程と、前記単結晶半導体基板上にゲート
絶縁膜を介してゲート電極／配線を形成する工程と、前
記ゲート電極／配線をマスクとして前記単結晶半導体基
板に導電型不純物を導入し、前記ゲート電極／配線の両
側の前記単結晶半導体基板にソース／ドレイン領域層を
形成する工程と、前記ゲート電極を被覆して絶縁層を形
成した後、該絶縁層の表面を平坦にする工程と、前記絶
縁層を介在させて前記単結晶半導体基板と支持基板とを
張り合わせる工程と、前記単結晶半導体基板を研磨し、
前記支持基板上に単結晶半導体層を残す工程と、前記単
結晶半導体層上に絶縁膜を形成する工程と、前記ソース
／ドレイン領域層上の前記絶縁膜にコンタクトホールを
形成する工程と、前記コンタクトホールを介して前記ソ
ース／ドレイン領域層と接続／配線する導電層を形成す
る工程とを有するＳＯＩ基板を用いた半導体装置の製造
方法によって達成され、第７に、前記単結晶半導体基板
を研磨し、前記支持基板上に単結晶半導体層を残す工程
の後、該単結晶半導体層の表層にイオン注入により前記
ソース／ドレイン領域層の導電型と反対導電型の不純物
を導入し、導電型領域層を形成する工程を有する第６の
発明に記載のＳＯＩ基板を用いた半導体装置の製造方法
によって達成され、第８に、選択酸化により単結晶半導
体基板の表層に分離絶縁膜を形成し、該分離絶縁膜に囲
まれた前記単結晶半導体基板からなる素子領域を形成す
る工程と、前記単結晶半導体基板に接続又は配線する導
電層を形成する工程と、該導電層を被覆して絶縁層を形
成した後、該絶縁層の表面を平坦にする工程と、前記絶
縁層を介在させて前記単結晶半導体基板と支持基板とを
張り合わせる工程と、前記単結晶半導体基板を研磨し、
前記支持基板上に前記分離絶縁膜により分離された前記
素子領域となる単結晶半導体層を残す工程と、前記単結
晶半導体層上にゲート絶縁膜を介してゲート電極／配線
を形成する工程と、前記ゲート電極／配線をマスクとし
て前記単結晶半導体層に導電型不純物を導入し、前記絶
縁層に埋め込まれた前記導電層に接するソース／ドレイ
ン領域層を形成する工程とを有するＳＯＩ基板を用いた
半導体装置の製造方法によって達成され、第９に、複数
の前記素子領域を形成し、かつ複数の前記素子領域にわ
たって前記ゲート電極／配線及び前記導電層を接続又は
配線することを特徴とする第７又は第８の発明に記載の
ＳＯＩ基板を用いた半導体装置の製造方法によって達成
される。The first object of the present invention is to connect an element region formed of a single crystal semiconductor layer formed on an insulating substrate and the element region embedded in the insulating substrate to the single crystal semiconductor layer. Alternatively, the wiring is formed on the surface of the single crystal semiconductor layer opposite to the surface where the first conductive layer is wired and the first conductive layer is connected or wired, and is connected or wired to the single crystal semiconductor layer. A semiconductor device using an SOI substrate having a second conductive layer, and secondly, a plurality of the element regions separated by an isolation insulating film reaching the insulating substrate are formed on the insulating substrate. And a method for manufacturing a semiconductor device using an SOI substrate according to the first invention, characterized in that the first conductive layer and the second conductive layer are connected or wired over a plurality of the element regions. Achieved by the third The first conductive layer is a gate electrode / wiring facing the single crystal semiconductor layer through a gate insulating film, and the second wiring / electrode is a source / drain electrode / wiring connected to a source / drain region layer. The present invention is achieved by the method for manufacturing a semiconductor device using an SOI substrate according to the first or second invention, and fourthly, the single crystal semiconductor on the opposite side of the facing surface of the gate electrode / wiring. The SOI substrate according to the third aspect of the present invention, wherein the SOI layer has a conductivity type region layer formed by ion implantation of an impurity having a conductivity type opposite to the conductivity type of the source / drain region layer on the surface of the layer. Fifth, the first conductive layer is a source / drain electrode / wiring connected to a source / drain region layer, and the second conductive layer is a gate insulating film. This is achieved by the semiconductor device using the SOI substrate according to the first or second invention, which is a gate electrode / wiring facing the single crystal semiconductor layer through the sixth. A step of forming an isolation insulating film on a surface layer of the crystalline semiconductor substrate and forming an element region made of the single crystal semiconductor substrate surrounded by the isolation insulating film; and a gate on the single crystal semiconductor substrate via a gate insulating film. Forming an electrode / wiring, and introducing a conductive impurity into the single crystal semiconductor substrate using the gate electrode / wiring as a mask to form a source / drain region layer on the single crystal semiconductor substrate on both sides of the gate electrode / wiring. A step of forming the insulating layer by covering the gate electrode, a step of flattening the surface of the insulating layer, and a step of stretching the single crystal semiconductor substrate and the supporting substrate with the insulating layer interposed. And a step of polishing the single crystal semiconductor substrate,
Leaving a single crystal semiconductor layer on the supporting substrate; forming an insulating film on the single crystal semiconductor layer; forming a contact hole in the insulating film on the source / drain region layer; And a method of manufacturing a semiconductor device using an SOI substrate, which comprises a step of forming a conductive layer connecting / wiring with the source / drain region layer through a contact hole. Seventh, polishing the single crystal semiconductor substrate Then, after the step of leaving the single crystal semiconductor layer on the supporting substrate, an impurity having a conductivity type opposite to the conductivity type of the source / drain region layer is introduced into the surface layer of the single crystal semiconductor layer by ion implantation to obtain a conductivity type region. This is achieved by the method for manufacturing a semiconductor device using an SOI substrate according to the sixth invention, which has a step of forming a layer, and eighthly, it is divided into a surface layer of the single crystal semiconductor substrate by selective oxidation. Forming an insulating film and forming an element region made of the single crystal semiconductor substrate surrounded by the isolation insulating film; forming a conductive layer for connecting or wiring to the single crystal semiconductor substrate; After forming an insulating layer by covering the insulating layer, a step of flattening the surface of the insulating layer, a step of bonding the single crystal semiconductor substrate and a supporting substrate with the insulating layer interposed, and the single crystal semiconductor substrate Polished,
A step of leaving a single crystal semiconductor layer to be the element region, which is separated by the separation insulating film, on the support substrate; and a step of forming a gate electrode / wiring on the single crystal semiconductor layer via a gate insulating film, Using a gate electrode / wiring as a mask, introducing a conductive type impurity into the single crystal semiconductor layer, and forming a source / drain region layer in contact with the conductive layer embedded in the insulating layer. A ninth aspect of the present invention, which is achieved by a method for manufacturing a semiconductor device, and ninthly includes forming a plurality of the element regions and connecting or wiring the gate electrode / wiring and the conductive layer over the plurality of the element regions. Alternatively, it is achieved by the method for manufacturing a semiconductor device using the SOI substrate according to the eighth invention.
【００１２】[0012]
【作用】本発明のＳＯＩ基板を用いた半導体装置におい
ては、第１の導電層と第２の導電層は、絶縁性基板上の
素子領域である単結晶半導体層の裏面及び表面でそれぞ
れ単結晶半導体層に接続／配線されている。このため、
同一の側の単結晶半導体層表面上で第１の導電層と第２
の導電層が単結晶半導体層に接続される場合には必要で
あった第１の導電層と第２の導電層間の絶縁に必要なス
ペースを取る必要がなくなる。また、単結晶半導体層へ
の第２の導電層のコンタクトホールが不要となるので、
コンタクトホールを形成する際の位置合わせ余裕寸法が
縮減できる。以上により、素子領域内の接続／配線領域
を縮小することが可能である。従って、素子領域を縮小
できるので、半導体装置の高密度化が可能である。In the semiconductor device using the SOI substrate of the present invention, the first conductive layer and the second conductive layer are single crystal on the back surface and the front surface of the single crystal semiconductor layer which is the element region on the insulating substrate. Connected / wired to the semiconductor layer. For this reason,
The first conductive layer and the second conductive layer are formed on the surface of the single crystal semiconductor layer on the same side.
When the conductive layer is connected to the single crystal semiconductor layer, it is not necessary to take a space necessary for insulation between the first conductive layer and the second conductive layer. Further, since the contact hole of the second conductive layer to the single crystal semiconductor layer is unnecessary,
The alignment allowance when forming a contact hole can be reduced. As described above, the connection / wiring area in the element area can be reduced. Therefore, since the element region can be reduced, the density of the semiconductor device can be increased.
【００１３】例えば、単結晶半導体層の裏面にゲート電
極／配線を形成し、単結晶半導体層の表面にソース／ド
レイン電極／配線を形成する場合、ソース／ドレイン領
域層へのソース／ドレイン電極／配線のコンタクトホー
ルが不要となるので、コンタクトホールを形成する際の
位置合わせ余裕寸法が縮減できる。また、上記の場合、
或いは、その逆の場合、同一の表面からゲート電極／配
線及びソース／ドレイン電極／配線を取る場合には必要
であった絶縁のためのスペースが不要になる。これによ
り、トランジスタのソース／ドレイン領域層の占有面積
を縮小することが可能である。For example, when the gate electrode / wiring is formed on the back surface of the single crystal semiconductor layer and the source / drain electrode / wiring is formed on the front surface of the single crystal semiconductor layer, the source / drain electrode / Since the contact hole for the wiring is not required, the alignment allowance when forming the contact hole can be reduced. In the above case,
Alternatively, in the opposite case, the space for insulation, which is required when the gate electrode / wiring and the source / drain electrode / wiring are taken from the same surface, becomes unnecessary. As a result, the area occupied by the source / drain region layer of the transistor can be reduced.
【００１４】また、単結晶半導体層に対して絶縁性基板
側に第１の導電層が形成されている。例えば、第１の導
電層としてゲート電極を用いると、ゲート電極の真上に
形成されるチャネル領域も絶縁性基板側の単結晶半導体
層に形成される。従って、反転防止用の高濃度層を形成
するために、絶縁性基板と反対側の単結晶半導体層の表
層に導電型不純物をイオン注入しても、チャネル領域は
直接イオン衝撃を被らない。Further, a first conductive layer is formed on the insulating substrate side with respect to the single crystal semiconductor layer. For example, when the gate electrode is used as the first conductive layer, the channel region formed directly above the gate electrode is also formed in the single crystal semiconductor layer on the insulating substrate side. Therefore, even if a conductive impurity is ion-implanted into the surface layer of the single crystal semiconductor layer on the side opposite to the insulating substrate in order to form a high-concentration layer for preventing inversion, the channel region is not directly subjected to ion bombardment.
【００１５】これにより、チャネル領域層にイオン衝撃
による結晶欠陥が発生するのを抑制できる。このため、
閾値電圧の変動やチャネル抵抗の増大を抑え、トランジ
スタの高性能化を図ることができる。更に、本発明のＳ
ＯＩ基板を用いた半導体装置の製造方法によれば、単結
晶半導体基板上の導電層を被覆して絶縁層を形成し、平
坦化した上で、支持基板と張り合わせ、単結晶半導体基
板を研磨している。従って、絶縁性基板に第１の導電層
が埋め込まれたＳＯＩ基板を作成することができる。こ
れにより、ＳＯＩ基板表面の平坦化が可能である。This makes it possible to suppress the generation of crystal defects due to ion bombardment in the channel region layer. For this reason,
It is possible to suppress the fluctuation of the threshold voltage and the increase of the channel resistance and improve the performance of the transistor. Furthermore, S of the present invention
According to the method of manufacturing a semiconductor device using the OI substrate, the conductive layer on the single crystal semiconductor substrate is covered to form an insulating layer, the insulating layer is planarized, and then the supporting substrate is attached to the single crystal semiconductor substrate to polish the single crystal semiconductor substrate. ing. Therefore, an SOI substrate in which the first conductive layer is embedded in the insulating substrate can be manufactured. As a result, the surface of the SOI substrate can be flattened.
【００１６】[0016]
【実施例】次に、図面を参照しながら本発明の実施例に
ついて説明する。 （１）本発明の第１の実施例に係るＳＯＩ基板への絶縁
ゲート型電界効果トランジスタの形成方法の説明 図１（ａ）〜（ｄ），図２（ａ）〜（ｃ）は、本発明の
第１の実施例に係るＳＯＩ基板への絶縁ゲート型電界効
果トランジスタの形成方法について示す断面図である。Embodiments of the present invention will now be described with reference to the drawings. (1) Description of Method for Forming Insulated Gate Field Effect Transistor on SOI Substrate According to First Embodiment of the Present Invention FIGS. 1A to 1D and FIGS. FIG. 5 is a cross-sectional view showing the method for forming the insulated gate field effect transistor on the SOI substrate according to the first example of the invention.
【００１７】図１（ａ）は、単結晶シリコンからなる単
結晶半導体基板１１上に選択酸化により膜厚約1200Åの
シリコン酸化膜からなる素子分離用の分離絶縁膜１２が
形成された後の状態を示す。なお、選択酸化に用いられ
たマスク用のシリコン窒化膜及びブロック絶縁膜は既に
除去されている。また、隣接する素子領域は図示してい
ない。FIG. 1A shows a state after an isolation insulating film 12 for element isolation made of a silicon oxide film having a thickness of about 1200 Å is formed on a single crystal semiconductor substrate 11 made of single crystal silicon by selective oxidation. Indicates. The silicon nitride film and the block insulating film for the mask used for the selective oxidation have already been removed. In addition, adjacent element regions are not shown.
【００１８】このような状態で、図１（ｂ）に示すよう
に、まず、単結晶半導体基板１１上に熱酸化により膜厚
約１００Åのシリコン酸化膜を形成した後、シリコン酸
化膜上に膜厚約2000〜3000Åのポリシリコン膜を形成す
る。続いて、ポリシリコン膜とシリコン酸化膜をパター
ニングして、単結晶半導体基板１１上にゲート絶縁膜１
３及び幅約0.2 〜0.3 μｍのゲート電極（第１の導電
層）１４を形成する。In this state, as shown in FIG. 1B, first, a silicon oxide film having a film thickness of about 100 Å is formed on the single crystal semiconductor substrate 11 by thermal oxidation, and then a film is formed on the silicon oxide film. A polysilicon film with a thickness of about 2000 to 3000Å is formed. Subsequently, the polysilicon film and the silicon oxide film are patterned to form the gate insulating film 1 on the single crystal semiconductor substrate 11.
3 and a gate electrode (first conductive layer) 14 having a width of about 0.2 to 0.3 μm is formed.
【００１９】次いで、図１（ｃ）に示すように、ゲート
電極１４をマスクとして単結晶半導体基板１１に砒素又
はリンのｎ型不純物を導入して、ゲート電極１４の両側
の単結晶半導体基板１１にソース／ドレイン領域層（Ｓ
／Ｄ領域層）となるｎ型層15ａ，15ｂを形成する。次
に、図１（ｄ）に示すように、単結晶半導体基板１１上
に膜厚約6000〜7000Åのシリコン酸化膜からなる絶縁層
１６をＣＶＤ法により形成した後、絶縁層１６の表層を
研磨し、絶縁層１６表面を平坦にする。Then, as shown in FIG. 1C, an n-type impurity of arsenic or phosphorus is introduced into the single crystal semiconductor substrate 11 by using the gate electrode 14 as a mask, and the single crystal semiconductor substrate 11 on both sides of the gate electrode 14 is introduced. Source / drain region layer (S
Then, n-type layers 15a and 15b to be the / D region layer) are formed. Next, as shown in FIG. 1D, an insulating layer 16 made of a silicon oxide film having a film thickness of about 6000 to 7000Å is formed on the single crystal semiconductor substrate 11 by a CVD method, and then the surface layer of the insulating layer 16 is polished. Then, the surface of the insulating layer 16 is flattened.
【００２０】次いで、図２（ａ）に示すように、単結晶
シリコンからなる支持基板１７を準備し、絶縁層１６を
介在させて単結晶半導体基板１１と支持基板１７とを張
り合わせる。張り合わせは、単結晶半導体基板１１と支
持基板１７を加熱した状態で、或いは加熱した上に単結
晶半導体基板１１と支持基板１７の間に電圧を印加した
状態で行う。Next, as shown in FIG. 2A, a support substrate 17 made of single crystal silicon is prepared, and the single crystal semiconductor substrate 11 and the support substrate 17 are bonded together with an insulating layer 16 interposed. The bonding is performed with the single crystal semiconductor substrate 11 and the supporting substrate 17 being heated, or with the voltage applied between the single crystal semiconductor substrate 11 and the supporting substrate 17 after being heated.
【００２１】次に、単結晶半導体基板１１を研磨し、隣
接する不図示の単結晶半導体層から分離絶縁膜１２によ
り分離された厚さ５００〜６００Åの単結晶半導体層11
ａを支持基板１７上に残す。このとき、単結晶半導体層
11ａに表出するｎ型層15ａ，15ｂがＳ／Ｄ領域層15ｃ，
15ｄとなる。次いで、図２（ｂ）に示すように、残った
単結晶半導体層11ａの表層にドーズ量約１×１０14ｃｍ
-2，電力１０keV の条件でボロンをイオン注入し、ゲー
ト電極１４の上方に反転防止用の高濃度層１８を形成す
る。このとき、Ｓ／Ｄ領域層15ｃ，15ｄがｐ型反転しな
いようなドーズ量とする。Next, the single crystal semiconductor substrate 11 is polished, and the single crystal semiconductor layer 11 having a thickness of 500 to 600 Å is separated from the adjacent single crystal semiconductor layer (not shown) by the isolation insulating film 12.
a is left on the support substrate 17. At this time, the single crystal semiconductor layer
N-type layers 15a and 15b exposed on 11a are S / D region layers 15c,
It becomes 15d. Then, as shown in FIG. 2B, a dose amount of about 1 × 10 14 cm is applied to the surface layer of the remaining single crystal semiconductor layer 11a.
Boron is ion-implanted under the conditions of -2 and power of 10 keV to form a high concentration layer 18 for preventing inversion above the gate electrode 14. At this time, the dose amount is set so that the S / D region layers 15c and 15d are not p-type inverted.
【００２２】次に、図２（ｃ）に示すように、ＣＶＤ法
により、単結晶半導体層11ａ上に膜厚約3000Åのシリコ
ン酸化膜からなる層間絶縁膜１９を形成する。次に、Ｓ
／Ｄ領域層15ａ，15ｂ上の層間絶縁膜１９にコンタクト
ホール19ａ，19ｂを形成する。次いで、Ａｌ膜を形成し
た後、パターニングし、コンタクトホール19ａ，19ｂを
介してＳ／Ｄ領域層15ｃ，15ｄと接続するＳ／Ｄ電極
（第２の導電層）20ａ，20ｂを形成すると、絶縁ゲート
型電界効果トランジスタが完成する。Next, as shown in FIG. 2C, an interlayer insulating film 19 made of a silicon oxide film having a film thickness of about 3000 Å is formed on the single crystal semiconductor layer 11a by the CVD method. Then S
Contact holes 19a and 19b are formed in the interlayer insulating film 19 on the / D region layers 15a and 15b. Then, after forming an Al film, patterning is performed to form S / D electrodes (second conductive layers) 20a, 20b connected to the S / D region layers 15c, 15d through the contact holes 19a, 19b. The gate type field effect transistor is completed.
【００２３】以上のように、本発明の実施例において
は、図２（ａ）に示すように、単結晶半導体基板１１上
のゲート電極１４を被覆して絶縁層１６を形成し、平坦
化した上で、支持基板１７と張り合わせ、単結晶半導体
基板１１を研磨している。従って、絶縁層１６にゲート
電極１４が埋め込まれたＳＯＩ基板を作成することがで
きる。これにより、ＳＯＩ基板表面の平坦化が可能であ
る。As described above, in the embodiment of the present invention, as shown in FIG. 2A, the gate electrode 14 on the single crystal semiconductor substrate 11 is covered to form the insulating layer 16 and the surface is planarized. Above, the single crystal semiconductor substrate 11 is polished by being attached to the supporting substrate 17. Therefore, it is possible to create an SOI substrate in which the gate electrode 14 is embedded in the insulating layer 16. As a result, the surface of the SOI substrate can be flattened.
【００２４】また、素子領域である単結晶半導体層11ａ
に対して支持基板１７側にゲート電極１４が形成されて
いるため、ゲート電極１４の真上に形成されるチャネル
領域も支持基板１７側の単結晶半導体層11ａに形成され
る。従って、図２（ｂ）に示すように、反転防止用の高
濃度層１８を形成するために、支持基板１７と反対側の
単結晶半導体層11ａの表層にボロンをイオン注入して
も、チャネル領域は直接イオン衝撃を被らない。In addition, the single crystal semiconductor layer 11a which is the element region
On the other hand, since the gate electrode 14 is formed on the supporting substrate 17 side, the channel region formed immediately above the gate electrode 14 is also formed in the single crystal semiconductor layer 11a on the supporting substrate 17 side. Therefore, as shown in FIG. 2B, even if boron is ion-implanted into the surface layer of the single crystal semiconductor layer 11a on the side opposite to the support substrate 17, in order to form the high concentration layer 18 for preventing inversion, the channel The area is not directly subjected to ion bombardment.
【００２５】これにより、単結晶半導体層11ａの表層に
形成されるチャネル領域層にイオン衝撃による結晶欠陥
が発生するのを抑制できる。このため、閾値電圧の変動
やチャネル抵抗の増大を抑え、トランジスタの高性能化
を図ることができる。 （２）第２の実施例 図３（ａ）〜（ｃ），図４（ａ），（ｂ）は、本発明の
第２の実施例に係るＣＭＯＳの作成方法について示す断
面図である。ここでは、分離された素子領域を有するＳ
ＯＩ基板の隣接する素子領域にそれぞれｐチャネル電界
効果トランジスタ及びｎチャネル電界効果トランジスタ
を形成し、かつこれらのトランジスタのＳ／Ｄ領域層同
士を接続する方法について説明する。As a result, it is possible to suppress the occurrence of crystal defects due to ion bombardment in the channel region layer formed on the surface layer of the single crystal semiconductor layer 11a. Therefore, fluctuations in threshold voltage and increase in channel resistance can be suppressed and high performance of the transistor can be achieved. (2) Second Embodiment FIGS. 3A to 3C, 4A and 4B are cross-sectional views showing a method of manufacturing a CMOS according to a second embodiment of the present invention. Here, S having an isolated element region
A method of forming a p-channel field effect transistor and an n-channel field effect transistor in the adjacent element regions of the OI substrate and connecting the S / D region layers of these transistors will be described.
【００２６】まず、図３（ａ）に示すように、単結晶半
導体基板２１の表層に膜厚約3000Åのシリコン酸化膜か
らなる素子分離用の分離絶縁膜２２を選択酸化により形
成する。これにより、第１の素子領域32ａ及び第２の素
子領域32ｂが形成される。なお、必要な場合、分離絶縁
膜２２により分離された単結晶半導体基板２１の表層に
それぞれＳ／Ｄ領域層と反対の導電型の不純物をイオン
注入し、反転防止用の導電型領域層を形成してもよい。First, as shown in FIG. 3A, an isolation insulating film 22 for element isolation made of a silicon oxide film having a film thickness of about 3000 Å is formed on the surface layer of the single crystal semiconductor substrate 21 by selective oxidation. As a result, the first element region 32a and the second element region 32b are formed. If necessary, the surface layer of the single crystal semiconductor substrate 21 separated by the isolation insulating film 22 is ion-implanted with an impurity of a conductivity type opposite to that of the S / D region layer to form a conductivity type region layer for preventing inversion. You may.
【００２７】次いで、図３（ｂ）に示すように、膜厚約
５００Åのタングステンシリサイド膜を形成した後、パ
ターニングして、分離絶縁膜２２上を通過し、かつ分離
絶縁膜２２の両側の第１の素子領域32ａ及び第２の素子
領域32ｂの単結晶半導体基板２１を互いに接続する接続
配線（第１の導電層）２３を形成する。次に、図３
（ｃ）に示すように、接続配線２３を被覆して膜厚約２
μｍのボロシリケートグラス膜（ＢＰＳＧ膜）からなる
絶縁層をＣＶＤ法により形成した後、絶縁層を研磨し、
絶縁層２４の表面を平坦にする。Next, as shown in FIG. 3B, after forming a tungsten silicide film having a film thickness of about 500 Å, patterning is performed to pass over the isolation insulating film 22 and to form a first layer on both sides of the isolation insulating film 22. A connection wiring (first conductive layer) 23 that connects the single crystal semiconductor substrates 21 in the first element region 32a and the second element region 32b to each other is formed. Next, FIG.
As shown in (c), the connection wiring 23 is covered to a film thickness of about 2
After forming an insulating layer made of a borosilicate glass film (BPSG film) of μm by a CVD method, the insulating layer is polished,
The surface of the insulating layer 24 is flattened.
【００２８】次いで、図４（ａ）に示すように、絶縁層
２４を介在させて単結晶半導体基板２１と支持基板２５
とを張り合わせる。張り合わせは、第１の実施例と同様
にして、単結晶半導体基板２１と支持基板２５を加熱し
た状態で、或いは加熱した上に単結晶半導体基板２１と
支持基板２５の間に電圧を印加した状態で行う。次に、
コロイダルシリカを含む研磨剤を用いて単結晶半導体基
板２１を研磨し、支持基板２５上に分離絶縁膜２２によ
り分離された単結晶半導体層21ａ，21ｂを残す。なお、
単結晶半導体層21ａ，21ｂと隣接する他の単結晶半導体
層は図示しない。Next, as shown in FIG. 4A, the single crystal semiconductor substrate 21 and the supporting substrate 25 are interposed with the insulating layer 24 interposed.
And stick together. The bonding is performed in a state where the single crystal semiconductor substrate 21 and the support substrate 25 are heated, or a state where a voltage is applied between the single crystal semiconductor substrate 21 and the support substrate 25 after heating, as in the first embodiment. Done in. next,
The single crystal semiconductor substrate 21 is polished with an abrasive containing colloidal silica, and the single crystal semiconductor layers 21a and 21b separated by the separation insulating film 22 are left on the supporting substrate 25. In addition,
Other single crystal semiconductor layers adjacent to the single crystal semiconductor layers 21a and 21b are not shown.
【００２９】次いで、図４（ｂ）に示すように、各単結
晶半導体層21ａ，21ｂ上にそれぞれゲート絶縁膜26ａ，
26ｂを介してゲート電極（第２の導電層）27ａ，27ｂを
形成する。続いて、不図示のレジスト膜により第２の素
子領域32ｂをマスクした状態で、ゲート電極27ａをマス
クとして一方の単結晶半導体層21ａにｎ型不純物、例え
ば砒素やリンをイオン注入し、ゲート電極27ａの両側の
単結晶半導体層21ａにｎ型のＳ／Ｄ領域28ａ，28ｂを形
成する。このとき、Ｓ／Ｄ領域28ａは接続配線２３の片
端に接する。Next, as shown in FIG. 4B, the gate insulating films 26a and 26a are formed on the single crystal semiconductor layers 21a and 21b, respectively.
Gate electrodes (second conductive layers) 27a and 27b are formed via 26b. Then, with the second element region 32b masked by a resist film (not shown), an n-type impurity such as arsenic or phosphorus is ion-implanted into one of the single crystal semiconductor layers 21a using the gate electrode 27a as a mask to form the gate electrode. N-type S / D regions 28a and 28b are formed in the single crystal semiconductor layer 21a on both sides of 27a. At this time, the S / D region 28a contacts one end of the connection wiring 23.
【００３０】次に、不図示のレジスト膜により第１の素
子領域32ａをマスクした状態で、ゲート電極27ｂをマス
クとして他方の単結晶半導体層21ｂにｐ型不純物、例え
ばボロンをイオン注入し、ゲート電極27ｂの両側の単結
晶半導体層21ｂにｐ型のＳ／Ｄ領域29ａ，29ｂを形成す
る。このとき、Ｓ／Ｄ領域29ａは接続配線２３の他端に
接する。Next, with the first element region 32a being masked by a resist film (not shown), p-type impurities such as boron are ion-implanted into the other single crystal semiconductor layer 21b by using the gate electrode 27b as a mask to form a gate. P-type S / D regions 29a and 29b are formed in the single crystal semiconductor layer 21b on both sides of the electrode 27b. At this time, the S / D area 29a contacts the other end of the connection wiring 23.
【００３１】これにより、ドレインとして機能するＳ／
Ｄ領域28ａとＳ／Ｄ領域29ａが相互に電気的に接続され
る。次いで、膜厚約0.2 μｍのシリコン酸化膜からなる
層間絶縁膜３０を形成した後、ソースとして機能するＳ
／Ｄ領域28ｂとＳ／Ｄ領域29ｂ上の層間絶縁膜３０にコ
ンタクトホール30ａ，30ｂを形成する。続いて、Ａｌ膜
を形成した後、パターニングし、Ｓ／Ｄ電極31ａ，31ｂ
を形成すると、ＣＭＯＳが完成する。As a result, S / which functions as a drain
The D region 28a and the S / D region 29a are electrically connected to each other. Then, after forming an interlayer insulating film 30 made of a silicon oxide film with a film thickness of about 0.2 μm, S which functions as a source is formed.
Contact holes 30a and 30b are formed in the interlayer insulating film 30 on the / D region 28b and the S / D region 29b. Subsequently, after forming an Al film, patterning is performed to form S / D electrodes 31a and 31b.
Are formed, the CMOS is completed.
【００３２】以上のように、第２の実施例によれば、単
結晶半導体層21ａ，21ｂの裏面に接続配線２３を形成し
ているので、単結晶半導体層21ａ，21ｂの表側ではＳ／
Ｄ領域28ａと29ａを接続するコンタクトホールが不要に
なる。このため、そのコンタクトホールを形成する際の
位置合わせ余裕寸法も縮小できる。また、単結晶半導体
層21ａ，21ｂの表面にゲート電極27ａ，27ｂを形成し、
これと反対側の単結晶半導体層21ａ，21ｂの裏面に接続
配線２３を形成しているので、同一の表面からゲート電
極とＳ／Ｄ電極を取る場合に必要であった絶縁のための
スペースが不要になる。As described above, according to the second embodiment, since the connection wiring 23 is formed on the back surfaces of the single crystal semiconductor layers 21a and 21b, S / S is formed on the front side of the single crystal semiconductor layers 21a and 21b.
A contact hole connecting the D regions 28a and 29a becomes unnecessary. For this reason, the alignment allowance when forming the contact hole can be reduced. Further, gate electrodes 27a and 27b are formed on the surfaces of the single crystal semiconductor layers 21a and 21b,
Since the connection wirings 23 are formed on the back surfaces of the single crystal semiconductor layers 21a and 21b on the opposite side, a space for insulation required when the gate electrode and the S / D electrode are taken from the same surface is provided. It becomes unnecessary.
【００３３】従って、位置合わせ余裕寸法及びスペース
寸法を合わせた寸法だけＳ／Ｄ領域28ａと29ａの寸法を
縮小することができる。例えば、デザインルールが0.35
μｍ、位置合わせ余裕が0.2 μｍ、層間絶縁膜３０の膜
厚が0.2 μｍとすると、表側にゲート電極及び接続配線
の両方が形成される場合にはＳ／Ｄ領域28ａと29ａの幅
が1.15μｍ程度必要であるが、第２の実施例の場合、そ
れを0.55μｍ程度に縮小することができる。Therefore, the sizes of the S / D regions 28a and 29a can be reduced by a size including the alignment margin size and the space size. For example, the design rule is 0.35
.mu.m, the alignment margin is 0.2 .mu.m, and the thickness of the interlayer insulating film 30 is 0.2 .mu.m, the widths of the S / D regions 28a and 29a are 1.15 .mu.m when both the gate electrode and the connection wiring are formed on the front side. In the case of the second embodiment, it can be reduced to about 0.55 μm, although it is necessary.
【００３４】これにより、半導体装置の更なる高密度化
が可能である。なお、第２の実施例では、本発明をＣＭ
ＯＳの隣接するｐ型及びｎ型トランジスタ同士を配線す
る場合に適用しているが、ＳＲＡＭのセル内及びセル間
のトランジスタ間の配線にも適用可能である。この場
合、ゲート電極／配線がワード線となり、Ｓ／Ｄ電極／
配線がビット線となる。As a result, it is possible to further increase the density of the semiconductor device. In the second embodiment, the present invention is CM
Although it is applied when wiring the p-type and n-type transistors adjacent to each other in the OS, it is also applicable to the wiring between the transistors in the SRAM cell and between the cells. In this case, the gate electrode / wiring becomes a word line, and the S / D electrode /
The wiring becomes a bit line.
【００３５】[0035]
【発明の効果】以上のように、本発明のＳＯＩ基板を用
いた半導体装置においては、第１の導電層と第２の導電
層は、それぞれ、絶縁性基板上の素子領域である単結晶
半導体層の裏面及び表面で単結晶半導体層に接続又は配
線されている。このため、同一の表面から第１の導電層
と第２の導電層を取る場合必要であったそれらの間のス
ペースが不要となり、これにより、素子領域を縮小でき
るので、半導体装置の高密度化が可能である。As described above, in the semiconductor device using the SOI substrate of the present invention, each of the first conductive layer and the second conductive layer is a single crystal semiconductor which is an element region on the insulating substrate. The single crystal semiconductor layer is connected or wired on the back surface and the front surface of the layer. Therefore, the space between the first conductive layer and the second conductive layer, which is required when the first conductive layer and the second conductive layer are taken from the same surface, is not required, and the element region can be reduced. Is possible.
【００３６】また、単結晶半導体層に対して絶縁性基板
側に第１の導電層、例えばゲート電極が形成されること
により、反転防止用の高濃度層を形成するためのイオン
注入による結晶欠陥がチャネル領域層に発生するのを抑
制することができる。このため、閾値電圧の変動やチャ
ネル抵抗の増大を抑え、トランジスタの高性能化を図る
ことができる。Further, since the first conductive layer, for example, the gate electrode is formed on the insulating substrate side with respect to the single crystal semiconductor layer, crystal defects due to ion implantation for forming a high concentration layer for preventing inversion. Can be suppressed from occurring in the channel region layer. Therefore, fluctuations in threshold voltage and increase in channel resistance can be suppressed and high performance of the transistor can be achieved.
【００３７】更に、本発明のＳＯＩ基板を用いた半導体
装置の製造方法によれば、単結晶半導体基板上の導電層
を被覆して絶縁層を形成し、平坦化した上で、支持基板
と張り合わせ、単結晶半導体基板を研磨している。従っ
て、絶縁性基板に第１の導電層が埋め込まれたＳＯＩ基
板を作成することができる。これにより、ＳＯＩ基板表
面の平坦化が可能である。Further, according to the method of manufacturing a semiconductor device using the SOI substrate of the present invention, the conductive layer on the single crystal semiconductor substrate is covered to form an insulating layer, which is flattened and then bonded to the supporting substrate. The single crystal semiconductor substrate is polished. Therefore, an SOI substrate in which the first conductive layer is embedded in the insulating substrate can be manufactured. As a result, the surface of the SOI substrate can be flattened.
【図１】本発明の第１の実施例に係る断面図（その１）
である。FIG. 1 is a sectional view according to a first embodiment of the present invention (No. 1)
Is.
【図２】本発明の第１の実施例に係る断面図（その２）
である。FIG. 2 is a sectional view according to the first embodiment of the present invention (No. 2)
Is.
【図３】本発明の第２の実施例に係る断面図（その１）
である。FIG. 3 is a sectional view according to a second embodiment of the present invention (No. 1)
Is.
【図４】本発明の第２の実施例に係る断面図（その２）
である。FIG. 4 is a sectional view according to the second embodiment of the present invention (No. 2)
Is.
【図５】従来例に係る断面図（その１）である。FIG. 5 is a cross-sectional view (1) according to a conventional example.
【図６】従来例に係る断面図（その２）である。FIG. 6 is a sectional view (No. 2) according to a conventional example.
１１，２１ 単結晶半導体基板、 11ａ 単結晶半導体層、 １２，２２ 分離絶縁膜、 １３，26ａ，26ｂ ゲート絶縁膜、 １４ ゲート電極（第１の導電層）、 15ａ，15ｂ ｎ型層、 15ｃ，15ｄ，28ａ，28ｂ，29ａ，29ｂ Ｓ／Ｄ領域層、 １６，２４ 絶縁層（絶縁性基板）、 １７，２５ 支持基板、 １８ 高濃度層、 １９，３０ 層間絶縁膜、 20ａ，20ｂ Ｓ／Ｄ電極（第２の導電層）、 ２３ 接続配線（第１の導電層）、 27ａ，27ｂ ゲート電極（第２の導電層）、 31ａ，31ｂ Ｓ／Ｄ電極、 32ａ 第１の素子領域、 32ｂ 第２の素子領域。 11, 21 single crystal semiconductor substrate, 11a single crystal semiconductor layer, 12, 22 isolation insulating film, 13, 26a, 26b gate insulating film, 14 gate electrode (first conductive layer), 15a, 15b n-type layer, 15c, 15d, 28a, 28b, 29a, 29b S / D region layer, 16, 24 insulating layer (insulating substrate), 17, 25 support substrate, 18 high concentration layer, 19, 30 interlayer insulating film, 20a, 20b S / D Electrode (second conductive layer), 23 connection wiring (first conductive layer), 27a, 27b gate electrode (second conductive layer), 31a, 31b S / D electrode, 32a first element region, 32b first 2 element regions.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/088 29/786 21/336 9056−4Ｍ Ｈ０１Ｌ 29/78 ３１１ Ｙ (72)発明者 鈴木 邦広 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 杉井 寿博 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification number Internal reference number FI Technical indication H01L 27/088 29/786 21/336 9056-4M H01L 29/78 311 Y (72) Inventor Suzuki Kunihiro 1015 Kamiodanaka, Nakahara-ku, Kawasaki City, Kanagawa Prefecture, Fujitsu Limited (72) Inventor: Toshihiro Sugii 1015, Kamiodanaka, Nakahara-ku, Kawasaki City, Kanagawa Prefecture, Fujitsu Limited
Claims (9)
層からなる素子領域と、 前記絶縁性基板に埋め込まれ、前記単結晶半導体層に接
続又は配線された第１の導電層と、 前記第１の導電層が接続又は配線された面と反対側の前
記単結晶半導体層上に形成され、該単結晶半導体層に接
続又は配線された第２の導電層とを有するＳＯＩ基板を
用いた半導体装置。1. An element region made of a single crystal semiconductor layer formed on an insulating substrate, a first conductive layer embedded in the insulating substrate and connected or wired to the single crystal semiconductor layer, An SOI substrate having a second conductive layer formed on the single crystal semiconductor layer on the side opposite to the surface where the first conductive layer is connected or wired and having a second conductive layer connected or wired to the single crystal semiconductor layer is used. Semiconductor device.
る分離絶縁膜により分離された複数の前記素子領域が形
成され、かつ複数の前記素子領域にわたって前記第１の
導電層及び前記第２の導電層が接続又は配線されている
ことを特徴とする請求項１記載のＳＯＩ基板を用いた半
導体装置。2. A plurality of the element regions separated by an isolation insulating film reaching the insulating substrate are formed on the insulating substrate, and the first conductive layer and the second conductive layer extend over the plurality of the element regions. 2. The semiconductor device using the SOI substrate according to claim 1, wherein the conductive layer is connected or wired.
て前記単結晶半導体層に面するゲート電極／配線であ
り、前記第２の導電層はソース／ドレイン領域層に接続
するソース／ドレイン電極／配線であることを特徴とす
る請求項１又は請求項２記載のＳＯＩ基板を用いた半導
体装置。3. The first conductive layer is a gate electrode / wiring facing the single crystal semiconductor layer with a gate insulating film interposed therebetween, and the second conductive layer is a source / drain region connected to a source / drain region layer. A semiconductor device using the SOI substrate according to claim 1 or 2, which is a drain electrode / wiring.
の単結晶半導体層の表層に、前記ソース／ドレイン領域
層の導電型と反対導電型の不純物をイオン注入により導
入して形成された高濃度層を有することを特徴とする請
求項３記載のＳＯＩ基板を用いた半導体装置。4. An impurity of a conductivity type opposite to the conductivity type of the source / drain region layer is introduced by ion implantation into a surface layer of the single crystal semiconductor layer opposite to the facing surface of the gate electrode / wiring. 4. A semiconductor device using an SOI substrate according to claim 3, which has a high concentration layer.
域層に接続するソース／ドレイン電極／配線であり、前
記第２の導電層はゲート絶縁膜を介して前記単結晶半導
体層に面するゲート電極／配線であることを特徴とする
請求項１又は請求項２記載のＳＯＩ基板を用いた半導体
装置。5. The first conductive layer is a source / drain electrode / wiring connected to a source / drain region layer, and the second conductive layer faces the single crystal semiconductor layer through a gate insulating film. A semiconductor device using the SOI substrate according to claim 1 or 2, which is a gate electrode / wiring.
に分離絶縁膜を形成し、該分離絶縁膜に囲まれた前記単
結晶半導体基板からなる素子領域を形成する工程と、 前記単結晶半導体基板上にゲート絶縁膜を介してゲート
電極／配線を形成する工程と、 前記ゲート電極／配線をマスクとして前記単結晶半導体
基板に導電型不純物を導入し、前記ゲート電極／配線の
両側の前記単結晶半導体基板にソース／ドレイン領域層
を形成する工程と、 前記ゲート電極を被覆して絶縁層を形成した後、該絶縁
層の表面を平坦にする工程と、 前記絶縁層を介在させて前記単結晶半導体基板と支持基
板とを張り合わせる工程と、 前記単結晶半導体基板を研磨し、前記支持基板上に単結
晶半導体層を残す工程と、 前記単結晶半導体層上に絶縁膜を形成する工程と、 前記ソース／ドレイン領域層上の前記絶縁膜にコンタク
トホールを形成する工程と、 前記コンタクトホールを介して前記ソース／ドレイン領
域層と接続又は配線する導電層を形成する工程とを有す
るＳＯＩ基板を用いた半導体装置の製造方法。6. A step of forming an isolation insulating film on a surface layer of a single crystal semiconductor substrate by selective oxidation, and forming an element region made of the single crystal semiconductor substrate surrounded by the isolation insulating film, the single crystal semiconductor substrate Forming a gate electrode / wiring through a gate insulating film, and introducing a conductive impurity into the single crystal semiconductor substrate using the gate electrode / wiring as a mask to form the single crystal on both sides of the gate electrode / wiring. Forming a source / drain region layer on a semiconductor substrate; forming an insulating layer by covering the gate electrode, and then flattening a surface of the insulating layer; and interposing the insulating layer to form the single crystal. A step of bonding a semiconductor substrate and a supporting substrate; a step of polishing the single crystal semiconductor substrate to leave a single crystal semiconductor layer on the supporting substrate; and a step of forming an insulating film on the single crystal semiconductor layer And a step of forming a contact hole in the insulating film on the source / drain region layer, and a step of forming a conductive layer connecting or wiring with the source / drain region layer through the contact hole. A method of manufacturing a semiconductor device using.
持基板上に前記単結晶半導体層を残す工程の後、該単結
晶半導体層の表層にイオン注入により前記ソース／ドレ
イン領域層の導電型と反対導電型の不純物を導入し、導
電型領域層を形成する工程を有する請求項６記載のＳＯ
Ｉ基板を用いた半導体装置の製造方法。7. The conductivity type of the source / drain region layer is obtained by ion-implanting a surface layer of the single crystal semiconductor layer by ion implantation after the step of polishing the single crystal semiconductor substrate and leaving the single crystal semiconductor layer on the supporting substrate. 7. The SO according to claim 6, further comprising the step of introducing an impurity having a conductivity type opposite to that of forming a conductivity type region layer.
A method of manufacturing a semiconductor device using an I substrate.
に分離絶縁膜を形成し、該分離絶縁膜に囲まれた前記単
結晶半導体基板からなる素子領域を形成する工程と、 前記単結晶半導体基板に接続又は配線する導電層を形成
する工程と、 該導電層を被覆して絶縁層を形成した後、該絶縁層の表
面を平坦にする工程と、 前記絶縁層を介在させて前記単結晶半導体基板と支持基
板とを張り合わせる工程と、 前記単結晶半導体基板を研磨し、前記支持基板上に前記
分離絶縁膜により分離された前記素子領域となる単結晶
半導体層を残す工程と、 前記単結晶半導体層上にゲート絶縁膜を介してゲート電
極／配線を形成する工程と、 前記ゲート電極／配線をマスクとして前記単結晶半導体
層に導電型不純物を導入し、前記絶縁層に埋め込まれた
前記導電層に接するソース／ドレイン領域層を形成する
工程とを有するＳＯＩ基板を用いた半導体装置の製造方
法。8. A step of forming an isolation insulating film on a surface layer of a single crystal semiconductor substrate by selective oxidation, and forming an element region made of the single crystal semiconductor substrate surrounded by the isolation insulating film, and the single crystal semiconductor substrate. A step of forming a conductive layer for connecting or wiring to, a step of covering the conductive layer to form an insulating layer, and then flattening the surface of the insulating layer; and the single crystal semiconductor with the insulating layer interposed. Bonding a substrate and a support substrate, polishing the single crystal semiconductor substrate, leaving a single crystal semiconductor layer to be the element region separated by the separation insulating film on the support substrate, the single crystal Forming a gate electrode / wiring on a semiconductor layer via a gate insulating film; and introducing a conductive impurity into the single crystal semiconductor layer using the gate electrode / wiring as a mask to form the conductive material embedded in the insulating layer. And a step of forming a source / drain region layer in contact with the layer, a method for manufacturing a semiconductor device using an SOI substrate.
成し、かつ複数の前記素子領域にわたって前記ゲート電
極／配線及び前記導電層により接続又は配線することを
特徴とする請求項６，請求項７又は請求項８記載のＳＯ
Ｉ基板を用いた半導体装置の製造方法。9. The method according to claim 6, wherein a plurality of the element regions are formed on an insulating substrate, and the gate electrodes / wirings and the conductive layer are connected or wired over the plurality of the element regions. SO according to claim 7 or claim 8.
A method of manufacturing a semiconductor device using an I substrate.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5304177A JPH07161947A (en) | 1993-12-03 | 1993-12-03 | Semiconductor device using soi substrate and its manufacture |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5304177A JPH07161947A (en) | 1993-12-03 | 1993-12-03 | Semiconductor device using soi substrate and its manufacture |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07161947A true JPH07161947A (en) | 1995-06-23 |
Family
ID=17929969
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5304177A Pending JPH07161947A (en) | 1993-12-03 | 1993-12-03 | Semiconductor device using soi substrate and its manufacture |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07161947A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7528446B2 (en) | 2004-03-26 | 2009-05-05 | Sharp Kabushiki Kaisha | Semiconductor substrate, semiconductor device, and manufacturing methods for them |
| WO2009084137A1 (en) * | 2007-12-27 | 2009-07-09 | Sharp Kabushiki Kaisha | Semiconductor device and method for manufacturing the same |
| JP2009200512A (en) * | 2009-04-16 | 2009-09-03 | Sharp Corp | Semiconductor device |
| JP2011018904A (en) * | 2009-07-09 | 2011-01-27 | Internatl Business Mach Corp <Ibm> | Semiconductor device and method of manufacturing the same |
-
1993
- 1993-12-03 JP JP5304177A patent/JPH07161947A/en active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7528446B2 (en) | 2004-03-26 | 2009-05-05 | Sharp Kabushiki Kaisha | Semiconductor substrate, semiconductor device, and manufacturing methods for them |
| US8293621B2 (en) | 2004-03-26 | 2012-10-23 | Sharp Kabushiki Kaisha | Semiconductor substrate, semiconductor device, and manufacturing methods for them |
| US8563406B2 (en) | 2004-03-26 | 2013-10-22 | Sharp Kabushiki Kaisha | Semiconductor substrate, semiconductor device, and manufacturing methods for them |
| WO2009084137A1 (en) * | 2007-12-27 | 2009-07-09 | Sharp Kabushiki Kaisha | Semiconductor device and method for manufacturing the same |
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030520 |