JPH07161939A - Manufacture of semiconductor device - Google Patents
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- JPH07161939A JPH07161939A JP34003893A JP34003893A JPH07161939A JP H07161939 A JPH07161939 A JP H07161939A JP 34003893 A JP34003893 A JP 34003893A JP 34003893 A JP34003893 A JP 34003893A JP H07161939 A JPH07161939 A JP H07161939A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体装置の製造方法に
関する。詳しくは、ウェハの表面に規定された複数の区
画に各々集積回路を形成した後、該区画の境界に沿って
ウェハを切断し個々の集積回路に分離して半導体装置に
加工する製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device. More specifically, the present invention relates to a manufacturing method in which an integrated circuit is formed in each of a plurality of compartments defined on the surface of a wafer, the wafer is cut along the boundaries of the compartments to be separated into individual integrated circuits, and processed into a semiconductor device.
【０００２】[0002]
【従来の技術】図５は従来の半導体装置の一例を示す模
式的な平面図である。この半導体装置は薄膜型であり、
絶縁基板１０１の上に形成された半導体薄膜を素子領域
として利用する。絶縁基板１０１の表面には表示用アク
ティブマトリクス回路１０２が集積的に形成されてお
り、表示領域を構成する。かかる構造を有する半導体装
置は例えばアクティブマトリクス型液晶表示パネルの駆
動基板に利用される。絶縁基板１０１に、所定の間隙を
介して対向電極が形成された対向基板を接合し、該間隙
内に液晶層を封入充填する事によりアクティブマトリク
ス型液晶表示パネルが得られる。表示領域はマトリクス
状に配列した画素電極１０３を有している。各画素電極
１０３にはスイッチング用の薄膜トランジスタ１０４が
接続されている。各薄膜トランジスタ１０４のゲート電
極にはゲートライン１０５が接続されており、同じくソ
ース電極には信号ライン１０６が接続されている。複数
のゲートライン１０５は垂直走査回路１０７に接続され
る一方、複数の信号ライン１０６は水平走査回路１０８
に接続される。垂直走査回路１０７はゲートライン１０
５を介してスイッチング用薄膜トランジスタ１０４を線
順次で走査する一方、水平走査回路１０８は信号ライン
１０６を介して、選択された薄膜トランジスタ１０４を
通じ対応する画素電極１０３に画像信号を供給する。こ
れら垂直走査回路１０７及び水平走査回路１０８は薄膜
トランジスタを構成要素とする集積回路である。絶縁基
板１０１の周辺部上端には外部接続用のパッド電極１０
９も形成されており垂直走査回路１０７や水平走査回路
１０８と接続している。2. Description of the Related Art FIG. 5 is a schematic plan view showing an example of a conventional semiconductor device. This semiconductor device is a thin film type,
The semiconductor thin film formed on the insulating substrate 101 is used as an element region. A display active matrix circuit 102 is integrally formed on the surface of the insulating substrate 101 to form a display region. The semiconductor device having such a structure is used, for example, as a drive substrate of an active matrix type liquid crystal display panel. An active matrix type liquid crystal display panel is obtained by joining an opposite substrate on which an opposite electrode is formed to the insulating substrate 101 with a predetermined gap and filling and filling a liquid crystal layer in the gap. The display area has pixel electrodes 103 arranged in a matrix. A thin film transistor 104 for switching is connected to each pixel electrode 103. A gate line 105 is connected to the gate electrode of each thin film transistor 104, and similarly, a signal line 106 is connected to the source electrode. The plurality of gate lines 105 are connected to the vertical scanning circuit 107, while the plurality of signal lines 106 are connected to the horizontal scanning circuit 108.
Connected to. The vertical scanning circuit 107 includes a gate line 10
5, the switching thin film transistor 104 is line-sequentially scanned, while the horizontal scanning circuit 108 supplies an image signal to the corresponding pixel electrode 103 through the selected thin film transistor 104 via the signal line 106. The vertical scanning circuit 107 and the horizontal scanning circuit 108 are integrated circuits having thin film transistors as constituent elements. A pad electrode 10 for external connection is provided on the upper end of the peripheral portion of the insulating substrate 101.
9 is also formed and is connected to the vertical scanning circuit 107 and the horizontal scanning circuit 108.
【０００３】かかる構成を有する表示用アクティブマト
リクス回路１０２を囲む様にガードリング１１０が形成
されている。このガードリング１１０はアルミニウム等
の金属膜からなり、内部集積回路の接地ライン又は電源
ラインに電気接続されている。ガードリング１１０は表
示用アクティブマトリクス回路１０２を構成する薄膜ト
ランジスタ等を製造工程における静電ダメージ等から保
護する機能を有する。A guard ring 110 is formed so as to surround the display active matrix circuit 102 having such a configuration. The guard ring 110 is made of a metal film such as aluminum and is electrically connected to the ground line or the power supply line of the internal integrated circuit. The guard ring 110 has a function of protecting the thin film transistors and the like that form the display active matrix circuit 102 from electrostatic damage and the like in the manufacturing process.
【０００４】図６は上述した表示用アクティブマトリク
ス回路が多数形成されたウェハを示す模式的な平面図で
ある。図５に示した半導体装置はこのウェハから切り出
す事により多数個同時に製造する事ができる。図示する
様に、矩形大型のガラス材からなるウェハ１１１は縦横
の境界１１２によって仕切られた複数の区画１１３を有
する。各区画１１３内には通常のＩＣプロセスにより表
示用アクティブマトリクス回路１０２が集積形成されて
いる。個々の回路１０２は、前述した様にガードリング
１１０により囲まれ静電ダメージから保護されている。
さらに、境界１１２を介して隣り合うガードリング１１
０を互いに結線する接続配線１１４も設けられている。
ウェハ１１１上の全てのガードリング１１０は共通結線
され同電位となる。かかる構成により製造工程中ウェハ
１１１に加わる静電気を均一化して特定区画に集積され
たアクティブマトリクス回路１０２のみに静電ダメージ
が集中する事を防止している。FIG. 6 is a schematic plan view showing a wafer on which a large number of the above-mentioned display active matrix circuits are formed. A large number of semiconductor devices shown in FIG. 5 can be manufactured simultaneously by cutting out from this wafer. As shown in the figure, a wafer 111 made of a rectangular large glass material has a plurality of compartments 113 partitioned by vertical and horizontal boundaries 112. A display active matrix circuit 102 is integrated and formed in each section 113 by a normal IC process. As described above, each circuit 102 is surrounded by the guard ring 110 and protected from electrostatic damage.
Further, the guard rings 11 adjacent to each other via the boundary 112
A connection wiring 114 for connecting 0s to each other is also provided.
All the guard rings 110 on the wafer 111 are connected in common and have the same potential. With this configuration, static electricity applied to the wafer 111 during the manufacturing process is made uniform, and electrostatic damage is prevented from concentrating only on the active matrix circuit 102 integrated in a specific section.
【０００５】[0005]
【発明が解決しようとする課題】図７は境界近傍の断面
構造を表わしている。境界１１２によって一対の区画１
１３Ａ及び１１３Ｂが互いに仕切られている。ウェハ１
１１の表面には第１層間絶縁膜１１５が成膜されてい
る。この第１層間絶縁膜１１５は境界１１２に沿ってパ
タニング除去されている。この様に第１層間絶縁膜１１
５を境界１１２に沿って細分化する事により膜のストレ
スを抑制する事ができる。境界１１２と交差する様に接
続配線１１４がパタニング形成されており、互いに隣接
するガードリング１１０Ａと１００Ｂを共通結線してい
る。その上には第２層間絶縁膜１１６及びパッシベーシ
ョン膜１１７が重ねて成膜されている。第１層間絶縁膜
１１５と同様の理由により、第２層間絶縁膜１１６及び
パッシベーション膜１１７は境界１１２に沿ってパタニ
ング除去されており膜ストレスを抑制している。この後
境界１１２に沿ってウェハ１１１は分離加工され、個々
の半導体装置が得られる。この際、スクライブラインと
なる境界１１２に沿って各層間絶縁膜やパッシベーショ
ン膜を除去しておく事によりパーティクル等の異物の発
生を抑える事ができる。しかしながら層間絶縁膜等をス
クライブラインに沿って除去した事により、ダイシング
等による切断後接続配線１１４が露出するという不具合
がある。FIG. 7 shows a sectional structure near the boundary. A pair of compartments 1 by a boundary 112
13A and 113B are separated from each other. Wafer 1
A first interlayer insulating film 115 is formed on the surface of 11. The first interlayer insulating film 115 is removed by patterning along the boundary 112. Thus, the first interlayer insulating film 11
By subdividing 5 along the boundary 112, the stress of the film can be suppressed. The connection wiring 114 is patterned so as to intersect with the boundary 112, and the guard rings 110A and 100B adjacent to each other are commonly connected. A second interlayer insulating film 116 and a passivation film 117 are overlaid thereon. For the same reason as the first interlayer insulating film 115, the second interlayer insulating film 116 and the passivation film 117 are removed by patterning along the boundary 112 to suppress the film stress. After this, the wafer 111 is separated along the boundary 112 to obtain individual semiconductor devices. At this time, by removing each interlayer insulating film and the passivation film along the boundary 112 serving as a scribe line, it is possible to suppress the generation of foreign matters such as particles. However, since the interlayer insulating film and the like are removed along the scribe line, there is a problem that the connection wiring 114 is exposed after cutting by dicing or the like.
【０００６】この点につき再び図５に戻って簡潔に説明
する。ウェハから切り出された状態では、半導体装置の
絶縁基板１０１はスクライブラインに沿った周端面１２
０を有する。この周端面１２０とガードリング１１０と
の間には接続配線１１４が残留している。この残留した
接続配線１１４は不要であるばかりでなく、分割後の半
導体装置に対して悪影響を及ぼす。即ち、接続配線１１
４はその表面が露出しているのでアンテナとして作用
し、ここから外部の静電気を拾い内部回路に静電ダメー
ジ及び静電破壊を引き起こす原因となっていた。かかる
従来の技術の課題に鑑み、本発明は効果的な静電破壊防
止方法を提供する事を目的とする。This point will be briefly described by returning to FIG. In the state of being cut out from the wafer, the insulating substrate 101 of the semiconductor device has the peripheral end surface 12 along the scribe line.
Has 0. The connection wiring 114 remains between the peripheral end surface 120 and the guard ring 110. The remaining connection wiring 114 is not only unnecessary but also has an adverse effect on the semiconductor device after division. That is, the connection wiring 11
Since the surface 4 is exposed, it acts as an antenna, which causes external static electricity to be picked up from this area, causing electrostatic damage and electrostatic breakdown in the internal circuit. In view of the problems of the conventional techniques, an object of the present invention is to provide an effective electrostatic breakdown prevention method.
【０００７】[0007]
【課題を解決するための手段】上述した従来の技術の課
題を解決し本発明の目的を達成する為以下の手段を講じ
た。即ち本発明によれば、半導体装置は次の方法により
製造される。先ず最初にウェハの表面に規定された複数
の区画に各々集積回路を形成する第１工程を行なう。次
に、隣り合う区画に形成された集積回路を互いに結線し
て同電位とする接続配線を、区画の境界と交差する様に
パタニング形成する第２工程を行なう。続いてウェハ上
に成膜された層間絶縁膜を区画の境界に沿ってパタニン
グ除去する際、選択的に該接続配線の上部に層間絶縁膜
を残して被覆する第３工程を行なう。最後に、区画の境
界に沿って該被覆された接続配線とともに該ウェハを切
断して個々の集積回路に分離する第４工程を行なう。好
ましくは、前記第２工程において該接続配線は個々の集
積回路を囲むガードリングを互いに結線する様にパタニ
ング形成される。又前記第１工程は、例えばガラス材か
らなるウェハの表面に薄膜トランジスタからなる集積回
路を形成する工程である。Means for Solving the Problems The following means have been taken in order to solve the problems of the above-mentioned conventional techniques and achieve the object of the present invention. That is, according to the present invention, the semiconductor device is manufactured by the following method. First, a first step of forming integrated circuits in a plurality of sections defined on the surface of the wafer is performed. Next, a second step is performed in which the connection wirings that connect the integrated circuits formed in the adjacent sections to each other and have the same potential are patterned so as to intersect the boundaries of the sections. Subsequently, when the interlayer insulating film formed on the wafer is removed by patterning along the boundaries of the sections, a third step of selectively covering the connection wiring with the interlayer insulating film left over is performed. Finally, a fourth step is performed to cut the wafer along with the covered connection wiring along the boundaries of the compartments to separate the integrated circuits. Preferably, in the second step, the connection wiring is patterned so that the guard rings surrounding the individual integrated circuits are connected to each other. The first step is a step of forming an integrated circuit made of thin film transistors on the surface of a wafer made of, for example, a glass material.
【０００８】[0008]
【作用】本発明によれば、ウェハ上に成膜された層間絶
縁膜を区画の境界に沿ってパタニング除去する際、選択
的に接続配線の上部に層間絶縁膜を残して被覆する。こ
れにより、ウェハ切断後個々の接続配線は層間絶縁膜に
より被覆された状態となる為、外部の静電気を受けにく
い構造となる。なお接続配線の上部を除き、スクライブ
ラインとなる境界に沿って層間絶縁膜はパタニング除去
されている為、従来と同様に膜ストレスを抑制できると
ともに、ダイシングの際パーティクル等異物の発生を抑
える事ができる。According to the present invention, when the interlayer insulating film formed on the wafer is removed by patterning along the boundaries of the sections, the interlayer insulating film is selectively left over the connection wiring to cover it. As a result, since the individual connection wirings are covered with the interlayer insulating film after the wafer is cut, the structure is less susceptible to external static electricity. Since the interlayer insulating film is removed by patterning along the boundary that will be the scribe line, except for the upper part of the connection wiring, it is possible to suppress film stress as in the conventional case and suppress the generation of foreign matter such as particles during dicing. it can.
【０００９】[0009]
【実施例】以下図面を参照して本発明の好適な実施例を
詳細に説明する。図１は本発明により製造される半導体
装置の半完成品状態を表わす平面図である。図の簡略化
を図る為、ウェハの表面に規定された複数の区画のうち
１個のみが示されている。この区画１には集積回路が形
成される。本例ではアクティブマトリクス型液晶表示パ
ネルに用いられる半導体装置を製造する為、集積回路と
して表示領域２、垂直走査回路３、水平走査回路４を形
成している。表示領域２の具体的な構成は図５に示した
ものと同様であり、マトリクス状の画素電極とスイッチ
ング用の薄膜トランジスタを含んでいる。垂直走査回路
３及び水平走査回路４も回路素子として薄膜トランジス
タを含んでいる。加えて外部接続用のパッド電極５も設
けられており、内部的に垂直走査回路３及び水平走査回
路４と接続している。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Preferred embodiments of the present invention will be described in detail below with reference to the drawings. FIG. 1 is a plan view showing a semi-finished product state of a semiconductor device manufactured according to the present invention. For simplification of the figure, only one of the plurality of sections defined on the surface of the wafer is shown. An integrated circuit is formed in this section 1. In this example, since the semiconductor device used for the active matrix type liquid crystal display panel is manufactured, the display region 2, the vertical scanning circuit 3, and the horizontal scanning circuit 4 are formed as an integrated circuit. The specific configuration of the display area 2 is the same as that shown in FIG. 5, and includes a matrix of pixel electrodes and switching thin film transistors. The vertical scanning circuit 3 and the horizontal scanning circuit 4 also include thin film transistors as circuit elements. In addition, a pad electrode 5 for external connection is also provided and is internally connected to the vertical scanning circuit 3 and the horizontal scanning circuit 4.
【００１０】隣り合う区画に形成された集積回路を互い
に結線して同電位とする様に接続配線６を設けている。
この接続配線６は区画１の境界と交差する様にパタニン
グ形成される。本例では各集積回路を囲むガードリング
７が接続配線６により共通結線されている。しかしなが
ら本発明はこれに限られるものではなく、接続配線６に
よって共通結線されるパタンもしくは端子は適宜選択で
き、個々の集積回路を同電位に保持できれば良い。複数
の区画１が規定されたウェハの表面は絶縁膜８により被
覆されている。この絶縁膜８は区画の境界に沿ってパタ
ニング除去されている。しかしながら本発明の特徴事項
として接続配線６の上部のみには選択的に絶縁膜８が残
されている。これにより接続配線６の表面のみを被覆で
きる。A connection wiring 6 is provided so that the integrated circuits formed in the adjacent sections are connected to each other to have the same potential.
The connection wiring 6 is patterned so as to intersect the boundary of the section 1. In this example, the guard ring 7 surrounding each integrated circuit is commonly connected by the connection wiring 6. However, the present invention is not limited to this, and the pattern or terminal commonly connected by the connection wiring 6 can be appropriately selected, and each integrated circuit can be held at the same potential. The surface of the wafer in which the plurality of sections 1 are defined is covered with an insulating film 8. The insulating film 8 is removed by patterning along the boundaries of the sections. However, as a feature of the present invention, the insulating film 8 is selectively left only on the upper portion of the connection wiring 6. Thereby, only the surface of the connection wiring 6 can be covered.
【００１１】図２は、図１に示したＡ−Ａ線に沿って切
断した断面構造を表わしている。図示する様にウェハ０
はスクライブラインとなる境界９により互いに隣接する
区画１Ｌ及び１Ｒに仕切られている。ウェハ０の表面に
成膜された下地の第１層間絶縁膜１０は境界９に沿って
選択的に除去されている。左右一対のガードリング７Ｌ
と７Ｒは中間の接続配線６により互いに結線されてい
る。その上には第２層間絶縁膜１１及びパッシベーショ
ン膜１２が成膜されている。これらが図１に示した絶縁
膜８に対応している。図から理解される様に、接続配線
６は上層の第２層間絶縁膜１１及びパッシベーション膜
１２により被覆されている為、境界９に沿って切断した
場合、個々の半導体装置の端面で露出する事がない。よ
って外部の静電気を拾う惧れが少なくなる。特にガラス
材からなるウェハの表面に薄膜トランジスタからなる集
積回路を形成した場合、静電ダメージに弱い為本発明の
製造方法は極めて有効である。但し本発明は薄膜半導体
装置に限られるものではなく、通常のシリコンウェハ等
に形成されたバルク半導体装置にも適用可能である事は
勿論である。又図２の例では接続配線６が第２層間絶縁
膜１１及びパッシベーション膜１２により二重に被覆さ
れているが、本発明はこれに限られるものではない。接
続配線６は少なくとも１層の絶縁膜により被覆されてい
れば良い。FIG. 2 shows a sectional structure taken along line AA shown in FIG. Wafer 0 as shown
Are partitioned into sections 1L and 1R adjacent to each other by a boundary 9 serving as a scribe line. The underlying first interlayer insulating film 10 formed on the surface of the wafer 0 is selectively removed along the boundary 9. Left and right pair of guard rings 7L
And 7R are connected to each other by an intermediate connection wire 6. A second interlayer insulating film 11 and a passivation film 12 are formed thereon. These correspond to the insulating film 8 shown in FIG. As will be understood from the figure, since the connection wiring 6 is covered with the second interlayer insulating film 11 and the passivation film 12 which are the upper layers, when the connection wiring 6 is cut along the boundary 9, it should be exposed at the end face of each semiconductor device. There is no. Therefore, the risk of picking up external static electricity is reduced. Particularly when an integrated circuit made of thin film transistors is formed on the surface of a wafer made of a glass material, the manufacturing method of the present invention is extremely effective because it is susceptible to electrostatic damage. However, the present invention is not limited to the thin film semiconductor device, and it is needless to say that the present invention can be applied to a bulk semiconductor device formed on a normal silicon wafer or the like. In the example of FIG. 2, the connection wiring 6 is doubly covered with the second interlayer insulating film 11 and the passivation film 12, but the present invention is not limited to this. The connection wiring 6 may be covered with at least one layer of insulating film.
【００１２】最後に図３及び図４を参照して本発明にか
かる半導体装置の製造方法の具体例を詳細に説明する。
先ず最初に図３に示した工程Ａで、ガラスもしくは石英
等からなるウェハ５１を用意する。次いでウェハの各区
画に半導体薄膜５２を成膜し所定の形状にパタニングす
る。本例では図示を簡略化する為半導体薄膜５２の１個
のパタンのみを示している。なお半導体薄膜５２は例え
ばアモルファスシリコン又はポリシリコンからなる。次
に工程Ｂで半導体薄膜５２の上にゲート絶縁膜５３を形
成する。ゲート絶縁膜５３はシリコン酸化膜あるいはシ
リコン窒化膜等からなる。ゲート絶縁膜５３の上にゲー
ト電極５４をパタニング形成する。ゲート電極５４は例
えば低抵抗化されたポリシリコンからなる。ゲート電極
５４をマスクとして例えばイオンインプランテーション
等により不純物イオンを半導体薄膜５２に注入しソース
及びドレインとなる不純物領域を形成する。これにより
薄膜トランジスタ５５が得られる。次に工程Ｃで薄膜ト
ランジスタ５５を第１層間絶縁膜５６で被覆する。第１
層間絶縁膜５６は例えばＰＳＧ等からなり、ＣＶＤ法等
によりウェハ５１の全面に堆積される。さらに工程Ｄで
第１層間絶縁膜５６を選択的にエッチングし薄膜トラン
ジスタ５５のソース領域Ｓに連通するコンタクトホール
５７を開口する。この際同時に、互いに隣接する区画を
仕切る境界５８に沿って第１層間絶縁膜５６を同時に除
去しておく。なお境界５８は後にスクライブラインとな
る。Finally, a specific example of the method for manufacturing a semiconductor device according to the present invention will be described in detail with reference to FIGS.
First, in step A shown in FIG. 3, a wafer 51 made of glass or quartz is prepared. Then, a semiconductor thin film 52 is formed on each section of the wafer and patterned into a predetermined shape. In this example, only one pattern of the semiconductor thin film 52 is shown in order to simplify the illustration. The semiconductor thin film 52 is made of, for example, amorphous silicon or polysilicon. Next, in step B, the gate insulating film 53 is formed on the semiconductor thin film 52. The gate insulating film 53 is made of a silicon oxide film, a silicon nitride film, or the like. A gate electrode 54 is patterned on the gate insulating film 53. The gate electrode 54 is made of, for example, low resistance polysilicon. Impurity ions are implanted into the semiconductor thin film 52 by, for example, ion implantation or the like using the gate electrode 54 as a mask to form impurity regions to be a source and a drain. Thereby, the thin film transistor 55 is obtained. Next, in step C, the thin film transistor 55 is covered with the first interlayer insulating film 56. First
The interlayer insulating film 56 is made of, for example, PSG or the like, and is deposited on the entire surface of the wafer 51 by the CVD method or the like. Further, in step D, the first interlayer insulating film 56 is selectively etched to open a contact hole 57 communicating with the source region S of the thin film transistor 55. At this time, at the same time, the first interlayer insulating film 56 is simultaneously removed along the boundary 58 that partitions adjacent sections. The boundary 58 will later become a scribe line.
【００１３】次に図４の工程Ｅに移り、第１層間絶縁膜
５６の上に全面的にアルミニウム等の金属膜を堆積す
る。この金属膜を所定の形状にパタニングし薄膜トラン
ジスタ５５のソース領域Ｓに導通する信号ライン５９を
形成する。この時同時にガードリング６０もパタニング
形成する。さらに互いに隣り合うガードリング６０を共
通結線する接続配線６１も設ける。なおこの接続配線６
１は境界５８と交差する様にパタニング形成される。次
に工程Ｆで、パタニングされた金属膜の上に第２層間絶
縁膜６２を被覆する。この第２層間絶縁膜６２は例えば
ＰＳＧをＣＶＤ法等により堆積して得る。次に工程Ｇで
第２層間絶縁膜６２の上にプラズマ窒化膜等からなるパ
ッシベーション膜６３を重ねて成膜する。さらにこのパ
ッシベーション膜６３を所定の形状にエッチングして薄
膜トランジスタ５５を選択的に被覆する様にする。この
際接続配線６１の上を除いて境界５８に沿ってパッシベ
ーション膜６３を除去しておく。次に工程Ｈで、第２層
間絶縁膜６２及び第１層間絶縁膜５６を連続的にエッチ
ングし薄膜トランジスタ５５のドレイン領域Ｄに連通す
るコンタクトホールを設ける。この際同時に接続配線６
１の上を除き境界５８に沿って第２層間絶縁膜６２を除
去する。さらにＩＴＯ等からなる透明導電膜を成膜し所
定の形状にパタニングして画素電極６４を形成する。こ
の画素電極６４はコンタクトホールを介して薄膜トラン
ジスタ５５のドレイン領域Ｄに電気接続する。最後に工
程Ｉで境界５８に沿ってウェハ５１をダイシングにより
切断し、個々の半導体装置を得る。これにより互いに隣
り合うガードリング６０も分離される。この際両者を共
通結線していた接続配線６１は選択的に第２層間絶縁膜
６２及びパッシベーション膜６３で被覆されている為露
出する事がない。よって外部の静電気を集める惧れがな
く、内部集積回路の静電破壊を防止できる。Next, in step E of FIG. 4, a metal film such as aluminum is entirely deposited on the first interlayer insulating film 56. This metal film is patterned into a predetermined shape to form a signal line 59 which is electrically connected to the source region S of the thin film transistor 55. At the same time, the guard ring 60 is also patterned. Further, a connection wiring 61 for commonly connecting adjacent guard rings 60 is also provided. This connection wiring 6
The pattern 1 is formed so as to intersect the boundary 58. Next, in step F, the second interlayer insulating film 62 is coated on the patterned metal film. The second interlayer insulating film 62 is obtained by depositing PSG by the CVD method or the like. Next, in step G, a passivation film 63 made of a plasma nitride film or the like is overlaid on the second interlayer insulating film 62. Further, the passivation film 63 is etched into a predetermined shape so that the thin film transistor 55 is selectively covered. At this time, the passivation film 63 is removed along the boundary 58 except on the connection wiring 61. Next, in step H, the second interlayer insulating film 62 and the first interlayer insulating film 56 are continuously etched to form a contact hole communicating with the drain region D of the thin film transistor 55. At the same time, the connection wiring 6
The second interlayer insulating film 62 is removed along the boundary 58 except on the upper part of 1. Further, a transparent conductive film made of ITO or the like is formed and patterned into a predetermined shape to form the pixel electrode 64. The pixel electrode 64 is electrically connected to the drain region D of the thin film transistor 55 through the contact hole. Finally, in step I, the wafer 51 is diced along the boundary 58 to obtain individual semiconductor devices. As a result, adjacent guard rings 60 are also separated. At this time, the connection wiring 61, which is commonly connected to both, is not exposed because it is selectively covered with the second interlayer insulating film 62 and the passivation film 63. Therefore, there is no fear of collecting external static electricity, and electrostatic breakdown of the internal integrated circuit can be prevented.
【００１４】[0014]
【発明の効果】以上説明した様に、本発明によれば、隣
り合う区画に形成された集積回路を互いに結線して同電
位とする接続配線が設けられており、区画の境界と交差
する様にパタニング形成されている。ウェハ上に成膜さ
れた層間絶縁膜を区画の境界に沿ってパタニング除去す
る際、選択的に該接続配線の上部に層間絶縁膜を残して
被覆する。これにより、区画の境界に沿って該被覆され
た接続配線とともにウェハを切断して個々の集積回路に
分離した場合、各半導体装置に残存する接続配線はその
表面が露出されておらず、外部の静電気を拾いにくい構
造となる。よって製造工程中半導体装置が静電気により
破壊される事を効果的に防止できるという効果が得られ
る。As described above, according to the present invention, the connection wiring for connecting the integrated circuits formed in the adjacent compartments to each other so as to have the same potential is provided, and the connection wiring intersects the boundary of the compartments. It is formed by patterning. When the interlayer insulating film formed on the wafer is removed by patterning along the boundaries of the partitions, the interlayer insulating film is selectively left over and covered on the connection wiring. As a result, when the wafer is cut along with the covered connection wiring along the boundaries of the compartments and separated into individual integrated circuits, the surface of the connection wiring remaining in each semiconductor device is not exposed, and The structure makes it difficult to pick up static electricity. Therefore, it is possible to effectively prevent the semiconductor device from being destroyed by static electricity during the manufacturing process.
【図１】本発明にかかる方法により製造される半導体装
置の半完成品状態を示す模式的な平面図である。FIG. 1 is a schematic plan view showing a semi-finished product state of a semiconductor device manufactured by a method according to the present invention.
【図２】同じく半完成品状態にある半導体装置の部分断
面図である。FIG. 2 is a partial cross-sectional view of the semiconductor device similarly in a semi-finished product state.
【図３】本発明にかかる半導体装置の製造方法の具体例
を示す工程図である。FIG. 3 is a process drawing showing a specific example of a method for manufacturing a semiconductor device according to the present invention.
【図４】同じく製造方法の具体例を示す工程図である。FIG. 4 is a process drawing similarly showing a specific example of the manufacturing method.
【図５】従来の半導体装置の一例を示す平面図である。FIG. 5 is a plan view showing an example of a conventional semiconductor device.
【図６】従来の半導体装置の製造方法の一例を示す平面
図である。FIG. 6 is a plan view showing an example of a conventional semiconductor device manufacturing method.
【図７】同じく従来の半導体装置の製造方法の一例を示
す部分断面図である。FIG. 7 is a partial cross-sectional view showing an example of a conventional method of manufacturing a semiconductor device.
０ ウェハ １ 区画 ２ 表示領域 ３ 垂直走査回路 ４ 水平走査回路 ５ パッド電極 ６ 接続配線 ７ ガードリング ８ 絶縁膜 ９ 境界 １０ 第１層間絶縁膜 １１ 第２層間絶縁膜 １２ パッシベーション膜 0 wafer 1 division 2 display area 3 vertical scanning circuit 4 horizontal scanning circuit 5 pad electrode 6 connection wiring 7 guard ring 8 insulating film 9 boundary 10 first interlayer insulating film 11 second interlayer insulating film 12 passivation film
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9056−4Ｍ Ｈ０１Ｌ 29/78 ３１１ Ａ 9056−4Ｍ ３１１ Ｋ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification code Internal reference number FI technical display location 9056-4M H01L 29/78 311 A 9056-4M 311 K
Claims (3)
各々集積回路を形成する第１工程と、 隣り合う区画に形成された集積回路を互いに結線して同
電位とする接続配線を、区画の境界と交差する様にパタ
ニング形成する第２工程と、 ウェハ上に成膜された層間絶縁膜を区画の境界に沿って
パタニング除去する際、選択的に該接続配線の上部に層
間絶縁膜を残して被覆する第３工程と、 区画の境界に沿って該被覆された接続配線とともに該ウ
ェハを切断して個々の集積回路に分離する第４工程とを
行なう半導体装置の製造方法。1. A first step of forming an integrated circuit in each of a plurality of compartments defined on a surface of a wafer, and a connection wiring for connecting integrated circuits formed in adjacent compartments to each other to have the same potential Second step of patterning so as to intersect the boundary of the wiring, and when the interlayer insulating film formed on the wafer is removed by patterning along the boundary of the partition, the interlayer insulating film is selectively formed on the connection wiring. A method of manufacturing a semiconductor device, comprising: a third step of covering the wafer with leaving it; and a fourth step of cutting the wafer along with the covered connection wiring along the boundary of the section to separate the wafer into individual integrated circuits.
々の集積回路を囲むガードリングを互いに結線する様に
パタニング形成される請求項１記載の半導体装置の製造
方法。2. The method of manufacturing a semiconductor device according to claim 1, wherein in the second step, the connection wiring is patterned so as to connect guard rings surrounding individual integrated circuits to each other.
ハの表面に薄膜トランジスタからなる集積回路を形成す
る工程である請求項１記載の半導体装置の製造方法。3. The method of manufacturing a semiconductor device according to claim 1, wherein the first step is a step of forming an integrated circuit made of a thin film transistor on a surface of a wafer made of a glass material.
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|---|---|---|---|
| JP34003893A JP3297956B2 (en) | 1993-12-07 | 1993-12-07 | Method for manufacturing semiconductor device |
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| Country | Link |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007184449A (en) * | 2006-01-10 | 2007-07-19 | Renesas Technology Corp | Semiconductor device and its manufacturing method |
| KR20130142057A (en) * | 2012-06-18 | 2013-12-27 | 삼성디스플레이 주식회사 | Organic light emitting display device |
| US10090374B2 (en) | 2012-06-18 | 2018-10-02 | Samsung Display Co., Ltd. | Organic light-emitting display device |
-
1993
- 1993-12-07 JP JP34003893A patent/JP3297956B2/en not_active Expired - Lifetime
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| US10090374B2 (en) | 2012-06-18 | 2018-10-02 | Samsung Display Co., Ltd. | Organic light-emitting display device |
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