JPH07161831A - Semiconductor memory device - Google Patents

Abstract

PURPOSE:To increase the pitch of word lines without changing the selection system of a cell as compared with that in conventional cases by a method wherein a word line and a plate electrode which are owned jointly by two cells which are adjacent in a direction in which the bit line is run are formed so as to be deviated in a direction in which the bit line is run. CONSTITUTION:For example, memory cells Cn,n, Cn+1 which are connected to one bit line BL41 are laid out in such a way that they are connected to one word line WLn. On the other hand, plate electrodes PLn, PLn+1 are laid out in such a way that they are deviated by a half pitch with reference to the word line WLn, and the two cells Cn,n Cn,n+1 which are connected to one bit line WL and one bit line WL41, are connected to other electrodes. Thereby, the two memory cells are connected to every word line and every bit line, the plate electrode is made inactive in the cell from which data is to be read out, and, before the word lines are selected, the plate electrode is set to an active state in the cell from which data is not to be read out. Consequently, the pitch of the word lines ca be increased.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、半導体記憶装置に係
り、特にＭＯＳキャパシタとＭＯＳＦＥＴによりメモリ
セルを構成するダイナミック型ＲＡＭ（ＤＲＡＭ）の配
線構造に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly to a wiring structure of a dynamic RAM (DRAM) which constitutes a memory cell with a MOS capacitor and a MOSFET.

【０００２】[0002]

【従来の技術】近年、半導体技術の進歩、特に微細加工
技術の進歩により、ＤＲＡＭにおいても、高集積化、大
容量化が急速に進められている。2. Description of the Related Art In recent years, due to advances in semiconductor technology, especially advances in microfabrication technology, DRAMs are rapidly being highly integrated and have large capacities.

【０００３】そして、高集積化に伴い、情報電荷を蓄積
するキャパシタの面積は減少し、この結果メモリ内容が
誤って読み出されたり、α線等によりメモリ内容が破壊
されるソフトエラーなどが深刻な問題となっている。As the degree of integration increases, the area of a capacitor for storing information charges decreases, and as a result, memory contents are erroneously read out, and soft errors such as the memory contents being destroyed by α rays are serious. Has become a problem.

【０００４】また、スケーリング則に伴って、ＭＯＳト
ランジスタも微細なものをつくるのが困難になってきて
いる。In addition, it is becoming difficult to make fine MOS transistors due to the scaling rule.

【０００５】この様な問題に対して、半導体基板に素子
分離溝を形成し、その溝の内部に、キャパシタとＭＯＳ
トランジスタを形成する技術が提案されている。To solve such a problem, an element isolation groove is formed in a semiconductor substrate, and a capacitor and a MOS are provided inside the groove.
Techniques for forming transistors have been proposed.

【０００６】このようなＤＲＡＭ構造の１例を図４(a)
および図４(b) に示す。An example of such a DRAM structure is shown in FIG.
And shown in FIG. 4 (b).

【０００７】ここで、図４(a) はこのＤＲＡＭの４ビッ
ト分を示す平面図であり、そして図４(b) は図４(a) の
Ａ−Ａ′断面図である。4A is a plan view showing 4 bits of this DRAM, and FIG. 4B is a sectional view taken along the line AA 'of FIG. 4A.

【０００８】このＤＲＡＭは、異方性エッチングによ
り、ｐ型シリコン基板１の表面に形成されたｐ+ 型シリ
コン層５を縦横に走るように形成した溝２によって分離
され、ＭＯＳトランジスタおよびＭＯＳキャパシタを形
成してなる柱状突起３を１単位メモリセルとして複数の
メモリセル３₁ ，３₂ ……が配列されてなるものであ
る。すなわち、このメモリセルは、溝の上部側壁にＭＯ
Ｓトランジスタを形成すると共に、下部側壁にＭＯＳキ
ャパシタを形成しており、さらに、この溝の底には素子
分離用絶縁膜４が埋込み形成されている。This DRAM is separated by a trench 2 formed by anisotropic etching so that a p + type silicon layer 5 formed on the surface of a p type silicon substrate 1 is formed so as to run vertically and horizontally, and a MOS transistor and a MOS capacitor are formed. A plurality of memory cells 3 ₁ , 3 _2, ... Are arranged with the formed columnar protrusion 3 as one unit memory cell. That is, this memory cell has MO
An S transistor is formed, a MOS capacitor is formed on the lower side wall, and an element isolation insulating film 4 is buried in the bottom of this groove.

【０００９】すなわち、各柱状突起３の下部側面には、
ＭＯＳトランジスタのソ−スまたはドレインとなるｎ型
層６が形成され、さらにこの表面にキャパシタ絶縁膜７
を介して、この溝内にプレ―ト電極となる第２のキャパ
シタ電極８を埋込み、該ｎ型拡散層６を第１のキャパシ
タ電極とし、これと第２のキャパシタ電極８とによって
キャパシタ絶縁膜を挾むことによりＭＯＳキャパシタが
形成される。That is, on the lower side surface of each columnar protrusion 3,
An n-type layer 6 to be a source or drain of a MOS transistor is formed, and a capacitor insulating film 7 is formed on the surface of the n-type layer 6.
A second capacitor electrode 8 serving as a plate electrode is embedded in the groove via the n-type diffusion layer 6 as a first capacitor electrode, and this and the second capacitor electrode 8 form a capacitor insulating film. To form a MOS capacitor.

【００１０】さらに、柱状突起３の上部側面には、ゲ―
ト絶縁膜９を介してゲ―ト電極１０が形成される。この
ゲ―ト電極１０とキャパシタ電極８との間は絶縁膜９に
より分離されている。そして柱状突起３の上端面にはＭ
ＯＳＦＥＴのソ―スまたはドレインとなるｎ型層１１が
形成され、さらに全面が絶縁膜１２により平坦化さる。
そして、この絶縁膜１２に形成されるコンタクト孔１３
を介してｎ型層１１にコンタクトするようにＡｌ膜から
なるビット線１４が配設される。ゲ―ト電極１０は図４
(a) から明らかなように、柱状突起３の周囲を取囲みか
つ、一方向に連続するように配設されて、これがワ―ド
線１０₁ ，１０₂ ……となる。Further, on the upper side surface of the columnar protrusion 3, a gate is formed.
The gate electrode 10 is formed via the gate insulating film 9. An insulating film 9 separates the gate electrode 10 and the capacitor electrode 8. Then, M is formed on the upper end surface of the columnar protrusion 3.
An n-type layer 11 to be the source or drain of the OSFET is formed, and the entire surface is planarized by the insulating film 12.
Then, the contact hole 13 formed in the insulating film 12
A bit line 14 made of an Al film is provided so as to contact the n-type layer 11 via the. The gate electrode 10 is shown in FIG.
As is apparent from (a), the columnar protrusions 3 are arranged so as to surround the columnar protrusions 3 and are arranged so as to be continuous in one direction, and these are the word lines 10 ₁ , 10 _2, ...

【００１１】このようなＤＲＡＭ構造では、溝の底部を
素子分離領域としてこの溝内にＭＯＳキャパシタおよび
ＭＯＳＦＥＴが縦積みされて集積形成されるため、メモ
リセルの占有面積が小さくて済み、高集積化が可能であ
る。In such a DRAM structure, since the MOS capacitor and the MOSFET are vertically stacked and integrated in the groove with the bottom of the groove as the element isolation region, the occupied area of the memory cell is small, and high integration is achieved. Is possible.

【００１２】ところでこのタイプのメモリセル（セルの
縦横比１：１）をレイアウトする場合、図５に示すよう
にワード線（ＷＬ）を各メモリセル上に１本づつ走らせ
なければならない。そのため、メモリセルの高集積化が
進んだ場合、ワード線の微細化が達成できなければこの
タイプのセルを使った高密度ＤＲＡＭチップの小形化は
実現できないという問題があった。By the way, when laying out this type of memory cell (cell aspect ratio 1: 1), one word line (WL) must be run on each memory cell as shown in FIG. Therefore, when the integration of the memory cell is advanced, there is a problem that the miniaturization of the high-density DRAM chip using this type of cell cannot be realized unless the miniaturization of the word line can be achieved.

【００１３】また、このタイプのメモリセルを、セルサ
イズの縦横比が１：１のメモリセルをレイアウトする場
合には、図５に示すように、ワード線（ＷＬ）を各メモ
リセル上に１本づつ走らせなければならない。In the case of laying out a memory cell of this type having a cell size aspect ratio of 1: 1, one word line (WL) is provided on each memory cell as shown in FIG. I have to run one book at a time.

【００１４】現在の高密度ＤＲＡＭにおいて、メモリセ
ル部とともにワード線等の通過線部のデザインルールが
きびしいことを考えると、縦横比１：１のメモリセルに
おいて、ワード線を１セルに１本づつ走らせなければな
らないということは、このタイプのセルを使った高密度
ＤＲＡＭチップの小形化を阻む大きな問題となってい
た。Considering that the design rule of the passing line portion such as the word line is strict with the memory cell portion in the current high density DRAM, one word line is provided for each cell in the memory cell having the aspect ratio of 1: 1. The fact that it has to run has been a major problem that prevents miniaturization of high-density DRAM chips using this type of cell.

【００１５】[0015]

【発明が解決しようとする課題】以上のように、基板上
を縦横に走る溝を配設し、この溝により分離される複数
の半導体柱状突起をマトリックス状に配列し、各柱状突
起の下部側壁にＭＯＳキャパシタ、上部側壁にＭＯＳＦ
ＥＴを形成すると共に、このＭＯＳＦＥＴのソ−スまた
はドレインにビット線を接続してなり、最も高密度化に
適した縦横比１：１のメモリセルにおいては、ワード線
のピッチをメモリセル２ピッチ分にすることが困難であ
り、１ピッチ分しか実現できないため、これが、セルの
小形化を阻む問題となっていた。As described above, the grooves running in the vertical and horizontal directions on the substrate are arranged, and the plurality of semiconductor columnar projections separated by the grooves are arranged in a matrix, and the lower sidewalls of the respective columnar projections are arranged. On the MOS capacitor, on the upper sidewall MOSF
In the memory cell having an aspect ratio of 1: 1, which is formed by forming an ET and connecting a bit line to the source or drain of this MOSFET, the pitch of the word line is set to 2 pitches of the memory cell. Since it is difficult to reduce the size of the cell, and only one pitch can be realized, this has been a problem that prevents miniaturization of the cell.

【００１６】本発明は、この様な問題点を解決し、ワー
ド線のピッチを上げることのできるＤＲＡＭを提供する
ことを目的とする。An object of the present invention is to solve such problems and to provide a DRAM capable of increasing the pitch of word lines.

【００１７】[0017]

【課題を解決するための手段】そこで本発明では、基板
上を縦横に走る溝を配設し、この溝により分離される複
数の半導体柱状突起をマトリックス状に配列し、各柱状
突起の下部側壁にＭＯＳキャパシタ、上部側壁にＭＯＳ
ＦＥＴを形成すると共に、このＭＯＳＦＥＴのゲート電
極であるワード線をビット線の走る方向に隣接する２セ
ルで共有しかつ、ＭＯＳキャパシタを構成するプレート
電極をビット線の走る方向に隣接する２セルで共有し、
このように２セルで共有されたワード線およびプレート
電極がビット線の走る方向にずれるように形成したこと
を特徴する。Therefore, in the present invention, a groove running in the vertical and horizontal directions on the substrate is provided, and a plurality of semiconductor columnar protrusions separated by the groove are arranged in a matrix, and the lower sidewall of each columnar protrusion is arranged. On the MOS capacitor, on the upper sidewall MOS
While forming the FET, the word line which is the gate electrode of this MOSFET is shared by two cells which are adjacent in the running direction of the bit line, and the plate electrode which constitutes the MOS capacitor is formed by two cells which are adjacent in the running direction of the bit line. Share,
Thus, the word line and the plate electrode shared by the two cells are formed so as to be displaced in the running direction of the bit line.

【００１８】[0018]

【作用】本発明では、１本のワード線に接続されたメモ
リセルのうち半分はあるプレート電極に、残りの半分は
別のプレート電極に接続されている。従って、各ワード
線とビット線にはそれぞれ２個のメモリセルが接続され
るが、例えばデータを読み出したいセルではプレート電
極をそのまま非活性とし、データを読み出したくないセ
ルではワード線選択前にプレート電極を活性状態とす
る。According to the present invention, half of the memory cells connected to one word line are connected to one plate electrode and the other half are connected to another plate electrode. Therefore, two memory cells are connected to each word line and bit line. For example, in a cell where data is desired to be read, the plate electrode is inactivated as it is, and in a cell where data is not desired to be read, the plate electrode is selected before selecting the word line. Activate the electrodes.

【００１９】このようにすることにより、セルの選択方
式を従来と何等変更することなくワード線、プレート電
極の２ピッチ分に広げる事が可能となる。By doing so, it is possible to expand the cell selection method to two pitches of the word line and the plate electrode without changing the cell selection method.

【００２０】[0020]

【実施例】以下、本発明の実施例を、図面を参照して説
明する。Embodiments of the present invention will be described below with reference to the drawings.

【００２１】実施例１ 図１は本発明実施例のメモリセルとセンスアンプとの接
続例を示す図、図２(a) および図２(b) は、それぞれ本
発明の一実施例のＤＲＡＭの４ビット分を示す平面図お
よびそのＡ−Ａ′断面図である。Embodiment 1 FIG. 1 is a diagram showing an example of connection between a memory cell and a sense amplifier according to an embodiment of the present invention, and FIGS. 2A and 2B show a DRAM according to an embodiment of the present invention. It is the top view which shows 4 bits, and that AA 'sectional drawing.

【００２２】このＤＲＡＭでは、１本のビット線（例え
ばＢＬ４１）に接続される隣接したメモリセル（例えば
Ｃ_n,n とＣ_n,n+1 ）が１本のＷＬ（例えばＷＬ_n ）に接
続されるようにレイアウトする。一方プレート電極に関
してはワード線に対して半ピッチずらしてレイアウトし
（例えばＰＬ_n とＰＬ_n+1 とＷＬ_n に対して半ピッチず
れている）１本のビット線ＷＬ（例えばＷＬ_n ）と１本
のビット線ＷＬ（例えばＷＬ₄₁）とに接続される２個の
セル（Ｃ_n,n とＣ_n,n+1 ）が別のプレート電極と接続さ
れるようにする。In this DRAM, adjacent memory cells (eg, C _{n, n} and C _{n, n + 1} ) connected to one bit line (eg, BL41) are connected to one WL (eg, WL _n ). Lay out as described. Meanwhile regard to the plate electrode laid shifted by a half pitch with respect to the word lines (e.g., PL _n and PL n _{+ 1} and WL are shifted by half a pitch with respect to _n) 1 bit line WL (for example, WL _n) 1 Two cells (C _{n, n} and C _{n, n + 1} ) connected to one bit line WL (eg, WL ₄₁ ) are connected to another plate electrode.

【００２３】例えば、Ｃ_n,n とＣ_n,n+1 とは１本のワー
ド線ＷＬ_n に接続されているが、Ｃ_n,n はＰＬ_n に接続
されているのに対して、Ｃ_n,n+1 はＰＬ_n+1 に接続され
ている。For example, C _{n, n} and C _{n, n + 1} are connected to one word line WL _n , but C _{n, n} is connected to PL _n , while C _{n, n} is connected to PL _{n. n, n + 1} is connected to PL _{n + 1} .

【００２４】ここで、ワード線およびプレートをデコー
ドするロウデコーダ３０１，３０２およびプレートデコ
ーダ３０３，３０４，３０５はセルアレイの両端部（図
１では上下）にレイアウトする。Here, the row decoders 301, 302 and the plate decoders 303, 304, 305 for decoding the word lines and plates are laid out at both ends (upper and lower in FIG. 1) of the cell array.

【００２５】このＤＲＡＭは、シリコン基板１上を縦横
に走る溝を配設し、この溝により分離される複数の半導
体柱状突起をマトリックス状に配列し、各柱状突起の下
部側壁にＭＯＳキャパシタ、上部側壁にＭＯＳＦＥＴを
形成すると共に、このＭＯＳＦＥＴのソ−スまたはドレ
インにビット線を接続したものにおいて、溝のうちビッ
ト線１４０₁ ，１４０₂ ……に垂直な方向にワード線と
なる配線層（１００₁…）とプレート電極（１４０
０₁ ，１４００₂ …）を埋め込み形成している。これら
ワード線とプレート電極とは、ビット線の走行する方向
に隣接する単位セルに対して異なるものが接続するよう
に形成している。In this DRAM, trenches running vertically and horizontally on the silicon substrate 1 are arranged, and a plurality of semiconductor columnar protrusions separated by the trenches are arranged in a matrix, and a MOS capacitor and an upper portion are provided on the lower sidewalls of each columnar protrusion. In a MOSFET in which a side wall is formed and a bit line is connected to a source or a drain of the MOSFET, a wiring layer (100 which becomes a word line in a direction perpendicular to the bit lines 140 ₁ , 140 ₂ ... ₁ …) and plate electrode (140
0 ₁ , 1400 ₂ ...) Are embedded and formed. The word line and the plate electrode are formed so that different units are connected to adjacent unit cells in the running direction of the bit line.

【００２６】すなわち、本発明実施例のＤＲＡＭは、高
抵抗のｐ型シリコン基板１０１の表面上を、縦・横に走
る素子分離溝１０２によって分離され、それぞれ側壁に
ＭＯＳＦＥＴとＭＯＳキャパシタを形成してなる複数の
柱状突起１０３₁ ，１０３₂……がマトリックス状に配
列形成されてなるものである。That is, in the DRAM of the embodiment of the present invention, the surface of the high-resistance p-type silicon substrate 101 is separated by the element isolation grooves 102 running in the vertical and horizontal directions, and a MOSFET and a MOS capacitor are formed on each side wall. The plurality of columnar protrusions 103 ₁ , 103 _2, ... Are arranged in a matrix.

【００２７】そして、この素子分離溝１０２は、ｐ型シ
リコン基板１０１の表面上を、縦・横に走る第１の溝１
０２ａとこの第１の溝１０２ａの底部に、段差を有して
さらに深く形成された第２の溝１０２ｂとから構成され
ており、この第２の溝の底部に形成された第３の溝１０
２ｃの底部には分離用の絶縁膜１０４が形成され、また
さらにその底部にはチャネルストップとなるｐ⁺ 層１０
５が形成されている。また、下方に位置する第２の溝の
側壁面にはＭＯＳトランジスタのソ−スまたはドレイン
となるｎ^- 型層１０６が形成され、さらにこの上層に、
キャパシタ絶縁膜１０７が形成されており、このキャパ
シタ絶縁膜１０７を介してｎ^- 型層１０６に対向するプ
レート電極１０８が、第２の溝１０２ｂの上面まで埋込
み形成されている。このプレート電極１０８は、図２
(a) に示すように分離溝１０２に沿って連続的に配設さ
れて、共通電極となる。The element isolation groove 102 is a first groove 1 which runs vertically and horizontally on the surface of the p-type silicon substrate 101.
02a and a second groove 102b that is deeper and has a step at the bottom of the first groove 102a. The third groove 10 is formed at the bottom of the second groove 102a.
An insulating film 104 for isolation is formed at the bottom of 2c, and a p ⁺ layer 10 serving as a channel stop is further formed at the bottom thereof.
5 is formed. Further, an n ⁻ -type layer 106 to be the source or drain of the MOS transistor is formed on the side wall surface of the second groove located below, and further on this layer,
A capacitor insulating film 107 is formed, and a plate electrode 108 facing the n ⁻ -type layer 106 with the capacitor insulating film 107 interposed is formed up to the upper surface of the second groove 102b. This plate electrode 108 is shown in FIG.
As shown in (a), they are continuously arranged along the separation groove 102 to form a common electrode.

【００２８】さらに、素子分離溝１０２の上段部すなわ
ち第１の溝１０２ａ内には、各柱状突起１０３（１０３
₁ ，１０３₂ …）をとり囲むようにゲート絶縁膜１０９
を介して多結晶シリコン膜からなるゲート電極１００
（１００₁ ，１００₂ …）が形成されると共に、各柱状
突起１０３（１０３₁ ，１０３₂ …）の上表面にソ−ス
またはドレインとなるｎ型層１１１が形成されており、
これらと第２の溝の側壁面に形成されたソ−スまたはド
レインとなるｎ^- 型層１０６とによってＭＯＳトランジ
スタを構成している。Further, in the upper part of the element isolation groove 102, that is, in the first groove 102a, each columnar protrusion 103 (103) is formed.
₁ , 103 ₂ ...) Surrounding the gate insulating film 109
Gate electrode 100 made of a polycrystalline silicon film via
(100 ₁ , 100 ₂ ...) And an n-type layer 111 to be a source or a drain is formed on the upper surface of each columnar protrusion 103 (103 ₁ , 103 ₂ ...).
These and the n ⁻ type layer 106 which is a source or drain formed on the side wall surface of the second groove constitute a MOS transistor.

【００２９】そして、ゲート電極１００は、ワード線と
してビット線１４０₁ ，１４０₂ ……に垂直な方向に走
行している。The gate electrode 100 runs as a word line in a direction perpendicular to the bit lines 140 ₁ , 140 _2, ...

【００３０】そして、この上層はＣＶＤ法によって形成
された酸化シリコン膜からなる絶縁１１２により平坦化
され、コンタクト孔１１３を介してＭＯＳトランジスタ
のソ−スまたはドレイン１１１に接続するように、多結
晶シリコン膜またはアルミニウム膜等によるビット線１
４０（１４０₁ ，１４０₂ ，…）が配設されている。こ
の構造によれば、縦横比１：２のメモリセルと同様ビッ
ト線方向に隣接したメモリセルは別のプレート電極およ
びワード線に接続されるため、メモリセルの動作は従来
のままで、ワード線およびプレートのピッチをメモリセ
ル２ピッチ分まで広げることが可能となる。Then, this upper layer is flattened by an insulating film 112 made of a silicon oxide film formed by a CVD method and is connected to the source or drain 111 of the MOS transistor through a contact hole 113 so that the polycrystalline silicon is formed. Bit line 1 made of a film or aluminum film
40 (140 ₁ , 140 ₂ , ...) Are arranged. According to this structure, since the memory cells adjacent to each other in the bit line direction are connected to another plate electrode and the word line like the memory cell having the aspect ratio of 1: 2, the operation of the memory cell is the same as the conventional one. Further, it becomes possible to widen the pitch of the plate to the pitch of two memory cells.

【００３１】次に、このＤＲＡＭの動作について図３を
参照しつつ説明する。Next, the operation of this DRAM will be described with reference to FIG.

【００３２】ここでＣ_n,n+1 の０のデータを読みだす場
合について考える（Ｃ_n,n には“１”のデータが保持さ
れている）。Consider a case where 0 data of C _{n, n + 1} is read (data of “1” is held in C _{n, n} ).

【００３３】ＲＡＳがアクティブになると、ワード線Ｗ
Ｌ_n に接続されている読み出したくないセルＣ_n,n に接
続されたプレートＰＬ_n が活性化される。このときセル
Ｃ_{n, n} のストレージノード電位Ｖ_n,n はカップリングで
Ｖ_ccから２Ｖ_ccへ上昇する。次にワード線ＷＬ_n が選択
されると、メモリセルＣ_n,n+1 が読み出され、メモリセ
ルＣ_n,n+1 のストレージノード電位Ｖ_n,n+1 はＶ_cc−Ｖ
_T に上昇し、それに伴いＢＬ₄₁の電位はプリチャージ電
位Ｖ_ccからＶ_cc−ΔＶにおちる。このとき非選択セルＣ
_n,n はＢＬ₄₁の電位がＶ_ccからわずかΔＶしか下がって
いないため選択されない。When RAS becomes active, word line W
The plate PL _n connected to the cell C _{n, n} connected to L _n , which is not desired to be read _, is activated. At this time _, the storage node potential V _{n, n} of the cell C _{n, n} rises from V _cc to 2V _cc due to the coupling. Next, when the word line WL _n is selected, the memory cell C _{n, n + 1} is read out, the memory cell C _{n, n + 1} of the storage node potential V _{n, n + 1} is V _cc -V
_As the voltage rises to _T , the potential of BL ₄₁ falls from the precharge potential _Vcc to _Vcc- ΔV accordingly. At this time, unselected cell C
_{n, n} are not selected because the potential of BL ₄₁ is only ΔV below V _cc .

【００３４】次にセンスアンプ活性化信号が動作し、ロ
ウを読み出したＢＬ₄₁の電位はＶ_cc−ΔＶからＶ_cc−Ｖ
_T −α（α：約０．１〜０．２Ｖ）に下がる。Next, the sense amplifier activation signal operates, and the potential of BL ₄₁ from which the row is read out is from V _cc -ΔV to V _cc -V.
_T- α (α: about 0.1 to 0.2 V).

【００３５】センスアンプ活性化信号が動作すると同時
に選択セルのリフレッシュを容易にするため、選択セル
Ｃ_n,n+1 に接続されたプレート電極ＰＬ_n+1 を活性化す
る。このとき、Ｖ_n,n+1 は、Ｖ_cc−Ｖ_T からＶ_cc−Ｖ_T
−αに下がる。そしてＶ_n,nも若干（ΔＶ´）レベルが
下がるが、余りさがらない内にＷＬ_n を下げて非選択セ
ルＣ_n,n のデータ破壊を防ぐ。At the same time that the sense amplifier activation signal operates, the plate electrode PL _{n + 1} connected to the selected cell C _{n, n + 1} is activated in order to facilitate the refreshing of the selected cell. At this _time, V _{n, n + 1} is, V from V _cc -V _{T cc} -V _T
-Decrease to α. Then, the level of V _{n, n} also slightly lowers (ΔV ′), but WL _n is lowered within the remainder to prevent the data destruction of the non-selected cell C _{n, n} .

【００３６】最後にＰＬ_n+1 を下げて選択セルＣ_n,n+1
のリフレッシュを行う。Finally, PL _{n + 1} is lowered to select cell C _{n, n + 1}
Refresh.

【００３７】以上のようなタイミングを採用することに
より、ワード線のピッチは従来の２倍のセル分になった
にもかかわらず、従来と同じ動作を行うことが可能とな
る。このように、本発明によれば、プレートおよびワー
ド線のピッチを従来の２倍にすることができ、安定した
メモリセル動作を得ることが可能となる。By adopting the above timing, it is possible to perform the same operation as the conventional one, even though the word line pitch is twice as large as that of the conventional one. As described above, according to the present invention, the pitch of the plate and the word line can be doubled as compared with the conventional one, and a stable memory cell operation can be obtained.

【００３８】[0038]

【発明の効果】以上説明してきたように、本発明によれ
ば、メモリセル動作を従来と何等変更することなく、ワ
ード線およびプレートのピッチを従来の２倍にすること
ができる。As described above, according to the present invention, the pitch of the word line and the plate can be doubled as compared with the conventional case without changing the operation of the memory cell.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明実施例のＤＲＡＭのセンスアンプを含む
レイアウトを示す図FIG. 1 is a diagram showing a layout including sense amplifiers of a DRAM according to an embodiment of the present invention.

【図２】同ＤＲＡＭの平面図および断面図FIG. 2 is a plan view and a sectional view of the DRAM.

【図３】同ＤＲＡＭの動作を示すフローチャート図FIG. 3 is a flowchart showing the operation of the DRAM.

【図４】従来例のＤＲＡＭの平面図および断面図FIG. 4 is a plan view and a sectional view of a conventional DRAM.

【図５】同ＤＲＡＭのセンスアンプを含むレイアウトを
示す図FIG. 5 is a diagram showing a layout including a sense amplifier of the same DRAM.

【符号の説明】[Explanation of symbols]

１ ｐ型シリコン基板 ２ 素子分離溝 ３ 柱状突起 ４ 絶縁膜 ５ ｐ⁺ 埋込み層 ６ ｎ^- 型層 ７…キャパシタ絶縁膜 ８ キャパシタ電極 ９ ゲート絶縁膜 １０ ゲート電極 １１ ｎ型層 １２ 絶縁膜 １３ コンタクト孔 １４ ビット線 １０１ ｐ型シリコン基板 １０２ 素子分離溝 １０３ 柱状突起 １０４ 絶縁膜 １０５ ｐ⁺ 埋込み層 １０６ ｎ^- 型層 １０７…キャパシタ絶縁膜 １０８…キャパシタ電極 １０９ ゲート絶縁膜 １１１ ｎ型層 １１２ 絶縁膜 １１３ コンタクト孔 １００ ゲート電極 １４０ ビット線 １４００ プレート電極 ３０１，３０２ ロウデコーダ ３０３，３０４，３０５ プレートデコーダ ３１０〜３１３ センスアンプ1 p-type silicon substrate 2 element isolation groove 3 columnar protrusion 4 insulating film 5 p ⁺ burying layer 6 n ^- type layer 7 ... Capacitor insulating film 8 capacitor electrode 9 gate insulating film 10 gate electrode 11 n-type layer 12 insulating film 13 contact hole 14 bit line 101 p-type silicon substrate 102 element isolation groove 103 columnar protrusion 104 insulating film 105 p ⁺ burying layer 106 n ^- type layer 107 ... Capacitor insulating film 108 ... Capacitor electrode 109 gate insulating film 111 n-type layer 112 insulating film 113 contact Hole 100 Gate electrode 140 Bit line 1400 Plate electrode 301,302 Row decoder 303,304,305 Plate decoder 310-313 Sense amplifier

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】 基板上を縦横に走る溝を配設し、この溝
により分離される複数の半導体柱状突起をマトリックス
状に配列し、任意の柱状突起の下部側面にＭＯＳキャパ
シタ、上部側面にＭＯＳＦＥＴを形成すると共に、この
ＭＯＳＦＥＴのソ―スまたはドレインにビット線を接続
した半導体記憶装置において、 ＭＯＳＦＥＴのゲート電極であるワード線をビット線の
走る方向に隣接する２セルで共有するとともにＭＯＳキ
ャパシタを構成するプレート電極をビット線の走る方向
に隣接する２セルで共有し、 ２セルで共有された前記ワード線および前記プレート電
極がビット線の走る方向にずれるように形成したことを
特徴とする半導体記憶装置。1. A groove which runs vertically and horizontally on a substrate is provided, and a plurality of semiconductor columnar protrusions separated by the groove are arranged in a matrix form. A MOS capacitor is provided on the lower side surface of any columnar protrusion and a MOSFET is provided on the upper side surface. In the semiconductor memory device in which a bit line is connected to the source or drain of this MOSFET, the word line that is the gate electrode of the MOSFET is shared by two cells adjacent in the running direction of the bit line, and the MOS capacitor is formed. A semiconductor characterized in that a plate electrode to be formed is shared by two cells adjacent to each other in the running direction of a bit line, and the word line and the plate electrode shared by the two cells are displaced in the running direction of the bit line. Storage device.