JPH07161187A - Semiconductor integrated circuit device - Google Patents
Semiconductor integrated circuit deviceInfo
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- JPH07161187A JPH07161187A JP5339240A JP33924093A JPH07161187A JP H07161187 A JPH07161187 A JP H07161187A JP 5339240 A JP5339240 A JP 5339240A JP 33924093 A JP33924093 A JP 33924093A JP H07161187 A JPH07161187 A JP H07161187A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に高速動作を行うスタティックなマルチポート
メモリ（マルチポートＳＲＡＭ）を備えた半導体集積回
路装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit device, and more particularly to a semiconductor integrated circuit device provided with a static multiport memory (multiport SRAM) which operates at high speed.
【０００２】[0002]
【従来の技術】図５に従来のマルチポートメモリ（１ラ
イト／２リードの３ポートメモリ）の説明図を示す。図
５において、１１は書き込み（ライト）アドレスデコー
ダ回路、１２は第１の読み出し（リード）アドレスデコ
ーダ回路、１３は第２の読み出し（リード）アドレスデ
コーダ回路、１４は書き込み（ライト）バッファ回路、
２１は読み出し（リード）バッファ回路、ＭＣ１〜ＭＣ
ｎは１ライト／２リードの３ポートのメモリセルであ
る。なお、３ポートのメモリセルの回路構成は図７を参
照して後に説明する。2. Description of the Related Art FIG. 5 is an explanatory view of a conventional multi-port memory (1-write / 2-read 3-port memory). In FIG. 5, 11 is a write (write) address decoder circuit, 12 is a first read (read) address decoder circuit, 13 is a second read (read) address decoder circuit, 14 is a write (write) buffer circuit,
21 is a read buffer circuit, MC1 to MC
n is a 3-port memory cell of 1 write / 2 read. The circuit configuration of the 3-port memory cell will be described later with reference to FIG.
【０００３】また、ＷＡＤ１〜ＷＡＤｍはｍビットのラ
イトアドレス端子であり、ＷＷ１〜ＷＷｎはデコードさ
れた書き込み（ライト）用ワード線でｎワードあり、書
き込みアドレスデコーダ回路１１により一つのアドレス
に対して、一つのワード線のみが選択され、該選択され
たワード線はＨｉｇｈレベルになる。ここでｎ＝２mな
る関係がある。Further, WAD1 to WADm are m-bit write address terminals, WW1 to WWn are decoded write (write) word lines of n words, and the write address decoder circuit 11 sets one address to one address. Only one word line is selected, and the selected word line becomes High level. Here, there is a relationship of n = 2 m .
【０００４】ＡＩはアドレス禁止端子で、この端子がＨ
ｉｇｈレベルのとき、全てのワード線はＬｏｗレベルと
され、メモリセルＭＣ１〜ＭＣｎへの書き込みは禁止さ
れる。アドレス禁止端子ＡＩはライトアドレスが完全に
デコードされる迄の間のマルチアドレスセレクトを防止
するために使われる。AI is an address inhibit terminal, and this terminal is H
At the high level, all word lines are set to the low level, and writing to the memory cells MC1 to MCn is prohibited. The address inhibit terminal AI is used to prevent multi-address selection until the write address is completely decoded.
【０００５】Ｒ１ＡＤ１〜Ｒ１ＡＤｍはｍビットの第１
のリードアドレス端子で、Ｒ１Ｗ１〜Ｒ１Ｗｎはデコー
ドされた第１のリード用ワード線でｎワードある。Ｒ２
ＡＤ１〜Ｒ２ＡＤｍはｍビットの第２のリードアドレス
端子で、Ｒ２Ｗ１〜Ｒ２Ｗｎはデコードされた第２のリ
ード用ワード線でｎワードある。R1AD1 to R1ADm are m-bit first
, R1W1 to R1Wn are decoded first read word lines and are n words. R2
AD1 to R2ADm are m-bit second read address terminals, and R2W1 to R2Wn are decoded second read word lines of n words.
【０００６】ＷＥＢはライトイネーブル端子で、この端
子がＬｏｗレベルのときメモリセルへの書き込みが行わ
れる。ＷＤＴは書き込み（ライト）データ端子である。
ＲＤＴ１は第１の読み出しデータ出力端子、ＲＤＴ２は
第２の読み出しデータ出力端子である。WEB is a write enable terminal. When this terminal is at the low level, writing to the memory cell is performed. WDT is a write (write) data terminal.
RDT1 is a first read data output terminal, and RDT2 is a second read data output terminal.
【０００７】ＷＤＬは真値側の書き込み（ライト）ディ
ジット線、ＷＤＢＬは偽値側の書き込み（ライト）ディ
ジット線で、それらのディジット線上の信号Ｓは、Ｓ
（ＷＤＬ）＝￣Ｓ（ＷＤＢＬ）の論理的関係がある。Ｒ
１ＤＬは第１の読み出しディジット線、Ｒ２ＤＬは第２
の読み出しディジット線である。なお、記号“￣”は論
理の反転を表わしている。WDL is a write (write) digit line on the true value side, and WDBL is a write (write) digit line on the false value side, and the signal S on these digit lines is S.
There is a logical relationship of (WDL) = S (WDBL). R
1DL is the first read digit line, R2DL is the second read digit line
Read digit line. The symbol "|" represents the inversion of logic.
【０００８】Ｃ１は書き込み（ライト）ディジット線Ｗ
ＤＬと第１の読み出しディジット線Ｒ１ＤＬの間の寄生
容量を表わしており、書き込み（ライト）ディジット線
ＷＤＬと第１の読み出しディジット線Ｒ１ＤＬ間のクロ
ストークの原因となる。同じくＣ２は書き込み（ライ
ト）ディジット線ＷＤＬと第２の読み出しディジット線
Ｒ２ＤＬの間の寄生容量を表わしており、書き込み（ラ
イト）ディジット線ＷＤＬと第２の読み出しディジット
線Ｒ２ＤＬ間のクロストークの原因となる。C1 is a write digit line W
It represents a parasitic capacitance between DL and the first read digit line R1DL, and causes crosstalk between the write (write) digit line WDL and the first read digit line R1DL. Similarly, C2 represents a parasitic capacitance between the write (write) digit line WDL and the second read digit line R2DL, and causes a crosstalk between the write (write) digit line WDL and the second read digit line R2DL. Become.
【０００９】書き込みバッファ回路１４の回路構成は図
２に示されている。同図において、Ｇ１１〜Ｇ１３はイ
ンバータ回路、Ｑ１１〜Ｑ１２はｎチャネルＭＯＳトラ
ンスファーゲートである。The circuit configuration of the write buffer circuit 14 is shown in FIG. In the figure, G11 to G13 are inverter circuits, and Q11 to Q12 are n-channel MOS transfer gates.
【００１０】図２に示す書き込みバッファ回路１４おい
て、ライトイネーブル端子ＷＥＢがＬｏｗレベルとされ
ると、インバータＧ１１を介してトランスファーゲート
Ｑ１１，Ｑ１２のゲート端子はＨｉｇｈレベルとされト
ランスファーゲートＱ１１，Ｑ１２が導通状態となり、
書き込みデータ端子ＷＤＴに入力されたデータは、イン
バータＧ１２，Ｇ１３、及びトランスファーゲートＱ１
２を介して真値の書き込みディジット線ＷＤＬに印加さ
れると共に、インバータＧ１２を介して反転されたデー
タはトランスファーゲートＱ１１を介して偽値側の書き
込みディジット線ＷＤＢＬに印加される。In the write buffer circuit 14 shown in FIG. 2, when the write enable terminal WEB is set to the Low level, the gate terminals of the transfer gates Q11 and Q12 are set to the High level via the inverter G11 and the transfer gates Q11 and Q12 are set. Becomes conductive,
The data input to the write data terminal WDT includes the inverters G12 and G13 and the transfer gate Q1.
The write digit line WDL of true value is applied via 2 and the data inverted by the inverter G12 is applied to the write digit line WDBL on the false value side via the transfer gate Q11.
【００１１】図５の読み出しバッファ回路２１はインバ
ータＧ２１，Ｇ２２から成り、第１、第２の読み出しデ
ィジット線Ｒ１ＤＬ，Ｒ２ＤＬを第１、第２の読み出し
データ出力端子ＲＤＴ１，ＲＤＴ２に出力する。The read buffer circuit 21 of FIG. 5 is composed of inverters G21 and G22, and outputs the first and second read digit lines R1DL and R2DL to the first and second read data output terminals RDT1 and RDT2.
【００１２】次に、図６を参照して、ＭＣ１〜ＭＣｎの
３ポートメモリセルについて説明する。図６において、
ＷＡはライトアドレス端子で、ライト用ワード線に接続
される。ＷＤは真値のライトデータ端子で書き込みディ
ジット線ＷＤＬに接続される。ＷＤＢは偽値のライトデ
ータ端子で偽値側の書き込みディジット線ＷＤＢＬに接
続される。Next, the 3-port memory cells MC1 to MCn will be described with reference to FIG. In FIG.
WA is a write address terminal, which is connected to the write word line. WD is a true value write data terminal and is connected to the write digit line WDL. WDB is a write data terminal of a false value and is connected to the write digit line WDBL on the false value side.
【００１３】Ｒ１Ｄは、第１の読み出しデータ端子で、
第１の読み出しディジット線Ｒ１ＤＬに接続される。Ｒ
２Ｄは、第２の読み出しデータ端子で、第２の読み出し
ディジット線Ｒ２ＤＬに接続される。R1D is a first read data terminal,
It is connected to the first read digit line R1DL. R
2D is a second read data terminal, which is connected to the second read digit line R2DL.
【００１４】Ｒ１Ａは、第１のリードアドレス端子で、
第１のリード用ワード線に接続される。Ｒ２Ａは、第２
のリードアドレス端子で、第２のリード用ワード線に接
続される。R1A is a first read address terminal,
It is connected to the first read word line. R2A is the second
The read address terminal is connected to the second read word line.
【００１５】Ｇ３１〜Ｇ３３はインバータで、出力と入
力を相互に接続したインバータＧ３１とＧ３２でデータ
保持部を形成する。Ｑ３１〜Ｑ３４は、ｎチャネルＭＯ
Ｓトランスファーゲートである。なお、図６の１Ｗ２Ｒ
ＭＣは、１ライト／２リードのメモリセル名を表わす。G31 to G33 are inverters, and the inverters G31 and G32 whose outputs and inputs are connected to each other form a data holding unit. Q31 to Q34 are n-channel MO
It is an S transfer gate. In addition, 1W2R of FIG.
MC represents the memory cell name of 1 write / 2 read.
【００１６】図６に示す３ポートメモリセルの読み出し
動作について説明する。第１のリード用ワード線が選択
され第１のリードアドレス端子Ｒ１ＡがＨｉｇｈレベル
となるとトランスファーゲートＱ３４が導通状態とな
り、データ保持部に保持された記憶内容がインバータＧ
３３を介して第１の読み出しデータ端子Ｒ１Ａに出力さ
れる。第１の読み出しデータ端子Ｒ１Ａに出力されたデ
ータは第１の読み出しディジット線Ｒ１ＤＬを介して読
み出しバッファ回路２１のインバータＧ２により反転さ
れ、第１の読み出しデータ出力端子ＲＤＴ１から外部に
出力される。同様に第２のリードアドレス端子Ｒ２Ａを
Ｈｉｇｈレベルとして、データ保持部の記憶内容が第２
の読み出しデータ端子Ｒ２Ａに出力される。The read operation of the 3-port memory cell shown in FIG. 6 will be described. When the first read word line is selected and the first read address terminal R1A becomes High level, the transfer gate Q34 becomes conductive, and the storage content held in the data holding unit is stored in the inverter G.
It is output to the first read data terminal R1A via 33. The data output to the first read data terminal R1A is inverted by the inverter G2 of the read buffer circuit 21 via the first read digit line R1DL and output from the first read data output terminal RDT1 to the outside. Similarly, the second read address terminal R2A is set to High level and the storage content of the data holding unit is set to the second level.
Is output to the read data terminal R2A.
【００１７】３ポートメモリセルの書き込み動作につい
て説明する。インバータＧ３１，Ｇ３２で構成されるデ
ータ保持部に論理値“１”（Ｈｉｇｈレベル）を書き込
む場合、真値のライトデータ端子ＷＤには書き込みディ
ジット線ＷＤＬからＨｉｇｈレベルが、偽値のライトデ
ータ端子ＷＤＢには偽値側の書き込みディジット線ＷＤ
ＢＬからＬｏｗレベルが印加され、ライトアドレス端子
ＷＡがライト用ワード線を介してＨｉｇｈレベルに設定
されると、トランスファーゲートＱ３１，Ｑ３２が導通
しデータ保持部に記憶内容がセットされる。The write operation of the 3-port memory cell will be described. When writing a logical value "1" (High level) to the data holding unit composed of the inverters G31 and G32, the write data line WD having a high level from the write digit line WDL to the write data terminal WDB having a false value is written to the true write data terminal WD. The write digit line WD on the false side
When the Low level is applied from BL and the write address terminal WA is set to the High level via the write word line, the transfer gates Q31 and Q32 become conductive and the stored contents are set in the data holding unit.
【００１８】[0018]
【発明が解決しようとする課題】この従来のマルチポー
トＳＲＡＭの構成では、書き込みディジット線と読み出
しディジット線が、隣接して（又は近傍に）長くレイア
ウト配線された場合に、書き込みディジット線からの寄
生容量Ｃ１又はＣ２によるクロストークにより、読み出
しディジット線の電位レベルが変化して、読み出し時間
が遅くなるという問題点があった。In this conventional multi-port SRAM structure, when the write digit line and the read digit line are laid out in a long layout adjacent to (or in the vicinity of) the parasitics from the write digit line. There is a problem in that the potential level of the read digit line changes due to crosstalk due to the capacitance C1 or C2, and the read time is delayed.
【００１９】これを図８のタイミングチャートを用いて
説明する。図８のタイミングチャートは、読み出し（リ
ード）動作と、書き込み（ライト）動作との、２つの場
合に関係する各信号線又は各信号端子の時間的電位レベ
ルの変化を表わしている。横軸は時間を表わし、縦軸は
信号線の電位レベルを表わす。記号Ｈは通常期待される
Ｈｉｇｈレベル（論理値“１”）を表わし、記号Ｌは通
常期待されるＬｏｗレベル（論理値“０”）を表わす。
図８の左端の信号線名又は信号端子名は、それぞれ図５
の信号線名と信号端子名に対応している。This will be described with reference to the timing chart of FIG. The timing chart of FIG. 8 shows changes in the potential level with time of each signal line or each signal terminal relating to two cases of a read operation and a write operation. The horizontal axis represents time, and the vertical axis represents the potential level of the signal line. The symbol H represents the normally expected High level (logical value "1"), and the symbol L represents the normally expected Low level (logical value "0").
The signal line name or signal terminal name at the left end of FIG.
It corresponds to the signal line name and the signal terminal name of.
【００２０】ここで、リードアドレスは、第１の読み出
しアドレスデコーダの入力Ｒ１ＡＤ１〜Ｒ１ＡＤｍで指
定されたアドレスを示す。なお、以下では第１のアドレ
スデコーダの場合について説明するが、第２の読み出し
アドレスデコーダでも同様であることは言うまでもな
い。Here, the read address indicates an address designated by the inputs R1AD1 to R1ADm of the first read address decoder. The case of the first address decoder will be described below, but it goes without saying that the same applies to the second read address decoder.
【００２１】Ｒ１ＡＤ（ｉ）はｉ番地のアドレス、Ｒ１
ＡＤ（ｋ）はｋ番地のアドレスを示し、それぞれに対応
して、ｉ番目のリード用ワード線Ｒ１Ｗｉと、ｋ番目の
リード用ワード線Ｒ１Ｗｋが選択され、Ｈｉｇｈレベル
になる。R1AD (i) is the address of address i, R1
AD (k) indicates the address of address k, and the i-th read word line R1Wi and the k-th read word line R1Wk are selected and set to the High level corresponding to each.
【００２２】ライトアドレスは、書き込みアドレスデコ
ーダの入力ＷＡＤ１〜ＷＡＤｍで指定されたアドレスを
示す。ＷＡＤ（ｊ）はｊ番地のアドレス、ＷＡＤ（ｌ）
はｌ番地のアドレスをそれぞれ示している。ＷＡＤ
（ｊ）とＷＡＤ（ｌ）のそれぞれに対応して、ｊ番目の
ライト用ワード線ＷＷｊと、ｌ番目のライト用ワード線
ＷＷｌが選択されＨｉｇｈレベルになる。The write address indicates an address designated by the inputs WAD1 to WADm of the write address decoder. WAD (j) is the address of address j, WAD (l)
Indicates the address of address l. WAD
Corresponding to (j) and WAD (l), the jth write word line WWj and the lth write word line WWl are selected and become High level.
【００２３】今、ここでｉ番地のメモリセルに論理値
“０”（Ｌｏｗレベル）が書き込まれており、ｋ番地の
メモリセルに論理値“１”（Ｈｉｇｈレベル）が書き込
まれているとする。また、書き込み動作はｊ番地に論理
値“０”（Ｌｏｗレベル）を書き込んだあと、ｌ番地に
論理値“１”（Ｈｉｇｈレベル）を書き込む動作を行う
とする。Now, it is assumed that the logical value "0" (Low level) is written in the memory cell at the address i and the logical value "1" (High level) is written in the memory cell at the address k. . The write operation is performed by writing a logical value "0" (Low level) at address j and then writing a logical value "1" (High level) at address l.
【００２４】リードアドレスＲ１ＡＤ（ｉ）によりリー
ドワード線Ｒ１ＷｉがＨｉｇｈとなり、ｉ番地のメモリ
セルの“０”データが読み出され、第１の読み出しディ
ジット線Ｒ１ＤＬは通常の（クロストークが起こらない
場合の）Ｈｉｇｈレベルとなる。すると、読み出しデー
タ出力端子ＲＤＴ１はインバータＧ２１を介してＬｏｗ
レベルとなり、メモリセルに記憶されているデータ
“０”の読み出しが行なわれる。The read word line R1Wi becomes High by the read address R1AD (i), the "0" data of the memory cell at the address i is read, and the first read digit line R1DL is set to the normal (when crosstalk does not occur). No.) High level. Then, the read data output terminal RDT1 goes Low via the inverter G21.
Then, the data "0" stored in the memory cell is read out.
【００２５】このとき、遅延時間を定義する電位として
Ｈｉｇｈレベルの２分の１（Ｈ／２）とすれば、読み出
しアクセス時間は、図８に示すｔａ１となる。At this time, if the potential defining the delay time is ½ (H / 2) of the high level, the read access time becomes ta1 shown in FIG.
【００２６】次に、アドレス禁止端子ＡＩがＨｉｇｈレ
ベルの間にライトアドレスがＷＡＤ（ｊ）からＷＡＤ
（ｌ）に変化し、アドレス禁止端子ＡＩがＬｏｗレベル
になると共に、ｌ番地のライト用ワード線ＷＷｌがＨｉ
ｇｈレベルとなる。この前に、書き込み（ライト）デー
タ端子ＷＤＴには、ライトデータが（この場合、Ｈｉｇ
ｈレベル）が入力されており、ライトイネーブル端子Ｗ
ＥＢがＬｏｗレベルの間、書き込みディジット線ＷＤＬ
に書き込みデータ端子ＷＤＴのライトデータが印加され
る。Next, the write address is changed from WAD (j) to WAD while the address inhibit terminal AI is at the high level.
(1), the address inhibit terminal AI becomes low level, and the write word line WWl at the address 1 becomes Hi.
It becomes gh level. Before this, the write data is written to the write (write) data terminal WDT (in this case, High data).
(h level) is input, and the write enable terminal W
Write digit line WDL while EB is at low level
The write data of the write data terminal WDT is applied to.
【００２７】この場合、書き込みディジット線ＷＤＬが
ＬｏｗレベルからＨｉｇｈレベルに変化する（図８のＡ
参照）とき、寄生容量Ｃ１により（Ｃ２とＲ２ＤＬの関
係も同様）書き込みディジット線ＷＤＬからのクロスト
ークにより、第１の読み出しディジット線Ｒ１ＤＬが、
一段落ちレベル（電源電圧から図６のトランスファーゲ
ートＱ３４のしきい値電圧を差し引いた電位）より更に
ΔＶだけ電位が上昇する（図８のＢ参照）という問題が
ある。In this case, the write digit line WDL changes from the low level to the high level (A in FIG. 8).
At this time, due to the crosstalk from the write digit line WDL due to the parasitic capacitance C1 (the relationship between C2 and R2DL is also the same), the first read digit line R1DL becomes
There is a problem that the potential further rises by ΔV (see B in FIG. 8) above the one-step drop level (potential obtained by subtracting the threshold voltage of the transfer gate Q34 in FIG. 6 from the power supply voltage).
【００２８】すなわち、次の読み出し時、リードアドレ
スＲ１ＡＤ（ｋ）でリード用ワード線Ｒ１ＷｋがＨｉｇ
ｈとなり、ｋ番地のメモリセルの“１”データが読み出
され、第１の読み出しディジット線Ｒ１ＤＬがＬｏｗレ
ベルに向って変化する際に、通常のＨｉｇｈレベルより
ΔＶだけ電位が高いため、Ｌｏｗレベルになる迄多くの
時間を要することになる。That is, at the next read, the read word line R1Wk is High at the read address R1AD (k).
When the first read digit line R1DL changes to the low level after the "1" data of the memory cell at the address k is read and the potential is higher than the normal high level by ΔV, the low level is set. It will take a lot of time to become.
【００２９】このため、第１の読み出しデータ出力端子
ＲＤＴ１がＬｏｗレベルからＨｉｇｈレベルになるまで
のアクセス時間ｔａ２も大きくなる。一例として、ｔａ
１に対してｔａ２は、数ナノ秒も読み出しアクセス時間
が遅くなる。Therefore, the access time ta2 from the Low level to the High level of the first read data output terminal RDT1 also becomes long. As an example, ta
With respect to 1, the read access time of ta2 is delayed by several nanoseconds.
【００３０】このディジット線間の容量性クロストーク
は、ポート数が増大すればするほど、レイアウト配線が
近接するため、大きな問題となる。例えば、図７に示す
２ライト／５リードの７ポートメモリセル（２Ｗ５ＲＭ
Ｃ）を用いた７ポートＳＲＡＭでは、クロストークによ
るアクセス時間の増大は更に大きくなる。The capacitive crosstalk between the digit lines becomes a serious problem because the layout wiring becomes closer as the number of ports increases. For example, a 2-write / 5-read 7-port memory cell (2W5RM shown in FIG.
In the 7-port SRAM using C), the increase in access time due to crosstalk is further increased.
【００３１】図７において、ＷＡ１，ＷＡ２はライトア
ドレス端子、Ｗ１ＤＢ，Ｗ１Ｄ，Ｗ２ＤＢ，Ｗ２Ｄはラ
イトデータ端子、Ｒ１Ｄ〜Ｒ５Ｄはリードデータ端子、
Ｒ１Ａ〜Ｒ５Ａはリードアドレス端子、Ｇ４１〜Ｇ４３
はインバータ、Ｑ４１〜Ｑ４９はｎチャネルＭＯＳトラ
ンスファーゲートである。インバータＧ４１，Ｇ４２は
データ保持部を構成する。この７ポートメモリセル（２
Ｗ５ＲＭＣ）は、ライトデータ端子が２個、リードデー
タ端子が５個とされ、その読み出し及び書き込み動作は
前記３ポートメモリセル（１Ｗ２ＲＭＣ）と同様にして
説明されるため、省略する。In FIG. 7, WA1 and WA2 are write address terminals, W1DB, W1D, W2DB and W2D are write data terminals, R1D to R5D are read data terminals, and
R1A to R5A are read address terminals, G41 to G43
Is an inverter, and Q41 to Q49 are n-channel MOS transfer gates. The inverters G41 and G42 form a data holding unit. This 7-port memory cell (2
W5RMC) has two write data terminals and five read data terminals, and its read and write operations will be described in the same manner as the 3-port memory cell (1W2RMC), and therefore will be omitted.
【００３２】したがって、本発明は前記問題点を解消
し、マルチポートメモリにおいて、ディジット線間の寄
生容量に起因するクロストークによる読み出しアクセス
時間の増大を抑止し、高速アクセスを実現する半導体集
積回路装置を提供することを目的とする。Therefore, the present invention solves the above problems and suppresses an increase in read access time due to crosstalk due to parasitic capacitance between digit lines in a multiport memory and realizes high speed access. The purpose is to provide.
【００３３】[0033]
【課題を解決するための手段】前記目的を達成するた
め、本発明は、少なくとも一の読み出しアドレスデコー
ダと、少なくとも一の書き込みアドレスデコーダと、メ
モリセルアレイと、読み出しバッファ回路と、書き込み
バッファ回路から成るマルチポートのメモリ回路であっ
て、読み出しディジット線に、クロストークによるディ
ジット線の電位上昇分をキャンセルする手段を備えたマ
ルチポートのメモリ回路を有する半導体集積回路装置を
提供する。To achieve the above object, the present invention comprises at least one read address decoder, at least one write address decoder, a memory cell array, a read buffer circuit, and a write buffer circuit. There is provided a semiconductor integrated circuit device having a multi-port memory circuit, which is a multi-port memory circuit and is provided with means for canceling an increase in potential of the digit line due to crosstalk in a read digit line.
【００３４】また本発明は、外部端子に入力された信号
に基づき前記読み出しディジット線のディスチャージ時
間を制御する所定のパルス幅の信号を発生する信号発生
手段と、一側の電極を前記読み出しディジット線に接続
し他側の電極を接地配線に接続し制御電極を前記信号発
生手段の出力に接続したトランスファーゲートと、を備
えた半導体集積回路装置を提供する。Further, according to the present invention, signal generating means for generating a signal having a predetermined pulse width for controlling a discharge time of the read digit line based on a signal inputted to an external terminal, and an electrode on one side of the read digit line. And a transfer gate having the control electrode connected to the output of the signal generating means.
【００３５】さらに、本発明は、外部端子と、一側の電
極を前記読み出しディジット線に接続し他側の電極を接
地配線に接続し制御電極を前記外部端子に接続したトラ
ンスファーゲートと、を備えた半導体集積回路装置を提
供する。Further, the present invention comprises an external terminal and a transfer gate in which an electrode on one side is connected to the read digit line, an electrode on the other side is connected to a ground wiring, and a control electrode is connected to the external terminal. Provided is a semiconductor integrated circuit device.
【００３６】[0036]
【実施例】図面を参照して本発明の実施例を以下に説明
する。Embodiments of the present invention will be described below with reference to the drawings.
【００３７】[0037]
【実施例１】図１は本発明の第一の実施例の構成を示す
ブロック図である。図１において、ブロック名、端子
名、信号名のうち、図３で説明した従来例と同一もの
は、同一の符号が附されている。なお図３に同一の機能
を有する回路要素についてはその説明を省略する。[Embodiment 1] FIG. 1 is a block diagram showing a configuration of a first embodiment of the present invention. In FIG. 1, among the block names, terminal names, and signal names, those that are the same as those in the conventional example described in FIG. 3 are given the same reference numerals. The description of the circuit elements having the same functions in FIG. 3 will be omitted.
【００３８】図１において、回路ブロック１７と１８は
ともにタイミングパルス発生回路である。タイミングパ
ルス発生回路１８は、ＣＰ１端子にクロックパルスを入
力して、ラッチ用信号パルスＣＰ１１とクロストークキ
ャンセルパルスＣＰ１２を出力する。図９にＣＰ１，Ｃ
Ｐ１１，ＣＰ１２のタイミング関係を示す。タイミング
パルス発生回路１７はＣＰ２端子にクロックパルスを入
力し、タイミングパルス発生回路１８と同様なタイミン
グ関係のラッチ用信号パルスＣＰ２１とクロストークキ
ャンセルパルスＣＰ２２を出力する。In FIG. 1, both circuit blocks 17 and 18 are timing pulse generating circuits. The timing pulse generation circuit 18 inputs a clock pulse to the CP1 terminal and outputs a latching signal pulse CP11 and a crosstalk cancel pulse CP12. CP1, C in FIG.
The timing relationship between P11 and CP12 is shown. The timing pulse generating circuit 17 inputs a clock pulse to the CP2 terminal, and outputs a latching signal pulse CP21 and a crosstalk cancel pulse CP22 having the same timing relationship as the timing pulse generating circuit 18.
【００３９】回路ブロック１５と１６はともに読み出し
ラッチ回路で、それぞれ第１、第２読み出しディジット
線Ｒ１ＤＬ，Ｒ２ＤＬ上のデータを読み出しデータ出力
端子ＲＤＴ１，ＲＤＴ２にそれぞれ出力する。読み出し
ラッチ回路１５の第１、第２の詳細回路図を図３に示
す。The circuit blocks 15 and 16 are both read latch circuits, and output the data on the first and second read digit lines R1DL and R2DL to the read data output terminals RDT1 and RDT2, respectively. FIG. 3 shows the first and second detailed circuit diagrams of the read latch circuit 15.
【００４０】図３において、出力と入力が互いに接続さ
れたインバータＧ１５，Ｇ１６はラッチ回路を構成し、
ラッチ用信号パルスＣＰ１１に接続されたＣＬ１１端子
がＨｉｇｈレベルとなると、トランスファーゲートＱ１
３が導通し、第１の読み出しディジット線Ｒ１ＤＬの電
位がインバータＧ１４Ａを介して読み出しデータ出力端
子ＲＤＴ１に出力される。そして、読み出しラッチ回路
１５はＣＬ１１端子がＬｏｗレベルのとき直前のデータ
を保持する。ラッチ用信号パルスＣＰ２１とＣＬ２１端
子で接続されたを入力とする読み出しラッチ回路１６
は、図３に示した読み出しラッチ回路１５と同一の回路
構成とされ、その説明は省略する。In FIG. 3, inverters G15 and G16 whose outputs and inputs are connected to each other form a latch circuit,
When the CL11 terminal connected to the latching signal pulse CP11 becomes High level, the transfer gate Q1
3 becomes conductive, and the potential of the first read digit line R1DL is output to the read data output terminal RDT1 via the inverter G14A. Then, the read latch circuit 15 holds the immediately preceding data when the CL11 terminal is at the Low level. Read latch circuit 16 which receives as input the latching signal pulse CP21 and CL21 terminal
Has the same circuit configuration as the read latch circuit 15 shown in FIG. 3, and the description thereof will be omitted.
【００４１】図１において、回路ブロック１９はクロス
トークキャンセル回路で、クロストークキャンセルパル
スＣＬ１２がＨｉｇｈレベルの間、第１の読み出しディ
ジット線Ｒ１ＤＬはＶＳＳ電位（接地電位）と導通し
て、第１の読み出しディジットＲ１ＤＬの電荷がディス
チャージされ、第１の読み出しディジット線Ｒ１ＤＬの
電位が下がる。In FIG. 1, a circuit block 19 is a crosstalk cancel circuit, and while the crosstalk cancel pulse CL12 is at the high level, the first read digit line R1DL is electrically connected to the VSS potential (ground potential) to make the first read digit line R1DL conductive. The charges of the read digit R1DL are discharged, and the potential of the first read digit line R1DL drops.
【００４２】電位変化の時定数は、第１の読み出しディ
ジットＲ１ＤＬの総容量をＣR1とし、ｎチャネルトラン
スファーゲートＱ１５のＯＮ抵抗の抵抗値をＲQ15とす
ると、ＣR1×ＲQ15となり、ＯＮ抵抗値ＲQ15を適当に設
定することにより、ディジット線間の寄生容量に起因す
るクロストークで生じた電位上昇ΔＶだけキャンセルす
ることができる。When the total capacitance of the first read digit R1DL is C R1 and the resistance value of the ON resistance of the n-channel transfer gate Q15 is R Q15 , the time constant of the potential change is C R1 × R Q15 , and the ON resistance is By appropriately setting the value R Q15 , it is possible to cancel only the potential increase ΔV caused by the crosstalk due to the parasitic capacitance between the digit lines.
【００４３】同様にして、クロストークキャンセルパル
スＣＬ２２がＨｉｇｈレベルの間、第２の読み出しディ
ジット線Ｒ２ＤＬはＶＳＳ電位と導通し、第２の読み出
しディジット線Ｒ２ＤＬの電位は、ＣR2×ＲQ14の時定
数で下る。ここに、ＣR2は第２の読み出しディジット線
Ｒ２ＤＬの総容量、ＲQ14はｎチャネルトランスファー
ゲートＱ１４のＯＮ抵抗値をそれぞれ表わしている。Similarly, while the crosstalk cancel pulse CL22 is at the high level, the second read digit line R2DL is electrically connected to the VSS potential, and the potential of the second read digit line R2DL is C R2 × R Q14 . It goes down by a constant. Here, C R2 represents the total capacitance of the second read digit line R2DL, and R Q14 represents the ON resistance value of the n-channel transfer gate Q14.
【００４４】ここで、本発明のクロストークキャンセル
回路の動作について、図９のタイミングチャートを用い
て説明する。Now, the operation of the crosstalk cancel circuit of the present invention will be described with reference to the timing chart of FIG.
【００４５】図８で説明した通り、リードアドレスＲ１
ＡＤ（ｉ）でｉ番地のデータ（“０”）を読み出した結
果、第１の読み出しディジット線Ｒ１ＤＬはＨｉｇｈレ
ベルとなるが、書き込み動作で書き込みディジット線Ｗ
ＤＬがＨｉｇｈレベルになるとき、書き込みディジット
線ＷＤＬの変化（図９のＡ）がクロストークとなって、
第１の読み出しディジット線Ｒ１ＤＬの変化（図９の
Ｂ）となり、第１の読み出しディジット線Ｒ１ＤＬは通
常（すなわち、クロストークが無いとき）よりΔＶだけ
電位が上昇する。ここで、読み出し動作を行うと同時
に、クロックパルスＣＰ１を発生させる。As described with reference to FIG. 8, the read address R1
As a result of reading the data at address i (“0”) by AD (i), the first read digit line R1DL becomes High level, but the write digit line W is written by the write operation.
When DL becomes High level, the change of the write digit line WDL (A in FIG. 9) causes crosstalk,
The first read digit line R1DL changes (B in FIG. 9), and the potential of the first read digit line R1DL rises by ΔV from the normal level (that is, when there is no crosstalk). Here, at the same time when the read operation is performed, the clock pulse CP1 is generated.
【００４６】クロックパルスＣＰ１としては、例えば、
リードアドレスをラッチするタイミングに同期してその
ラッチクロックをＣＰ１とするか、あるいはリードアド
レスの変化点によってＣＰ１を発生させる。The clock pulse CP1 is, for example,
The latch clock is set to CP1 in synchronization with the timing of latching the read address, or CP1 is generated at the change point of the read address.
【００４７】タイミングパルス発生回路１８は、クロッ
クパルスＣＰ１から、ある遅延時間とパルス幅をもって
クロストークキャンセルパルスＣＰ１２とラッチ用信号
パルスＣＰ１１を発生させる。The timing pulse generation circuit 18 generates a crosstalk cancel pulse CP12 and a latch signal pulse CP11 from the clock pulse CP1 with a certain delay time and pulse width.
【００４８】この場合、特にクロストークキャンセルパ
ルスＣＰ１２のパルス幅は、第１の読み出しディジット
線Ｒ１ＤＬの電荷のディスチャージ量（電位レベルの低
下）と密接に関係するので、トランスファーゲートＱ１
５のＯＮ抵抗値ＲQ15との関係で適切なパルス幅に設定
される。In this case, in particular, the pulse width of the crosstalk cancel pulse CP12 is closely related to the discharge amount (reduction of the potential level) of the charge of the first read digit line R1DL, and therefore the transfer gate Q1.
An appropriate pulse width is set in relation to the ON resistance value R Q15 of 5.
【００４９】クロストークキャンセルパルスＣＰ１２が
Ｈｉｇｈの間（図９のＣ）、第１の読み出しディジット
線Ｒ１ＤＬはディスチャージされて電位が下り（図９の
Ｄ）、クロストークによる電位の上昇分がキャンセルさ
れる。なお、前述した通り、ラッチ用信号パルスＣＰ１
１がＨｉｇｈレベルのとき、読み出しデータ出力端子Ｒ
ＤＴ１は読み出しデータの内容によって変化し、ラッチ
用信号パルスＣＰ１１がＬｏｗレベルのとき、その直前
のデータを保持する。While the crosstalk cancel pulse CP12 is High (C in FIG. 9), the first read digit line R1DL is discharged and the potential drops (D in FIG. 9), and the rise in potential due to crosstalk is canceled. It As described above, the latching signal pulse CP1
Read data output terminal R when 1 is High level
DT1 changes depending on the content of the read data, and when the latch signal pulse CP11 is at the Low level, holds the data immediately before it.
【００５０】この図９では、一連の動作を第１の読み出
しアドレスデコーダ１２（図１参照）を例として説明し
たが、第２の読み出しアドレスデコーダ１３に関する動
作も全く同様であり、第２の読み出しディジット線Ｒ２
ＤＬのクロストーク上昇電位は、タイミングパルス発生
回路１７のクロストークキャンセルパルスＣＰ２２とク
ロストークキャンセル回路１９のトランスファーゲート
Ｑ１４によってキャンセルされる。In FIG. 9, the series of operations has been described by taking the first read address decoder 12 (see FIG. 1) as an example, but the operation regarding the second read address decoder 13 is exactly the same, and the second read operation is performed. Digit line R2
The crosstalk rising potential of DL is canceled by the crosstalk cancel pulse CP22 of the timing pulse generating circuit 17 and the transfer gate Q14 of the crosstalk canceling circuit 19.
【００５１】[0051]
【実施例２】図４は本発明の第２の実施例である。図４
において、図１の前記第１の実施例と同一の機能、構成
を備える回路ブロック、端子名、信号名は図１と同一の
符号が附されている。なお、本実施例の全体の構成、及
び動作は前記第１の実施例と同様であるため、相違点の
みを以下に説明する。Second Embodiment FIG. 4 shows a second embodiment of the present invention. Figure 4
In FIG. 1, circuit blocks having the same functions and configurations as those of the first embodiment shown in FIG. 1, terminal names, and signal names have the same reference numerals as those in FIG. Since the entire configuration and operation of this embodiment are the same as those of the first embodiment, only the differences will be described below.
【００５２】本実施例が、図１に示した前記第１の実施
例と異なる点は、図１の読み出しラッチ回路１５，１６
を、読み出しバッファにしたこと、及び、図１のタイミ
ングパルス発生回路１７，１８を除き、クロストークキ
ャンセル回路１９の入力端子をＣＰ１２とＣＰ２２にし
たことである。The present embodiment is different from the first embodiment shown in FIG. 1 in that the read latch circuits 15 and 16 shown in FIG.
Is a read buffer, and the input terminals of the crosstalk cancel circuit 19 are CP12 and CP22 except for the timing pulse generation circuits 17 and 18 of FIG.
【００５３】従って、本実施例の動作は、図９におい
て、クロックパルスＣＰ１とクロストークキャンセルパ
ルスＣＰ１１のタイミング波形を除外したものとなる。
本実施例において、端子ＣＰ１２に入力されるクロック
パルスは、前記クロストークキャンセルパルスＣＰ１２
と同様にして、第１のリードアドレスのラッチクロック
か、アドレス変化点を検出した信号から生成すれば良
い。Therefore, the operation of this embodiment is the one in which the timing waveforms of the clock pulse CP1 and the crosstalk cancel pulse CP11 are excluded in FIG.
In this embodiment, the clock pulse input to the terminal CP12 is the crosstalk cancel pulse CP12.
In the same manner as above, it may be generated from the latch clock of the first read address or the signal in which the address change point is detected.
【００５４】以上、本発明を各種実施例について説明し
たが、本発明はこれらの実施態様にのみ限定されるもの
ではなく、本発明の原理に準ずる各種実施態様を含むこ
とは勿論である。例えば、トランスファーゲートＱ１
４，Ｑ１５等はｎチャネルＭＯＳトランジスタが用いら
れているが、これらはｐチャネルＭＯＳトランジスタ又
はＣＭＯＳ型のトランスファーゲートとして構成するこ
ともできる。Although the present invention has been described with reference to various embodiments, the present invention is not limited to these embodiments, and it goes without saying that various embodiments according to the principle of the present invention are included. For example, transfer gate Q1
4, Q15 and the like use n-channel MOS transistors, but these can also be configured as p-channel MOS transistors or CMOS type transfer gates.
【００５５】[0055]
【発明の効果】以上説明したように、本発明の半導体集
積回路装置によれば、書き込みディジット線と読み出し
ディジット線間の寄生容量によるクロストークの結果、
読み出しディジット線の電位が上昇し、次のリードサイ
クルにおける読み出しアクセスタイムが遅くなることを
防止するために、クロストークによる電位上昇分をキャ
ンセルする回路を備えたことにより、どのリードサイク
ルでも読み出しを高速に行えるという効果を有する。As described above, according to the semiconductor integrated circuit device of the present invention, as a result of the crosstalk due to the parasitic capacitance between the write digit line and the read digit line,
In order to prevent the read digit line potential from rising and delaying the read access time in the next read cycle, a circuit that cancels the potential increase due to crosstalk is provided, making it possible to perform high-speed reading in any read cycle. It has the effect of being able to
【００５６】また、本発明の半導体集積回路装置におい
ては、読み出しディジット線と接地配線間にトランスフ
ァーゲートを設け該トランスファーゲートの制御電極に
印加するクロック信号のパルス幅を適切に設定すること
により、クロストークによる電位上昇分を適切にキャン
セルすることができる。Further, in the semiconductor integrated circuit device of the present invention, a transfer gate is provided between the read digit line and the ground wiring, and the pulse width of the clock signal applied to the control electrode of the transfer gate is set appropriately, so that the cross It is possible to appropriately cancel the increase in potential due to the talk.
【００５７】さらに、本発明の半導体集積回路装置にお
いては、読み出しディジット線と接地配線間に設けられ
たトランスファーゲートの制御電極に印加する制御パル
ス信号を発生する手段が、読み出しラッチ回路にラッチ
信号を供給することにより、読み出しアクセスを高速化
すると共に、外部からのタイミング制御を容易化してい
る。Further, in the semiconductor integrated circuit device of the present invention, the means for generating the control pulse signal applied to the control electrode of the transfer gate provided between the read digit line and the ground wiring sends the latch signal to the read latch circuit. By supplying the data, the read access is speeded up and the timing control from the outside is facilitated.
【００５８】さらにまた、本発明によれば、読み出しデ
ィジット線と接地配線間にトランスファーゲートを設
け、該トランスファーゲートの制御電極は外部端子に接
続され、外部から読み出しディジット線をディスチャー
ジする制御信号を印加するという簡易な構成によって、
マルチポートメモリの読み出しを高速化することができ
る。Furthermore, according to the present invention, a transfer gate is provided between the read digit line and the ground line, the control electrode of the transfer gate is connected to an external terminal, and a control signal for discharging the read digit line is applied from the outside. With a simple configuration that
The reading speed of the multi-port memory can be increased.
【図１】本発明の第一の実施例の説明図である。FIG. 1 is an explanatory diagram of a first embodiment of the present invention.
【図２】図１の書き込みバッファ回路１４の詳細回路図
である。2 is a detailed circuit diagram of a write buffer circuit 14 of FIG.
【図３】図１の読み出しラッチ回路１５の詳細回路図で
ある。3 is a detailed circuit diagram of a read latch circuit 15 of FIG.
【図４】本発明の第二の実施例の説明図である。FIG. 4 is an explanatory diagram of a second embodiment of the present invention.
【図５】従来技術によるマルチポートメモリの説明図で
ある。FIG. 5 is an explanatory diagram of a multiport memory according to a conventional technique.
【図６】１ライト／２リードの３ポートメモリセルの説
明図である。FIG. 6 is an explanatory diagram of a 1-write / 2-read 3-port memory cell.
【図７】２ライト／５リードの７ポートメモリセルの説
明図である。FIG. 7 is an explanatory diagram of a 2-write / 5-read 7-port memory cell.
【図８】従来技術によるマルチポートメモリ回路の動作
を表わすタイミングチャートである。FIG. 8 is a timing chart showing an operation of a conventional multiport memory circuit.
【図９】本発明によるマルチポートメモリ回路の動作を
表わすタイミングチャートである。FIG. 9 is a timing chart showing the operation of the multiport memory circuit according to the present invention.
１１ 書き込み（ライト）アドレスデコーダ回路 １２ 第１の読み出し（リード）アドレスデコーダ回路 １３ 第２の読み出し（リード）アドレスデコーダ回路 １４ 書き込み（ライト）バッファ回路 １５，１６ 読み出しラッチ回路 １７，１８ タイミングパルス発生回路 １９ クロストークキャンセル回路 ２１ 読み出し（リード）バッファ回路 ＡＩ 書き込みアドレス禁止端子 Ｃ１，Ｃ２ 書き込み（ライト）ディジット線と読み出
しディジット線間の寄生容量 ＣＬ１１，ＣＬ２１ ラッチ回路用クロックパルス入力
端子 ＣＬ１２，ＣＬ２２ クロストークキャンセル回路用ク
ロックパルス入力端子 ＣＰ１，ＣＰ２ タイミング発生回路用クロックパルス
入力端子 ＣＰ１１，ＣＰ２１ 読み出しラッチ回路用クロックパ
ルス出力端子 ＣＰ１２，ＣＰ２２ クロストークキャンセル回路用ク
ロックパルス出力端子 Ｇ１１〜Ｇ１７ インバータ回路 Ｇ２１，Ｇ２２ インバータ回路 Ｇ３１〜Ｇ３３ インバータ ＭＣ１〜ＭＣｎ ｎ個の１ライト／２リードのメモリセ
ル Ｑ１１〜Ｑ１５ ｎチャネルＭＯＳトランスファーゲー
ト Ｑ３１〜Ｑ３４ ｎチャネルＭＯＳトランスファーゲー
ト Ｒ１ＡＤ１〜Ｒ１ＡＤｍ ｍビットの第１の読み出し
（リード）アドレス端子 Ｒ１ＤＬ 第１の読み出し（リード）ディジット線 Ｒ１Ｗ１〜Ｒ１Ｗｎ ｎワードの第１の読み出し（リー
ド）ワード線 Ｒ２ＡＤ１〜Ｒ２ＡＤｍ ｍビットの第２の読み出し
（リード）アドレス端子 Ｒ２ＤＬ 第２の読み出し（リード）ディジット線 Ｒ２Ｗ１〜Ｒ２Ｗｎ ｎワードの第２の読み出し（リー
ド）ワード線 ＲＤＴ１，ＲＤＴ２ 読み出し（リード）データ出力端
子 ＶＳＳ ＶＳＳ電位（接地電位）端子 ＷＡＤ１〜ＷＡＤｍ ｍビットの書き込み（ライト）ア
ドレス端子（ｍ＝１，２，…：整数） ＷＤＢＬ 偽値側の書き込み（ライト）ディジット線 ＷＤＬ 真値側の書き込み（ライト）ディジット線 ＷＤＴ 書き込み（ライト）データ端子 ＷＥＢ 書き込みライトイネーブル端子 ＷＷ１〜ＷＷｎ ｎワードの書き込み（ライト）ワード
線（ｎ＝１，２，…：整数） ライトアドレス 書き込み（ライト）アドレスＷＡＤ１
〜ＷＡＤｍで指定されたアドレス リードアドレス 第１の読み出し（リード）アドレスＲ
１ＡＤ１〜Ｒ１ＡＤｍで指定されたアドレス １Ｗ２ＲＭＣ １ライト／２リードの３ポートメモリセ
ル Ｒ１Ａ，Ｒ２Ａ 第１、第２の読み出し（リード）アド
レス端子 Ｒ１Ｄ，ＲＤ２ 第１、第２の読み出し（リード）デー
タ端子 ＷＡ ライトアドレス端子 ＷＤ 真値側の書き込み（ライト）データ端子 ＷＤＢ 偽値側の書き込み（ライト）データ端子 ２Ｗ５ＲＭＣ ２ライト／５リードの７ポートメモリセ
ル Ｇ４１〜Ｇ４３ インバータ Ｑ４１〜Ｑ４９ ｎチャネルＭＯＳトランスファーゲー
ト Ｒ１Ａ〜Ｒ５Ａ 第１から第５の読み出し（リード）ア
ドレス端子 Ｒ１ＡＤ（ｉ） ｉ番地の読み出し（リード）アドレス Ｒ１ＡＤ（ｋ） ｋ番地の読み出し（リード）アドレス Ｒ１Ｄ〜Ｒ５Ｄ 第１から第５の読み出し（リード）デ
ータ端子 Ｒ１Ｗｉ ｉ番地の読み出し（リード）ワード線 Ｒ１Ｗｋ ｋ番地の読み出し（リード）ワード線 Ｗ１Ｄ，Ｗ２Ｄ 第１と第２の真値側書き込み（ライ
ト）データ端子 Ｗ１ＤＢ，Ｗ２ＤＢ 第１と第２の偽値側書き込み（ラ
イト）データ端子 ＷＡ１，ＷＡ２ 第１と第２の書き込み（ライト）アド
レス端子 ＷＡＤ（ｊ） ｊ番地の書き込み（ライト）アドレス ＷＡＤ（ｌ） ｌ番地の書き込み（ライト）アドレス ＷＷｌ ｌ番目の書き込み（ライト）ワード線 ｔａ１〜ｔａ４ 読み出し（リード）アクセス時間 ΔＶ 読み出しディジット線のクロストークのによる電
位上昇分11 write (write) address decoder circuit 12 first read (read) address decoder circuit 13 second read (read) address decoder circuit 14 write (write) buffer circuit 15, 16 read latch circuit 17, 18 timing pulse generation circuit 19 Crosstalk cancel circuit 21 Read buffer circuit AI Write address prohibition terminals C1, C2 Parasitic capacitance between write (write) digit line and read digit line CL11, CL21 Latch circuit clock pulse input terminals CL12, CL22 Crosstalk cancel Circuit clock pulse input terminals CP1, CP2 Timing generation circuit clock pulse input terminals CP11, CP21 Read latch circuit clock pulse output terminals CP12, C P22 Crosstalk cancel circuit clock pulse output terminal G11 to G17 Inverter circuit G21, G22 Inverter circuit G31 to G33 Inverter MC1 to MCn n 1-write / 2-read memory cell Q11 to Q15 n-channel MOS transfer gate Q31 to Q34 n Channel MOS transfer gate R1AD1 to R1ADm m-bit first read (read) address terminal R1DL first read (read) digit line R1W1 to R1Wn n-word first read (read) word line R2AD1 to R2ADm m-bit Second read (read) address terminal R2DL Second read (read) digit line R2W1 to R2Wnn Second read (read) word line RDT1, RDT2 of n words Data output terminal VSS VSS potential (ground potential) terminal WAD1 to WADm m bit write (write) address terminal (m = 1, 2, ...: Integer) WDBL False value side write digit line WDL write digit line on the true value side WDT write (write) data terminal WEB write write enable terminal WW1 to WWn n word write (write) word line (n = 1, 2, ...: integer) write address write ( Write) address WAD1
~ Address specified by WADm Read address First read (read) address R
Address specified by 1AD1 to R1ADm 1W2RMC 1 write / 2 read 3-port memory cell R1A, R2A First and second read (read) address terminals R1D, RD2 First and second read (read) data terminals WA Write address terminal WD Write data terminal on true value side WDB Write data terminal on false value side 2W5RMC 2 write / 5 read 7-port memory cell G41 to G43 Inverter Q41 to Q49 n channel MOS transfer gate R1A to R5A 1st to 5th read (read) address terminals R1AD (i) i (read) address R1AD (k) k k read (read) addresses R1D to R5D 1st to 5th read (read) Data terminal R1Wi i Address read (read) word line R1Wk k Address read (read) word line W1D, W2D First and second true value side write (write) data terminals W1DB, W2DB First and second false value side write ( Write) data terminals WA1 and WA2 First and second write (write) address terminals WAD (j) write (write) address at address j WAD (l) write (write) address at address l WWl write at 1 (write) ) Word lines ta1 to ta4 Read (read) access time ΔV Potential rise due to crosstalk of read digit lines
Claims (5)
と、少なくとも一の書き込みアドレスデコーダと、メモ
リセルアレイと、読み出しバッファ回路と、書き込みバ
ッファ回路から成るマルチポートのメモリ回路であっ
て、読み出しディジット線に、クロストークによるディ
ジット線の電位上昇分をキャンセルする手段を備えたマ
ルチポートのメモリ回路を有する半導体集積回路装置。1. A multiport memory circuit including at least one read address decoder, at least one write address decoder, a memory cell array, a read buffer circuit, and a write buffer circuit, wherein a read digit line is crossed. A semiconductor integrated circuit device having a multiport memory circuit having means for canceling a rise in potential of a digit line due to talk.
に基づき前記読み出しディジット線のディスチャージ時
間を制御する所定のパルス幅の信号を発生する信号発生
手段と、一側の電極を前記読み出しディジット線に接続
し他側の電極を接地配線に接続し制御電極を前記信号発
生手段の出力に接続したトランスファーゲートと、を備
えた請求項１記載の半導体集積回路装置。2. An external terminal, signal generating means for generating a signal having a predetermined pulse width for controlling a discharge time of the read digit line based on a signal input to the external terminal, and one electrode on which the read is performed. 2. The semiconductor integrated circuit device according to claim 1, further comprising a transfer gate connected to a digit line, an electrode on the other side thereof connected to a ground wiring, and a control electrode connected to an output of the signal generating means.
ングに同期したラッチクロック信号又はリードアドレス
の変化点に基づく信号が入力されるようにした請求項２
記載の半導体集積回路装置。3. A latch clock signal synchronized with a read address timing or a signal based on a change point of the read address is input to the external terminal.
The semiconductor integrated circuit device described.
出しディジット線のデータを読み出しデータ出力端子に
出力保持する読み出しラッチ回路を備え、前記信号発生
手段が該読み出しラッチ回路にラッチ信号を出力する請
求項２記載の半導体集積回路装置。4. A read latch circuit for outputting and holding data of the read digit line as a content of the read buffer at a read data output terminal, wherein the signal generating means outputs a latch signal to the read latch circuit. Semiconductor integrated circuit device.
ィジット線に接続し他側の電極を接地配線に接続し制御
電極を前記外部端子に接続したトランスファーゲート
と、を備えた請求項１記載の半導体集積回路装置。5. A transfer gate comprising an external terminal and an electrode on one side connected to the read digit line, an electrode on the other side connected to a ground wire, and a control electrode connected to the external terminal. The semiconductor integrated circuit device described.
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| JPH04132085A (en) * | 1990-09-21 | 1992-05-06 | Hitachi Ltd | Semiconductor memory |
-
1993
- 1993-12-06 JP JP5339240A patent/JP3057990B2/en not_active Expired - Lifetime
Patent Citations (1)
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| JP2006179109A (en) * | 2004-12-22 | 2006-07-06 | Matsushita Electric Ind Co Ltd | Memory circuit |
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Also Published As
| Publication number | Publication date |
|---|---|
| JP3057990B2 (en) | 2000-07-04 |
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