JPH07160587A - Multiplex memory device - Google Patents

Abstract

PURPOSE:To improve reliability of a data processor. CONSTITUTION:A memory device that is, for example, duplicated memory devices 10a, 10b, and provided with parity circuits 11a, 11b which detects one-bit error in readout, a selection circuit 12 to continue processing by using data in the memory device operating normally out of the duplicated memory devices 10a, 10b when the one-bit error is detected, and a duplicated data comparator 13 to detect an error >=two bits is provided with means 14a, 14b which instruct the validity/invalidity of address of a corresponding memory device when a fixed fault >=two bits on one system of the duplicated memory devices is detected, a means 15 which invalidates the duplicated data comparator 13 by the invalid signal of address from the means 14a, 14b, and a means 16 which instructs the validity of the means 14a, 14b which instruct the validity/invalidity of only the address and also, instructs the use of the data in a system provided with the address in which no parity error is detected.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、データ処理装置の多重
化メモリ装置、例えば、二重化メモリ装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a multiplexed memory device of a data processing device, for example, a duplicated memory device.

【０００２】最近のデータ処理のオンライン化の動向に
より、メモリ装置を、例えば、二重化して、該データ処
理装置の信頼度を向上させることが行われる。このと
き、できる限り、該二重化されたメモリ装置の一方を生
かすことができる二重化メモリ装置が必要となる。Due to the recent trend of online data processing, for example, the memory device is duplicated to improve the reliability of the data processing device. At this time, a dual memory device capable of utilizing one of the dual memory devices is required as much as possible.

【０００３】[0003]

【従来の技術】図３は、従来の二重化メモリ装置を説明
する図である。従来の、０系と１系のメモリ装置を備え
た二重化メモリ装置には、読み出し時に、１ビットエラ
ーを検出するためのパリティ回路(PC) 11a,11bと、該１
ビットエラーを検出したときには、二重化したメモリ装
置(RAM) 10a,10b の内、正常な方のメモリ装置(RAM) 10
b,又は、10a のデータを使用して、処理を継続するため
の選択回路 12 と、２ビット以上のエラーを検出するた
めのデータ比較回路（比較回路、以下省略）13とを備え
ている。2. Description of the Related Art FIG. 3 illustrates a conventional dual memory device. A conventional dual memory device including a 0-system memory device and a 1-system memory device includes parity circuits (PC) 11a and 11b for detecting a 1-bit error during reading, and
When a bit error is detected, the normal memory device (RAM) 10 of the duplicated memory devices (RAM) 10a, 10b
A selection circuit 12 for continuing the processing by using the data b or 10a and a data comparison circuit (comparison circuit, omitted below) 13 for detecting an error of 2 bits or more are provided.

【０００４】中央処理装置(MPU) 2 が、上記メモリ装置
(RAM) 10a,10b にデータを書く場合には、データ用の上
記メモリ装置(RAM) 10a,10b の両系に書き込む。更に、
そのデータからパリティ発生器(PG) 17 によってパリテ
ィビットを作成し、上記両系のパリティ用メモリ装置(R
AM) 10a',10b' に書き込む。The central processing unit (MPU) 2 is the above memory device.
When writing data to (RAM) 10a, 10b, write to both the above memory devices (RAM) 10a, 10b for data. Furthermore,
A parity generator (PG) 17 is used to create a parity bit from the data, and the parity memory device (R
AM) Write in 10a 'and 10b'.

【０００５】上記データ用メモリ装置(RAM) 10a,10b か
らデータを読み出す場合には、上記データ用メモリ装置
(RAM) 10a,10b と、パリティ用メモリ装置(RAM) 10a',1
0b'からのデータにより、パリティ回路(PC) 11a,11bで
パリティエラーが発生していないかのチェックを行い、
正常な場合には、更に、両系（０系と１系）のデータを
比較して、複数ビットのエラー｛２ビット以上の、上記
パリティ回路(PC) 11a,11bでは検出することができない
エラー｝がないことをチェックする。そして、通常、例
えば、不一致エラーでなければ、０系のデータを使用し
て処理を継続する。When data is read from the data memory device (RAM) 10a, 10b, the data memory device
(RAM) 10a, 10b and memory device for parity (RAM) 10a ', 1
Based on the data from 0b ', check whether a parity error has occurred in the parity circuit (PC) 11a, 11b,
If it is normal, the data of both systems (0 system and 1 system) is further compared, and a multi-bit error {2 bits or more, an error that cannot be detected by the parity circuits (PC) 11a, 11b) } Is checked. Then, normally, if there is no mismatch error, the processing is continued by using the 0-system data.

【０００６】前述の選択回路 12 は、上記０系のパリテ
ィ回路(PC) 11aが正常、即ち、パリティエラーを出して
いなければ、片系選択回路 120の出力が“０”、即ち、
エラーがないとき、マルチプレクサ(MUX) 121 によっ
て、０系のデータを選択して処理を続けるように動作す
る。In the above-mentioned selection circuit 12, if the 0-system parity circuit (PC) 11a is normal, that is, if no parity error is generated, the output of the one-system selection circuit 120 is "0", that is,
When there is no error, the multiplexer (MUX) 121 operates to select 0-system data and continue processing.

【０００７】もし、パリティ回路(PC) 11aで、パリティ
エラーを検出すると、上記片系選択回路 120の出力が
“１”、即ち、パリティエラーを出力し、上記マルチプ
レクサ(MUX) 121 によって、１系のデータを選択して処
理を続けることになる。If the parity circuit (PC) 11a detects a parity error, the output of the one-side selection circuit 120 is "1", that is, a parity error is output, and the multiplexer (MUX) 121 outputs one system. Data will be selected and processing will continue.

【０００８】又、上記片系選択回路 120に、アドレスバ
ス，データバスを介して、中央処理装置(MPU) 2 より、
所定のデータを設定することにより、常に、片系（０
系，又は、１系）のデータにより処理を行うこともでき
る。Further, the one-system selection circuit 120 is connected to the central processing unit (MPU) 2 via an address bus and a data bus.
By setting the specified data, one-sided (0
It is also possible to perform processing using data of the system or the system 1).

【０００９】上記１ビットのパリティエラーを検出した
場合には、前述のように、パリティが正常な系のデータ
で処理を継続すると同時に、論理積回路 15 によって、
上記データ比較回路 13 を無効にする。この動作は、パ
リティエラー信号を基に、対象のアドレス (タイミン
グ) のみ行う。When the above-mentioned 1-bit parity error is detected, as described above, the processing is continued with the data of the system whose parity is normal, and at the same time, the AND circuit 15
Disable the data comparison circuit 13 above. This operation performs only the target address (timing) based on the parity error signal.

【００１０】以上が、従来の二重化メモリ装置における
通常動作時の動作である。The above is the operation during the normal operation in the conventional dual memory device.

【００１１】[0011]

【発明が解決しようとする課題】従って、もし、初期診
断時等において、ライト／リードテストを行い、片系の
メモリ装置(RAM) 10a,又は、10b の一つのアドレスで、
２ビット以上のエラーを検出した場合には、そのまま、
処理を継続すると、パリティエラーは発生しないで、デ
ータの不一致のみ発生する。このとき、どちらの系のメ
モリ装置(RAM) 10a,又は、10b が異常であるかの判定が
できないため、処理を継続することができないとして、
従来は、処理を中断していた為、処理ができないという
問題があった。Therefore, if, at the time of initial diagnosis, a write / read test is performed and one address of one side memory device (RAM) 10a or 10b,
If an error of 2 bits or more is detected,
If the processing is continued, no parity error occurs and only data mismatch occurs. At this time, since it cannot be determined which system memory device (RAM) 10a or 10b is abnormal, the processing cannot be continued,
Conventionally, there was a problem that processing could not be performed because the processing was interrupted.

【００１２】又、上記初期診断時に、片系の一つのアド
レスで、２ビット以上のエラーを検出した場合、その系
の全アドレスを無効にして処理を継続すると、元々、メ
モリ装置(RAM) 10a,10b には、エラーのない他のアドレ
スを持っていて、そのアドレスで１ビットのパリティエ
ラーを検出した場合には、他の系に切り換えてリカバリ
を図ることができるにも係わらず、上記のように、ある
アドレスで２ビット以上のエラーが発生したことで、そ
の系全体を無効にすると、現用系でのエラーチェック／
リカバリ機能が失われてしまうという問題があった。Further, when an error of 2 bits or more is detected at one address of one system during the initial diagnosis, if all the addresses of the system are invalidated and the processing is continued, the memory device (RAM) 10a is originally used. , 10b has another error-free address, and if a 1-bit parity error is detected at that address, it is possible to recover by switching to another system. As described above, when an error of 2 bits or more occurs at a certain address and the entire system is invalidated, error check /
There was a problem that the recovery function was lost.

【００１３】二重化メモリ装置に関する類似の技術とし
て、特開昭59-107495 号公報「メモリ障害検出方式」と
か、特開昭60-225264 号公報「共有二重化メモリ制御方
式」等があるが、いずれも、上記と同じような、二重化
されているメモリ装置の障害系を検出して、障害系のメ
モリ装置を切り離すものであって、前述のように、障害
系において、２ビット以上のエラーが検出されても、そ
の障害が特定のアドレスにのみ限定されているにも係わ
らず、系全体を切り離す概念のもので、二重化メモリ装
置として、本来備えている信頼度、即ち、上記エラーの
ない他のアドレスを持っていて、そのアドレスで１ビッ
トのパリティエラーを検出した場合には、他の系に切り
換えてリカバリを図ることができる機能を有効に生かし
切れていないという問題があった。Similar techniques related to the dual memory device include Japanese Patent Laid-Open No. 59-107495, "Memory Failure Detection System" and Japanese Patent Laid-Open No. 60-225264, "Shared Dual Memory Control System". In the same manner as described above, a failure system of a duplicated memory device is detected and the memory system of the failure system is separated. As described above, an error of 2 bits or more is detected in the failure system. However, even though the failure is limited to a specific address, it is a concept of disconnecting the entire system, and the reliability originally possessed as a dual memory device, that is, another address without the above error. If a 1-bit parity error is detected at that address, the function of switching to another system and attempting recovery cannot be used effectively. There was.

【００１４】本発明は上記従来の欠点に鑑み、多重化メ
モリ装置、例えば、二重化メモリ装置において、障害情
報をアドレス単位で管理することで、二重化メモリ装置
の信頼度を向上させることができる二重化メモリ装置を
提供することを目的とするものである。In view of the above-mentioned conventional drawbacks, the present invention manages fault information in address units in a multiplexed memory device, for example, a duplicated memory device, thereby improving the reliability of the duplicated memory device. The purpose is to provide a device.

【００１５】[0015]

【課題を解決するための手段】図１，図２は、本発明の
一実施例を示した図であり、図１は全体の構成例を示
し、図２は、メモリエラー制御手段 16 でのエラー信号
の真理値表を示している。上記の問題点は下記のよう
に構成した多重化メモリ装置、例えば、二重化メモリ装
置によって解決される。1 and 2 are views showing an embodiment of the present invention, FIG. 1 shows an example of the entire configuration, and FIG. 2 shows a memory error control means 16. The truth table of the error signal is shown. The above problem is solved by a multiplexed memory device, for example, a duplicated memory device, configured as follows.

【００１６】複数個の系で多重化したメモリ装置であっ
て、読み出し時に、１ビットエラーを検出するパリティ
回路 11a,11b, 〜と、該パリティ回路 11a,11b, 〜で１
ビットエラーを検出したら多重化したメモリ装置 10a,1
0b, 〜の内、正常なメモリ装置 10a,10b, 〜のデータを
使用して処理を継続するための選択回路 12 と、２ビッ
ト以上のエラーを検出する為の多重化データ比較回路 1
3 を持つメモリ装置に、初期診断時に、多重化メモリ装
置の、ある系の２ビット以上の固定障害を検出したと
き、対応するメモリ装置 10a, 又は、10b,〜のアドレス
のみ無効／有効を指示する手段 14a,14b, 〜と、該手段
14a,14b, 〜からの該アドレスの無効信号ａ，ｂ，
〜により、上記多重化データ比較回路 13 を無効にする
手段 15 と、該アドレスのみ無効／有効を指示する手段
14a,14b, 〜が有効を指示しており、且つパリティエラ
ーを検出していないアドレスを持つ系のデータを使用す
ることを指示するメモリエラー制御手段 16 とを設け
て、上記所定のアドレスの有効／無効を指示する手段 1
4a,14b, 〜の全ての系が有効を指示している場合には、
所定の系のデータを使用し、上記所定のアドレスの有効
／無効を指示する手段 14a,14b, 〜の一部が、無効を指
示している場合には、その他の有効を指示している系の
データを使用し、上記有効な系のデータを使用して処理
をしているときに、その系でパリティエラーが検出され
た場合のみ、上位装置(2) にエラーを報告し、上記所定
のアドレスの有効／無効を指示する手段 14a,14b, 〜の
何れかの系が、無効を指示している場合には、その無効
信号ａ，又は、ｂ，〜によって、上記多重化データ
比較回路 13 を無効にし、常に、各系の障害対象外のア
ドレスに対して、上記１ビットエラーを検出するパリテ
ィ回路 11a,11b, 〜と, ２ビット以上のエラー検出を行
う多重化データ比較回路 13 とを有効とするように構成
する。A memory device multiplexed by a plurality of systems, in which a parity circuit 11a, 11b,-, which detects a 1-bit error at the time of reading, and a parity circuit 11a, 11b,-1.
Multiplexed memory device 10a, 1 when bit error is detected
Select circuit 12 for continuing processing by using the data of normal memory devices 10a, 10b, ... among 0b, ~ and multiplexed data comparison circuit 1 for detecting an error of 2 bits or more 1
When a fixed fault of 2 bits or more of a certain system of the multiplexed memory device is detected at the time of initial diagnosis, the memory device having 3 is instructed to invalidate / valid only the address of the corresponding memory device 10a or 10b. Means 14a, 14b, ... and the means
14a, 14b, to invalid signals a, b, of the address from
By means, means 15 for invalidating the multiplexed data comparison circuit 13 and means for instructing invalid / valid only for the address
Memory error control means 16 for instructing to use the data of the system having an address for which 14a, 14b, ... Are instructed to be effective and a parity error is not detected is provided, and the effective of the above-mentioned predetermined address is provided. / Means to instruct invalidation 1
If all the systems of 4a, 14b, ... indicate effective,
A means for instructing the validity / invalidity of the above-mentioned predetermined address by using data of a predetermined system. When a part of the means 14a, 14b, ... Data is used, and when processing is performed using the data of the above valid system, only when a parity error is detected in that system, an error is reported to the host device (2) and the above specified When any one of the means 14a, 14b, ... for instructing the validity / invalidity of the address indicates the invalidity, the multiplexed data comparison circuit 13 is operated by the invalidation signal a, b, .... , And the parity circuits 11a, 11b, ... for detecting the above 1-bit error and the multiplexed data comparison circuit 13 for detecting the error of 2 bits or more are always provided for the addresses not subject to the failure of each system. Configure to enable.

【００１７】[0017]

【作用】即ち、本発明の多重化メモリ装置、例えば、二
重化メモリ装置では、２個の系で二重化したメモリ装置
であって、読み出し時に、１ビットエラーを検出するパ
リティ回路(PC) 11a,11bと、該パリティ回路(PC) 11a,1
1bで１ビットエラーを検出したら二重化したメモリ装置
10a,10bの内、正常な方のメモリ装置 10a,10bのデータ
を使用して処理を継続するための選択回路 12 と、２ビ
ット以上のエラーを検出する為の二重化データ比較回路
(比較回路、以下省略) 13を持つメモリ装置に、初期診
断時に、二重化メモリ装置の、ある系の２ビット以上の
固定障害を検出したとき、対応するメモリ装置 10a, 又
は、10b,〜のアドレスのみ無効／有効を指示する手段 1
4a,14bと、該手段 14a,14b, 〜からの該アドレスの無効
信号ａ，ｂにより、上記二重化データ比較回路 13
を無効にする手段 15 と、該アドレスのみ無効／有効を
指示する手段 14a,14b, 〜が有効を指示しており、且つ
パリティエラーを検出していないアドレスを持つ系のデ
ータを使用することを指示するメモリエラー制御手段 1
6 とを設けてある。That is, in the multiplex memory device of the present invention, for example, the dual memory device, the memory devices are duplicated by two systems, and the parity circuits (PC) 11a, 11b for detecting a 1-bit error at the time of reading. And the parity circuit (PC) 11a, 1
Redundant memory device when 1-bit error is detected in 1b
Of the 10a and 10b, the selection circuit 12 for continuing the processing by using the data of the normal memory device 10a, 10b and the duplicated data comparison circuit for detecting the error of 2 bits or more
(Comparison circuit, abbreviated below) When a fixed failure of 2 bits or more of a certain system of the duplicated memory device is detected in the memory device having 13 at the time of initial diagnosis, the address of the corresponding memory device 10a, 10b, ... Only means to indicate invalid / valid 1
4a, 14b and the invalid data a, b of the address from the means 14a, 14b, ...
Means for invalidating 15 and means for invalidating / validating only the address 14a, 14b, ... indicate the valid and use the data of the system having the address in which the parity error is not detected. Memory error control means to instruct 1
6 and are provided.

【００１８】そこで、初期診断時に、各系のメモリ装置
に対して、ライト／リードテストを行って、パリティ回
路(PC) 11a,11b, では検出できない２ビット以上のエラ
ーを検出した場合、該当するアドレスに対するメモリア
クセスの上記無効／有効を指示する手段 14a,14bに無効
を設定する。Therefore, at the time of initial diagnosis, when a write / read test is performed on the memory device of each system and an error of 2 bits or more which cannot be detected by the parity circuits (PC) 11a, 11b, is detected, it is applicable. The means 14a, 14b for instructing the above-mentioned invalidity / validity of the memory access to the address is set to invalidity.

【００１９】上記無効／有効を指示する手段 14a,14bに
無効が指示されていない、メモリアクセスが可能なアド
レスからの読み出しを行う場合、各系のデータ用メモリ
装置(RAM) 10a,10b と、パリティ用メモリ装置(RAM) 10
a',10b' に対して、図示されていないリード信号, チッ
プセレクト信号, アウトプットイネーブル信号とを有効
にすると、その時のアドレス信号に従って、データ信号
とパリティ信号とが出力される。In the case of reading from a memory-accessible address which is not instructed to be invalidated by the means 14a, 14b for instructing invalidity / validity, the data memory devices (RAM) 10a, 10b of each system, Parity memory device (RAM) 10
When a read signal, a chip select signal, and an output enable signal (not shown) are enabled for a'and 10b ', a data signal and a parity signal are output according to the address signal at that time.

【００２０】このデータ信号とパリティ信号とをパリテ
ィ回路(PC) 11a,11bに入力し、パリティチェックを行
う。又、同時に、両系のデータの比較を行い、一致する
かどうかのチェックを行う。The data signal and the parity signal are input to the parity circuits (PC) 11a and 11b to perform the parity check. At the same time, the data of both systems are compared to check whether they match.

【００２１】ここで、上記所定のアドレスの有効／無効
を指示する手段 14a,14bの両系が有効を指示している場
合には、そのアドレスに対するメモリアクセスに対し
て、所定の系、例えば、０系のデータを使用し、上記所
定のアドレスの有効／無効を指示する手段 14a,14bの一
方が、無効を指示している場合には、そのアドレスに対
するメモリアクセスに対して、他方の有効を指示してい
る系のデータを使用し、上記有効な系のデータを使用し
て処理をしているときに、その系でパリティエラーが検
出された場合のみ、上位装置、即ち、中央処理装置(MP
U) 2 にエラーを報告して、所定のエラー処理、例え
ば、該アドレスに対するメモリアクセスの代替えアドレ
スの設定等の処理に入り、上記所定のアドレスの有効／
無効を指示する手段 14a,14bの何れかの系が、無効を指
示している場合には、その無効信号ａ，又は、ｂに
よって、上記二重化データ比較回路 13 を無効にし、常
に、各系の障害対象外のアドレスに対して、上記１ビッ
トエラーを検出するパリティ回路11a,11bと, ２ビット
以上のエラー検出を行う二重化データ比較回路 13 とを
有効とするようにし、上記二重化データ比較回路 13 の
出力条件が有効であるときに、不一致を検出した場合に
も、中央処理装置(MPU) 2 に報告するようにしたもので
ある。この場合、該不一致アドレスを一時的に記憶して
おく機構を設けておくことにより、該アドレスでの障害
系の診断が容易となる。Here, when both systems of the means 14a and 14b for instructing the validity / invalidity of the above-mentioned predetermined address indicate the validity, a predetermined system, for example, When one of the means 14a and 14b for instructing the validity / invalidity of the above-mentioned predetermined address is instructed to be invalid by using the data of 0 system, the other is valid for the memory access to the address. Only when a parity error is detected in the system while using the data of the instructed system and processing using the data of the valid system, the host device, that is, the central processing unit ( MP
U) Report an error to 2 and start a predetermined error process, for example, a process of setting an alternative address for memory access to the address, and validate / invalidate the predetermined address.
When any one of the means for instructing invalidity 14a, 14b is instructing invalidity, the invalidation signal a or b invalidates the duplicated data comparison circuit 13 so that the system of each system is always activated. The parity circuits 11a and 11b for detecting the 1-bit error and the duplicated data comparison circuit 13 for detecting the error of 2 bits or more are made effective for the address which is not the fault target, and the duplicated data comparison circuit 13 is provided. When a mismatch is detected when the output condition of is valid, it is reported to the central processing unit (MPU) 2. In this case, by providing a mechanism for temporarily storing the unmatched address, it becomes easy to diagnose the faulty system at the address.

【００２２】従って、二重化したメモリ装置(RAM) 10a,
10b の片系に、２ビット以上の固定エラーが発生し、電
源投入時等での初期診断で、このエラーを検出した場合
でも、そのアドレス以外のアドレスに対するメモリアク
セスに対しては、エラーチェック，リカバリ機能を低下
させることなく、処理を継続することができ、信頼度の
高いメモリ装置を構築することができる効果がある。Therefore, the duplicated memory device (RAM) 10a,
Even if a fixed error of 2 bits or more occurs in one system of 10b and this error is detected in the initial diagnosis when the power is turned on, an error check is performed for memory access to addresses other than that address. There is an effect that the processing can be continued without degrading the recovery function, and a highly reliable memory device can be constructed.

【００２３】[0023]

【実施例】以下本発明の実施例を図面によって詳述す
る。前述の図１，図２が、本発明の一実施例を示した図
である。Embodiments of the present invention will be described in detail below with reference to the drawings. FIG. 1 and FIG. 2 described above are diagrams showing an embodiment of the present invention.

【００２４】本発明においては、多重化メモリ装置、例
えば、二重化メモリ装置では、２個の系で二重化したメ
モリ装置であって、読み出し時に、１ビットエラーを検
出するパリティ回路(PC) 11a,11bと、該パリティ回路(P
C) 11a,11bで１ビットエラーを検出したら多重化したメ
モリ装置 10a,10bの内、正常な方のメモリ装置 10a,10b
のデータを使用して処理を継続するための選択回路 12
と、２ビット以上のエラーを検出する為の二重化データ
比較回路 13 を持つメモリ装置に、初期診断時に、二重
化メモリ装置の、ある系の固定障害を検出したとき、対
応するメモリ装置 10a, 又は、10b のアドレスのみ無効
／有効を指示する手段 14a,14bと、該手段 14a,14bから
の該アドレスの無効信号ａ，ｂにより、上記二重化
データ比較回路 13 を無効にする手段 15 と、該アドレ
スのみ無効／有効を指示する手段14a,14bが有効を指示
しており、且つパリティエラーを検出していないアドレ
スを持つ系のデータを使用することを指示するメモリエ
ラー制御手段 16 が、本発明を実施するのに必要な手段
である。尚、全図を通して同じ符号は同じ対象物を示し
ている。In the present invention, a multiplexed memory device, for example, a duplicated memory device is a memory device that is duplicated by two systems, and a parity circuit (PC) 11a, 11b for detecting a 1-bit error at the time of reading. And the parity circuit (P
C) When a 1-bit error is detected by 11a, 11b, the normal memory device 10a, 10b among the multiplexed memory devices 10a, 10b
Selection circuit for continuing processing using the data of 12
When a fixed failure of a certain system of the duplicated memory device is detected in the memory device having the duplicated data comparison circuit 13 for detecting an error of 2 bits or more, the corresponding memory device 10a, or Means 14a, 14b for instructing only the address of 10b to be invalid / effective, means 15 for invalidating the duplicated data comparison circuit 13 by the invalid signals a, b from the means 14a, 14b, and only the address The memory error control means 16 for instructing to use the data of the system having the address in which the means 14a, 14b for instructing the invalidity / validity are instructing the validity and which has not detected the parity error implements the present invention. It is a necessary means to do. The same reference numerals indicate the same objects throughout the drawings.

【００２５】以下、図１，図２によって、本発明の二重
化メモリ装置の動作を説明する。先ず、本実施例におい
ては、例えば、8000〜 FFFF までのアドレスを持つメモ
リ装置で、二重化した図示の０系，１系の内、０系の90
00番地の０，１ビット目の２ビットに固定の“１”障害
が発生した場合を例にして説明する。The operation of the dual memory device of the present invention will be described below with reference to FIGS. First, in the present embodiment, for example, in a memory device having an address of 8000 to FFFF, 90 of 0 system among 0 system and 1 system shown in duplicate.
A case where a fixed "1" fault occurs in the 0th and 1st bit 2 bits of the address 00 will be described as an example.

【００２６】初期診断時に、全アドレスに対して、例え
ば、１バイトのデータ"00"でライト／リードテストを行
うと、上記０系の 9000 番地は、"00"のライトに対し
て、"03"がリードされて、エラーが検出される。When a write / read test is performed on all addresses, for example, with 1-byte data "00" at the time of initial diagnosis, the 9000 address of the 0-system is "03" for "00" write. "Is read and the error is detected.

【００２７】このとき、本発明のメモリ装置では、8000
〜FFFF番地に対応して設けたアクセス無効アドレス設定
メモリ(RAM) 14a,14b に対して、アドレスレジスタ 18
に、"9000"を設定して、データレジスタ 19 に、０系の
9000 番地が無効であることを指示する為のデータ"1"
を設定した後、０系アクセス無効用アドレス設定メモリ
(RAM) 14a の上記アドレスレジスタ 18 に設定されてい
るアドレス"9000"番地に、該アドレスに対するアクセス
の無効指示データ"1" を書き込むことで、該０系の 900
0 番地のアクセス無効アドレス設定メモリ(RAM) 14a に
無効を設定することができる。At this time, in the memory device of the present invention,
~ The address register 18 for the invalid access address setting memory (RAM) 14a, 14b provided corresponding to address FFFF
Set "9000" to the data register 19
Data "1" for indicating that address 9000 is invalid
Address setting memory for 0 system access invalidation after setting
(RAM) By writing the invalid instruction data "1" for the access to the address "9000" set in the address register 18 of the above 14a, the 0-system 900
You can set the access invalid address setting memory (RAM) 14a at address 0 to invalid.

【００２８】この後、該二重化メモリ装置の 9000 番地
に "F0" を書き込んだ場合、０系の9000 番地には "F3"
のデータが書かれ、１系の 9000 番地には "F0" のデ
ータが書かれる。After that, when "F0" is written in the address 9000 of the duplicated memory device, "F3" is written in the address 9000 of system 0.
The data of "F0" is written at the address 9000 of the 1st system.

【００２９】この後、該 9000 番地のデータを読み出し
た場合、上記エラー状態は、２ビットエラーであるの
で、パリティ回路(PC) 11aはパリティエラーを検出しな
いが、論理和回路 20 に、本発明の、上記アドレス無効
アドレス設定レジスタ(RAM) 14a の無効信号ａが入力
されて、該無効信号を出力する。更に、この信号は、選
択回路 12 に入力されているので、該０系のアクセスが
無効になり、この 9000番地に対するアクセスについて
は、１系のデータ(F0)を使用して、処理を継続すること
ができる。After that, when the data at the address 9000 is read, the error state is a 2-bit error, so the parity circuit (PC) 11a does not detect the parity error, but the OR circuit 20 does not detect the present invention. The invalid signal a of the address invalid address setting register (RAM) 14a is input and the invalid signal is output. Furthermore, since this signal is input to the selection circuit 12, the access to the 0 system is invalidated, and the access to the address 9000 is continued using the data (F0) of the 1 system. be able to.

【００３０】又、該 9000 番地に対しては、上記のよう
に、０系のアクセス無効アドレス設定メモリ(RAM) 14a
の無効信号ａに基づいて、データ比較回路 13 の出力
信号を論理積回路 15 で抑止するように動作するので、
不一致を検出することもない。For the address 9000, as described above, the 0-system access invalid address setting memory (RAM) 14a
Since the output signal of the data comparison circuit 13 operates to be suppressed by the AND circuit 15 based on the invalid signal a of
It does not detect inconsistencies.

【００３１】勿論、該 9000 番地以外の正常なアドレス
に対するアクセスについては、上記パリティ回路(PC) 1
1a,11b, 及び、データ比較回路 13 によるチェックを行
うことができる。Of course, for accessing to a normal address other than the address 9000, the parity circuit (PC) 1
It is possible to check by 1a, 11b and the data comparison circuit 13.

【００３２】図２は、上記メモリエラー制御手段 16 で
の論理の真理値表を示したものである。このメモリエラ
ー制御手段 16 は、本発明の二重化メモリ装置で、該二
重化メモリ装置としてのエラーを検出する為の回路で、
通常の処理では、上記アクセス無効アドレス設定メモリ
(RAM) 14a,14b が有効な系でのデータを使用 (但し,両
系が有効なアドレスに対しては、例えば、０系のデータ
を使用するように、予め、定めておく）し、該有効な系
のデータを使用中に、パリティエラーを検出したときに
は、中央処理装置(MPU) 2 に通知をして、所定のエラー
処理、例えば、前述の代替え処理, 診断処理等を行うよ
うにしている。この場合、該パリティエラーの発生した
アドレスを一時記憶しておく機構が必要となる。FIG. 2 shows a truth table of logic in the memory error control means 16. The memory error control means 16 is a circuit for detecting an error as the duplicated memory device in the duplicated memory device of the present invention.
In normal processing, the above access invalid address setting memory
(RAM) Uses data in a system in which 14a and 14b are effective (however, for addresses in which both systems are effective, it is predetermined to use data in 0 system, for example) When a parity error is detected while using valid system data, the central processing unit (MPU) 2 is notified so that predetermined error processing such as the above-mentioned alternative processing and diagnostic processing is performed. There is. In this case, a mechanism for temporarily storing the address in which the parity error has occurred is required.

【００３３】任意のアドレスに対して、０系，１系共に
有効である場合には、前述のように、０系のデータを使
用するようにしているので、１系でパリティエラーが発
生しても、特に、使用するデータの選択切り替えを行う
必要もなく、エラーを出力しないが、０系でパリティエ
ラーが発生した場合には、１系が有効であれば、１系の
データを使用することで事足りるので、この場合もエラ
ーを出力しない。然し、０系と１系共にパリティエラー
が発生した場合には、使用するデータを切り替えること
ができない事象であるとして、本メモリエラー制御手段
16 では、エラー信号を出力し、中央処理装置(MPU)
2 に通知する。この場合、該パリティエラーの発生した
アドレスを一時記憶しておく機構を設けておくことによ
り、代替え処理等が容易となる。When both the 0-system and the 1-system are valid for an arbitrary address, since the 0-system data is used as described above, a parity error occurs in the 1-system. In particular, it is not necessary to switch the data to be used and no error is output. However, if a parity error occurs in the 0 system, if the 1 system is valid, use the 1 system data. Since this is sufficient, no error is output in this case as well. However, when a parity error occurs in both the 0-system and the 1-system, it is considered that this is an event in which the data to be used cannot be switched, and this memory error control means
16 outputs an error signal and a central processing unit (MPU)
Notify 2. In this case, by providing a mechanism for temporarily storing the address in which the parity error has occurred, the substitution process or the like becomes easy.

【００３４】又、０系のアクセスが有効で、１系のアク
セスが無効な場合には、０系のデータを使用して、若し
パリティエラーが検出されると、使用するデータを切り
替えることができないので、この場合も、エラー信号
を出力して、中央処理装置(MPU) 2 に通知する。この場
合、該パリティエラーの発生したアドレスを一時記憶し
ておく機構を設けておくことにより、代替え処理等が容
易となる。When the 0-system access is valid and the 1-system access is invalid, the 0-system data is used and the data to be used can be switched when a parity error is detected. In this case, too, an error signal is output to notify the central processing unit (MPU) 2. In this case, by providing a mechanism for temporarily storing the address in which the parity error has occurred, the substitution process or the like becomes easy.

【００３５】０系のアクセスが無効を指示しているアド
レスに対するメモリアクセスに対しては、原則として、
１系のデータが使用されることになるが、このとき、１
系のアクセスも無効であるか、或いは、該１系のアクセ
スが有効であっても、該アドレスに対するメモリアクセ
スで、パリティエラーを検出した場合には、最早、０系
に切り替えることはできないので、図示されているよう
に、エラー信号を出力して、中央処理装置(MPU) 2 に
通知する。この場合、該パリティエラーの発生したアド
レスを一時記憶しておく機構を設けておくことにより、
代替え処理等が容易となる。As a general rule, for memory access to an address instructing invalidity of 0-system access,
Data of 1 system will be used, but at this time, 1
The access to the system is also invalid, or even if the access to the 1 system is valid, if a parity error is detected in the memory access to the address, it is no longer possible to switch to the 0 system. As shown, an error signal is output to notify the central processing unit (MPU) 2. In this case, by providing a mechanism for temporarily storing the address where the parity error has occurred,
Substitution processing becomes easy.

【００３６】つまり、有効な系でのデータを使用し、そ
の系でパリティエラーを検出したとき、相手側の系が無
効, 又は、パリティエラーを出力して、使用するデータ
を切り替えることができないとき、該二重化メモリ装置
としてエラー信号を出力し、中央処理装置(MPU) 2 に
通知して、所定のエラー処理、例えば、エラーアドレス
の代替え処理, 或いは、診断処理を行うことで、従来の
ように、系単位の切り替えを行っていないので、エラー
の発生したアドレス以外のアドレスに対しては、エラー
チェック／リカバリ機能を低下させることなく、処理を
継続することができる。That is, when data in a valid system is used and a parity error is detected in that system, the other system is invalid, or when a parity error is output and the data to be used cannot be switched. , By outputting an error signal as the redundant memory device, notifying the central processing unit (MPU) 2 and performing predetermined error processing, for example, error address replacement processing or diagnostic processing, Since the system unit is not switched, the processing can be continued for the addresses other than the address where the error has occurred without degrading the error check / recovery function.

【００３７】尚、０系と１系のアドレスが共に有効であ
るときで、何れかの系で、パリティ回路(PC) 11a,11bで
は検出できない２ビット以上のエラーが発生した場合に
は、データ比較回路 13 で不一致エラー信号を出力す
ることになるが、このとき、前述のように、該データの
不一致を検出したアドレスを、一時的に記憶しておく機
構を設けておくことにより、該２ビットエラーを起こし
た系の診断と、そのアドレスの代替え処理等が容易とな
る。If both the 0-system and 1-system addresses are valid and an error of 2 bits or more that cannot be detected by the parity circuits (PC) 11a, 11b occurs in either system, the data The comparison circuit 13 outputs a mismatch error signal. At this time, as described above, by providing a mechanism for temporarily storing the address at which the mismatch of the data is detected, This makes it easy to diagnose the system in which a bit error has occurred and to replace the address.

【００３８】尚、上記の実施例においては、二重化メモ
リ装置を例にして説明したが、一般には、多重化メモリ
装置であっても良いことは言うまでもないことである。
このように、本発明は、例えば、二重化したメモリ装置
であって、読み出し時に、１ビットエラーを検出するパ
リティ回路(PC)と、該１ビットエラーを検出したら二重
化したメモリ装置の内、正常な方のメモリ装置のデータ
を使用して処理を継続するための選択回路と、２ビット
以上のエラーを検出する為の二重化データ比較回路を持
つメモリ装置に、初期診断時に、二重化メモリ装置の片
系の固定障害を検出したとき、対応するメモリ装置のア
ドレスのみ無効／有効を指示する手段と、該手段からの
該アドレスの無効信号ａ，ｂにより、上記二重化デ
ータ比較回路を無効にする手段と、該アドレスのみ無効
／有効を指示する手段が有効を指示しており、且つパリ
ティエラーを検出していないアドレスを持つ系のデータ
を使用することを指示する手段（上記、メモリエラー制
御手段）とを設けて、常に、障害対象外のアドレスを持
つ系に対して、１ビットエラー検出，２ビット以上のエ
ラー検出を行う比較回路を有効とするようにしたところ
に特徴がある。In the above embodiment, the duplicated memory device has been described as an example, but it goes without saying that it may be a multiplexed memory device in general.
As described above, the present invention is, for example, a dual memory device, and a parity circuit (PC) that detects a 1-bit error at the time of reading and a normal memory device of the dual memory devices when the 1-bit error is detected. A memory device having a selection circuit for continuing the process using the data of the other memory device and a redundant data comparison circuit for detecting an error of 2 bits or more, and one side of the dual memory device at the time of initial diagnosis. Means for instructing only the address of the corresponding memory device to be invalidated / validated when the fixed fault of (1) is detected, and means for invalidating the duplicated data comparison circuit by the invalidation signals a and b of the address from the means. Indicates that the means for instructing invalid / valid only for the address indicates the valid and uses the data of the system having the address in which the parity error is not detected. Means (the above-mentioned memory error control means) is provided so that the comparison circuit that always performs 1-bit error detection and 2 or more-bit error detection for a system having an address that is not a fault target is effective. There is a feature in doing it.

【００３９】[0039]

【発明の効果】以上、詳細に説明したように、本発明の
多重化メモリ装置によれば、二重化したメモリ装置(RA
M) 10a,10b の片系に、２ビット以上のエラーが発生
し、電源投入時等での初期診断で、このエラーを検出し
た場合でも、そのアドレス以外のアドレスに対するメモ
リアクセスに対しては、エラーチェック，リカバリ機能
を低下させることなく、処理を継続することができ、信
頼度の高いメモリ装置を構築することができる効果があ
る。As described above in detail, according to the multiplexed memory device of the present invention, the duplicated memory device (RA
M) If an error of 2 bits or more occurs in one of the 10a and 10b systems, and this error is detected in the initial diagnosis when the power is turned on, etc. The processing can be continued without deteriorating the error check and recovery functions, and there is an effect that a highly reliable memory device can be constructed.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の一実施例を示した図（その１）FIG. 1 is a diagram showing an embodiment of the present invention (No. 1).

【図２】本発明の一実施例を示した図（その２）FIG. 2 is a diagram showing an embodiment of the present invention (Part 2).

【図３】従来の二重化メモリ装置を説明する図FIG. 3 illustrates a conventional dual memory device.

【符号の説明】[Explanation of symbols]

1 二重化メモリ装置 2 中央処理装置(M
PU) 10a,10b データ用メモリ装置(RAM) 10a',10b' パリティ用メモリ装置(RAM) 11a,11b パリティ回路(PC) 12 選択回路 120 片系選択回
路 121 マルチプレクサ(MUX) 13 比較回路 14a,14b アクセス無効アドレス設定メモリ(RAM) 15 論理積回路 16 メモリエラー制御手段 17 パリティ発生器(PG) 18 アドレスレジスタ 19 データレジ
スタ 20 論理和回路 ａ，ｂ アクセスアドレス無効信号 エラー信号 不一致エラー信号1 Redundant memory device 2 Central processing unit (M
PU) 10a, 10b Data memory device (RAM) 10a ', 10b' Parity memory device (RAM) 11a, 11b Parity circuit (PC) 12 Selection circuit 120 Single system selection circuit 121 Multiplexer (MUX) 13 Comparison circuit 14a, 14b Access invalid address setting memory (RAM) 15 Logical product circuit 16 Memory error control means 17 Parity generator (PG) 18 Address register 19 Data register 20 Logical sum circuit a, b Access address invalid signal Error signal Mismatch error signal

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】複数個の系で多重化したメモリ装置であっ
て、読み出し時に、１ビットエラーを検出するパリティ
回路(11a,11b, 〜 )と、該パリティ回路(11a,11b, 〜 )
で１ビットエラーを検出したら多重化したメモリ装置(1
0a,10b, 〜) の内、正常なメモリ装置(10a,10b, 〜) の
データを使用して処理を継続するための選択回路(12)
と、２ビット以上のエラーを検出する為の多重化データ
比較回路(13)を持つメモリ装置に、 初期診断時に、多重化メモリ装置の、ある系の２ビット
以上の固定障害を検出したとき、対応するメモリ装置(1
0a, 又は、10b,〜) のアドレスのみ無効／有効を指示す
る手段(14a,14b, 〜) と、該手段(14a,14b, 〜) からの
該アドレスの無効信号 (ａ，ｂ，〜) により、上記
多重化データ比較回路(13)を無効にする手段(15)と、該
アドレスのみ無効／有効を指示する手段(14a,14b, 〜)
が有効を指示しており、且つパリティエラーを検出して
いないアドレスを持つ系のデータを使用することを指示
するメモリエラー制御手段(16)とを設けて、 上記所定のアドレスの有効／無効を指示する手段(14a,1
4b, 〜) の全ての系が有効を指示している場合には、所
定の系のデータを使用し、上記所定のアドレスの有効／
無効を指示する手段(14a,14b, 〜) の一部が、無効を指
示している場合には、その他の有効を指示している系の
データを使用し、上記有効な系のデータを使用して処理
をしているときに、その系でパリティエラーが検出され
た場合のみ、上位装置(2) にエラーを報告し、上記所定
のアドレスの有効／無効を指示する手段(14a,14b, 〜)
の何れかの系が、無効を指示している場合には、その無
効信号 (ａ，又は、ｂ，〜）によって、上記多重化
データ比較回路(13)を無効にし、 常に、各系の障害対象外のアドレスに対して、上記１ビ
ットエラーを検出するパリティ回路(11a,11b, 〜) と,
２ビット以上のエラー検出を行う多重化データ比較回路
(13)とを有効とするように構成したことを特徴とする多
重化メモリ装置。1. A memory device multiplexed by a plurality of systems, wherein a parity circuit (11a, 11b, ...) for detecting a 1-bit error at the time of reading, and the parity circuit (11a, 11b, ...).
If a 1-bit error is detected by the
Select circuit (12) for continuing processing by using data of normal memory device (10a, 10b, ...) among 0a, 10b, ...)
In the memory device having the multiplexed data comparison circuit (13) for detecting an error of 2 bits or more, when a fixed fault of 2 bits or more of a certain system of the multiplexed memory device is detected at the time of initial diagnosis, Corresponding memory device (1
0a, or 10b, ...) means (14a, 14b, ...) for instructing only the address to be invalid / valid, and an invalid signal (a, b, ...) for the address from the means (14a, 14b, ...) By this means, means (15) for invalidating the multiplexed data comparison circuit (13) and means (14a, 14b, ...) for instructing invalid / valid only for the address
Memory error control means (16) for instructing to use the data of the system having an address for which a parity error has not been detected and a parity error has not been detected. Means to indicate (14a, 1
4b, ~) all the systems instruct valid, use the data of the predetermined system,
If some of the means (14a, 14b, ...) for instructing invalidity indicate invalidity, use the data of the other effective instructing system and use the data of the above effective system. Means (14a, 14b, 14b, 14b, 14b, 14b ~)
If any of the systems indicates invalid, the multiplexed data comparison circuit (13) is invalidated by the invalid signal (a, or b, ...), and the fault of each system is always generated. For a non-target address, a parity circuit (11a, 11b, ...) for detecting the above 1-bit error,
Multiplexed data comparison circuit for detecting error of 2 bits or more
(13) A multiplexed memory device characterized by being configured so as to be effective.