JPH07154231A - Semiconductor integrated circuit - Google Patents
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体集積回路に関し、
特に高速で動作するＣＭＯＳ ＩＣの出力回路に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit,
In particular, it relates to an output circuit of a CMOS IC that operates at high speed.
【０００２】[0002]
【従来の技術】従来この種のＣＭＯＳ ＩＣの出力回路
は、図７に示すようにＰチャンネルＭＯＳトランジスタ
２と、ＮチャンネルＭＯＳトランジスタ３とで構成され
ており、ハイレベル出力時はＰチャンネルＭＯＳトラン
ジスタ２がＯＮ状態，ＮチャンネルＭＯＳトランジスタ
３がＯＦＦ状態となり出力端子４には電源電圧に近い電
圧が出力される。2. Description of the Related Art Conventionally, the output circuit of this type of CMOS IC is composed of a P-channel MOS transistor 2 and an N-channel MOS transistor 3 as shown in FIG. 2 is turned on, the N-channel MOS transistor 3 is turned off, and a voltage close to the power supply voltage is output to the output terminal 4.
【０００３】[0003]
【発明が解決しようとする課題】この従来のＣＭＯＳ
ＩＣの出力回路では、出力信号の振幅レベルが大きい
為、クロックライン等の高速回路における高周波成分が
大きく、放射ノイズ，クロストークノイズの原因となっ
ている。This conventional CMOS
In the output circuit of the IC, since the amplitude level of the output signal is large, a high frequency component in a high speed circuit such as a clock line is large and causes radiation noise and crosstalk noise.
【０００４】本来ＴＴＬレベルインターフェースの回路
においては、信号の振幅は３Ｖ以上である必要はなく、
ＴＴＬのスレッショルド電圧１．４Ｖに対し、ハイレベ
ル２Ｖ以上，ローレベル０．８Ｖ以下であれば十分動作
する。Originally, in the TTL level interface circuit, the signal amplitude does not need to be 3 V or more.
If the threshold voltage of TTL is 1.4V, if the high level is 2V or more and the low level is 0.8V or less, the operation is sufficient.
【０００５】従って、ＣＭＯＳ ＩＣの出力レベルもハ
イレベルで３Ｖ以下に抑えることが放射ノイズ，クロス
トークノイズの低減という観点から見て望ましい。特に
クロックライン等のノイズ源として問題となるラインの
振幅は、できるだけ小さくする必要がある。Therefore, it is desirable to suppress the output level of the CMOS IC to 3 V or less at a high level from the viewpoint of reducing radiation noise and crosstalk noise. In particular, the amplitude of a line such as a clock line, which is a problem as a noise source, needs to be as small as possible.
【０００６】また、特開昭６２−２８７６６０号に見ら
れるように、入力回路を構成するトランジスタの電源線
に電圧降下素子を直列に接続して、入力スレッショルド
レベルを下げる技術はすでに提案されているが、出力回
路に電圧降下素子をもちいて、出力波形の振幅を低く抑
える例はまだ提案されていない。As disclosed in Japanese Patent Laid-Open No. 62-287660, a technique has already been proposed for lowering the input threshold level by connecting a voltage drop element in series to the power source line of a transistor forming an input circuit. However, an example in which a voltage drop element is used in the output circuit to suppress the amplitude of the output waveform to a low level has not been proposed yet.
【０００７】それ故、本発明は、このような問題点を解
決するもので、ＣＭＯＳ ＩＣの出力回路のハイレベル
出力電圧を下げ、放射ノイズ，クロストークノイズの発
生を抑制する半導体集積回路を提供することを目的とす
るものである。Therefore, the present invention solves such a problem and provides a semiconductor integrated circuit which lowers the high level output voltage of the output circuit of a CMOS IC and suppresses the generation of radiation noise and crosstalk noise. The purpose is to do.
【０００８】[0008]
【課題を解決するための手段】本発明の半導体集積回路
は上記目的を達成するために、半導体集積回路の出力回
路において、電源供給端子と接地端子間に内部ロジック
を挿入し、かつこの内部ロジックと並列にＰチャンネル
ＭＯＳトランジスタおよびＮチャンネルＭＯＳトランジ
スタを接続し、内部ロジックの出力側にＰチャンネルＭ
ＯＳトランジスタおよびＮチャンネルＭＯＳトランジス
タの双方のゲート電極を接続し、ＰチャンネルＭＯＳト
ランジスタの電源供給ラインに降圧用の複数のダイオー
ドをそれぞれが順方向で且つ直列に接続している。In order to achieve the above object, a semiconductor integrated circuit according to the present invention has an internal logic inserted between a power supply terminal and a ground terminal in an output circuit of the semiconductor integrated circuit. A P-channel MOS transistor and an N-channel MOS transistor are connected in parallel with the P-channel M transistor on the output side of the internal logic.
Gate electrodes of both the OS transistor and the N-channel MOS transistor are connected, and a plurality of step-down diodes are connected in a forward direction and in series to the power supply line of the P-channel MOS transistor.
【０００９】[0009]
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例である半導体集積回路の回
路図である。The present invention will be described below with reference to the drawings. FIG. 1 is a circuit diagram of a semiconductor integrated circuit which is an embodiment of the present invention.
【００１０】この半導体集積回路は、図１において、電
源供給端子６と接地端子７間に内部ロジック１を挿入
し、さらにこの内部ロジック１と並列にＰチャンネルＭ
ＯＳトランジスタ２およびＮチャンネルＭＯＳトランジ
スタ３を接続し、内部ロジック１の出力側にＰチャンネ
ルＭＯＳトランジスタ２およびＮチャンネルＭＯＳトラ
ンジスタ３の双方のゲート電極を接続している。またＰ
チャンネルＭＯＳトランジスタ２の電源供給ラインには
降圧用ダイオード５が順方向で接続されている。この降
圧用ダイオード５は複数のダイオード５ａが順方向で直
列に接続されており、この実施例では４個直列に接続し
たものを使用している。 ここで、本発明の回路構成に
ついて具体的に説明する。In this semiconductor integrated circuit, in FIG. 1, an internal logic 1 is inserted between a power supply terminal 6 and a ground terminal 7, and a P channel M is arranged in parallel with the internal logic 1.
The OS transistor 2 and the N-channel MOS transistor 3 are connected, and the gate electrodes of both the P-channel MOS transistor 2 and the N-channel MOS transistor 3 are connected to the output side of the internal logic 1. Also P
A step-down diode 5 is connected to the power supply line of the channel MOS transistor 2 in the forward direction. This step-down diode 5 has a plurality of diodes 5a connected in series in the forward direction. In this embodiment, four diodes 5a are connected in series. Here, the circuit configuration of the present invention will be specifically described.
【００１１】この回路は、電源供給端子６を内部ロジッ
ク１の一端に接続し、さらに降圧用ダイオード５のカソ
ード端子にも接続している。また、ＰチャンネルＭＯＳ
トランジスタ２のソース電極を上記降圧用ダイオード５
のアノード端子に接続し、ゲート電極を内部ロジック１
の出力側に接続している。In this circuit, the power supply terminal 6 is connected to one end of the internal logic 1, and further connected to the cathode terminal of the step-down diode 5. Also, P channel MOS
The source electrode of the transistor 2 is connected to the step-down diode 5 described above.
Connect to the anode terminal of and connect the gate electrode to the internal logic 1
Is connected to the output side of.
【００１２】そして、接地端子７を内部ロジック１の接
地側の端子に接続し、さらにＮチャンネルＭＯＳトラン
ジスタ３のソース電極にも接続し、内部ロジック１の出
力側にＮチャンネルＭＯＳトランジスタ３のゲート電極
を接続している。The ground terminal 7 is connected to the ground side terminal of the internal logic 1 and also to the source electrode of the N-channel MOS transistor 3, and the gate electrode of the N-channel MOS transistor 3 is connected to the output side of the internal logic 1. Are connected.
【００１３】出力端子４は、ＰチャンネルＭＯＳトラン
ジスタ２のドレイン電極とＮチャンネルＭＯＳトランジ
スタ３のドレイン電極との双方に接続されている。The output terminal 4 is connected to both the drain electrode of the P-channel MOS transistor 2 and the drain electrode of the N-channel MOS transistor 3.
【００１４】次に上記構成における本発明の半導体集積
回路の動作について説明する。Next, the operation of the semiconductor integrated circuit of the present invention having the above configuration will be described.
【００１５】内部ロジック１から出力された出力信号
は、ＰチャンネルＭＯＳトランジスタ２とＮチャンネル
ＭＯＳトランジスタ３でスイッチングされて出力端子４
に出力される。The output signal output from the internal logic 1 is switched by the P-channel MOS transistor 2 and the N-channel MOS transistor 3 to output the output terminal 4.
Is output to.
【００１６】本発明の回路の出力がハイレベルの時、Ｐ
チャンネルＭＯＳトランジスタ２はＯＮ状態となり、出
力端子４には電源供給端子６から電圧が印加されるが、
この時降圧用ダイオード５の順方向電圧降下のため、ダ
イオード１個あたり約０．６Ｖの電圧降下が生じる。降
圧用ダイオード５が４段であった場合、トータルでの電
圧降下は０．６×４＝２．４Ｖとなり、出力端子４に出
力される電圧は電源電圧−２．４Ｖとなる。When the output of the circuit of the present invention is at a high level, P
The channel MOS transistor 2 is turned on and a voltage is applied to the output terminal 4 from the power supply terminal 6,
At this time, the forward voltage drop of the step-down diode 5 causes a voltage drop of about 0.6 V per diode. When the step-down diode 5 has four stages, the total voltage drop is 0.6 × 4 = 2.4V, and the voltage output to the output terminal 4 is the power supply voltage −2.4V.
【００１７】電源電圧は通常５Ｖを使用する場合が多
く、その場合はハイレベル出力電圧は５Ｖ−２．４Ｖ＝
２．６Ｖとなる。これは従来のＣＭＯＳ ＩＣの出力レ
ベル約５Ｖの時と比べ、約半分の出力レベルであり、問
題となる高周波ノイズも２．６／５倍つまり−５．６ｄ
Ｂ減少したこととなる。In many cases, 5V is usually used as the power supply voltage, and in that case, the high level output voltage is 5V-2.4V =
It becomes 2.6V. This is about half the output level of the conventional CMOS IC when the output level is about 5V, and the high frequency noise in question is 2.6 / 5 times as large, that is, -5.6d.
B is decreased.
【００１８】次に、図２乃至図６を用いて、本発明の第
２の実施例について説明する。図２は本発明の第２の実
施例である半導体集積回路の回路図、図３は第２の実施
例の使用例を示す図、図４は図３の回路を使用した場合
の出力波形図、図５は第２の実施例の別の使用例を示す
図、図６は図５の回路を使用した場合の出力波形図であ
る。Next, a second embodiment of the present invention will be described with reference to FIGS. 2 is a circuit diagram of a semiconductor integrated circuit according to a second embodiment of the present invention, FIG. 3 is a diagram showing a usage example of the second embodiment, and FIG. 4 is an output waveform diagram when the circuit of FIG. 3 is used. FIG. 5 is a diagram showing another example of use of the second embodiment, and FIG. 6 is an output waveform diagram when the circuit of FIG. 5 is used.
【００１９】図２に示す第２の実施例において、出力端
子４へ出力される電圧値を可変する出力電圧切替用トラ
ンジスタ８は降圧用ダイオード５の各素子の両端に並列
に接続され、さらに内部ロジック１にも接続されてい
る。つまり、出力電圧切替用トランジスタ８のソース電
極をダイオード５ａのカソード端子に接続し、ドレイン
電極をアノード端子に接続し、ゲート電極を内部ロジッ
ク１に接続している。この出力電圧切替用トランジスタ
８を各ダイオード５ａ間に接続する。この第２の実施例
の場合、出力電圧切替用トランジスタ８は、第１トラン
ジスタ８ａ，第２トランジスタ８ｂおよび第３トランジ
スタ８ｃから構成されている。但し、第３トランジスタ
８ｃはＰチャンネルＭＯＳトランジスタ２のソース電極
側の２つのダイオード間に接続されている。In the second embodiment shown in FIG. 2, an output voltage switching transistor 8 for varying the voltage value output to the output terminal 4 is connected in parallel to both ends of each element of the step-down diode 5, and further the internal Also connected to Logic 1. That is, the source electrode of the output voltage switching transistor 8 is connected to the cathode terminal of the diode 5a, the drain electrode is connected to the anode terminal, and the gate electrode is connected to the internal logic 1. The output voltage switching transistor 8 is connected between the diodes 5a. In the case of the second embodiment, the output voltage switching transistor 8 is composed of a first transistor 8a, a second transistor 8b and a third transistor 8c. However, the third transistor 8c is connected between the two diodes on the source electrode side of the P-channel MOS transistor 2.
【００２０】このように構成された本回路は、内部ロジ
ック１からの制御信号により出力電圧切替用トランジス
タ８をＯＮ又はＯＦＦして、降圧用ダイオード５を必要
に応じてバイパスさせ、出力端子４に出力される電圧を
切り替える。図２に示す回路では、出力電圧を４段階に
切り替えることができる。In the circuit thus constructed, the output voltage switching transistor 8 is turned on or off by the control signal from the internal logic 1, the step-down diode 5 is bypassed as necessary, and the output terminal 4 is connected to the output terminal 4. Switch the output voltage. In the circuit shown in FIG. 2, the output voltage can be switched in four steps.
【００２１】ここで、上記第２の実施例を使用した例に
ついて図３を用いて説明する。出力は高速クロックライ
ン９を通り、入力側ＩＣ１０へ接続されている。この場
合高速クロックライン９は高周波成分を多く含んでお
り、ノイズ源となるので、出力の振幅はできるだけ小さ
くする必要がある。そこで、第１トランジスタ８ａ，第
２トランジスタ８ｂおよび第３トランジスタ８ｃをＯＦ
Ｆ状態とし、降圧用ダイオード５をすべて有効とし、図
４に示すような出力波形を得る。Here, an example using the second embodiment will be described with reference to FIG. The output is connected to the input side IC 10 through the high speed clock line 9. In this case, the high-speed clock line 9 contains a lot of high-frequency components and becomes a noise source. Therefore, it is necessary to make the output amplitude as small as possible. Therefore, the first transistor 8a, the second transistor 8b, and the third transistor 8c are turned off.
The F state is set, all the step-down diodes 5 are made effective, and an output waveform as shown in FIG. 4 is obtained.
【００２２】図５は第２の発明のもう一つの使用例であ
る。出力端子４がアクティブローの信号を受信側ＩＣ１
２へ伝送する場合においては、途中の伝送線路にノイズ
１１が入った時の誤動作を防ぐため、ハイレベルを高く
しておいた方がよい。このような場合、図３の第１トラ
ンジスタ８ａをＯＮ，第２トランジスタ８ｂをＯＮ，第
３トランジスタ８ｃをＯＦＦにすることにより、降圧用
ダイオード４つの内２つのみを有効にすることができ、
出力端子４に出力されるハイレベル電圧は電源電圧−
（０．６×２）Ｖとなり、電源電圧が５Ｖであった場合
は３．８Ｖとなる。FIG. 5 shows another example of use of the second invention. Output terminal 4 receives active low signal IC1 on receiving side
In the case of transmission to 2, the high level should be set high in order to prevent malfunction when noise 11 enters the transmission line in the middle. In such a case, by turning on the first transistor 8a, turning on the second transistor 8b, and turning off the third transistor 8c in FIG. 3, only two of the four step-down diodes can be enabled.
The high level voltage output to the output terminal 4 is the power supply voltage −
It becomes (0.6 × 2) V, and becomes 3.8V when the power supply voltage is 5V.
【００２３】ここで図５の使用例での出力波形を図６に
示す。スレッショルドレベルに対しハイ側のマージンが
大きくなり、ノイズの影響を受けにくくなっている。Here, the output waveform in the use example of FIG. 5 is shown in FIG. The high-side margin is larger than the threshold level, making it less susceptible to noise.
【００２４】[0024]
【発明の効果】以上説明したように、本発明は、出力波
形の振幅を低く抑えることができる為、信号の高調波の
レベルも下がり、放射ノイズ，クロストークノイズを低
減できる。また、出力のレベルを任意に選択できるの
で、外来ノイズに対するノイズマージンと放射ノイズの
レベルを考慮した最適な出力振幅を得ることができる。As described above, according to the present invention, since the amplitude of the output waveform can be suppressed to a low level, the level of the higher harmonics of the signal can be lowered and the radiation noise and crosstalk noise can be reduced. Further, since the output level can be arbitrarily selected, it is possible to obtain the optimum output amplitude in consideration of the noise margin against external noise and the level of radiated noise.
【図１】本発明の一実施例である半導体集積回路の回路
図である。FIG. 1 is a circuit diagram of a semiconductor integrated circuit that is an embodiment of the present invention.
【図２】本発明の第２の実施例である半導体集積回路の
回路図である。FIG. 2 is a circuit diagram of a semiconductor integrated circuit that is a second embodiment of the present invention.
【図３】第２の実施例の使用例を示す図である。FIG. 3 is a diagram showing an example of use of a second embodiment.
【図４】図３の回路を使用した場合の出力波形図であ
る。FIG. 4 is an output waveform diagram when the circuit of FIG. 3 is used.
【図５】第２の実施例の別の使用例を示す図である。FIG. 5 is a diagram showing another usage example of the second embodiment.
【図６】図５の回路を使用した場合の出力波形図であ
る。FIG. 6 is an output waveform diagram when the circuit of FIG. 5 is used.
【図７】従来のＣＭＯＳ ＩＣの出力回路図である。FIG. 7 is an output circuit diagram of a conventional CMOS IC.
１ 内部ロジック ２ ＰチャンネルＭＯＳトランジスタ ３ ＮチャンネルＭＯＳトランジスタ ５ 降圧用ダイオード 1 Internal logic 2 P-channel MOS transistor 3 N-channel MOS transistor 5 Step-down diode
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/0185 19/0948 8839−5Ｊ Ｈ０３Ｋ 19/094 Ｂ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification code Office reference number FI Technical display location H03K 19/0185 19/0948 8839-5J H03K 19/094 B
Claims (2)
源供給端子と接地端子間に内部ロジックを挿入し、かつ
この内部ロジックと並列にＰチャンネルＭＯＳトランジ
スタおよびＮチャンネルＭＯＳトランジスタを接続し、
前記内部ロジックの出力側に前記ＰチャンネルＭＯＳト
ランジスタおよびＮチャンネルＭＯＳトランジスタの双
方のゲート電極を接続し、前記ＰチャンネルＭＯＳトラ
ンジスタの電源供給ラインに降圧用の複数のダイオード
をそれぞれが順方向で且つ直列に接続したことを特徴と
する半導体集積回路。1. In an output circuit of a semiconductor integrated circuit, an internal logic is inserted between a power supply terminal and a ground terminal, and a P-channel MOS transistor and an N-channel MOS transistor are connected in parallel with the internal logic.
Gate electrodes of both the P-channel MOS transistor and the N-channel MOS transistor are connected to the output side of the internal logic, and a plurality of step-down diodes are connected in a forward direction and in series to a power supply line of the P-channel MOS transistor. A semiconductor integrated circuit characterized by being connected to.
前記降圧用の複数のダイオードの各素子の両端に並列に
接続し、前記切替素子のゲート電極を前記内部ロジック
に接続したことを特徴とする請求項１記載の半導体集積
回路。2. A switching element for switching an output voltage is connected in parallel to both ends of each element of the plurality of step-down diodes, and a gate electrode of the switching element is connected to the internal logic. The semiconductor integrated circuit according to claim 1.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5294991A JP2707956B2 (en) | 1993-11-25 | 1993-11-25 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5294991A JP2707956B2 (en) | 1993-11-25 | 1993-11-25 | Semiconductor integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07154231A true JPH07154231A (en) | 1995-06-16 |
| JP2707956B2 JP2707956B2 (en) | 1998-02-04 |
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| Application Number | Title | Priority Date | Filing Date |
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|---|---|
| JP (1) | JP2707956B2 (en) |
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|---|---|
| JP2707956B2 (en) | 1998-02-04 |
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