JPH07154205A - Sampling frequency converter - Google Patents

Abstract

PURPOSE:To realize the conversion of a sampling frequency with less quantity of hardware. CONSTITUTION:The converter is provided with plural 1st delay means 2-1 to 2-n connected in cascade driven by a 1st clock 8 whose rate is the same as that of input data 1, and each output of the 1st delay means connects to plural multiplier means 3-1 to 3-n multiplying a multiplication coefficient given from a coefficient control means 4 driven by a 2nd clock 9 independently of the 1st clock 8 with each output of the 1st delay means. An adder means 5 calculates the sum of the outputs from the multiplier means. Output data 7 being the result of sampling frequency conversion synchronously with the 2nd clock 9 are obtained with less quantity of hardware by latching an output of the adder means 5 with the 2nd delay means 6 driven by the 2nd clock 9.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、ディジタル信号処理分
野におけるサンプリング周波数変換装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a sampling frequency converter in the field of digital signal processing.

【０００２】[0002]

【従来の技術】近年、ディジタル信号処理システムにお
けるディジタルデータのサンプリング周波数をディジタ
ルの領域において変更するサンプリング周波数変換の必
要性が高まっている。例えば、ハイビジョン伝送方式に
おけるＭＵＳＥ(Multiple Sub-Nyquist-Sampling Encod
ing)信号処理における色信号の16.2MHzから48.6MHzへの
サンプリング周波数変換があげられる(二宮祐一著「Ｍ
ＵＳＥ−ハイビジョン伝送方式」電子情報通信学会編pp
93-98参照)。2. Description of the Related Art In recent years, there is an increasing need for sampling frequency conversion for changing the sampling frequency of digital data in a digital signal processing system in the digital domain. For example, MUSE (Multiple Sub-Nyquist-Sampling Encod) in high-definition transmission system
ing) Sampling frequency conversion from 16.2MHz to 48.6MHz for color signals in signal processing (Yuichi Ninomiya "M
USE-High-Definition Transmission System "The Institute of Electronics, Information and Communication Engineers pp
93-98).

【０００３】以下に従来のサンプリング周波数変換装置
について説明する。A conventional sampling frequency converter will be described below.

【０００４】図６は従来のサンプリング周波数変換装置
の構成を示すブロック図である。いま説明のため、ＭＵ
ＳＥ信号処理方式の中で必要となる32.4MHzから48.6MHz
へのサンプリング周波数変換の場合を説明する。FIG. 6 is a block diagram showing the structure of a conventional sampling frequency converter. To explain now, MU
32.4MHz to 48.6MHz required for SE signal processing method
The case of the sampling frequency conversion to is explained.

【０００５】まず最初にサンプリング周波数変換の動作
原理について図７を用いて説明する。図７(a)，(b)，
(c)において71は信号成分を表し、72ないし77は折り返
し成分を表している。ここで、図７(a)はサンプリング
周波数32.4MHzによってサンプリングされた信号の周波
数領域における信号成分71および折り返し成分72〜74を
表している。First, the operating principle of sampling frequency conversion will be described with reference to FIG. 7 (a), (b),
In (c), 71 represents a signal component, and 72 to 77 represent folding components. Here, FIG. 7A shows a signal component 71 and folding components 72 to 74 in the frequency domain of a signal sampled at a sampling frequency of 32.4 MHz.

【０００６】このような周波数分布を持った信号を折り
返し成分が原信号に重ならないようにしながら48.6MHz
のサンプリング周波数に変換するには、まず最初にサン
プリングデータに対して０挿入を行いデータレートを３
倍の97.2MHzに上げる。すなわち３倍のオーバーサンプ
リングを行う。しかしこれだけでは折り返し成分がまだ
残っているので０挿入した後に折り返し成分72，73を除
去するような低域通過フィルタを通す。その結果、図７
(b)のような周波数分布を持つ信号が得られ、75はこの
ときの97.2MHzのサンプリングによって生じた折り返し
成分である。A signal having such a frequency distribution is set to 48.6 MHz while preventing the folded component from overlapping the original signal.
To convert to sampling frequency of 0, first insert 0 into sampling data and set data rate to 3
Double up to 97.2MHz. That is, triple oversampling is performed. However, with this alone, the folding component still remains, so after inserting 0, pass through a low-pass filter that removes the folding components 72 and 73. As a result,
A signal having a frequency distribution as shown in (b) is obtained, and 75 is a folding component generated by sampling at 97.2 MHz at this time.

【０００７】次に、ここでデータを１／２に間引くこと
でデータレートを48.6MHzに変換する。その結果を図７
(c)に示す。このとき表れる折り返し成分76，77は48.6M
Hzでサンプリングした結果で生じたもので、信号成分71
には重ならない。以上のように、入力信号の周波数分布
を変えることなく(折り返しの影響なく)サンプリング周
波数変換を行うことができる。Next, the data rate is converted to 48.6 MHz by thinning out the data to 1/2. The result is shown in Fig. 7.
Shown in (c). The folding components 76 and 77 appearing at this time are 48.6M.
It is the result of sampling at Hz, and the signal component 71
Does not overlap. As described above, the sampling frequency conversion can be performed without changing the frequency distribution of the input signal (without the influence of aliasing).

【０００８】以上の原理に従った従来のサンプリング周
波数変換について図６を用いて説明する。一般には上記
の例に挙げたように97.2MHzで動作する低域通過フィル
タはデバイスの性能上実現が困難であることから、より
低い周波数で動作するフィルタを並列に設置して時間的
に出力を選択することによって実現する。The conventional sampling frequency conversion based on the above principle will be described with reference to FIG. Generally, as mentioned in the above example, it is difficult to realize a low-pass filter that operates at 97.2MHz due to the performance of the device.Therefore, install filters that operate at a lower frequency in parallel to output the output temporally. It is realized by selecting.

【０００９】図６は前述した動作を実現する、32.4MHz
から48.6MHzへの従来のサンプリング周波数変換装置で
あり、図６において、60は32.4MHzのクロックに同期し
た入力データ、60-1ないし60-3は従来の一般的なディジ
タルフィルタ、62は選択手段、63は第１のクロック、64
は第２のクロック、65は出力データである。FIG. 6 shows the above-mentioned operation, 32.4 MHz.
Is a conventional sampling frequency conversion device from 4 to 48.6 MHz. In FIG. 6, 60 is input data synchronized with a 32.4 MHz clock, 60-1 to 60-3 are conventional general digital filters, and 62 is selection means. , 63 is the first clock, 64
Is the second clock and 65 is the output data.

【００１０】入力データ60はディジタルフィルタ61-1な
いし61-3に並列に入力される。各ディジタルフィルタは
入力データ60のデータレートと同じ32.4MHzである第１
のクロック63に同期して動作する。このとき各ディジタ
ルフィルタ61-1ないし61-3の出力も32.4MHzのデータレ
ートになる。選択手段62はFIRフィルタの各出力を48.6M
Hzである第２のクロック64に同期して時間的に出力を選
択し出力データ65を出力する。この結果、32.4MHzのデ
ータレートの入力データ60から、48.6MHzのデータレー
トである出力データ65を得ることができる。The input data 60 is input in parallel to the digital filters 61-1 to 61-3. Each digital filter is 32.4MHz, which is the same as the data rate of the input data 60.
It operates in synchronization with the clock 63 of. At this time, the output of each digital filter 61-1 to 61-3 also has a data rate of 32.4 MHz. The selection means 62 outputs each output of the FIR filter to 48.6M.
The output is temporally selected in synchronization with the second clock 64, which is Hz, and the output data 65 is output. As a result, output data 65 having a data rate of 48.6 MHz can be obtained from input data 60 having a data rate of 32.4 MHz.

【００１１】[0011]

【発明が解決しようとする課題】しかしこのような構成
においてはディジタルフィルタを複数個もたなければな
らない。この場合には入力データのデータレートである
32.4MHzと出力信号のデータレートである48.6MHzの最小
公倍数が97.2MHzであることから、97.2／32.4＝３で、
３個のディジタルフィルタが必要となる。また、単位時
間あたりには32.4MHzで動作するフィルタが並列に３個
動作しているのであるから実効的には97.2MHzに匹敵す
る出力を同時に演算しているが、選択手段62によってデ
ータレートを最終的に48.6MHzにしていることにより、
２回に１回は無駄なデータを演算していることになる。However, in such a structure, a plurality of digital filters must be provided. In this case it is the data rate of the input data
Since the least common multiple of 32.4MHz and the output signal data rate of 48.6MHz is 97.2MHz, it is 97.2 / 32.4 = 3.
Three digital filters are needed. Also, since three filters operating at 32.4 MHz are operating in parallel per unit time, the output equivalent to 97.2 MHz is effectively calculated at the same time, but the data rate is selected by the selecting means 62. By finally setting to 48.6MHz,
This means that useless data is calculated once every two times.

【００１２】本発明はこのような従来の問題点を解決
し、サンプリング周波数変換を少ないハードウエア量で
実現することを目的とする。An object of the present invention is to solve such a conventional problem and realize sampling frequency conversion with a small amount of hardware.

【００１３】[0013]

【課題を解決するための手段】本発明は上記課題を解決
し目的を達成するため、入力データのデータレートと同
じ第１のクロックで動作し入力データを遅延させる縦列
に接続された複数の第１の遅延手段と、第２のクロック
に同期して乗算手段の乗算係数を制御する係数制御手段
と、第１の遅延手段の各出力に係数制御手段によって制
御された乗算係数を乗算する複数の乗算手段と、各乗算
手段の出力の総和を算出する加算手段と、加算結果を第
２のクロックでラッチする第２の遅延手段とを有するこ
とを特徴とする。In order to solve the above problems and achieve the object, the present invention operates by a first clock having the same data rate as the input data and delays the input data by a plurality of cascaded first data. 1 delay means, coefficient control means for controlling the multiplication coefficient of the multiplication means in synchronization with the second clock, and a plurality of outputs for multiplying each output of the first delay means by the multiplication coefficient controlled by the coefficient control means. The present invention is characterized by including a multiplication means, an addition means for calculating a sum of outputs of the multiplication means, and a second delay means for latching an addition result with a second clock.

【００１４】[0014]

【作用】本発明によれば、入力データはその入力データ
(第１のクロック)に等しいレートで第１の遅延手段によ
りｎ個の時間的に連続したデータが保持される。乗算手
段は各時間の入力データに対して入力データのデータレ
ートとは全く独立なレート(第２のクロック)で、フィル
タ演算に必要な乗算係数を係数制御手段から与えられ、
各第１の遅延手段の出力に対して乗算する。その結果、
乗算手段の出力は入力データのデータレートとは全く独
立な第２のクロックに同期して変化する信号となる。乗
算手段の出力は加算手段によって総和が計算される。加
算結果は第２のクロックのレートを持った正しい演算結
果であるように係数制御手段は乗算手段に乗算係数を与
えるように作用する。最終的に第２の遅延手段によって
一度ラッチされ出力データとする。このようにすること
で、サンプリング周波数変換を少ないハードウエア量で
行うことができる。According to the present invention, the input data is the input data.
The first delay means holds n time-sequential data at a rate equal to (first clock). The multiplication means has a rate (second clock) completely independent of the data rate of the input data with respect to the input data of each time, and the multiplication coefficient necessary for the filter calculation is given from the coefficient control means,
The output of each first delay means is multiplied. as a result,
The output of the multiplication means is a signal that changes in synchronization with the second clock that is completely independent of the data rate of the input data. The sum of the outputs of the multiplication means is calculated by the addition means. The coefficient control means acts to give a multiplication coefficient to the multiplication means so that the addition result is a correct operation result having the rate of the second clock. Finally, it is latched once by the second delay means and used as output data. By doing so, the sampling frequency conversion can be performed with a small amount of hardware.

【００１５】[0015]

【実施例】以下、本発明の各実施例について、図面に基
づいて説明する。Embodiments of the present invention will be described below with reference to the drawings.

【００１６】(実施例１)図１は本発明の第１の実施例に
おけるサンプリング周波数変換装置の構成を示すブロッ
ク図である。図１において、１は入力データ、２-１な
いし２-ｎは第１の遅延手段、３-１ないし３-ｎは乗算
手段、４は係数制御手段、５は加算手段、６は第２の遅
延手段、７は出力データ、８は第１のクロック、９は第
２のクロックである。ここで入力データ１をx(i)、加算
手段５の出力をy(i)で表す。第１のクロック８は入力デ
ータ１のデータレートと等しいレートのクロックで、第
１の遅延手段２-１ないし２-ｎを駆動する。また、第２
のクロックはサンプリング周波数変換の結果、得ようと
する出力データのデータレートに等しいクロックであ
り、係数制御手段４および第２の遅延手段６を駆動す
る。(Embodiment 1) FIG. 1 is a block diagram showing the configuration of a sampling frequency conversion device according to a first embodiment of the present invention. In FIG. 1, 1 is input data, 2-1 to 2-n are first delay means, 3-1 to 3-n are multiplication means, 4 is coefficient control means, 5 is addition means, and 6 is second. Delay means, 7 is output data, 8 is a first clock, and 9 is a second clock. Here, the input data 1 is represented by x (i) and the output of the adding means 5 is represented by y (i). The first clock 8 is a clock having a rate equal to the data rate of the input data 1 and drives the first delay means 2-1 to 2-n. Also, the second
Is a clock equal to the data rate of output data to be obtained as a result of sampling frequency conversion, and drives the coefficient control means 4 and the second delay means 6.

【００１７】以上のように構成されたサンプリング周波
数変換装置について以下に説明する。ここでは第１の遅
延手段の個数を３、すなわちｎ＝３とした場合について
説明する。ｎが大きいほどフィルタのタップ数が大きい
ことになり、より急峻な特性のフィルタが実現可能とな
るがフィルタ特性の如何は本発明の本質ではない。ｎ＝
３の場合のサンプリング周波数変換装置の構成ブロック
図を図２に示す。The sampling frequency conversion device configured as described above will be described below. Here, a case where the number of the first delay units is 3, that is, n = 3 will be described. The larger n is, the larger the number of taps of the filter becomes, and a filter having a steeper characteristic can be realized. However, the characteristic of the filter is not the essence of the present invention. n =
FIG. 2 shows a configuration block diagram of the sampling frequency conversion device in the case of No.

【００１８】図２において入力データ１のレートは例え
ば32.4MHzとする。すなわち第１のクロック８は32.4MHz
となる。第２のクロック９は例えば48.6MHzとする。図
３は図２の動作を説明するための図である。図３(a)は
入力信号を時間軸上で記述したサンプリングパターンで
あり、○印がサンプリング点を表す。ここでデータレー
トは32.4MHzである。図３(b)は０挿入(３倍のオーバー
サンプリング)を仮定した場合のサンプリングパターン
を表し、実際には０挿入は行わないが、いま、説明のた
めに０挿入を行った場合のサンプリングパターンを示
す。図中×印は０挿入がされた点でありデータレートは
97.2MHzとなる。サンプリング周波数変換の原理の説明
にあったように図３(b)なる信号に低域通過フィルタを
作用させる必要がある。今、低域通過フィルタのタップ
数を９タップと仮定する。この場合のタップ数はフィル
タ特性を左右するだけで本発明の本質には無関係であ
る。図３(c１)は、ある時刻における値、y(０)を計算す
る計算方法を示し、図３(c１)においてｋ-ｉ(ｉ＝０〜
４)は97.2MHzのデータレートにおける低域通過フィルタ
のフィルタ係数である。ｙ(０)が加算手段５の出力であ
る。図３(c１)よりわかるようにｙ(０)は、本来は９タ
ップの演算であるが実際にはデータが値０をとる部分が
あるため、In FIG. 2, the rate of the input data 1 is 32.4 MHz, for example. That is, the first clock 8 is 32.4MHz
Becomes The second clock 9 is, for example, 48.6 MHz. FIG. 3 is a diagram for explaining the operation of FIG. FIG. 3 (a) is a sampling pattern in which the input signal is described on the time axis, and the circles indicate sampling points. The data rate here is 32.4 MHz. FIG. 3B shows a sampling pattern when 0 insertion (3 times oversampling) is assumed, and 0 insertion is not actually performed, but for the sake of explanation, a sampling pattern when 0 insertion is performed now. Indicates. The x mark in the figure is the point where 0 is inserted, and the data rate is
It becomes 97.2MHz. As described in the principle of sampling frequency conversion, it is necessary to apply a low-pass filter to the signal shown in FIG. 3 (b). Now, assume that the number of taps of the low pass filter is 9. The number of taps in this case only influences the filter characteristic and is irrelevant to the essence of the present invention. FIG. 3 (c1) shows a calculation method for calculating a value y (0) at a certain time, and k-i (i = 0 to 0 in FIG. 3 (c1).
4) is the filter coefficient of the low-pass filter at the data rate of 97.2 MHz. y (0) is the output of the adding means 5. As can be seen from FIG. 3 (c1), y (0) is originally an operation of 9 taps, but in reality there is a part where the data takes the value 0, so

【００１９】[0019]

【数１】 ｙ(０)＝ｋ-３・ｘ(-１)＋ｋ-０・ｘ(０)＋ｋ-３・ｘ(１) で与えられる。いま時刻１として、図２の第１の遅延手
段２-１出力にｘ(-1)、第１の遅延手段２-２出力にｘ
(０)、第１の遅延手段２-３出力にｘ(１)がそれぞれラ
ッチされ、出力されているとする。このとき乗算手段３
-１の係数がｋ-３、乗算手段３-２の係数がｋ-０、乗算
手段３-３の係数がｋ-３となるように係数制御手段４が
乗算係数を各乗算手段に与えるならば、それらの加算手
段５による加算結果はちょうど(数１)のｙ(０)になって
いることがわかる。## EQU00001 ## y (0) = k-3.x (-1) + k-0.x (0) + k-3.x (1) Now, at time 1, x (-1) is output at the output of the first delay means 2-1 and x is output at the output of the first delay means 2-1 in FIG.
It is assumed that x (1) is latched and output to (0) and the output of the first delay unit 2-3. At this time, the multiplication means 3
If the coefficient control means 4 gives a multiplication coefficient to each multiplication means such that the coefficient of -1 is k-3, the coefficient of the multiplication means 3-2 is k-0, and the coefficient of the multiplication means 3-3 is k-3. For example, it can be seen that the addition result by the adding means 5 is exactly y (0) in (Equation 1).

【００２０】次に、出力データの次の時刻における値、
ｙ(１)を計算するには図３(c２)に示されるように、Next, the value of the output data at the next time,
To calculate y (1), as shown in Fig. 3 (c2),

【００２１】[0021]

【数２】 ｙ(１)＝ｋ-２・ｘ(０)＋ｋ-１・ｘ(１)＋ｋ-４・ｘ(２) を計算すればよい。したがって、第１の遅延手段２-１
がｘ(０)、第１の遅延手段２-２がｘ(１)、第１の遅延
手段２-３がｘ(２)をそれぞれ出力しているときを時刻
２とする。時刻２に乗算手段３-１に乗算係数ｋ-２、乗
算手段３-２にｋ-１、乗算手段３-３にｋ-４がそれぞれ
与えられたならば、それらの加算手段５による加算結果
は(数２)におけるｙ(１)を与える。## EQU00002 ## y (1) = k-2.x (0) + k-1.x (1) + k-4.x (2) may be calculated. Therefore, the first delay means 2-1
Is x (0), the first delay means 2-2 outputs x (1), and the first delay means 2-3 outputs x (2). At time 2, if the multiplying means 3-1 is given a multiplication coefficient k-2, the multiplying means 3-2 is given k-1, and the multiplying means 3-3 is given k-4, the addition results by the adding means 5 are given. Gives y (1) in (Equation 2).

【００２２】全く同様に考えて、ｙ(２)を計算するため
には図３(c３)より、Considering in exactly the same way, in order to calculate y (2), from FIG. 3 (c3),

【００２３】[0023]

【数３】 ｙ(２)＝ｋ-４・ｘ(０)＋ｋ-１・ｘ(１)＋ｋ-２・ｘ(２) を計算すればよいのであるから時刻３として第１の遅延
手段２-１がｘ(０)、第１の遅延手段２-２がｘ(１)、第
１の遅延手段２-３がｘ(２)をそれぞれ出力していると
きを仮定する。このとき係数制御手段４が乗算手段３-
１に乗算係数ｋ-４を、乗算手段３-２にｋ-１を、乗算
手段３-３にｋ-２を、それぞれ与えるならば加算手段５
出力はｙ(２)そのものになる。[Mathematical formula-see original document] Since y (2) = k-4.x (0) + k-1.x (1) + k-2.x (2) should be calculated, the first delay means 2 is set as time 3 It is assumed that -1 outputs x (0), the first delay means 2-2 outputs x (1), and the first delay means 2-3 outputs x (2). At this time, the coefficient control means 4 causes the multiplication means 3-
If the multiplication coefficient k-4 is given to 1, the multiplication means 3-2 is given k-1, and the multiplication means 3-3 is given k-2, the addition means 5 is given.
The output will be y (2) itself.

【００２４】各ｙ(ｊ)［ｊは整数］を第２の遅延手段６
でラッチすれば、出力データ７は48.6MHzのデータとな
る。さらに次の時刻に対応した出力ｙ(３)については図
３(c１)ないし図３(c３)より明らかなように、乗算係数
の与え方はｙ(０)の計算時と全く同じである。よって以
降は上記のシーケンスを繰り返せばよい。Each y (j) [j is an integer] is assigned to the second delay means 6
Output data 7 becomes 48.6MHz data. Further, regarding the output y (3) corresponding to the next time, as is apparent from FIGS. 3 (c1) to 3 (c3), the method of giving the multiplication coefficient is exactly the same as the calculation of y (0). Therefore, the above sequence may be repeated thereafter.

【００２５】図４は図２に示す係数制御手段の一構成例
を表すブロック図である。図中41は乗算手段３-１ない
し３-３に供給する乗算係数データを記憶している係数
記憶手段である。42は第２のクロック９を受けて計数動
作を行うカウンタである。この場合、カウンタは３進カ
ウンタとする。カウンタ出力は計数記憶手段41の読み出
しアドレスとして係数記憶手段41に入力される。FIG. 4 is a block diagram showing an example of the configuration of the coefficient control means shown in FIG. In the figure, reference numeral 41 is a coefficient storage means for storing the multiplication coefficient data supplied to the multiplication means 3-1 to 3-3. 42 is a counter that receives the second clock 9 and performs a counting operation. In this case, the counter is a ternary counter. The counter output is input to the coefficient storage means 41 as a read address of the count storage means 41.

【００２６】ある時刻においてカウンタの出力アドレス
が０にクリアされたとすると、この時、係数記憶手段41
は乗算手段３-１ないし３-３に、例えばそれぞれｋ-
３，ｋ-０，ｋ-３なる乗算係数を与える。このとき、加
算手段５の出力は(数１)のｙ(０)になる。次の第２のク
ロック９の立ち上がりでカウンタ42は１つ値が進み、出
力アドレスが０から１に変化する。これに従って係数記
憶手段41の係数データ出力も変化する。乗算手段３-１
ないし３-３にそれぞれ係数ｋ-２，ｋ-１，ｋ-４が与え
られるならば、加算手段５の出力は(数２)のｙ(１)を与
える。Assuming that the output address of the counter is cleared to 0 at a certain time, the coefficient storage means 41 at this time.
Is to the multiplying means 3-1 to 3-3, for example, k-, respectively.
The multiplication coefficients of 3, k-0 and k-3 are given. At this time, the output of the adding means 5 becomes y (0) in (Equation 1). At the next rising edge of the second clock 9, the counter 42 is incremented by 1, and the output address changes from 0 to 1. According to this, the coefficient data output of the coefficient storage means 41 also changes. Multiplier 3-1
If the coefficients k-2, k-1 and k-4 are given to 3 to 3-3 respectively, the output of the adding means 5 gives y (1) of (Equation 2).

【００２７】全く同様にカウンタの出力アドレスが２に
なったときには係数データがそれぞれｋ-４，ｋ-１，ｋ
-２となるならば、加算手段５の出力は(数３)のｙ(２)
となっている。次の時刻にはカウンタは０にクリアさ
れ、ｙ(０)のときの乗算係数と全く同じに戻る。以下、
同様にこれを繰り返すことでサンプリング周波数変換が
実現できる。Similarly, when the output address of the counter becomes 2, the coefficient data are k-4, k-1, and k, respectively.
If it becomes -2, the output of the adding means 5 is y (2) in (Equation 3).
Has become. At the next time, the counter is cleared to 0 and returns to exactly the same as the multiplication coefficient when y (0). Less than,
Similarly, by repeating this, sampling frequency conversion can be realized.

【００２８】以上によって本実施例によれば、仮想的に
入力信号に対して３倍のオーバーサンプリングを行い、
帯域制限したのちに１／２のサブサンプリングを行って
得るのと全く同じ出力が、少ないハードウエア量で実現
できる。As described above, according to this embodiment, the input signal is virtually oversampled three times,
The same output as obtained by performing 1/2 sub-sampling after band limitation can be realized with a small amount of hardware.

【００２９】また、入力データと出力データのクロック
比が簡単な整数比でない場合でも本発明のサンプリング
周波数変換装置によれば構成を変えずに、すなわちハー
ドウエアの増加なしで対応できることが特徴である。Further, even if the clock ratio of the input data and the output data is not a simple integer ratio, the sampling frequency conversion device of the present invention can be used without changing the configuration, that is, without increasing the hardware. .

【００３０】なお、本実施例においてはオーバーサンプ
リング後の帯域制限フィルタを９タップであると仮定し
て述べたが、何タップであろうともフィルタ特性が変化
するだけで同様の効果が得られる。In the present embodiment, the band limiting filter after oversampling is assumed to have 9 taps, but the same effect can be obtained by changing the filter characteristic no matter how many taps.

【００３１】また、第１の遅延手段の個数についても本
実施例においてはｎ＝３としたが、これは本実施例にお
いてはオーバーサンプリング後の帯域制限フィルタのタ
ップ数を９タップと仮定したためｎ＝３で必要十分であ
ったことによるもので、タップ数の増減および入力レー
トと出力レートの比率の違い等によって必要な第１の遅
延手段数の数は変わってくる。Also, the number of the first delay means is set to n = 3 in this embodiment, but this is n because the number of taps of the band limiting filter after oversampling is assumed to be 9 in this embodiment. This is because it was necessary and sufficient that = 3, and thus the number of required first delay means varies depending on the number of taps and the difference in the ratio of the input rate and the output rate.

【００３２】なお、本実施例においては係数制御手段４
として図４に示すような構成をとったが、第２のクロッ
クで駆動され、ある一定の周期で係数を出力する構成で
あれば本実施例と全く同様の効果が得られる。In this embodiment, the coefficient control means 4
However, the same effect as that of the present embodiment can be obtained as long as it is driven by the second clock and outputs the coefficient at a constant cycle.

【００３３】(実施例２)以下本発明の第２の実施例につ
いて説明する。第１の実施例においては係数制御手段４
として図４の構成をとったが、第２の実施例は図２の係
数制御手段４を図５(a)に示す係数切替手段10で置き換
えたものである。その他の部分は第１の実施例と全く同
じ構成であり、同様に作用する。(Second Embodiment) A second embodiment of the present invention will be described below. In the first embodiment, the coefficient control means 4
The configuration of FIG. 4 is adopted as the above, but in the second embodiment, the coefficient control means 4 of FIG. 2 is replaced by the coefficient switching means 10 shown in FIG. 5 (a). The other parts have exactly the same structure as in the first embodiment and operate in the same manner.

【００３４】図５(a)は係数切替手段10の構成を示すブ
ロック図である。図５(a)において、50-0ないし50-4は
それぞれ乗算係数ｋ-０ないしｋ-４を記憶しておく係数
レジスタ、また、51は第２のクロック９によって駆動さ
れる順序制御手段、52は順序制御手段51の出力によって
係数レジスタ50-0ないし50-4から乗算係数を選択する係
数選択手段である。FIG. 5A is a block diagram showing the structure of the coefficient switching means 10. In FIG. 5 (a), 50-0 to 50-4 are coefficient registers for storing multiplication coefficients k-0 to k-4, respectively, and 51 is a sequence control means driven by the second clock 9. Reference numeral 52 is a coefficient selection means for selecting a multiplication coefficient from the coefficient registers 50-0 to 50-4 according to the output of the order control means 51.

【００３５】以上のように構成されたサンプリング周波
数変換装置について、以下その動作を説明する。第１の
実施例の図２と同様に32.4MHzから48.6MHzへのサンプリ
ング周波数変換を行う場合について説明する。まず、第
１の実施例の説明と同様に入力データ１は縦列に接続さ
れた図２の第１の遅延手段２-１ないし２-３に第１のク
ロックに同期して入力される。各第１の遅延手段の出力
は乗算手段３-１ないし３-３にそれぞれ入力される。各
乗算手段は係数切替手段10から第２のクロックに同期し
て供給される乗算係数を各入力データに乗算する。乗算
結果は加算手段５によって総和が算出され、次に第２の
クロックで駆動される第２の遅延手段６でラッチされ4
8.6MHzの出力データ７として出力される。The operation of the sampling frequency conversion device configured as described above will be described below. A case where the sampling frequency conversion from 32.4 MHz to 48.6 MHz is performed as in FIG. 2 of the first embodiment will be described. First, similarly to the description of the first embodiment, the input data 1 is input to the first delay means 2-1 to 2-3 of FIG. 2 connected in cascade in synchronization with the first clock. The output of each first delay means is input to each of the multiplication means 3-1 to 3-3. Each multiplication means multiplies each input data by the multiplication coefficient supplied from the coefficient switching means 10 in synchronization with the second clock. The sum of the multiplication results is calculated by the adding means 5 and then latched by the second delay means 6 driven by the second clock.
It is output as output data 7 of 8.6MHz.

【００３６】係数切替手段10は第２のクロック９をうけ
て係数選択手段52が係数レジスタ50-0ないし50-4のいず
れかの出力、すなわち乗算係数を乗算手段３-１ないし
３-３へ各々供給するように動作する。どのような接続
を選択するかは順序制御手段51が制御する。具体的には
第１の実施例の説明における時刻１において係数選択手
段52は図５(b１)に示すように乗算係数を選択し各係数
レジスタの値を各乗算手段へ供給する。図５(b１)にお
ける破線は、どのレジスタがどの乗算手段に接続される
かをあらわしている。このことによって第１の実施例と
同様に(数１)の演算が実現できる。その結果、出力デー
タ７としてｙ(０)が得られる。The coefficient switching means 10 receives the second clock 9 and the coefficient selecting means 52 outputs the output of any one of the coefficient registers 50-0 to 50-4, that is, the multiplication coefficient to the multiplying means 3-1 to 3-3. Operate to supply each. The sequence control means 51 controls which connection is selected. Specifically, at time 1 in the description of the first embodiment, the coefficient selecting means 52 selects the multiplication coefficient as shown in FIG. 5 (b1) and supplies the value of each coefficient register to each multiplication means. The broken line in FIG. 5 (b1) represents which register is connected to which multiplication means. As a result, the calculation of (Equation 1) can be realized as in the first embodiment. As a result, y (0) is obtained as the output data 7.

【００３７】同様に時刻２においては係数選択手段52は
図５(b２)の破線に示すように係数レジスタ50-0ないし5
0-4を乗算手段３-１ないし３-３にそれぞれ接続する。
この結果(数２)のｙ(１)が得られる。時刻３においては
図５(b３)の破線のように接続され(数３)のｙ(２)が得
られる。以上によって第１の実施例と同様にサンプリン
グ周波数変換を実現できる。Similarly, at time 2, the coefficient selecting means 52 causes the coefficient registers 50-0 to 5 as shown by the broken line in FIG. 5 (b2).
0-4 are connected to the multiplication means 3-1 to 3-3, respectively.
As a result, y (1) of (Equation 2) is obtained. At time 3, the connection is made as shown by the broken line in FIG. 5 (b3), and y (2) of (Equation 3) is obtained. As described above, the sampling frequency conversion can be realized as in the first embodiment.

【００３８】第１の実施例においては図４の係数記憶手
段41の内部容量を考えたとき、乗算手段３個に対して３
種類のデータを必要とするため３×３で９個のデータを
記憶しておく必要がある。しかし、たとえば(数２)と
(数３)においては乗算係数は被乗算データは異なってい
るが同じものが複数回あらわれている。本第２の実施例
においては図５のような構成をとることによって記憶し
ておくべき記憶容量を係数レジスタ50-0ないし50-4の５
個に減らすことができ、必要最小限の記憶容量で本発明
のサンプリング周波数変換を行うことができることが特
徴である。In the first embodiment, considering the internal capacity of the coefficient storage means 41 of FIG. 4, 3 for 3 multiplication means.
Since 3 types of data are required, it is necessary to store 9 data of 3 × 3. However, for example, (Equation 2)
In (Equation 3), the multiplication coefficient differs in the data to be multiplied, but the same thing appears multiple times. In the second embodiment, the storage capacity to be stored by adopting the configuration as shown in FIG. 5 is 5 in coefficient registers 50-0 to 50-4.
The feature is that the sampling frequency conversion of the present invention can be performed with a minimum required storage capacity.

【００３９】なお、本実施例においては係数レジスタは
50-0ないし50-4の５個で、かつ乗算手段は３-１ないし
３-３の３個の場合について述べたが、係数レジスタお
よび乗算手段の数が変わっても係数選択手段52は必要な
乗算係数を各乗算手段に供給するように動作し、全く同
様の効果を得ることができる。In the present embodiment, the coefficient register is
The case where there are 5 of 50-0 to 50-4 and the number of multiplying means is 3-1 to 3-3 has been described, but the coefficient selecting means 52 is necessary even if the number of coefficient registers and multiplying means is changed. It operates so as to supply various multiplication coefficients to each multiplication means, and the same effect can be obtained.

【００４０】[0040]

【発明の効果】以上説明したように本発明のサンプリン
グ周波数変換装置は、入力データのレートに同期して動
作する縦列に接続された第１の遅延手段と、各第１の遅
延手段の出力をその入力とし、乗算係数が係数制御手段
または係数切替手段から供給される乗算手段と、乗算結
果の総和をとる加算手段とを設けることによって、少な
いハードウエア量でサンプリング周波数変換装置を実現
できるものである。As described above, the sampling frequency conversion apparatus of the present invention provides the first delay means connected in cascade that operates in synchronization with the rate of input data and the output of each first delay means. A sampling frequency conversion device can be realized with a small amount of hardware by providing, as its input, a multiplication means in which a multiplication coefficient is supplied from the coefficient control means or the coefficient switching means, and an addition means for obtaining the sum of multiplication results. is there.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の第１の実施例におけるサンプリング周
波数変換装置の構成を示すブロック図である。FIG. 1 is a block diagram showing a configuration of a sampling frequency conversion device according to a first embodiment of the present invention.

【図２】図１における第１の遅延手段の個数を３とした
場合のサンプリング周波数変換装置の構成を示すブロッ
ク図である。FIG. 2 is a block diagram showing a configuration of a sampling frequency conversion device when the number of first delay units in FIG. 1 is three.

【図３】図２のサンプリング周波数変換装置の動作を説
明するための図である。FIG. 3 is a diagram for explaining the operation of the sampling frequency conversion device of FIG.

【図４】図２の係数制御手段４の一構成例を示すブロッ
ク図である。FIG. 4 is a block diagram showing a configuration example of coefficient control means 4 in FIG.

【図５】本発明の第２の実施例における係数切替手段10
の構成を示すブロック図(a)およびｙ(０)，ｙ(１)，ｙ
(２)を計算するときの係数選択手段52の接続状況を示す
図(b１)，(b２)，(b３)である。FIG. 5 is a coefficient switching means 10 according to the second embodiment of the present invention.
(A) and y (0), y (1), y showing the configuration of
It is a figure (b1), (b2), (b3) which shows the connection condition of the coefficient selection means 52 at the time of calculating (2).

【図６】従来のサンプリング周波数変換装置の構成を示
すブロック図である。FIG. 6 is a block diagram showing a configuration of a conventional sampling frequency conversion device.

【図７】従来のサンプリング周波数変換装置の動作原理
を説明するための図である。FIG. 7 is a diagram for explaining the operation principle of a conventional sampling frequency conversion device.

【符号の説明】[Explanation of symbols]

１…入力データ、 ２-１〜２-ｎ…第１の遅延手段、
３-１〜３-ｎ…乗算手段、 ４…係数制御手段、 ５…
加算手段、 ６…第２の遅延手段、 ７…出力データ、
８…第１のクロック、 ９…第２のクロック、 10…
係数切替手段。1 ... Input data, 2-1 to 2-n ... First delay means,
3-1 to 3-n ... Multiplying means, 4 ... Coefficient controlling means, 5 ...
Adder means, 6 ... second delay means, 7 ... output data,
8 ... 1st clock, 9 ... 2nd clock, 10 ...
Coefficient switching means.

【手続補正書】[Procedure amendment]

【提出日】平成６年４月１１日[Submission date] April 11, 1994

【手続補正１】[Procedure Amendment 1]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】０００９[Correction target item name] 0009

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【０００９】図６は前述した動作を実現する、３２．４
ＭＨｚから４８．６ＭＨｚへの従来のサンプリング周波
数変換装置であり、図６において、６０は３２．４ＭＨ
ｚのクロックに同期した入力データ、６１−１ないし６
１−３は従来の一般的なディジタルフィルタ、６２は選
択手段、６３は第１のクロック、６４は第２のクロッ
ク、６５は出力データである。FIG. 6 shows the operation described above, 32.4.
It is a conventional sampling frequency conversion device from MHz to 48.6 MHz, and in FIG. 6, 60 is 32.4 MH.
Input data synchronized with z clock, 61 -1 to 6
1-3 is a conventional general digital filter, 62 is a selection means, 63 is a first clock, 64 is a second clock, and 65 is output data.

【手続補正２】[Procedure Amendment 2]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】００１０[Correction target item name] 0010

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【００１０】入力データ６０はディジタルフィルタ６１
−１ないし６１−３に並列に入力される。各ディジタル
フィルタは入力データ６０のデータレートと同じ３２．
４ＭＨｚである第１のクロック６３に同期して動作す
る。このとき各ディジタルフィルタ６１−１ないし６１
−３の出力も３２．４ＭＨｚのデータレートになる。選
択手段６２はディジタルフィルタ６１−１ないし６１−
３の各出力を４８．６ＭＨｚである第２のクロック６４
に同期して時間的に出力を選択し出力データ６５を出力
する。この結果、３２．４ＭＨｚのデータレートの入力
データ６０から、４８．６ＭＨｚのデータレートである
出力データ６５を得ることができる。The input data 60 is a digital filter 61.
-1 to 61-3 are input in parallel. Each digital filter has the same data rate as the input data 60 32.
It operates in synchronization with the first clock 63 of 4 MHz. At this time, the digital filters 61-1 to 61
The -3 output also has a data rate of 32.4 MHz. The selection means 62 is a digital filter 61-1 to 61-.
2nd clock 64 which is 48.6 MHz for each output of 3
The output data 65 is output by selecting the output temporally in synchronism with. As a result, output data 65 having a data rate of 48.6 MHz can be obtained from input data 60 having a data rate of 32.4 MHz.

【手続補正３】[Procedure 3]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】００１６[Correction target item name] 0016

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【００１６】（実施例１）図１は本発明の第１の実施例
におけるサンプリング周波数変換装置の構成を示すブロ
ック図である。図１において、１は入力データ、２−１
ないし２−ｎは第１の遅延手段、３−１ないし３−ｎは
乗算手段、４は係数制御手段、５は加算手段、６は第２
の遅延手段、７は出力データ、８は第１のクロック、９
は第２のクロックである。ここで入力データ１をｘ
（ｉ）、加算手段５の出力をｙ（ｉ）で表す。第１のク
ロック８は入力データ１のデータレートと等しいレート
のクロックで、第１の遅延手段２−１ないし２−ｎを駆
動する。また、第２のクロックはサンプリング周波数変
換の結果、得ようとする出力データ７のデータレートに
等しいクロックであり、係数制御手段４および第２の遅
延手段６を駆動する。(Embodiment 1) FIG. 1 is a block diagram showing the configuration of a sampling frequency conversion apparatus according to a first embodiment of the present invention. In FIG. 1, 1 is input data, 2-1
Through 2-n are first delay means, 3-1 through 3-n are multiplication means, 4 is coefficient control means, 5 is addition means, and 6 is second.
Delay means, 7 is output data, 8 is the first clock, and 9
Is the second clock. Input data 1 is x
(I), the output of the adding means 5 is represented by y (i). The first clock 8 is a clock having a rate equal to the data rate of the input data 1 and drives the first delay means 2-1 to 2-n. The second clock is a clock equal to the data rate of the output data 7 to be obtained as a result of the sampling frequency conversion, and drives the coefficient control means 4 and the second delay means 6.

【手続補正４】[Procedure amendment 4]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】００１８[Correction target item name] 0018

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【００１８】図２において入力データ１のレートは例え
ば３２．４ＭＨｚとする。すなわち第１のクロック８は
３２．４ＭＨｚとなる。第２のクロック９は例えば４
８．６ＭＨｚとする。図３は図２の動作を説明するため
の図である。図３（ａ）は入力信号を時間軸上で記述し
たサンプリングパターンであり、○印がサンプリング点
を表す。ここでデータレートは３２．４ＭＨｚである。
図３（ｂ）は０挿入（３倍のオーバーサンプリング）を
仮定した場合のサンプリングパターンを表し、実際には
０挿入は行わないが、いま、説明のために０挿入を行っ
た場合のサンプリングパターンを示す。図中×印は０挿
入がされた点でありデータレートは９７．２ＭＨｚとな
る。サンプリング周波数変換の原理の説明にあったよう
に図３（ｂ）なる信号に低域通過フィルタを作用させる
必要がある。今、低域通過フィルタのタップ数を９タッ
プと仮定する。この場合のタップ数はフィルタ特性を左
右するだけで本発明の本質には無関係である。図３（ｃ
１）は、ある時刻における値、ｙ（０）を計算する計算
方法を示し、図３（ｃ１）においてｋｉ（ｉ＝０〜４）
は９７．２ＭＨｚのデータレートにおける低域通過フィ
ルタのフィルタ係数である。ｙ（０）が加算手段５の出
力である。図３（ｃ１）よりわかるようにｙ（０）は、
本来は９タップの演算であるが実際にはデータが値０を
とる部分があるため、In FIG. 2, the rate of the input data 1 is, for example, 32.4 MHz. That is, the first clock 8 has a frequency of 32.4 MHz. The second clock 9 is, for example, 4
It is set to 8.6 MHz. FIG. 3 is a diagram for explaining the operation of FIG. FIG. 3A is a sampling pattern in which the input signal is described on the time axis, and the circles represent sampling points. Here, the data rate is 32.4 MHz.
FIG. 3B shows a sampling pattern when 0 insertion (oversampling of 3 times) is assumed, and 0 insertion is not actually performed, but for the sake of explanation, a sampling pattern when 0 insertion is performed now. Indicates. In the figure, the mark x indicates the point where 0 is inserted, and the data rate is 97.2 MHz. As described in the principle of sampling frequency conversion, it is necessary to apply a low-pass filter to the signal shown in FIG. Now, assume that the number of taps of the low pass filter is 9. The number of taps in this case only influences the filter characteristic and is irrelevant to the essence of the present invention. Figure 3 (c
1) shows a calculation method for calculating a value y (0) at a certain time, and ki (i = 0 to 4) in FIG. 3 (c1).
Is the filter coefficient of the low pass filter at a data rate of 97.2 MHz. y (0) is the output of the adding means 5. As can be seen from FIG. 3 (c1), y (0) is
Originally, it is an operation of 9 taps, but in reality there is a part where the data takes the value 0, so

【手続補正５】[Procedure Amendment 5]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】００１９[Correction target item name] 0019

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【００１９】[0019]

【数１】 で与えられる。いま時刻１として、図２の第１の遅延手
段２−１出力にｘ（−１）、第１の遅延手段２−２出力
にｘ（０）、第１の遅延手段２−３出力にｘ（１）がそ
れぞれラッチされ、出力されているとする。このとき乗
算手段３−１の係数がｋ_３ 、乗算手段３−２の係数がｋ
_０ 、乗算手段３−３の係数がｋ_３ となるように係数制御
手段４が乗算係数を各乗算手段に与えるならば、それら
の加算手段５による加算結果はちょうど（数１）のｙ
（０）になっていることがわかる。[Equation 1] Given in. Now, at time 1, x (-1) is output to the output of the first delay means 2-1 of FIG. 2, x (0) is output to the output of the first delay means 2-2, and x (0) is output to the output of the first delay means 2-3. It is assumed that (1) is latched and output. At this time coefficient multiplying means 3-1 k _3, coefficient multiplication means 3-2 k
₀ , if the coefficient control means 4 gives a multiplication coefficient to each multiplication means so that the coefficient of the multiplication means 3-3 becomes k ₃ , the addition result by the addition means 5 is exactly y of (Equation 1).
It can be seen that it is (0).

【手続補正６】[Procedure correction 6]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】００２１[Correction target item name] 0021

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【００２１】[0021]

【数２】 を計算すればよい。したがって、第１の遅延手段２−１
がｘ（０）、第１の遅延手段２−２がｘ（１）、第１の
遅延手段２−３がｘ（２）をそれぞれ出力しているとき
を時刻２とする。時刻２に乗算手段３−１に乗算係数ｋ
_２ 、乗算手段３−２にｋ_１ 、乗算手段３−３にｋ_４ がそ
れぞれ与えられたならば、それらの加算手段５による加
算結果は（数２）におけるｙ（１）を与える。[Equation 2] Should be calculated. Therefore, the first delay means 2-1
Is x (0), the first delay means 2-2 is outputting x (1), and the first delay means 2-3 is outputting x (2). At time 2, the multiplication means 3-1 gives the multiplication coefficient k.
₂ , and k ₁ is given to the multiplication means 3-2 and k ₄ is given to the multiplication means 3-3, respectively, the addition result by the addition means 5 gives y (1) in (Equation 2).

【手続補正７】[Procedure Amendment 7]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】００２３[Name of item to be corrected] 0023

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【００２３】[0023]

【数３】 を計算すればよいのであるから時刻３として第１の遅延
手段２−１がｘ（０）、第１の遅延手段２−２がｘ
（１）、第１の遅延手段２−３がｘ（２）をそれぞれ出
力しているときを仮定する。このとき係数制御手段４が
乗算手段３−１に乗算係数ｋ_４ を、乗算手段３−２にｋ
_１ を、乗算手段３−３にｋ_２ を、それぞれ与えるならば
加算手段５出力はｙ（２）そのものになる。[Equation 3] Therefore, at time 3, the first delay means 2-1 outputs x (0), and the first delay means 2-2 outputs x.
(1) It is assumed that the first delay unit 2-3 outputs x (2). K a multiplication factor k ₄ In this case the coefficient control unit 4 to the multiplying unit 3-1, the multiplication means 3-2
_{If 1} is given and k ₂ is given to the multiplication means 3-3, the output of the addition means 5 becomes y (2) itself.

【手続補正８】[Procedure Amendment 8]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】００２６[Correction target item name] 0026

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【００２６】ある時刻においてカウンタの出力アドレス
が０にクリアされたとすると、この時、係数記憶手段４
１は乗算手段３−１ないし３−３に、例えばそれぞれｋ
_３ ，ｋ_０ ，ｋ_３ なる乗算係数を与える。このとき、加算
手段５の出力は（数１）のｙ（０）になる。次の第２の
クロック９の立ち上がりでカウンタ４２は１つ値が進
み、出力アドレスが０から１に変化する。これに従って
係数記憶手段４１の係数データ出力も変化する。乗算手
段３−１ないし３−３にそれぞれ係数ｋ_２ ，ｋ_１ ，ｋ_４
が与えられるならば、加算手段５の出力は（数２）のｙ
（１）を与える。Assuming that the output address of the counter is cleared to 0 at a certain time, the coefficient storage means 4 at this time.
1 is applied to the multiplication means 3-1 to 3-3, for example, k
_The multiplication coefficients of ₃ , k ₀ and k ₃ are given. At this time, the output of the adding means 5 becomes y (0) in (Equation 1). At the next rising edge of the second clock 9, the counter 42 is incremented by 1, and the output address changes from 0 to 1. According to this, the coefficient data output of the coefficient storage means 41 also changes. Coefficients k ₂ , k ₁ , and k ₄ are applied to the multiplication means 3-1 to 3-3, respectively.
Is given, the output of the adding means 5 is y in (Equation 2).
Give (1).

【手続補正９】[Procedure Amendment 9]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】００２７[Name of item to be corrected] 0027

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【００２７】全く同様にカウンタの出力アドレスが２に
なったときには係数データがそれぞれｋ_４ ，ｋ_１ ，ｋ_２
となるならば、加算手段５の出力は（数３）のｙ（２）
となっている。次の時刻にはカウンタは０にクリアさ
れ、ｙ（０）のときの乗算係数と全く同じに戻る。以
下、同様にこれを繰り返すことでサンプリング周波数変
換が実現できる。Similarly, when the output address of the counter becomes 2, the coefficient data are k ₄ , k ₁ and k ₂ , respectively.
Then, the output of the adding means 5 is y (2) in (Equation 3).
Has become. At the next time, the counter is cleared to 0 and returns to exactly the same as the multiplication coefficient when y (0). Hereinafter, the sampling frequency conversion can be realized by repeating this similarly.

【手続補正１０】[Procedure Amendment 10]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】００３４[Correction target item name] 0034

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【００３４】図５（ａ）は係数切替手段１０の構成を示
すブロック図である。図５（ａ）において、５０−０な
いし５０−４はそれぞれ乗算係数ｋ_０ ないしｋ_４ を記憶
しておく係数レジスタ、また、５１は第２のクロック９
によって駆動される順序制御手段、５２は順序制御手段
５１の出力によって係数レジスタ５０−０ないし５０−
４から乗算係数を選択する係数選択手段である。FIG. 5A is a block diagram showing the structure of the coefficient switching means 10. In FIG. 5A, 50-0 to 50-4 are coefficient registers for storing the multiplication coefficients k ₀ to k ₄ , respectively, and 51 is the second clock 9
The order control means 52 driven by the coefficient register 50-0 to 50-
4 is a coefficient selecting means for selecting a multiplication coefficient.

【手続補正１１】[Procedure Amendment 11]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】００３８[Correction target item name] 0038

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【００３８】第１の実施例においては図４の係数記憶手
段４１の内部容量を考えたとき、乗算手段３個に対して
３種類のデータを必要とするため３×３で９個のデータ
を記憶しておく必要がある。しかし、たとえば（数２）
と（数３）において、被乗算データは異なっているが同
じ乗算係数が複数回あらわれている。本第２の実施例に
おいては図５のような構成をとることによって記憶して
おくべき記憶容量を係数レジスタ５０−０ないし５０−
４の５個に減らすことができ、必要最小限の記憶容量で
本発明のサンプリング周波数変換を行うことができるこ
とが特徴である。In the first embodiment, considering the internal capacity of the coefficient storage means 41 of FIG. 4, three types of data are required for three multiplication means, and therefore 3 × 3 = 9 pieces of data are required. It is necessary to remember. However, for example (Equation 2)
In (Equation 3), the same multiplication coefficient appears a plurality of times although the data to be multiplied is different. In the second embodiment, the coefficient registers 50-0 to 50-indicate the storage capacity to be stored by adopting the configuration shown in FIG.
The feature is that the sampling frequency conversion of the present invention can be performed with a minimum necessary storage capacity.

【手続補正１２】[Procedure Amendment 12]

【補正対象書類名】図面[Document name to be corrected] Drawing

【補正対象項目名】図３[Name of item to be corrected] Figure 3

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【図３】 [Figure 3]

【手続補正１３】[Procedure Amendment 13]

【補正対象書類名】図面[Document name to be corrected] Drawing

【補正対象項目名】図５[Name of item to be corrected] Figure 5

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【図５】 [Figure 5]

Claims (3)

【特許請求の範囲】[Claims] 【請求項１】 入力データに同期した第１のクロックで
動作する複数の縦列に接続された第１の遅延手段と、前
記第１の遅延手段の各出力に接続された複数の乗算手段
と、前記乗算手段の乗算係数を制御し第２のクロックで
動作する係数制御手段と、前記複数の乗算手段の出力の
総和を算出する加算手段と、前記加算手段の出力を前記
第２のクロックでラッチし出力する第２の遅延手段とを
具備することを特徴とするサンプリング周波数変換装
置。1. A first delay means connected to a plurality of columns operating at a first clock synchronized with input data, and a plurality of multiplication means connected to each output of the first delay means. Coefficient control means for controlling the multiplication coefficient of the multiplication means and operating at the second clock, addition means for calculating the sum of the outputs of the plurality of multiplication means, and the output of the addition means are latched at the second clock. And a second delay means for outputting the output. 【請求項２】 前記係数制御手段は、前記第２のクロッ
クで駆動されるカウンタと、前記カウンタの出力をその
入力アドレスとして乗算手段へ乗算係数を供給する係数
記憶手段とからなることを特徴とする請求項１記載のサ
ンプリング周波数変換装置。2. The coefficient control means comprises a counter driven by the second clock and a coefficient storage means for supplying a multiplication coefficient to the multiplication means by using the output of the counter as an input address thereof. The sampling frequency conversion device according to claim 1. 【請求項３】 前記係数制御手段として、乗算係数を記
憶しておく複数の係数レジスタと、前記第２のクロック
で駆動される順序制御手段と、前記順序制御手段の出力
によって前記係数レジスタのいずれかを選択し乗算係数
を乗算手段に供給する係数選択手段とからなる係数切替
手段に置き換えられたことを特徴とする請求項１記載の
サンプリング周波数変換装置。3. As the coefficient control means, any one of a plurality of coefficient registers for storing multiplication coefficients, an order control means driven by the second clock, and an output of the order control means. 2. The sampling frequency conversion device according to claim 1, wherein the sampling frequency conversion device is replaced with a coefficient switching unit that includes a coefficient selection unit that selects a multiplication coefficient and supplies the multiplication coefficient to the multiplication unit.