JPH07153950A - Manufacture of semiconductor device - Google Patents
Manufacture of semiconductor deviceInfo
- Publication number
- JPH07153950A JPH07153950A JP5300451A JP30045193A JPH07153950A JP H07153950 A JPH07153950 A JP H07153950A JP 5300451 A JP5300451 A JP 5300451A JP 30045193 A JP30045193 A JP 30045193A JP H07153950 A JPH07153950 A JP H07153950A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- semiconductor device
- silicide
- impurities
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に、ＭＯＳＦＥＴのソース・ドレイン領域を
シリサイド化した半導体装置の製造方法に関するもので
ある。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device in which a source / drain region of a MOSFET is silicided.
【０００２】[0002]
【従来の技術】ロジック系のＣＭＯＳ半導体デバイス
に、サリサイド構造を採用する例が増加している。ＭＯ
ＳＦＥＴのサリサイド構造では、不純物導入による拡散
層形成工程とシリサイド層形成工程の順序の前後によっ
て、ＭＯＳＦＥＴの特性が大きく異なる。不純物を先に
導入する方法は「先打ち法」と呼ばれ、シリサイド層を
先に形成する方法は「後打ち法」と呼ばれている。ま
ず、これらの方法を採用する従来技術について説明す
る。2. Description of the Related Art There is an increasing number of examples of employing a salicide structure in a logic CMOS semiconductor device. MO
In the salicide structure of the SFET, the characteristics of the MOSFET greatly differ before and after the order of the diffusion layer forming step by introducing impurities and the silicide layer forming step. The method of introducing the impurities first is called the "first implantation method", and the method of forming the silicide layer first is called the "second implantation method". First, a conventional technique adopting these methods will be described.
【０００３】図９（ａ）〜（ｃ）は夫々、上記先打ち法
を採用する第１の従来技術における各工程段階毎のＣＭ
ＯＳ半導体装置の断面図である。シリコン基板１の主面
に、素子分離用のフィールド酸化膜２を形成する。次
に、ゲート酸化膜３を形成した後に、ポリシリコン膜を
堆積し、これをパターニングすることによりゲート電極
４を形成する。次いで、酸化膜を堆積してこれをエッチ
バックすることにより、ゲート電極４の側部にサイドウ
オール５を形成する。次に、ｐ−ｃｈＭＯＳ（ｐＭＯ
Ｓ）形成領域をレジストで覆い、ｎ−ｃｈＭＯＳ（ｎＭ
ＯＳ）のソース・ドレイン領域にヒ素をイオン注入して
ｎ+ 拡散層６を形成する。FIGS. 9 (a) to 9 (c) are CMs for respective process steps in the first prior art which adopts the above-mentioned pre-casting method.
It is a sectional view of an OS semiconductor device. A field oxide film 2 for element isolation is formed on the main surface of a silicon substrate 1. Next, after the gate oxide film 3 is formed, a polysilicon film is deposited and patterned to form the gate electrode 4. Next, an oxide film is deposited and etched back to form a side wall 5 on the side portion of the gate electrode 4. Next, p-chMOS (pMO
The S) formation region is covered with a resist, and the n-chMOS (nM
Arsenic is ion-implanted into the source / drain region of (OS) to form the n + diffusion layer 6.
【０００４】その後、逆にｎＭＯＳ形成領域をレジスト
で覆い、ｐＭＯＳのソース・ドレイン領域にＢＦ2等を
用いてボロンを導入し、ｐ+ 拡散層７を形成する。次い
で、熱処理を行って拡散層を活性化し、その後、シリコ
ン基板１主面側の全面にＴi膜８を堆積する。次いで、
ランプアニールによりシリサイドＴiＳi2を形成し、酸
化膜２、５上の余剰Ｔiをエッチングにより除去する。
その後さらにランプアニールにより高温の熱処理を行
い、Ｃ５４タイプのＴiＳi2を形成する。これにより、
Ｔi−シリサイド（ｐ+ ）９及びＴi−シリサイド（ｎ
+）１０が形成される。Thereafter, on the contrary, the nMOS forming region is covered with a resist, and boron is introduced into the source / drain regions of the pMOS by using BF 2 or the like to form the p + diffusion layer 7. Next, heat treatment is performed to activate the diffusion layer, and then the Ti film 8 is deposited on the entire main surface of the silicon substrate 1. Then
Silicide TiSi 2 is formed by lamp annealing, and excess Ti on the oxide films 2 and 5 is removed by etching.
Then, a high temperature heat treatment is further performed by lamp annealing to form C54 type TiSi 2 . This allows
Ti-silicide (p +) 9 and Ti-silicide (n
+) 10 is formed.
【０００５】図１０（ａ）及び（ｂ）は夫々、後打ち法
を採用する第２の従来技術における工程段階毎の半導体
装置の断面図である。シリコン基板１１上にゲート酸化
膜１２を形成した後に、ポリシリコン膜を堆積し、これ
をパターニングしてゲート電極１３を形成する。その
後、Ｔi又はＭo等の金属膜１４を堆積し、次いで、ｎＭ
ＯＳ形成領域にはヒ素注入を行ない、またｐＭＯＳ形成
領域にはＳi+注入とそれに引き続きのＢ+注入とを行
い、ｎＭＯＳ及びｐＭＯＳのソース・ドレイン領域を夫
々形成する。FIGS. 10A and 10B are cross-sectional views of the semiconductor device at each process step in the second prior art which employs the post-printing method. After forming the gate oxide film 12 on the silicon substrate 11, a polysilicon film is deposited and patterned to form a gate electrode 13. After that, a metal film 14 such as Ti or Mo is deposited, and then nM
Arsenic implantation is performed in the OS formation region, and Si + implantation and subsequent B + implantation are performed in the pMOS formation region to form the source / drain regions of the nMOS and pMOS, respectively.
【０００６】上記イオン注入の際に、各イオンの飛程が
金属層１４とシリコン基板１１との界面に一致するよう
にイオン注入のエネルギーを設定する。これによってイ
オン注入時に、金属原子とシリコン原子とが相互にミキ
シングを行い、シリサイド層が形成される。その後、余
剰金属層をエッチングし、高温で熱処理を行ってさらに
シリサイド層１５の形成を促進する。この熱処理によ
り、不純物も活性化されるために、拡散層１６も同時に
形成される。At the time of the ion implantation, the energy of the ion implantation is set so that the range of each ion coincides with the interface between the metal layer 14 and the silicon substrate 11. As a result, at the time of ion implantation, metal atoms and silicon atoms mix with each other to form a silicide layer. After that, the excess metal layer is etched, and heat treatment is performed at a high temperature to further promote the formation of the silicide layer 15. By this heat treatment, impurities are also activated, so that the diffusion layer 16 is also formed at the same time.
【０００７】図１１（ａ）及び（ｂ）は、図１０（ｂ）
のＡ−Ａ’断面における不純物プロファイルを、ｎＭＯ
Ｓ及びｐＭＯＳの夫々について示す。同図に見られるよ
うに、イオン注入をシリサイド層１５とシリコン基板１
１との界面に向けて行うので、不純物Ａs及びＢのピー
クは夫々の界面に位置している。このため、シリサイド
層１５と拡散層１６とのコンタクト抵抗が低減できるこ
とになる。また、イオンミキシングを効果的に行うため
にもイオン注入は界面に向けて行う必要がある。11 (a) and 11 (b) are shown in FIG. 10 (b).
The impurity profile in the AA ′ cross section of
Each of S and pMOS is shown. As shown in the figure, the ion implantation is performed on the silicide layer 15 and the silicon substrate 1.
The peaks of the impurities As and B are located at the respective interfaces because the process is performed toward the interface with 1. Therefore, the contact resistance between the silicide layer 15 and the diffusion layer 16 can be reduced. Further, in order to effectively perform the ion mixing, it is necessary to perform the ion implantation toward the interface.
【０００８】第２の従来技術の変形例として別の後打ち
法がある。この方法では、シリサイド層を形成した後に
イオン注入を行って拡散層を形成する。この場合、不純
物イオンをシリサイド層と基板シリコンとの界面に向け
てイオン注入する。これにより、先に示した第１の従来
技術の例とは異なり、ｐＭＯＳ形成領域及びｎＭＯＳ形
成領域間で同一の膜厚のシリサイド層が形成され、また
図１１（ａ）及び（ｂ）に示したと同様な不純物プロフ
ァイルが得られる。Another modification of the second conventional technique is another post-printing method. In this method, a diffusion layer is formed by performing ion implantation after forming a silicide layer. In this case, impurity ions are ion-implanted toward the interface between the silicide layer and the substrate silicon. As a result, unlike the first prior art example shown above, a silicide layer having the same thickness is formed between the pMOS formation region and the nMOS formation region, and as shown in FIGS. 11A and 11B. A similar impurity profile is obtained.
【０００９】図１２は、後打ち法を採用する第３の従来
技術の方法で形成されるソース・ドレイン領域のシリサ
イド構造の断面を示す。この構造は、例えば、特開昭６
２−６２５５５号公報に記載されている。シリコン基板
２１の主面上に素子分離用の酸化膜２２を形成し、次い
で、ゲート酸化膜２３を形成した後に、ゲート電極２４
を形成する。次に、ｎＭＯＳ形成領域の基板上にタング
ステンを、またｐＭＯＳ形成領域の基板上にチタンを夫
々堆積する。その後、熱処理を行ってタングステン及び
チタンの各シリサイド層２７、２８を形成し、余剰金属
を除去した後に、不純物をイオン注入する。ｎＭＯＳ形
成領域ではヒ素をＷ−シリサイド２８中にイオン注入
し、またｐＭＯＳ形成領域ではボロンをＴi−シリサイ
ド２７及びその直下のシリコン基板２１に同時にイオン
注入する。FIG. 12 shows a cross section of the silicide structure of the source / drain regions formed by the third prior art method employing the post-implantation method. This structure is disclosed in, for example, Japanese Patent Laid-Open No.
It is described in JP-A-2-62555. An oxide film 22 for element isolation is formed on the main surface of the silicon substrate 21, and then a gate oxide film 23 is formed.
To form. Next, tungsten is deposited on the substrate in the nMOS formation region and titanium is deposited on the substrate in the pMOS formation region. After that, heat treatment is performed to form tungsten and titanium silicide layers 27 and 28, excess metal is removed, and then impurities are ion-implanted. Arsenic is ion-implanted into the W-silicide 28 in the nMOS formation region, and boron is simultaneously ion-implanted into the Ti-silicide 27 and the silicon substrate 21 immediately thereunder in the pMOS formation region.
【００１０】次いで、更に熱処理を行ってｎ+ 拡散層２
６及びｐ+ 拡散層２５を形成する。この時、例えば、Ｔ
i−シリサイド層２８の膜厚は１００ｎｍであり、ボロ
ンは３０ＫｅＶでドーズ量１Ｅ１５cm-2を注入する。ま
た、Ｗ−シリサイド層の膜厚は１２０ｎｍであり、ヒ素
は１５０ＫｅＶでドーズ量１Ｅ１６cm-2を注入する。そ
の後の熱処理は例えば１０００℃で２０秒間行う。Next, heat treatment is further performed to make the n + diffusion layer 2
6 and p + diffusion layer 25 is formed. At this time, for example, T
The i-silicide layer 28 has a film thickness of 100 nm, boron is implanted at a dose of 1E15 cm −2 at 30 KeV. The thickness of the W-silicide layer is 120 nm, the dose of arsenic is 150 KeV, and the dose is 1E16 cm -2 . The subsequent heat treatment is performed at 1000 ° C. for 20 seconds, for example.
【００１１】[0011]
【発明が解決しようとする課題】図９に示した第１の従
来技術の先打ち法では、シリサイド層９、１０を拡散層
７、６上に形成するため、シリサイド反応が拡散層濃度
及びその種類に強く依存する。例えば、ヒ素の拡散層６
上ではＴi−シリサイドが形成されるシリサイド反応は
抑制され、一方、ボロンの拡散層７上ではその反応速度
に大きな遅れは見られない。従って、同じ熱処理条件に
おいても、ヒ素の拡散層６上とボロンの拡散層７上とで
は、形成されるシリサイド層９、１０の膜厚が相互に異
なるという問題がある。In the first prior-art method shown in FIG. 9, since the silicide layers 9 and 10 are formed on the diffusion layers 7 and 6, the silicide reaction causes the diffusion layer concentration and Strongly depends on the type. For example, arsenic diffusion layer 6
Above, the silicidation reaction in which Ti-silicide is formed is suppressed, while on the boron diffusion layer 7, there is no significant delay in the reaction rate. Therefore, even under the same heat treatment conditions, the silicide layers 9 and 10 formed on the arsenic diffusion layer 6 and the boron diffusion layer 7 have different thicknesses.
【００１２】図１０に示した第二の従来技術の後打ち法
では、金属層１４を堆積した後のイオン注入により、そ
のミキシング効果でシリサイド層１５を形成する。この
シリサイド層の膜厚はイオン注入におけるドーズ量で決
定されるので、ｐＭＯＳ及びｎＭＯＳ形成領域間でシリ
サイド層の膜厚を相互に同じにできる。また、シリサイ
ドを形成した後にイオン注入する後打ち法の場合でも、
不純物の存在しない状態でシリサイド層を形成するため
に、シリサイド層の膜厚をｎＭＯＳ及びｐＭＯＳ形成領
域間で相互に同じにできる。従って、第一の従来技術に
存在する問題点は解決できる。In the second prior art post-imposing method shown in FIG. 10, the silicide layer 15 is formed by the mixing effect of ion implantation after the metal layer 14 is deposited. Since the film thickness of this silicide layer is determined by the dose amount in ion implantation, the film thickness of the silicide layer can be made the same between the pMOS and nMOS formation regions. In addition, even in the case of the post-implantation method of implanting ions after forming silicide,
Since the silicide layer is formed without impurities, the thickness of the silicide layer can be made the same between the nMOS and pMOS formation regions. Therefore, the problem existing in the first prior art can be solved.
【００１３】ところが、金属層又はシリサイド層と基板
との界面に向けてイオン注入を行うために、金属原子が
ノックオン効果により基板領域にはじき出され、このは
じき出された金属原子が拡散層のジャンクション特性を
悪化させるという問題がある。その結果を１例として図
１１（ｃ）に示した。ジャンクションに逆方向電圧を印
加した場合にリークする電流が大きく、また、金属層が
シリサイド化していない場合に較べ、シリサイド層が存
在する場合にはリーク電流が特に大きいことが理解でき
る。このように、後打ちの方法では、ジャンクションの
リーク特性に問題が生ずる。However, in order to perform the ion implantation toward the interface between the metal layer or the silicide layer and the substrate, metal atoms are ejected to the substrate region due to the knock-on effect, and the ejected metal atoms have a junction characteristic of the diffusion layer. There is a problem of making it worse. The result is shown as an example in FIG. It can be understood that the leakage current is large when a reverse voltage is applied to the junction, and the leakage current is particularly large when the silicide layer is present as compared with the case where the metal layer is not silicided. As described above, the post-printing method causes a problem in the leak characteristic of the junction.
【００１４】図１２に示した第３の従来技術の後打ち法
では、ｎＭＯＳ形成領域については、薄いシリサイド層
を用いてもそのシリサイド中にヒ素を導入できる。これ
は、ヒ素の質量が大きく、その飛程が小さいためであ
る。従って、第２の従来技術で述べたようなジャンクシ
ョン特性の低下の問題は、このｎＭＯＳ形成領域では生
じない。また、ｐＭＯＳ形成領域では、イオン注入にボ
ロンを用いており、ボロンの質量が小さいことから、従
来、ボロンのノックオン効果によるジャンクション特性
の低下の問題は生じなかった。In the post-imprinting method of the third prior art shown in FIG. 12, arsenic can be introduced into the nMOS forming region even if a thin silicide layer is used. This is because arsenic has a large mass and its range is small. Therefore, the problem of deterioration of the junction characteristic as described in the second conventional technique does not occur in this nMOS formation region. Further, since boron is used for ion implantation in the pMOS formation region and the mass of boron is small, conventionally, there has been no problem of deterioration of the junction characteristic due to the knock-on effect of boron.
【００１５】ところが、高集積化及び低消費電力化の要
請に従ってデバイスが現在以上に微細化かつ低電圧化さ
れると、リーク電流をさらに減少させる必要があり、質
量が小さなボロン元素によるノックオン効果の影響も無
視できない問題となり得る。さらに、上記第３の従来技
術では、タングステンシリサイド層を形成した後に、こ
のシリサイド層中にヒ素をイオン注入し、そこからヒ素
を基板シリコン中へ拡散させている。しかし、通常の方
法でタングステンを堆積し、これに熱処理を行ってシリ
サイド化させると、形成されたシリサイド層と基板シリ
コンとの界面に酸化膜が部分的に残る。この酸化膜がヒ
素の拡散を抑制するために、不純物拡散量の不均一性が
発生する懸念があり、安定な特性の再現性が問題とな
る。However, if the device is further miniaturized and the voltage is made lower than that in accordance with the demand for higher integration and lower power consumption, it is necessary to further reduce the leakage current, and the knock-on effect due to the boron element having a small mass is exerted. Impact can be a problem that cannot be ignored. Further, in the third conventional technique, after forming the tungsten silicide layer, arsenic is ion-implanted into the silicide layer, and then arsenic is diffused into the substrate silicon. However, when tungsten is deposited by a usual method and heat treatment is performed on the tungsten to silicify it, an oxide film partially remains at the interface between the formed silicide layer and the substrate silicon. Since this oxide film suppresses the diffusion of arsenic, there is a concern that the amount of impurity diffusion will be non-uniform, and stable reproducibility of characteristics will be a problem.
【００１６】本発明の目的は、以上のような問題を解決
し、特に微細構造の半導体装置における、浅いジャンク
ションを有するＭＯＳＦＥＴのサリサイド構造につい
て、安定な特性を実現するための半導体の製造方法を提
供することである。An object of the present invention is to solve the above problems and provide a semiconductor manufacturing method for realizing stable characteristics, particularly in a salicide structure of a MOSFET having a shallow junction in a semiconductor device having a fine structure. It is to be.
【００１７】[0017]
【課題を解決するための手段】前記目的を達成するため
に、本発明の半導体装置製造方法は、シリコン基板の少
なくともＭＯＳトランジスター形成領域の全面に金属又
は金属シリサイド層から成る導電層を形成する工程と、
前記全面に形成された導電層内に選択的に、最大加速電
圧が約５ｋＶ以下のイオンを用いて不純物を導入する工
程と、前記不純物を熱処理により前記導電層から基板内
に拡散する工程とを含むことを特徴とする。In order to achieve the above object, a method of manufacturing a semiconductor device according to the present invention comprises a step of forming a conductive layer made of a metal or a metal silicide layer on at least the entire surface of a MOS substrate forming region of a silicon substrate. When,
A step of selectively introducing impurities into the conductive layer formed on the entire surface by using ions having a maximum acceleration voltage of about 5 kV or less; and a step of diffusing the impurities from the conductive layer into the substrate by heat treatment. It is characterized by including.
【００１８】本発明の半導体装置の製造方法の原理につ
いて、その好適な実施態様を例として説明する。この製
造方法は、特に微細なＭＯＳ型半導体装置の製造におい
て、質量が極めて小さな不純物イオンについてもそのノ
ックオン効果を防止するために適用される。まず、不純
物の導入されていないシリコン基板のＭＯＳＦＥＴ形成
領域の全面に、薄い金属膜あるいはシリサイド層から成
る導電層を形成する。その後、これらの金属膜あるいは
シリサイド層中にのみ不純物を導入する。この時、通常
のイオン注入法を用いると、一般に質量が小さなｐ型不
純物は、薄い金属膜あるいはシリサイド層には数ＫＶ以
下でイオン注入しなければならないが、このような注入
条件では通常のイオン注入装置の場合には装置の安定性
及び大電流化が困難であるために、その実用化が困難で
ある。The principle of the method for manufacturing a semiconductor device of the present invention will be described by taking a preferred embodiment as an example. This manufacturing method is applied to prevent the knock-on effect of impurity ions having an extremely small mass, especially in the manufacture of a fine MOS semiconductor device. First, a conductive layer made of a thin metal film or a silicide layer is formed on the entire surface of a MOSFET formation region of a silicon substrate on which impurities are not introduced. After that, impurities are introduced only into these metal films or silicide layers. At this time, if a normal ion implantation method is used, p-type impurities having a small mass generally have to be ion-implanted into the thin metal film or the silicide layer at several KV or less. In the case of an injection device, it is difficult to put the device into practical use because it is difficult to stabilize the device and increase the current.
【００１９】そこで本発明の好適な態様では、数ＫＶの
電圧が印加されたプラズマから取り出した不純物イオン
をこれら金属層又はシリサイド層から成る導電層中に導
入することとした。この時、安定に不純物を導入でき、
特に数十ｎｍ以下の浅い領域に、１０21cm-3以上の高濃
度の不純物を導入できることから、この方法は極めて有
用である。また、このとき、シリコン基板のＭＯＳＦＥ
Ｔ形成領域の全面には金属層又はシリサイド層が堆積し
ているために、プラズマによるダメージも生じない。更
に、不純物導入時に不純物が金属層又はシリサイド層中
にのみ導入されるために、金属原子のシリコン基板中へ
のノックオンは生じないために、ジャンクション特性を
劣化させることもない。なお、プラズマにより形成され
るイオン注入に代えて、イオン選別をしない低電圧のイ
オン注入法を採用することも出来る。Therefore, in a preferred embodiment of the present invention, impurity ions taken out from plasma to which a voltage of several KV is applied are introduced into the conductive layer composed of these metal layers or silicide layers. At this time, impurities can be stably introduced,
In particular, this method is extremely useful because it is possible to introduce a high concentration impurity of 10 21 cm −3 or more into a shallow region of several tens nm or less. At this time, the MOSFE of the silicon substrate
Since the metal layer or the silicide layer is deposited on the entire surface of the T formation region, plasma damage does not occur. Further, since the impurities are introduced only into the metal layer or the silicide layer at the time of introducing the impurities, knock-on of metal atoms into the silicon substrate does not occur, so that the junction characteristics are not deteriorated. Note that, instead of the ion implantation formed by plasma, a low voltage ion implantation method that does not perform ion selection can be adopted.
【００２０】ところで、従来方法で採用される、シリコ
ン基板上に単に金属膜を堆積し、あるいは、その後に熱
処理を行ってシリサイド層を形成する工程を採用する
と、金属層又はシリサイド層とシリコン基板との間に自
然酸化膜が形成される。この自然酸化膜は熱処理時に部
分的に破れるが、このような界面に存在する酸化膜ある
いは酸素の影響で不純物の拡散状態が大きく影響され
る。この影響を低減するために、本発明の更に好適な態
様では、例えばシリコン基板上にまず、酸素と反応し易
い金属１を堆積し、さらにその上に実際に配線として使
用するための金属２を堆積し、熱処理時に金属相互の拡
散をさせる。これにより、シリコン基板上に金属２のシ
リサイドを形成し、その上に金属１のシリサイドを形成
し、界面の酸素を除去することとする。その後、金属膜
又はシリサイド層中に導入された不純物は、再現性良
く、かつばらつきもない状態でシリコン基板中に拡散で
きる。導電層は、金属又は金属シリサイド層を２層以上
の積層構造とすることに代えて、２種以上の金属の混合
層を用いることも出来る。By the way, if a step of simply depositing a metal film on the silicon substrate or performing a heat treatment thereafter to form a silicide layer, which is adopted in the conventional method, is adopted, the metal layer or the silicide layer and the silicon substrate are separated from each other. A natural oxide film is formed between the two. This natural oxide film is partially broken during the heat treatment, but the diffusion state of impurities is greatly affected by the effect of the oxide film or oxygen existing at such an interface. In order to reduce this effect, in a further preferred embodiment of the present invention, for example, a metal 1 that easily reacts with oxygen is first deposited on a silicon substrate, and a metal 2 to be actually used as wiring is further deposited thereon. Deposit and allow metal to diffuse during heat treatment. As a result, a metal 2 silicide is formed on the silicon substrate, a metal 1 silicide is formed thereon, and oxygen at the interface is removed. After that, the impurities introduced into the metal film or the silicide layer can be diffused into the silicon substrate with good reproducibility and no variation. As the conductive layer, a mixed layer of two or more kinds of metals can be used instead of a laminated structure of two or more layers of metal or metal silicide layers.
【００２１】[0021]
【作用】ＭＯＳＦＥＴ形成領域の全面に形成された導電
層に不純物を導入する不純物導入工程を、最大加速電圧
が約５ｋＶ以下のイオンを用いたピングとして行うこと
により、微細化されたＭＯＳＦＥＴの浅いジャンクショ
ンにおいても、質量の小さなイオンを導電層内にのみイ
オン注入することが出来るので、イオンによる金属原子
のはじき出しの問題が生じず、特に微細構造の半導体装
置においても、そのジャンクション特性の低下が防止で
きる。特に、導電膜を構成する金属膜の膜厚が約４０ｎ
ｍ以下、或いは、導電膜を構成するシリサイド層の厚み
が約８０ｎｍ以下のときにも、金属イオンのはじき出し
が生じず、本発明を採用する利点が大きい。The shallow junction of the miniaturized MOSFET is obtained by performing the impurity introduction step of introducing impurities into the conductive layer formed on the entire surface of the MOSFET formation region as a ping using ions having a maximum acceleration voltage of about 5 kV or less. In this case, since ions with a small mass can be injected only into the conductive layer, there is no problem of ejection of metal atoms due to ions, and it is possible to prevent the junction characteristic from being deteriorated even in a semiconductor device having a fine structure. . In particular, the thickness of the metal film forming the conductive film is about 40n.
Even when the thickness is m or less, or the thickness of the silicide layer forming the conductive film is about 80 nm or less, metal ions are not ejected, and the advantage of adopting the present invention is great.
【００２２】導電層を構成する金属膜を２層以上に形成
すること、或いは、導電層を構成する金属膜を２種類以
上の混合層として形成し、その金属を適当に選定する
と、自然酸化膜の影響を小さく抑え、導電層から基板に
導入される不純物のプロファイルを更に良好とし、且つ
再現性よく形成することが出来る。A natural oxide film can be formed by forming two or more metal films forming a conductive layer, or by forming a metal film forming a conductive layer as a mixed layer of two or more kinds and selecting the metal appropriately. Can be suppressed, the profile of impurities introduced from the conductive layer to the substrate can be further improved, and the formation can be performed with good reproducibility.
【００２３】[0023]
【実施例】以下、本発明の好適な実施例について更に説
明する。図１（ａ）は、本発明方法を実施するために採
用された、プラズマを用いる不純物導入装置の構成図を
示す。シリコン基板から成り、金属酸化膜又はシリサイ
ド層がＭＯＳＦＥＴ形成領域の全面に形成された試料４
１を平行平板型の下部電極４３に設置し、上部電極４２
及び下部電極４３間に所定波形の電圧を印加する。同図
（ｂ）に、電源４４からこの上部及び下部電極間に印加
された電圧波形４５を示した。電圧波形４５は、波高値
±Ｖの正極性及び負極性のパルスが、周期ｔCで発生す
るパルス列である。この波形４５は、試料４１が帯電性
の場合に効果的であり、試料４１が導電性の場合には、
単に直流電圧を印加するのみでよい。反応室内に、ガス
系４６からＢ2Ｈ6ガスを導入し、ボロンをイオン化す
る。電圧波形４５のような電源電圧を用いた場合には、
その電圧値が＋Ｖの時点でボロンが試料４１中に導入さ
れる。The preferred embodiments of the present invention will be further described below. FIG. 1 (a) is a block diagram of an impurity introduction device using plasma, which is adopted for carrying out the method of the present invention. Sample 4 made of a silicon substrate and having a metal oxide film or a silicide layer formed on the entire surface of the MOSFET formation region
1 is installed on the parallel plate type lower electrode 43, and the upper electrode 42
A voltage having a predetermined waveform is applied between the lower electrode 43 and the lower electrode 43. A voltage waveform 45 applied between the upper and lower electrodes from the power supply 44 is shown in FIG. The voltage waveform 45 is a pulse train in which positive and negative pulses having a peak value of ± V are generated in a cycle t C. This waveform 45 is effective when the sample 41 is electrically charged, and is effective when the sample 41 is electrically conductive.
It is only necessary to apply a DC voltage. B 2 H 6 gas is introduced from the gas system 46 into the reaction chamber to ionize boron. When a power supply voltage such as the voltage waveform 45 is used,
Boron is introduced into the sample 41 when the voltage value is + V.
【００２４】図２に、本発明の効果を確認するために、
イオンドーピング装置として使用した別のイオン導入装
置の構成を示した。この装置では、イオン源４７にガス
系５０からＢ2Ｈ6を導入し、これをイオン化する。この
時イオンとしてはＢ+ 及びＨ+ が発生する。これらのイ
オンをグリッド電極４８により加速する。この時イオン
の質量分離を行っていないので、全てのイオンが加速さ
れる。加速されたイオンが試料４９中に全て導入され
る。従って、装置的には従来のイオン注入装置に較べて
簡単であり、かつ低電圧にしてもイオンの通路が極めて
短いために安定である。In order to confirm the effect of the present invention, FIG.
The configuration of another iontophoresis device used as an ion doping device was shown. In this apparatus, B 2 H 6 is introduced into the ion source 47 from the gas system 50 and ionized. At this time, B + and H + are generated as ions. These ions are accelerated by the grid electrode 48. At this time, since the mass separation of the ions is not performed, all the ions are accelerated. All the accelerated ions are introduced into the sample 49. Therefore, the apparatus is simpler than the conventional ion implantation apparatus, and even if the voltage is low, the ion passage is extremely short and stable.
【００２５】本発明の効果を確認するために、不純物導
入装置として構成した上記２種類の装置を用いた。その
結果、本発明の半導体装置の製造方法により良好な特性
の半導体装置が得られた。以下、特に第１図の装置で本
発明方法を実施した例について記述する。In order to confirm the effects of the present invention, the above-mentioned two types of devices configured as impurity introducing devices were used. As a result, a semiconductor device having good characteristics was obtained by the method for manufacturing a semiconductor device of the present invention. In the following, an example of carrying out the method of the present invention with the apparatus of FIG. 1 will be described.
【００２６】図３（ａ）及び（ｂ）は夫々、本発明の第
１の実施例の方法で作成した半導体デバイスの各工程段
階毎の断面図である。シリコン基板５０上に酸化膜５１
を形成した後に、７ｎｍの膜厚のゲート酸化膜５２を形
成した。その後、ポリシリコンを堆積し、これをパター
ニングしてゲート電極５３を形成した。次いで、酸化膜
を堆積し、これをエッチバックすることでサイドウオー
ル５４を形成した。ここまでは通常のＭＯＳ形成プロセ
スで作成した。この時、ＭＯＳＦＥＴのチャネル長は
０．１−０．４μｍを採用した。次に、全面にＣｏ膜５
５を２０ｎｍ堆積した。一般に、Ｃｏは特にシリコン基
板上の酸化膜に強く影響を受けるので、試料をまずＨＦ
系の液で洗浄して酸化膜を除去した後に、窒素雰囲気中
に保管し、スパッター装置内に導入した。その後、試料
表面をスパッタリング法によってエッチングした。3 (a) and 3 (b) are cross-sectional views of a semiconductor device manufactured by the method of the first embodiment of the present invention at each process step. An oxide film 51 is formed on the silicon substrate 50.
After forming, the gate oxide film 52 having a film thickness of 7 nm was formed. Then, polysilicon was deposited and patterned to form a gate electrode 53. Next, an oxide film is deposited, and this is etched back to form the sidewall 54. Up to this point, it was created by a normal MOS formation process. At this time, the channel length of the MOSFET is 0.1-0.4 μm. Next, a Co film 5 is formed on the entire surface.
5 was deposited to 20 nm. In general, Co is particularly strongly affected by the oxide film on the silicon substrate.
After cleaning with a system liquid to remove the oxide film, the film was stored in a nitrogen atmosphere and introduced into a sputtering apparatus. Then, the sample surface was etched by the sputtering method.
【００２７】次に、上記試料を第１図（ａ）の平行平板
型のプラズマ発生装置内に導入し、ｐＭＯＳ形成領域に
はドーピングイオン５６としてボロン又はヒ素を用いた
ドーピングを行なった。ボロンの場合の導入条件は、加
速電圧が２ｋＶ、Ｂ2Ｈ6濃度が５０００ｐｐｍ、サイク
ル時間ｔｃが５秒として行った。加速電圧としては今回
２ｋＶを用いたが、加速電圧が高い方がドーピング効率
はよい。しかし、加速電圧が５ｋＶを越えると、ドーピ
ング直後の不純物が奥深く入り込むので、シャロージャ
ンクションの形成には不向きである。一方、ｎＭＯＳ形
成領域に対しては、ドーピングイオン５６としてリンを
使用してドーピングした。リンの場合の導入条件は、加
速電圧が２ｋＶ、ＰＨ3濃度が５０００ppm、サイクル時
間ｔｃが７秒として行った。Next, the above sample was introduced into the parallel plate type plasma generator shown in FIG. 1A, and the pMOS forming region was doped with boron or arsenic as the doping ion 56. In the case of boron, the introduction conditions were an acceleration voltage of 2 kV, a B 2 H 6 concentration of 5000 ppm, and a cycle time tc of 5 seconds. Although 2 kV was used as the acceleration voltage this time, the higher the acceleration voltage, the better the doping efficiency. However, when the accelerating voltage exceeds 5 kV, impurities immediately after doping enter deeply, which is not suitable for forming a shallow junction. On the other hand, the nMOS forming region was doped with phosphorus as the doping ion 56. In the case of phosphorus, the introduction conditions were an acceleration voltage of 2 kV, a PH 3 concentration of 5000 ppm, and a cycle time tc of 7 seconds.
【００２８】上記ドーピングでは、ｎＭＯＳ形成領域の
ドーピング時にはｐＭＯＳ形成領域をマスクで覆い、逆
にｐＭＯＳ形成領域のドーピング時にはｎＭＯＳ形成領
域をマスクで覆った。次に、６００℃で熱処理を行い、
シリコン基板５０と接しているＣｏ膜５５部分について
シリサイド化を行った。この時、ｐＭＯＳ形成領域及び
ｎＭＯＳ形成領域のいづれでも、Ｃｏ膜５５の全てが熱
反応によりＣoＳi2膜に変えられていた。即ち、Ｃｏ膜
中にドーピングされた不純物の種類によらず、形成され
るシリサイド層の膜厚は同じであった。引続き、酸化膜
５１、５４上の未反応Ｃｏ膜を除去した。In the above doping, the pMOS formation region is covered with a mask when the nMOS formation region is doped, and conversely, the nMOS formation region is covered with the mask when the pMOS formation region is doped. Next, heat treatment is performed at 600 ° C.
The portion of the Co film 55 in contact with the silicon substrate 50 was silicidized. At this time, in any of the pMOS formation region and the nMOS formation region, the entire Co film 55 was converted into the CoSi 2 film by thermal reaction. That is, the thickness of the formed silicide layer was the same regardless of the type of impurities doped in the Co film. Subsequently, the unreacted Co film on the oxide films 51 and 54 was removed.
【００２９】次に、さらに高温で熱処理を行い、ＣoＳi
2膜の結晶性を改善すると共に、導入した不純物をシリ
コン基板中に拡散させた。この時の熱処理条件として
は、８００−９００℃で３０分、あるいは１０００℃で
１０−３０秒を採用した。その後、層間膜を４００ｎｍ
堆積し、レジスト塗布、露光、現像工程を経てコンタク
ト孔を開口し、その後配線層を形成し、得られたＭＯＳ
ＦＥＴの特性を評価した。Next, heat treatment is performed at a higher temperature to obtain CoSi.
The crystallinity of the two films was improved and the introduced impurities were diffused into the silicon substrate. The heat treatment conditions at this time were 800 to 900 ° C. for 30 minutes or 1000 ° C. for 10 to 30 seconds. After that, the interlayer film is 400 nm
The MOS obtained by depositing, through resist coating, exposure, and development steps to open contact holes, and then forming a wiring layer
The characteristics of the FET were evaluated.
【００３０】図４（ａ）は、Ｃｏ膜にボロン不純物を導
入した直後の図３（ａ）のＡ−Ａ’断面のボロン分布
を、同図（ｂ）は８５０℃での熱処理後の図３（ｂ）の
Ｂ−Ｂ’断面のボロン分布を、また同図（ｃ）は８５０
℃の熱処理後の図３（ｂ）のＣ−Ｃ’断面のリン分布を
それぞれ示す。図４（ａ）から、ドーピング工程ではＣ
ｏ膜中にのみボロンが導入され、かつその濃度が１０21
cm-3以上であることが理解できる。その後、低温でのＣ
oＳi2形成時にはボロンはまだほとんどシリコン基板中
へは拡散していない。FIG. 4 (a) shows the boron distribution in the section AA 'of FIG. 3 (a) immediately after the boron impurity is introduced into the Co film, and FIG. 4 (b) is the diagram after the heat treatment at 850.degree. 3 (b) shows the boron distribution in the BB ′ cross section, and FIG.
The phosphorus distribution of the CC ′ cross section of FIG. From FIG. 4A, C is used in the doping process.
Boron is introduced only in the o film and its concentration is 10 21
It can be understood that it is cm -3 or more. Then C at low temperature
Boron has hardly diffused into the silicon substrate during the formation of oSi 2 .
【００３１】引続き行われる高温の熱処理により、同図
（ｂ）に示すように、ボロンはシリコン基板中に拡散し
ている。ジャンクションの位置としては、シリサイド表
面から約６４ｎｍに形成されており、極めて浅いジャン
クションが形成されている。また、このジャンクション
特性を調べたところ、ボロンを通常のイオン注入法でＣ
ｏ膜界面に導入した試料と比較すると、リーク電流が約
１桁程度低減されており、本発明方法の効果が確認され
た。一方、ｎＭＯＳ形成領域にリンをドーピングした場
合、図４（ｃ）に示すように、ジャンクションの深さと
してはシリサイド表面から約６０ｎｍであり、ｐＭＯＳ
形成領域のジャンクションの深さと大差はなく、またリ
ーク電流も充分に小さくジャンクション特性の良好なこ
とが確認された。更に、プラズマによるダメージは、ボ
ロン及びリンの導入の何れについても特にみられなかっ
た。Boron has diffused into the silicon substrate as shown in FIG. 3B by the subsequent high temperature heat treatment. The junction is formed at a depth of about 64 nm from the silicide surface, forming an extremely shallow junction. Moreover, when this junction characteristic was examined, boron was used as a C
Compared with the sample introduced at the o film interface, the leak current was reduced by about one digit, confirming the effect of the method of the present invention. On the other hand, when the nMOS formation region is doped with phosphorus, the junction depth is about 60 nm from the silicide surface, as shown in FIG.
It was confirmed that there was no great difference from the junction depth in the formation region, the leak current was sufficiently small, and the junction characteristics were good. Furthermore, plasma damage was not particularly observed in any of the introduction of boron and phosphorus.
【００３２】上記実施例の方法では、Ｃｏ堆積前のシリ
コン基板上の自然酸化膜を十分注意しながら除去し、ま
たその時のダメージも除去しているために、シリコン基
板中への不純物の拡散やそのジャンクション特性に特に
問題はなかった。従って、自然酸化膜の除去及びその後
の酸化を抑制する経済的な技術を確立することにより、
再現性の高い量産が可能である。In the method of the above embodiment, the natural oxide film on the silicon substrate before Co deposition is removed with great care, and the damage at that time is also removed. Therefore, diffusion of impurities into the silicon substrate and There was no particular problem with its junction characteristics. Therefore, by establishing an economical technology to suppress the natural oxide film and the subsequent oxidation,
Mass production with high reproducibility is possible.
【００３３】上記第１の実施例では、金属膜堆積前のシ
リコン基板表面の自然酸化膜の除去に注意を払いながら
試料作製を行った。次に説明する本発明の第２の実施例
は、この自然酸化膜による影響を除去し、不純物の拡散
を再現性良く行うことが出来る方法である。図５（ａ）
〜（ｃ）は、この第２の実施例の方法を示すための各工
程段階毎の半導体装置の断面図である。シリコン基板６
０上に素子分離のためのフィールド酸化膜６１を形成し
た後に、ゲート酸化膜６２を８０ｎｍ形成し、次いで、
ゲート電極６３を形成した。この時チャネル長として
０．１５−０．５μｍを採用した。In the first embodiment, the sample preparation was carried out while paying attention to the removal of the natural oxide film on the surface of the silicon substrate before depositing the metal film. The second embodiment of the present invention described below is a method capable of removing the influence of the natural oxide film and diffusing the impurities with good reproducibility. Figure 5 (a)
8C are sectional views of the semiconductor device at respective process steps for illustrating the method of the second embodiment. Silicon substrate 6
After forming the field oxide film 61 for element isolation on the 0, a gate oxide film 62 of 80 nm is formed, and then,
The gate electrode 63 was formed. At this time, 0.15-0.5 μm was adopted as the channel length.
【００３４】次いで、試料全面に酸化膜を堆積後、エッ
チバックを行ってサイドウオール６４を形成した。次
に、試料全面にＴi膜６５を１０ｎｍ、Ｃｏ膜６６を２
０ｎｍ、Ｔi膜６７を１０ｎｍ順次に堆積した（図５
（ａ））。引続き、この状態で図１のイオン導入装置を
用いて、不純物を導入した。この時、不純物は試料表面
から減少する分布をしているが、Ｃｏ膜６６の中に導入
されたイオンの量は他の２層のＴi膜６５、６７に導入
されたイオン量の合計よりも多かった。Next, after depositing an oxide film on the entire surface of the sample, etching back was performed to form a sidewall 64. Next, a Ti film 65 having a thickness of 10 nm and a Co film 66 having a thickness of 2 are formed on the entire surface of the sample.
0 nm and Ti film 67 were sequentially deposited to 10 nm (see FIG. 5).
(A)). Subsequently, in this state, impurities were introduced using the iontophoresis device of FIG. At this time, the impurities have a distribution decreasing from the sample surface, but the amount of ions introduced into the Co film 66 is larger than the total amount of ions introduced into the other two layers of T i films 65 and 67. There were also many.
【００３５】次に、６００−７００℃で１０−３０秒間
ランプアニールを行い、引続き、試料表面のＴiＮ膜及
び未反応のＴi膜を除去した。これにより、シリコン基
板６０上にはＣoＳi2が形成され、さらにその表面に薄
いＴi−Ｃo−Ｓi混合層６９が形成されていた（図５
（ｂ））。この段階ではまだ、大部分の不純物はシリコ
ン基板６０中には拡散していなかった。次に、不純物を
シリコン基板６０中に拡散するため、８００−９００℃
で１０−６０秒間、試料をランプアニールした。これに
より拡散層７０が形成された（図５（ｃ））。Next, lamp annealing was performed at 600 to 700 ° C. for 10 to 30 seconds, and subsequently, the TiN film and the unreacted Ti film on the sample surface were removed. As a result, CoSi 2 was formed on the silicon substrate 60, and a thin Ti—Co—Si mixed layer 69 was formed on the surface thereof (FIG. 5).
(B)). At this stage, most of the impurities have not yet diffused into the silicon substrate 60. Next, in order to diffuse impurities into the silicon substrate 60, 800-900 ° C.
The sample was lamp annealed for 10-60 seconds. As a result, the diffusion layer 70 was formed (FIG. 5C).
【００３６】その後、層間膜形成、コンタクト開口及び
配線層形成の各工程を行い、得られたＭＯＳＦＥＴの特
性を評価した。図６に、このＭＯＳＦＥＴの図５（ｃ）
における拡散層の断面の不純物プロファイルを示す。同
図に示されたように、Ｔi−Ｃo−Ｓi層６９の表面から
約０．１μｍの深さに接合ができていたが、シリコン基
板表面からは約０．０９μｍであった。これより、リー
ク電流等デバイス特性に特に問題のないことが確認され
た。従って、本実施例の方法を用いることにより、特に
シリコン基板上の自然酸化膜の除去に注意を払わなくと
も、再現性良くシリコン基板中に不純物を導入できるこ
とが確認された。Thereafter, each step of forming an interlayer film, forming a contact opening and forming a wiring layer was performed, and the characteristics of the obtained MOSFET were evaluated. FIG. 6 shows this MOSFET in FIG.
3 shows an impurity profile of a cross section of the diffusion layer in FIG. As shown in the figure, although the bond was formed to a depth of about 0.1 μm from the surface of the Ti—Co—Si layer 69, it was about 0.09 μm from the surface of the silicon substrate. From this, it was confirmed that there was no particular problem in device characteristics such as leak current. Therefore, it was confirmed that by using the method of the present embodiment, the impurities can be introduced into the silicon substrate with good reproducibility without paying particular attention to the removal of the natural oxide film on the silicon substrate.
【００３７】また、第２の実施例方法で、Ｔi膜６７を
形成後、直ちに不純物導入を行ったが、不純物の導入は
６００−７００℃の熱処理後に、即ち、Ｔi−Ｃo−Ｓi
膜６９を形成した後に行っても良い。ただし、この場
合、Ｔi−Ｃo−Ｓiの混合層が厚く、且つＴiの量が多い
と、不純物とＴiとの間で反応が生ずるので、不純物が
効率的にシリコン基板中に導入されないことがあり、注
意が必要である。In the method of the second embodiment, the impurities were introduced immediately after the Ti film 67 was formed. However, the impurities were introduced after the heat treatment at 600 to 700 ° C., that is, Ti-Co-Si.
It may be performed after the film 69 is formed. However, in this case, if the mixed layer of Ti-Co-Si is thick and the amount of Ti is large, a reaction occurs between the impurities and Ti, so that the impurities may not be efficiently introduced into the silicon substrate. ,Caution must be taken.
【００３８】図７（ａ）及び（ｂ）は夫々、本発明の半
導体装置の製造方法の第３の実施例を示すための半導体
装置の工程段階毎の断面図である。デバイス作製プロセ
スは第２の実施例とほぼ同じである。ゲート電極６３を
形成した後に、混合金属層７１を堆積する。この金属層
としては、ＣoとＴiが２対１の割合で混合されたものを
用いた。膜形成に際して、この割合の合金のターゲット
を用い、スパッタリング法により堆積した。この時の膜
厚は３０ｎｍとした。次に、プラズマを用いて不純物を
導入した。その条件は、第１の実施例と同じである。7 (a) and 7 (b) are cross-sectional views of the semiconductor device at respective process steps showing a third embodiment of the method of manufacturing a semiconductor device according to the present invention. The device manufacturing process is almost the same as that of the second embodiment. After forming the gate electrode 63, the mixed metal layer 71 is deposited. As this metal layer, a mixture of Co and Ti at a ratio of 2: 1 was used. At the time of film formation, the alloy target of this ratio was used and deposited by the sputtering method. The film thickness at this time was 30 nm. Next, impurities were introduced using plasma. The conditions are the same as in the first embodiment.
【００３９】次に、６００−７００℃で１０−６０秒間
熱処理を行い、ＣoＳi2層７２及びＴi−Ｃo層７３を形
成した。図８（ａ）及び（ｂ）に、この熱処理前後での
各元素の分布を示した。双方の図を比較することによ
り、熱処理による元素の動作が理解できる。同図（ａ）
に、熱処理前には、ＣoとＴiの割合が２対１であるこ
と、シリコン基板表面に酸化膜による酸素が存在するこ
とが示されている。同図（ｂ）に、熱処理後にこの酸素
がＴi膜中に取り込まれ、ＴiとＣoの相互拡散により、
シリコン基板上にはＣoＳi2が形成され、表面にはＴi、
酸素及びＳｉの混合層が形成されることが示されてい
る。Next, heat treatment was performed at 600 to 700 ° C. for 10 to 60 seconds to form a CoSi 2 layer 72 and a Ti—Co layer 73. FIGS. 8A and 8B show the distribution of each element before and after this heat treatment. By comparing the two figures, the behavior of the elements due to the heat treatment can be understood. The same figure (a)
It is shown that before heat treatment, the ratio of Co and Ti is 2 to 1, and that oxygen due to an oxide film exists on the surface of the silicon substrate. In the same figure (b), this oxygen is taken into the Ti film after the heat treatment, and due to the mutual diffusion of Ti and Co,
CoSi 2 is formed on the silicon substrate, and Ti on the surface.
It has been shown that a mixed layer of oxygen and Si is formed.
【００４０】上記のように、酸素との反応性が強いＴi
等の金属を中間層として用いることにより、シリコン基
板上の酸素の除去が可能であり、従って、特にその界面
制御を必要としない。この段階では、不純物はまだシリ
コン基板中に拡散しておらず、その後、不純物をシリコ
ン基板中に拡散するために、８００−１０００℃で１０
−６０秒間の熱処理を行った。これにより図７に示す拡
散層７４が形成された。この場合、シリコン基板６０上
の酸化膜が確実に除去されており、従って不純物の拡散
が再現性良く行われ、ドーピング深さ及びドーピング量
の再現性が高いことが確認された。引続き、層間膜形
成、コンタクト開口及び配線層形成を行い、ＭＯＳＦＥ
Ｔを作製した。ＭＯＳＦＥＴのリーク電流を評価した結
果、不純物ドーピングに伴う増加はなく、良好な特性が
得られた。As described above, Ti having a strong reactivity with oxygen
It is possible to remove oxygen on the silicon substrate by using such a metal as the intermediate layer, and therefore, the interface control is not particularly required. At this stage, the impurities have not yet diffused into the silicon substrate, and after that, in order to diffuse the impurities into the silicon substrate, the impurities are diffused into the silicon substrate at 800 to 1000 ° C. for 10 minutes.
Heat treatment was performed for -60 seconds. As a result, the diffusion layer 74 shown in FIG. 7 was formed. In this case, it was confirmed that the oxide film on the silicon substrate 60 was reliably removed, so that the diffusion of impurities was performed with good reproducibility, and the reproducibility of the doping depth and the doping amount was high. Subsequently, an interlayer film is formed, a contact opening and a wiring layer are formed, and the MOSFE
T was produced. As a result of evaluating the leak current of the MOSFET, good characteristics were obtained without any increase due to the impurity doping.
【００４１】上記各実施例では、いづれも不純物をまず
金属層中に導入し、その後の熱処理でこの金属層をシリ
サイド化する方法を示した。しかし、これに代えて、金
属層中に不純物を導入することなく直ちにシリサイド化
し、所望の膜厚のシリサイドを形成した後にそのシリサ
イド層に不純物を導入し、そこからシリコン基板中に不
純物を拡散しても良い。しかし、この方法では、シリサ
イド層の膜厚が厚い場合には、不純物が十分にシリコン
基板中へ導入されないため、その点の注意が必要であ
る。従って、シリサイドの膜厚が特に薄いことが要求さ
れる浅いジャンクションを有する微細デバイスに対して
は、本発明方法が特に有効である。In each of the above-described embodiments, the method of introducing impurities into the metal layer and silicidizing the metal layer by the subsequent heat treatment is shown. However, instead of this, it is immediately silicidized without introducing impurities into the metal layer, and after forming a silicide having a desired film thickness, the impurities are introduced into the silicide layer, and then the impurities are diffused into the silicon substrate. May be. However, in this method, when the thickness of the silicide layer is large, the impurities are not sufficiently introduced into the silicon substrate, so that attention must be paid to that point. Therefore, the method of the present invention is particularly effective for a fine device having a shallow junction that requires a particularly thin silicide film.
【００４２】上記各実施例により、プラズマを用いたド
ーピングあるいはイオンドーピングをシリサイド層又は
金属層に対して行う方法が、将来の微細デバイスにも充
分に対応できるサリサイド構造、即ち、ｐＭＯＳ及びｎ
ＭＯＳ形成領域の双方で同じ膜厚を有するシリサイド層
を持つ浅い接合を有するサリサイド構造の形成が可能で
あることが確認できた。それは通常のイオン注入とは異
なり、イオンの加速電圧が５ＫＶ以下と小さいこと、低
電圧でも装置が安定であることから、不純物を金属層又
はそのシリサイドから成る導電層中にのみ導入できた。
また、その導電層から不純物を基板中へ導入しているた
めに、イオンのノックオン効果によるジャンクションの
劣化がないことが確認された。According to each of the above-described embodiments, the method of performing doping using plasma or ion doping on the silicide layer or the metal layer is a salicide structure that is sufficiently compatible with future fine devices, that is, pMOS and n.
It was confirmed that it is possible to form a salicide structure having a shallow junction having a silicide layer having the same film thickness in both MOS formation regions. Unlike ordinary ion implantation, the ion acceleration voltage is as small as 5 KV or less, and the device is stable even at a low voltage, so that impurities can be introduced only into the metal layer or the conductive layer made of its silicide.
Further, it was confirmed that the impurities were introduced into the substrate from the conductive layer, so that the junction was not deteriorated due to the knock-on effect of ions.
【００４３】第３の実施例により、金属層を２層以上の
構造又は混合層とすることで、基板表面の酸化膜が良好
に除去できることから、良好なジャンクションが再現性
良く形成ができることが確認できた。また、この時、不
純物導入前にシリサイド形成を行う、あるいは、金属層
中に不純物を導入した後にシリサイド反応を行うことに
より、特に不純物の影響を良好に排除できることも確認
できた。従って、従来問題となっていたｐＭＯＳ形成領
域及びｎＭＯＳ形成領域の双方でシリサイド層の膜厚が
異なる問題を解決することが出来た。According to the third embodiment, since the oxide film on the substrate surface can be satisfactorily removed by forming the metal layer into a structure of two or more layers or a mixed layer, it was confirmed that a good junction can be formed with good reproducibility. did it. Further, at this time, it was also confirmed that the influence of impurities can be particularly favorably eliminated by forming a silicide before introducing the impurities or by performing a silicide reaction after introducing the impurities into the metal layer. Therefore, the problem that the thickness of the silicide layer is different in both the pMOS formation region and the nMOS formation region, which has been a conventional problem, can be solved.
【００４４】[0044]
【発明の効果】以上説明したように、本発明の半導体装
置の製造方法によると、浅い拡散層を有するＭＯＳＦＥ
Ｔについて、その拡散層の厚みを各ＭＯＳ形成領域間で
均一化することが容易であると共に、そのジャンクショ
ン特性の低下を再現性よく防止できるので、微細構造の
半導体装置を歩留り良く製造できるという効果を奏す
る。As described above, according to the method of manufacturing the semiconductor device of the present invention, the MOSFE having the shallow diffusion layer is provided.
With respect to T, it is easy to make the thickness of the diffusion layer uniform among the MOS formation regions, and it is possible to prevent deterioration of the junction characteristics with good reproducibility, so that a semiconductor device having a fine structure can be manufactured with high yield. Play.
【００４５】また、２層構造又は混合層として構成する
金属層を形成する構成を採用すれば、自然酸化膜の形成
による影響が低減できるので、上記効果が更に高められ
る。Further, if the structure in which the metal layer is formed as the two-layer structure or the mixed layer is formed, the influence of the formation of the natural oxide film can be reduced, and the above effect can be further enhanced.
【図１】（ａ）は、本発明の実施例の半導体装置の製造
方法を実施するための、プラズマイオンを利用した不純
物ドーピング装置、（ｂ）は電源電圧波形。FIG. 1A is an impurity doping apparatus using plasma ions for carrying out a method for manufacturing a semiconductor device according to an embodiment of the present invention, and FIG. 1B is a power supply voltage waveform.
【図２】本発明の実施例の半導体装置の製造方法を実施
するための別の不純物ドーピング装置。FIG. 2 is another impurity doping apparatus for carrying out the semiconductor device manufacturing method according to the embodiment of the present invention.
【図３】（ａ）及び（ｂ）は夫々、本発明の第１の実施
例方法で製造された半導体装置の工程段階毎の断面図。3A and 3B are cross-sectional views of a semiconductor device manufactured by the method according to the first embodiment of the present invention at each process step.
【図４】（ａ）〜（ｃ）は夫々、図３のＡ−Ａ’、Ｂ−
Ｂ’、及びＣ−Ｃ’断面の不純物プロファイル。4 (a) to (c) are AA 'and B- in FIG. 3, respectively.
Impurity profiles of B ′ and CC ′ cross sections.
【図５】（ａ）〜（ｃ）は夫々、本発明の第２の実施例
方法で製造された半導体装置の工程段階毎の断面図。5A to 5C are cross-sectional views of a semiconductor device manufactured by the method according to the second embodiment of the present invention at each process step.
【図６】図５の半導体装置における不純物プロファイ
ル。6 is an impurity profile in the semiconductor device of FIG.
【図７】（ａ）及び（ｂ）は夫々、本発明の第３の実施
例方法で製造された半導体装置の工程段階毎の断面図。7A and 7B are cross-sectional views of a semiconductor device manufactured by the method according to the third embodiment of the present invention at each process step.
【図８】（ａ）及び（ｂ）は夫々、図７の半導体装置に
おける不純物プロファイル。8A and 8B are impurity profiles in the semiconductor device of FIG. 7, respectively.
【図９】（ａ）〜（ｃ）は夫々、第１の従来技術の半導
体装置の製造方法を示す工程段階毎の半導体装置の断面
図。9A to 9C are cross-sectional views of the semiconductor device at each process step showing the first conventional semiconductor device manufacturing method.
【図１０】（ａ）及び（ｂ）は夫々、第２の従来技術の
半導体装置の製造方法を示す工程段階毎の断面図。10 (a) and 10 (b) are cross-sectional views each showing a process step showing a second conventional semiconductor device manufacturing method.
【図１１】（ａ）及び（ｂ）は夫々図１０の半導体装置
の不純物プロファイル、（ｃ）は製造された半導体装置
のジャンクション特性を示すグラフ。11 (a) and 11 (b) are impurity profiles of the semiconductor device of FIG. 10, respectively, and FIG. 11 (c) is a graph showing a junction characteristic of the manufactured semiconductor device.
【図１２】（ａ）及び（ｂ）は夫々、第３の従来技術の
半導体装置の製造方法を示す工程段階毎の断面図。12 (a) and 12 (b) are cross-sectional views showing respective steps of a method for manufacturing a semiconductor device according to a third conventional technique.
１、１１、２１、５０、６０ シリコン基板 ２、２２、５１、６１ フィールド酸化膜 ３、１２、２３、５２、６２ ゲート酸化膜 ４、１３、２４、５３、６３ ゲート電極 ５、５４、６４ サイドウオール ６、２６、５９ ｎ+拡散層 ７、２９、５８ ｐ+拡散層 ８、６５、６７ Ｔi（ｐ+） ９ Ｔi−シリサイド（ｎ+） １０Ｔi−シリサイド（ｐ+） １４ 金属膜 １５ シリサイド層 １６、７０、７４ 拡散層 ２５ ｐ+拡散層 ２７、３０ Ｔi−シリサイド ２８、３１ Ｗ−シリサイド ４１、４９ 試料 ４２ 上部電極 ４３ 下部電極 ４４ 電源 ４５ 電源波形 ４６、５０ ガス系 ４７ イオン源 ４８ グリッド電極 ５５、６６ Ｃｏ ５６ ドーピングイオン ５７、６８、７２ ＣoＳi2 ６９ Ｔi−Ｃo−Ｓi ７１ 混合金属層 ７３ Ｔi−Ｃo層1, 11, 21, 50, 60 Silicon substrate 2, 22, 51, 61 Field oxide film 3, 12, 23, 52, 62 Gate oxide film 4, 13, 24, 53, 63 Gate electrode 5, 54, 64 Side Wall 6, 26, 59 n + diffusion layer 7, 29, 58 p + diffusion layer 8, 65, 67 Ti (p + ) 9 Ti-silicide (n + ) 10 Ti-silicide (p + ) 14 Metal film 15 Silicide layer 16, 70, 74 Diffusion layer 25 p + Diffusion layer 27, 30 Ti-silicide 28, 31 W-silicide 41, 49 Sample 42 Upper electrode 43 Lower electrode 44 Power supply 45 Power supply waveform 46, 50 Gas system 47 Ion source 48 Grid electrode 55, 66 Co 56 Doping Ion 57, 68, 72 CoSi 2 69 Ti-Co-Si 71 Mixed metal layer 73 Ti-Co layer
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8238 27/092 ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification code Office reference number FI technical display location H01L 21/8238 27/092
Claims (7)
ジスター形成領域の全面に金属又は金属シリサイド層か
ら成る導電層を形成する工程と、前記全面に形成された
導電層内に選択的に、最大加速電圧が約５ｋＶ以下のイ
オンを用いて不純物を導入する工程と、前記不純物を熱
処理により前記導電層から基板内に拡散する工程とを含
むことを特徴とする半導体装置の製造方法。1. A step of forming a conductive layer made of a metal or a metal silicide layer on at least the entire surface of a MOS transistor formation region of a silicon substrate, and a maximum accelerating voltage is selectively set in the conductive layer formed on the entire surface. A method of manufacturing a semiconductor device, comprising: a step of introducing impurities by using ions of 5 kV or less; and a step of diffusing the impurities from the conductive layer into the substrate by heat treatment.
がプラズマ形成のイオンである、請求項１に記載の半導
体装置の製造方法。2. The method for manufacturing a semiconductor device according to claim 1, wherein the impurities introduced in the impurity introducing step are plasma-forming ions.
いで行われる、請求項１又は２に記載の半導体装置の製
造方法。3. The method of manufacturing a semiconductor device according to claim 1, wherein the impurity introduction step is performed without ion selection.
域及びｐＭＯＳ形成領域の双方において夫々行なわれ
る、請求項１乃至３の一に記載の半導体装置の製造方
法。4. The method for manufacturing a semiconductor device according to claim 1, wherein the impurity introduction step is performed in both the nMOS formation region and the pMOS formation region.
金属層又は約８０ｎｍ以下の膜厚の金属シリサイド層で
ある、請求項１乃至４の一に記載の半導体装置の製造方
法。5. The method of manufacturing a semiconductor device according to claim 1, wherein the conductive layer is a metal layer having a thickness of about 40 nm or less or a metal silicide layer having a thickness of about 80 nm or less.
る、請求項１及至５の一に記載の半導体装置の製造方
法。6. The method of manufacturing a semiconductor device according to claim 1, wherein the conductive layer has a laminated structure of two or more layers.
ある、請求項１及至５の一に記載の半導体装置の製造方
法。7. The method of manufacturing a semiconductor device according to claim 1, wherein the conductive layer is a mixed layer of two or more kinds of metals.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5300451A JPH07153950A (en) | 1993-11-30 | 1993-11-30 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5300451A JPH07153950A (en) | 1993-11-30 | 1993-11-30 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07153950A true JPH07153950A (en) | 1995-06-16 |
Family
ID=17884963
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5300451A Pending JPH07153950A (en) | 1993-11-30 | 1993-11-30 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07153950A (en) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10242081A (en) * | 1996-12-26 | 1998-09-11 | Sony Corp | Manufacture of semiconductor device |
| JPH11224863A (en) * | 1998-02-04 | 1999-08-17 | Nec Corp | Semiconductor device and its manufacture |
| WO1999062109A1 (en) * | 1998-05-27 | 1999-12-02 | Genitech Co., Ltd. | Method of forming cobalt disilicide contacts by chemical vapor deposition |
| JP2002512450A (en) * | 1998-04-16 | 2002-04-23 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | Method for manufacturing NAND flash memory device capable of easily obtaining poly 1 contact by removing poly cap |
| KR100350595B1 (en) * | 1999-03-01 | 2002-08-28 | 닛본 덴기 가부시끼가이샤 | Semiconductor device and process for fabricating the same |
| US6720627B1 (en) * | 1995-10-04 | 2004-04-13 | Sharp Kabushiki Kaisha | Semiconductor device having junction depths for reducing short channel effect |
| US6878594B2 (en) | 1997-07-16 | 2005-04-12 | Fujitsu Limited | Semiconductor device having an insulation film with reduced water content |
| JP2008060594A (en) * | 1997-11-17 | 2008-03-13 | Toshiba Corp | Method of manufacturing semiconductor device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63177562A (en) * | 1987-01-19 | 1988-07-21 | Toshiba Corp | Manufacture of semiconductor device |
| JPH02172218A (en) * | 1988-12-26 | 1990-07-03 | Toshiba Corp | Manufacture of semiconductor device |
-
1993
- 1993-11-30 JP JP5300451A patent/JPH07153950A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63177562A (en) * | 1987-01-19 | 1988-07-21 | Toshiba Corp | Manufacture of semiconductor device |
| JPH02172218A (en) * | 1988-12-26 | 1990-07-03 | Toshiba Corp | Manufacture of semiconductor device |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6720627B1 (en) * | 1995-10-04 | 2004-04-13 | Sharp Kabushiki Kaisha | Semiconductor device having junction depths for reducing short channel effect |
| JPH10242081A (en) * | 1996-12-26 | 1998-09-11 | Sony Corp | Manufacture of semiconductor device |
| US7422942B2 (en) | 1997-07-16 | 2008-09-09 | Fujitsu Limited | Method for fabricating a semiconductor device having an insulation film with reduced water content |
| US7232720B2 (en) | 1997-07-16 | 2007-06-19 | Fujitsu Limited | Method for fabricating a semiconductor device having an insulation film with reduced water content |
| US6878594B2 (en) | 1997-07-16 | 2005-04-12 | Fujitsu Limited | Semiconductor device having an insulation film with reduced water content |
| JP2008060594A (en) * | 1997-11-17 | 2008-03-13 | Toshiba Corp | Method of manufacturing semiconductor device |
| US6288430B1 (en) | 1998-02-04 | 2001-09-11 | Nec Corporation | Semiconductor device having silicide layer with siliconrich region and method for making the same |
| US6492264B2 (en) | 1998-02-04 | 2002-12-10 | Nec Corporation | Semiconductor device having a silicide layer with silicon-rich region and method for making the same |
| JPH11224863A (en) * | 1998-02-04 | 1999-08-17 | Nec Corp | Semiconductor device and its manufacture |
| JP2002512450A (en) * | 1998-04-16 | 2002-04-23 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | Method for manufacturing NAND flash memory device capable of easily obtaining poly 1 contact by removing poly cap |
| WO1999062109A1 (en) * | 1998-05-27 | 1999-12-02 | Genitech Co., Ltd. | Method of forming cobalt disilicide contacts by chemical vapor deposition |
| US6476452B2 (en) | 1999-03-01 | 2002-11-05 | Nec Corporation | Bipolar/BiCMOS semiconductor device |
| KR100350595B1 (en) * | 1999-03-01 | 2002-08-28 | 닛본 덴기 가부시끼가이샤 | Semiconductor device and process for fabricating the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH07202195A (en) | Manufacture of mos transistor with source / drain region of shallow joining and silicide | |
| KR20030044800A (en) | Semiconductor device having a low-resistance gate electrode | |
| US5658815A (en) | Method of fabricating silicided LDD transistor | |
| JP3042863B2 (en) | Method for manufacturing CMOS device | |
| US5858849A (en) | Method of manufacturing self-aligned silicide | |
| US5998284A (en) | Method for manufacturing semiconductor device | |
| JPH07153950A (en) | Manufacture of semiconductor device | |
| US6855592B2 (en) | Method for manufacturing semiconductor device | |
| JPH05218410A (en) | Semiconductor device and manufacture thereof | |
| EP0746018A2 (en) | Process for forming a refractory metal silicide film having a uniform thickness | |
| JP2930042B2 (en) | Method for manufacturing semiconductor device | |
| US6780700B2 (en) | Method of fabricating deep sub-micron CMOS source/drain with MDD and selective CVD silicide | |
| JPH07321069A (en) | Manufacture of semiconductor integrated circuit device | |
| JP3129867B2 (en) | Method for manufacturing semiconductor device | |
| KR100499755B1 (en) | Method of fabricating deep sub-micron cmos source/drain with mdd and selective cvd silicide | |
| JPH10209291A (en) | Manufacture of mos type semiconductor device | |
| KR20040008631A (en) | Method for fabricating semiconductor device | |
| JPH06310666A (en) | Manufacture of cmos semiconductor device of dual gate structure | |
| JPH07201777A (en) | Manufacture of semiconductor device | |
| JPH06177067A (en) | Manufacture of semiconductor integrated circuit device | |
| JP3765968B2 (en) | Method for forming electrode structure and method for manufacturing semiconductor device | |
| JPH0917882A (en) | Manufacture of mos semiconductor device | |
| JPH09162396A (en) | Semiconductor device manufacturing method | |
| JPH04303944A (en) | Manufacture of semiconductor device | |
| JPH0653236A (en) | Manufacture of semiconductor device |