JPH07153779A - Field effect transistor and manufacture thereof - Google Patents
Field effect transistor and manufacture thereofInfo
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- JPH07153779A JPH07153779A JP29766193A JP29766193A JPH07153779A JP H07153779 A JPH07153779 A JP H07153779A JP 29766193 A JP29766193 A JP 29766193A JP 29766193 A JP29766193 A JP 29766193A JP H07153779 A JPH07153779 A JP H07153779A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、電界効果トランジスタ
(Field Effect Transistor；ＦＥＴ）およびその製造技
術に関し、特に、化合物半導体基板上に形成されるヘテ
ロ接合ＦＥＴの高性能化に適用して有効な技術に関す
る。FIELD OF THE INVENTION The present invention relates to a field effect transistor.
The present invention relates to (Field Effect Transistor; FET) and manufacturing technology thereof, and particularly to a technology effective when applied to high performance of a heterojunction FET formed on a compound semiconductor substrate.
【０００２】[0002]
【従来の技術】化合物半導体集積回路装置として、例え
ばＧａＡｓ（ガリウム・ヒ素）などの半絶縁性基板上に
ＦＥＴを集積した、いわゆるＧａＡｓ半導体集積回路装
置の開発が行われている。2. Description of the Related Art As a compound semiconductor integrated circuit device, a so-called GaAs semiconductor integrated circuit device in which FETs are integrated on a semi-insulating substrate such as GaAs (gallium arsenide) has been developed.
【０００３】ＧａＡｓ・ＦＥＴは、Ｓｉ（シリコン）基
板に形成されるＦＥＴに比べて電子の移動速度が大きい
ので高速性に優れており、なかでも高不純物濃度のチャ
ネル領域とショットキ・ゲート電極との間に低不純物濃
度で、かつバンドギャップの大きなバリア層を挟んだ構
造を持つヘテロ接合ＦＥＴは、特に高速性に優れてい
る。The GaAs • FET is superior in high speed because the electron moving speed is higher than that of the FET formed on the Si (silicon) substrate, and particularly, the GaAs • FET has a high impurity concentration between the channel region and the Schottky gate electrode. A heterojunction FET having a structure in which a barrier layer having a low impurity concentration and a large band gap is sandwiched therebetween is particularly excellent in high speed.
【０００４】図９は、ＧａＡｓ基板上に形成された代表
的なヘテロ接合ＦＥＴの構造を示す断面図である。FIG. 9 is a sectional view showing the structure of a typical heterojunction FET formed on a GaAs substrate.
【０００５】ＧａＡｓからなる半絶縁性基板３０には、
ＭＢＥ(Molecular Beam Epitaxy)法などのエピタキシャ
ル成長法によって形成された高不純物濃度のｎ型チャネ
ル層３１と、低不純物濃度で、かつバンドギャップが大
きなＡｌＧａＡｓからなるバリア層３２とがそれぞれ設
けられている。On the semi-insulating substrate 30 made of GaAs,
An n-type channel layer 31 having a high impurity concentration formed by an epitaxial growth method such as an MBE (Molecular Beam Epitaxy) method, and a barrier layer 32 made of AlGaAs having a low impurity concentration and a large band gap are provided.
【０００６】バリア層３２の上部には、タングステンシ
リサイド（ＷＳｉX ) などからなるゲート電極３３が設
けられており、このゲート電極３３と自己整合されてソ
ース、ドレインのそれぞれのｎ型不純物層３４，３４が
設けられている。また、それぞれのｎ型不純物層３４の
上には、ＭＯＣＶＤ法などのエピタキシャル成長法によ
って形成されたソース、ドレインのｎ+ ＧａＡｓ層３５
が設けられ、さらに、その上にはＡｕＧｅ合金などから
なるオーミック電極３６が接続されている。[0006] On top of the barrier layer 32, a tungsten silicide (WSi X) gate electrode 33 is provided made of, the gate electrode 33 and the self-aligned with the source, each of n-type impurity layer 34 of a drain, 34 are provided. Further, on each of the n-type impurity layers 34, the source and drain n + GaAs layers 35 formed by an epitaxial growth method such as MOCVD method.
And an ohmic electrode 36 made of AuGe alloy or the like is connected thereto.
【０００７】上記チャネル層３１とゲート電極３３との
間に介在するバリア層３２は、高不純物濃度のチャネル
層３１とゲート電極３３とが直接接触してゲート電極３
３のショットキ特性が劣化するのを防ぐために設けられ
ている。なお、この種のバリア層を備えたヘテロ接合Ｆ
ＥＴについては、例えば「エクステンディッド・アブス
トラクト・オブ・インターナショナル・エレクトロン・
デバイス・ミーティング（１９８８年）(Extended Abst
ract of International Electron Devises Meeting (19
88) 」Ｐ６９２頁に記載がある。The barrier layer 32 interposed between the channel layer 31 and the gate electrode 33 is in direct contact with the high impurity concentration channel layer 31 and the gate electrode 33, and the gate electrode 3 is formed.
It is provided to prevent the Schottky characteristic of No. 3 from deteriorating. In addition, a heterojunction F provided with this kind of barrier layer
Regarding ET, for example, "Extended Abstract of International Electron
Device Meeting (1988) (Extended Abst
ract of International Electron Devises Meeting (19
88) ”on page 692.
【０００８】[0008]
【発明が解決しようとする課題】ヘテロ接合ＦＥＴのよ
うなトランジスタを高性能化するためには、ゲート電極
を微細化すればよいが、ゲート長がサブミクロンのゲー
ト電極をさらに微細化することは、加工上の限界があ
る。In order to improve the performance of a transistor such as a heterojunction FET, the gate electrode may be miniaturized, but it is not possible to further miniaturize the gate electrode having a submicron gate length. However, there are processing limitations.
【０００９】しかし、ゲート電極やチャネル層などの真
性トランジスタ部分の寸法は変えなくとも、トランジス
タの寄生部分を小さくすれば高性能化は可能である。そ
のためには、トランジスタの構造を工夫して寄生容量と
寄生抵抗とを低減させる必要がある。例えば前述したヘ
テロ接合ＦＥＴの場合は、ソース、ドレインの不純物濃
度を上げて寄生抵抗を下げるために、ゲート電極と自己
整合でイオン注入を行っている。However, even if the dimensions of the intrinsic transistor portion such as the gate electrode and the channel layer are not changed, the performance can be improved by reducing the parasitic portion of the transistor. For that purpose, it is necessary to devise the structure of the transistor to reduce the parasitic capacitance and the parasitic resistance. For example, in the case of the heterojunction FET described above, in order to increase the impurity concentration of the source and drain and reduce the parasitic resistance, ion implantation is performed in self-alignment with the gate electrode.
【００１０】ところが、本発明者が検討したところによ
ると、ゲート電極と自己整合でイオン注入を行うと、ゲ
ート電極のすぐ近傍まで不純物が導入されるためにゲー
ト電極の寄生容量が増加してしまい、期待通りの高性能
化を実現することができないことが判明した。However, according to a study made by the present inventor, when the ion implantation is performed in a self-aligned manner with the gate electrode, impurities are introduced into the immediate vicinity of the gate electrode, so that the parasitic capacitance of the gate electrode increases. , It turned out that it is not possible to achieve the expected high performance.
【００１１】本発明の目的は、ゲート電極の寄生容量を
増加させることなく寄生抵抗を低減することによってヘ
テロ接合ＦＥＴの性能を向上させることのできる技術を
提供することにある。An object of the present invention is to provide a technique capable of improving the performance of a heterojunction FET by reducing the parasitic resistance without increasing the parasitic capacitance of the gate electrode.
【００１２】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
【００１３】[0013]
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。Of the inventions disclosed in the present application, a representative one will be briefly described below.
It is as follows.
【００１４】本発明のヘテロ接合ＦＥＴは、ゲート電極
とチャネル層との間に基板よりも大きなバンドギャップ
を有するバリア層を設け、このバリア層にゲート電極と
自己整合で不純物をイオン注入することによって、ゲー
ト電極の直下を除いた領域の上記バリア層の不純物濃度
を５×１０17／cm3 以上とする。In the heterojunction FET of the present invention, a barrier layer having a bandgap larger than that of the substrate is provided between the gate electrode and the channel layer, and impurities are ion-implanted into the barrier layer in self-alignment with the gate electrode. The impurity concentration of the barrier layer in the region except directly below the gate electrode is set to 5 × 10 17 / cm 3 or more.
【００１５】[0015]
【作用】上記した手段によれば、ゲート電極の直下を除
いた領域のバリア層の不純物濃度を５×１０17／cm3 以
上とすることにより、バリア層の下部にキャリア濃度が
高く、かつキャリアの移動度が大きい２次元電子ガス層
ができるため、ゲート電極の寄生容量を増加させること
なく、ソース、ドレインとゲート電極との間の寄生抵抗
を下げることができる。According to the above means, by setting the impurity concentration of the barrier layer in the region excluding the region directly below the gate electrode to be 5 × 10 17 / cm 3 or more, the carrier concentration in the lower portion of the barrier layer is high and the carrier concentration is high. Since a two-dimensional electron gas layer having high mobility can be formed, the parasitic resistance between the source / drain and the gate electrode can be reduced without increasing the parasitic capacitance of the gate electrode.
【００１６】[0016]
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。Embodiments of the present invention will now be described in detail with reference to the drawings.
【００１７】図１は、本発明の一実施例であるヘテロ接
合ＦＥＴの要部を示す半絶縁性基板の要部断面図であ
る。FIG. 1 is a sectional view of an essential part of a semi-insulating substrate showing an essential part of a heterojunction FET which is an embodiment of the present invention.
【００１８】ＧａＡｓからなる半絶縁性基板１上にはｎ
型のＧａＡｓからなるチャネル層２が形成されている。
このチャネル層２の上にはＧａＡｓからなる第１のバリ
ア層３とＡｌＧａＡｓからなる第２のバリア層４とが順
次積層され、第２のバリア層４の上にはタングステンシ
リサイド膜からなるゲート電極５ａが形成されている。
また、ゲート電極５ａの両側にはソース、ドレインを構
成するｎ+ ＧａＡｓ層６が形成され、さらにそれぞれの
ｎ+ ＧａＡｓ層６の上にはオーミック電極７が形成され
ている。On the semi-insulating substrate 1 made of GaAs, n
A channel layer 2 made of GaAs is formed.
A first barrier layer 3 made of GaAs and a second barrier layer 4 made of AlGaAs are sequentially stacked on the channel layer 2, and a gate electrode made of a tungsten silicide film is formed on the second barrier layer 4. 5a is formed.
Further, n + GaAs layers 6 forming a source and a drain are formed on both sides of the gate electrode 5a, and an ohmic electrode 7 is further formed on each n + GaAs layer 6.
【００１９】上記第１のバリア層３は、その不純物濃度
が１×１０17／cm3 以下である。また、第２のバリア層
４は、半絶縁性基板１よりも大きなバンドギャップを有
し、ゲート電極５ａの直下の領域の不純物濃度は１×１
０17／cm3 以下であるが、ゲート電極５ａの直下を除い
た領域の不純物濃度は５×１０17／cm3 以上となってい
る。ゲート電極５ａの直下を除いた第２のバリア層４の
下部には、ＦＥＴの動作時に第２のバリア層４の不純物
から電子が供給されて導電層となる２次元電子ガス層８
が存在している。The impurity concentration of the first barrier layer 3 is 1 × 10 17 / cm 3 or less. The second barrier layer 4 has a bandgap larger than that of the semi-insulating substrate 1, and the impurity concentration in the region immediately below the gate electrode 5a is 1 × 1.
Although it is 0 17 / cm 3 or less, the impurity concentration in the region excluding directly under the gate electrode 5a is 5 × 10 17 / cm 3 or more. A two-dimensional electron gas layer 8 which becomes a conductive layer by supplying electrons from impurities in the second barrier layer 4 during the operation of the FET is provided below the second barrier layer 4 except directly below the gate electrode 5a.
Exists.
【００２０】次に、上記ヘテロ接合ＦＥＴの製造方法を
図２〜図６を用いて説明する。Next, a method of manufacturing the heterojunction FET will be described with reference to FIGS.
【００２１】まず、図２に示すように、半絶縁性基板１
上に分子線エピタキシー法でｎ型のＧａＡｓからなるチ
ャネル層２、ＧａＡｓからなる第１のバリア層３、Ａｌ
ＧａＡｓからなる第２のバリア層４を順次エピタキシャ
ル成長させた後、第２のバリア層４の上にスパッタ法で
タングステンシリサイド膜５を堆積する。First, as shown in FIG. 2, the semi-insulating substrate 1
A channel layer 2 made of n-type GaAs, a first barrier layer 3 made of GaAs, and Al by molecular beam epitaxy.
After the second barrier layer 4 made of GaAs is sequentially epitaxially grown, the tungsten silicide film 5 is deposited on the second barrier layer 4 by the sputtering method.
【００２２】上記チャネル層２は、膜厚が２０nm程度、
不純物濃度が３×１０18／cm3 程度であり、第１のバリ
ア層３の膜厚は２〜５nm程度、第２のバリア層４の膜厚
は１０〜２０nm程度である。また、タングステンシリサ
イド膜５の膜厚は３００〜５００nm程度である。The channel layer 2 has a film thickness of about 20 nm,
The impurity concentration is about 3 × 10 18 / cm 3 , the thickness of the first barrier layer 3 is about 2 to 5 nm, and the thickness of the second barrier layer 4 is about 10 to 20 nm. The film thickness of the tungsten silicide film 5 is about 300 to 500 nm.
【００２３】次に、図３に示すように、フォトレジスト
９をマスクにしてタングステンシリサイド膜５をエッチ
ングしてゲート電極５ａを形成した後、図４に示すよう
に、第２のバリア層４にｎ型の不純物（例えばＳｉ）を
イオン注入する。このとき、第２のバリア層４のみに不
純物がドープされるよう、イオン注入のエネルギーを最
適化する。例えば第２のバリア層４の膜厚が２０nm程度
である場合は、イオン源としてＳｉＦ2 を用い、１０ｋ
ｅＶのエネルギーでイオン注入を行う。Next, as shown in FIG. 3, the tungsten silicide film 5 is etched by using the photoresist 9 as a mask to form the gate electrode 5a, and then the second barrier layer 4 is formed as shown in FIG. Ion implantation of n-type impurities (for example, Si) is performed. At this time, the energy of ion implantation is optimized so that only the second barrier layer 4 is doped with impurities. For example, when the film thickness of the second barrier layer 4 is about 20 nm, SiF 2 is used as the ion source and 10 k
Ion implantation is performed with energy of eV.
【００２４】次に、上記不純物が第１のバリア層３に拡
散しないよう、８００℃、５秒の高速アニールを行って
不純物を活性化すると、図５に示すように第２のバリア
層４と第１のバリア層３との界面に２次元電子ガス層８
が形成される。Next, to prevent the impurities from diffusing into the first barrier layer 3, high-speed annealing is performed at 800 ° C. for 5 seconds to activate the impurities, so that the second barrier layer 4 and the second barrier layer 4 are formed as shown in FIG. The two-dimensional electron gas layer 8 is formed at the interface with the first barrier layer 3.
Is formed.
【００２５】次に、図６に示すように、第２のバリア層
４の上にＭＯＣＶＤ法を用いた選択エピタキシャル成長
により、例えば不純物濃度が３×１０18／cm程度、膜厚
が２５０nm程度のｎ+ ＧａＡｓ層６を形成し、その後、
ｎ+ ＧａＡｓ層６の上にＡｕＧｅ合金を被着し、これを
４００℃程度で２分間熱処理してオーミック電極７を形
成することにより、前記図１に示すヘテロ接合ＦＥＴが
略完成する。Next, as shown in FIG. 6, by selective epitaxial growth using the MOCVD method on the second barrier layer 4, for example, the impurity concentration is about 3 × 10 18 / cm and the film thickness is about 250 nm. + GaAs layer 6 is formed, then
An AuGe alloy is deposited on the n + GaAs layer 6 and heat-treated at about 400 ° C. for 2 minutes to form an ohmic electrode 7, whereby the heterojunction FET shown in FIG. 1 is substantially completed.
【００２６】図７は、図１のＢ−Ｂ’断面におけるバン
ド図である。また、図１のＡ−Ａ’断面（ゲート電極５
ａの直下）のバンド図を比較のために図８に示す。FIG. 7 is a band diagram in the BB 'cross section of FIG. In addition, the AA ′ cross section of FIG. 1 (gate electrode 5
A band diagram (immediately below a) is shown in FIG. 8 for comparison.
【００２７】図７から明らかなように、本実施例のヘテ
ロ接合ＦＥＴは、ゲート電極５ａとｎ+ ＧａＡｓ層６と
の間の第２のバリア層４のドナーイオンは少なく、空乏
層が広がっているためゲート電極５ａの端部の寄生容量
は小さい。しかし、このゲート電極５ａの端部には２次
元電子ガス層８が存在し、ドナーイオンが少ないわりに
は電流が流れる部分のキャリアの数は多く、さらに２次
元電子ガス層８のキャリアの移動度が大きい。従って、
ゲート電極５ａとソース、ドレイン（ｎ+ ＧａＡｓ層
６）との間の寄生抵抗は極めて低く、寄生容量と寄生抵
抗とが共に低い高性能のヘテロ接合ＦＥＴとなってい
る。As is apparent from FIG. 7, in the heterojunction FET of this embodiment, the number of donor ions in the second barrier layer 4 between the gate electrode 5a and the n + GaAs layer 6 is small and the depletion layer spreads. Therefore, the parasitic capacitance at the end of the gate electrode 5a is small. However, the two-dimensional electron gas layer 8 exists at the end of the gate electrode 5a, and although the number of donor ions is small, the number of carriers in the portion where the current flows is large, and the mobility of carriers in the two-dimensional electron gas layer 8 is further increased. Is big. Therefore,
The parasitic resistance between the gate electrode 5a and the source / drain (n + GaAs layer 6) is extremely low, and the high-performance heterojunction FET has low parasitic capacitance and low parasitic resistance.
【００２８】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。Although the invention made by the present inventor has been specifically described based on the embodiments, the present invention is not limited to the embodiments, and various modifications can be made without departing from the scope of the invention. Needless to say.
【００２９】前記実施例では、ＧａＡｓからなる半絶縁
性基板上に形成されるヘテロ接合ＦＥＴの高性能化につ
いて説明したが、例えばＡｌＧａＡｓ、ＩｎＧａＡｓ、
ＩｎＰのような他の化合物半導体からなる半絶縁性基板
上に形成されるヘテロ接合ＦＥＴの高性能化にも適用す
ることができる。In the above-mentioned embodiment, the performance improvement of the heterojunction FET formed on the semi-insulating substrate made of GaAs has been described. For example, AlGaAs, InGaAs,
It can also be applied to improve the performance of a heterojunction FET formed on a semi-insulating substrate made of another compound semiconductor such as InP.
【００３０】[0030]
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。The effects obtained by the typical ones of the inventions disclosed by the present application will be briefly described as follows.
It is as follows.
【００３１】本発明によれば、化合物半導体からなる半
絶縁性基板に形成されるヘテロ接合ＦＥＴの寄生抵抗と
寄生容量を同時に低減することができるので、高性能の
化合物半導体集積回路装置を実現することができる。According to the present invention, since the parasitic resistance and the parasitic capacitance of the heterojunction FET formed on the semi-insulating substrate made of a compound semiconductor can be reduced at the same time, a high-performance compound semiconductor integrated circuit device is realized. be able to.
【図１】本発明の一実施例であるヘテロ接合ＦＥＴを示
す半絶縁性基板の要部断面図である。FIG. 1 is a fragmentary cross-sectional view of a semi-insulating substrate showing a heterojunction FET according to an embodiment of the present invention.
【図２】本発明の一実施例であるヘテロ接合ＦＥＴの製
造方法を示す半絶縁性基板の要部断面図である。FIG. 2 is a fragmentary cross-sectional view of a semi-insulating substrate showing a method for manufacturing a heterojunction FET which is an embodiment of the present invention.
【図３】本発明の一実施例であるヘテロ接合ＦＥＴの製
造方法を示す半絶縁性基板の要部断面図である。FIG. 3 is a fragmentary cross-sectional view of a semi-insulating substrate showing a method for manufacturing a heterojunction FET which is an embodiment of the present invention.
【図４】本発明の一実施例であるヘテロ接合ＦＥＴの製
造方法を示す半絶縁性基板の要部断面図である。FIG. 4 is a fragmentary cross-sectional view of a semi-insulating substrate showing a method of manufacturing a heterojunction FET which is an embodiment of the present invention.
【図５】本発明の一実施例であるヘテロ接合ＦＥＴの製
造方法を示す半絶縁性基板の要部断面図である。FIG. 5 is a fragmentary cross-sectional view of a semi-insulating substrate showing a method for manufacturing a heterojunction FET which is an embodiment of the present invention.
【図６】本発明の一実施例であるヘテロ接合ＦＥＴの製
造方法を示す半絶縁性基板の要部断面図である。FIG. 6 is a fragmentary cross-sectional view of a semi-insulating substrate showing a method for manufacturing a heterojunction FET which is an embodiment of the present invention.
【図７】図１のＢ−Ｂ’断面におけるバンド図である。FIG. 7 is a band diagram in a B-B ′ cross section of FIG. 1.
【図８】図１のＡ−Ａ’断面におけるバンド図である。FIG. 8 is a band diagram in the A-A ′ cross section of FIG. 1.
【図９】従来のヘテロ接合ＦＥＴを示す半絶縁性基板の
要部断面図である。FIG. 9 is a cross-sectional view of essential parts of a semi-insulating substrate showing a conventional heterojunction FET.
１ 半絶縁性基板 ２ チャネル層 ３ 第１のバリア層 ４ 第２のバリア層 ５ タングステンシリサイド膜 ５ａ ゲート電極 ６ ｎ+ ＧａＡｓ層 ７ オーミック電極 ８ ２次元電子ガス層 ９ フォトレジスト ３０ 半絶縁性基板 ３１ チャネル層 ３２ バリア層 ３３ ゲート電極 ３４ ｎ型不純物層 ３５ ｎ+ ＧａＡｓ層 ３６ オーミック電極1 semi-insulating substrate 2 channel layer 3 first barrier layer 4 second barrier layer 5 tungsten silicide film 5a gate electrode 6 n + GaAs layer 7 ohmic electrode 8 two-dimensional electron gas layer 9 photoresist 30 semi-insulating substrate 31 Channel layer 32 Barrier layer 33 Gate electrode 34 n-type impurity layer 35 n + GaAs layer 36 Ohmic electrode
Claims (5)
チャネル層と、低不純物濃度で、かつ前記半絶縁性基板
よりも大きなバンドギャップを有するバリア層とを順次
積層し、前記バリア層の上にショットキ・ゲート電極を
設け、前記ショットキ・ゲート電極と自己整合で形成さ
れた不純物層の上にソース、ドレインの高不純物濃度層
を設けた電界効果トランジスタであって、前記ショット
キ・ゲート電極の直下を除いた領域の前記バリア層の不
純物濃度を５×１０17／cm3 以上としたことを特徴とす
る電界効果トランジスタ。1. A channel layer and a barrier layer having a low impurity concentration and a bandgap larger than that of the semi-insulating substrate are sequentially stacked on a semi-insulating substrate made of a compound semiconductor, and the barrier layer is formed on the barrier layer. A field effect transistor having a high impurity concentration layer of a source and a drain on an impurity layer formed in self-alignment with the Schottky gate electrode, which is directly below the Schottky gate electrode. A field effect transistor, characterized in that the impurity concentration of the barrier layer in the region excluding the region is 5 × 10 17 / cm 3 or more.
不純物濃度が５×１０17／cm3 以上のチャネル層と、不
純物濃度が１×１０17／cm3 以下の第１のバリア層と、
不純物濃度が１×１０17／cm3 以下で、かつ前記半絶縁
性基板よりも大きなバンドギャップを有する第２のバリ
ア層とを順次積層し、前記第２のバリア層の上にショッ
トキ・ゲート電極を設け、前記ショットキ・ゲート電極
と自己整合で形成された不純物層の上にソース、ドレイ
ンの高不純物濃度層を設けた電界効果トランジスタであ
って、前記ショットキ・ゲート電極の直下を除いた領域
の前記第２のバリア層の不純物濃度を５×１０17／cm3
以上としたことを特徴とする電界効果トランジスタ。2. A semi-insulating substrate made of a compound semiconductor, a channel layer having an impurity concentration of 5 × 10 17 / cm 3 or more, and a first barrier layer having an impurity concentration of 1 × 10 17 / cm 3 or less,
A second barrier layer having an impurity concentration of 1 × 10 17 / cm 3 or less and having a bandgap larger than that of the semi-insulating substrate is sequentially laminated, and a Schottky gate electrode is formed on the second barrier layer. A high-impurity concentration layer of a source and a drain is provided on an impurity layer formed in self-alignment with the Schottky gate electrode, and the field effect transistor is provided in a region excluding a region right below the Schottky gate electrode. The impurity concentration of the second barrier layer is 5 × 10 17 / cm 3
A field effect transistor characterized by the above.
がそれぞれＧａＡｓからなり、前記バンドギャップの大
きなバリア層がＡｌＧａＡｓからなることを特徴とする
請求項１または２記載の電界効果トランジスタ。3. The field effect transistor according to claim 1, wherein the semi-insulating substrate and the channel layer are each made of GaAs, and the barrier layer having a large band gap is made of AlGaAs.
前記チャネル層がＩｎＧａＡｓからなり、前記バンドギ
ャップの大きなバリア層がＧａＡｓまたはＡｌＧａＡｓ
からなることを特徴とする請求項１または２記載の電界
効果トランジスタ。4. The semi-insulating substrate is made of GaAs,
The channel layer is made of InGaAs, and the barrier layer having a large band gap is GaAs or AlGaAs.
The field effect transistor according to claim 1 or 2, comprising:
徴とする電界効果トランジスタの製造方法。 (a) 化合物半導体からなる半絶縁性基板上にチャネル層
と、低不純物濃度で、かつ前記半絶縁性基板よりも大き
なバンドギャップを有するバリア層とをＭＢＥ法で順次
エピタキシャル成長させる工程。 (b) 前記バリア層の上に堆積した導電膜をエッチングし
てショットキ・ゲート電極を形成した後、前記ショット
キ・ゲート電極をマスクにして前記バリア層に不純物を
イオン注入することにより、前記バリア層の不純物濃度
を５×１０17／cm3 以上とする工程。 (c) 前記バリア層の上にソース、ドレインの高不純物濃
度層をＭＯＣＶＤ法でエピタキシャル成長させた後、前
記高不純物濃度層の上にオーミック電極を形成する工
程。5. A method for manufacturing a field effect transistor, which comprises the following steps (a) to (c). (a) A step of sequentially epitaxially growing a channel layer and a barrier layer having a low impurity concentration and a bandgap larger than that of the semi-insulating substrate on a semi-insulating substrate made of a compound semiconductor by the MBE method. (b) The barrier layer is formed by etching a conductive film deposited on the barrier layer to form a Schottky gate electrode, and then ion-implanting impurities into the barrier layer using the Schottky gate electrode as a mask. The impurity concentration of 5 × 10 17 / cm 3 or more. (c) A step of epitaxially growing a high impurity concentration layer of a source and a drain on the barrier layer by MOCVD, and then forming an ohmic electrode on the high impurity concentration layer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29766193A JPH07153779A (en) | 1993-11-29 | 1993-11-29 | Field effect transistor and manufacture thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29766193A JPH07153779A (en) | 1993-11-29 | 1993-11-29 | Field effect transistor and manufacture thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07153779A true JPH07153779A (en) | 1995-06-16 |
Family
ID=17849491
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29766193A Pending JPH07153779A (en) | 1993-11-29 | 1993-11-29 | Field effect transistor and manufacture thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07153779A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6329677B1 (en) | 1998-11-09 | 2001-12-11 | Fujitsu Quantum Devices Limited | Field effect transistor |
| KR100402784B1 (en) * | 2000-12-22 | 2003-10-22 | 한국전자통신연구원 | Low Temperature Measurement GaAs semiconductor device and the same method |
-
1993
- 1993-11-29 JP JP29766193A patent/JPH07153779A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6329677B1 (en) | 1998-11-09 | 2001-12-11 | Fujitsu Quantum Devices Limited | Field effect transistor |
| KR100402784B1 (en) * | 2000-12-22 | 2003-10-22 | 한국전자통신연구원 | Low Temperature Measurement GaAs semiconductor device and the same method |
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