JPH0715301A - 遅延回路 - Google Patents
遅延回路Info
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- JPH0715301A JPH0715301A JP15747893A JP15747893A JPH0715301A JP H0715301 A JPH0715301 A JP H0715301A JP 15747893 A JP15747893 A JP 15747893A JP 15747893 A JP15747893 A JP 15747893A JP H0715301 A JPH0715301 A JP H0715301A
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Abstract
(57)【要約】
【目的】 小さい容量を有するコンデンサＣ１，Ｃ２を
用いて、入力される矩形波とパルス幅の正確に等しい矩
形波を長い遅延時間で遅延させて出力する。 【構成】 集積回路などにおいて、コンパレータ１の出
力スイッチング素子Ｑ５と定電流源３とを直列に接続
し、ダイオードＤ１を経てコンデンサＣ１を急速に充電
し、その放電電流が、トランジスタＱ６のベースを経て
流れ、これによって長い遅延時間ＴＦ１を得る。このト
ランジスタＱ６と定電流源４とを接続し、ダイオードＤ
２を経てコンデンサＣ２を急速に充電させ、このコンデ
ンサＣ２の放電電流は、トランジスタＱ７のベースを経
て放電させ、これによって長い遅延時間ＴＲ１を得る。
トランジスタＱ６，Ｑ７はいずれもＮＰＮ形の導電形成
であり、その電流増幅率を等しくし、コンデンサＣ１，
Ｃ２の容量を等しくし、電流Ｉ１，Ｉ２を等しくして、
各遅延時間ＴＦ１，ＴＲ１を等しくする。
用いて、入力される矩形波とパルス幅の正確に等しい矩
形波を長い遅延時間で遅延させて出力する。 【構成】 集積回路などにおいて、コンパレータ１の出
力スイッチング素子Ｑ５と定電流源３とを直列に接続
し、ダイオードＤ１を経てコンデンサＣ１を急速に充電
し、その放電電流が、トランジスタＱ６のベースを経て
流れ、これによって長い遅延時間ＴＦ１を得る。このト
ランジスタＱ６と定電流源４とを接続し、ダイオードＤ
２を経てコンデンサＣ２を急速に充電させ、このコンデ
ンサＣ２の放電電流は、トランジスタＱ７のベースを経
て放電させ、これによって長い遅延時間ＴＲ１を得る。
トランジスタＱ６，Ｑ７はいずれもＮＰＮ形の導電形成
であり、その電流増幅率を等しくし、コンデンサＣ１，
Ｃ２の容量を等しくし、電流Ｉ１，Ｉ２を等しくして、
各遅延時間ＴＦ１，ＴＲ１を等しくする。
Description
【０００１】
【産業上の利用分野】本発明は、矩形波を遅延する遅延
回路に関する。
回路に関する。
【０００２】
【従来の技術】典型的な先行技術は図４に示されてい
る。集積回路において差動対と呼ばれるトランジスタＱ
１１〜Ｑ１４から成る回路には定電流源１１が接続さ
れ、入力端子１２から図５（１）に示される矩形波信号
が入力される。トランジスタＱ１２には、弁別レベルＶ
ＴＨを設定する電圧が与えられる。このトランジスタＱ
１２に関連してコンデンサＣが接続され、トランジスタ
Ｑ１５，Ｑ１６を経て出力端子１３から図５（２）に示
される矩形波が導出される。コンデンサＣは、集積回路
内に形成されるとき、せいぜい１０ｐＦ程度であり、し
たがって、図５に示される立上り時間ＴＲおよび立下り
時間ＴＦは、約１μｓｅｃ程度であって、きわめて短時
間である。
る。集積回路において差動対と呼ばれるトランジスタＱ
１１〜Ｑ１４から成る回路には定電流源１１が接続さ
れ、入力端子１２から図５（１）に示される矩形波信号
が入力される。トランジスタＱ１２には、弁別レベルＶ
ＴＨを設定する電圧が与えられる。このトランジスタＱ
１２に関連してコンデンサＣが接続され、トランジスタ
Ｑ１５，Ｑ１６を経て出力端子１３から図５（２）に示
される矩形波が導出される。コンデンサＣは、集積回路
内に形成されるとき、せいぜい１０ｐＦ程度であり、し
たがって、図５に示される立上り時間ＴＲおよび立下り
時間ＴＦは、約１μｓｅｃ程度であって、きわめて短時
間である。
【０００３】
【発明が解決しようとする課題】このような図４および
図５に示される先行技術では、入力端子１２に図６
（１）に示される矩形波１５の他に、高周波ノイズ１６
が混入したときには、前記時間ＴＲ，ＴＦが短いので、
出力端子１３からは、前記矩形波１５に対応する波形１
７の他に、ノイズ１６に対応する波形１８が導出される
という問題がある。この波形１８は、出力されないよう
にする必要がある。
図５に示される先行技術では、入力端子１２に図６
（１）に示される矩形波１５の他に、高周波ノイズ１６
が混入したときには、前記時間ＴＲ，ＴＦが短いので、
出力端子１３からは、前記矩形波１５に対応する波形１
７の他に、ノイズ１６に対応する波形１８が導出される
という問題がある。この波形１８は、出力されないよう
にする必要がある。
【０００４】また前述の先行技術では、定電流源１１か
らトランジスタＱ１２を介する比較的大きな電流Ｉでコ
ンデンサＣが充電され、またトランジスタＱ１４を介し
て放電され、これによつて前述の各時間ＴＲ，ＴＦが定
められるので、集積回路内できわめて小容量のコンデン
サＣを用いる構成では、前述のように時間ＴＲ，ＴＦを
長くすることができない。
らトランジスタＱ１２を介する比較的大きな電流Ｉでコ
ンデンサＣが充電され、またトランジスタＱ１４を介し
て放電され、これによつて前述の各時間ＴＲ，ＴＦが定
められるので、集積回路内できわめて小容量のコンデン
サＣを用いる構成では、前述のように時間ＴＲ，ＴＦを
長くすることができない。
【０００５】またさらにこの先行技術では、立上り時間
ＴＲに対応するコンデンサＣの充電のためにトランジス
タＱ１２を介する充電電流が流れ、立下り時間ＴＦに対
応するコンデンサＣの放電のためにトランジスタＱ１４
が用いられ、トランジスタＱ１２はＰＮＰ導電形式であ
り、トランジスタＱ１４はＮＰＮ形の導電形式であり、
したがってトランジスタＱ１２，Ｑ１４の特性によって
時間ＴＲ，ＴＦが異なる結果になる。したがって入力信
号ＶＩＮと同一パルス幅を有する信号を出力端子１３か
ら導出することが困難となり、そのためパルス幅を演算
処理する回路では、図４に示される構成を用いることは
できない。
ＴＲに対応するコンデンサＣの充電のためにトランジス
タＱ１２を介する充電電流が流れ、立下り時間ＴＦに対
応するコンデンサＣの放電のためにトランジスタＱ１４
が用いられ、トランジスタＱ１２はＰＮＰ導電形式であ
り、トランジスタＱ１４はＮＰＮ形の導電形式であり、
したがってトランジスタＱ１２，Ｑ１４の特性によって
時間ＴＲ，ＴＦが異なる結果になる。したがって入力信
号ＶＩＮと同一パルス幅を有する信号を出力端子１３か
ら導出することが困難となり、そのためパルス幅を演算
処理する回路では、図４に示される構成を用いることは
できない。
【０００６】本発明の目的は、小容量のコンデンサであ
っても、長い遅延時間、たとえば１ｍｓｅｃを正確に達
成することができるようにした遅延回路を提供すること
である。
っても、長い遅延時間、たとえば１ｍｓｅｃを正確に達
成することができるようにした遅延回路を提供すること
である。
【０００７】
【課題を解決するための手段】本発明は、出力スイッチ
ング素子Ｑ５に直列に定電流源３が接続され、入力信号
ＶＩＮのレベルが予め定める弁別レベルＶＴＨ未満で出
力スイッチング素子Ｑ５をオンまたはオフの一方のスイ
ッチング状態とし、入力信号ＶＩＮのレベルが前記弁別
レベルＶＴＨ以上で出力スイッチング素子Ｑ５をオンま
たはオフの他方のスイッチング状態とするコンパレータ
１と、出力スイッチング素子Ｑ５と定電流源３との接続
点にアノードが接続されるダイオードＤ１と、ダイオー
ドＤ１のカソードに接続され、定電流源３からのダイオ
ードＤ１を介する電流によって急速に充電されるコンデ
ンサＣ１と、コンデンサＣ１が接続されるベースを有
し、コンデンサＣ１をゆっくり放電させる放電用トラン
ジスタＱ６とを含むことを特徴とする遅延回路である。
ング素子Ｑ５に直列に定電流源３が接続され、入力信号
ＶＩＮのレベルが予め定める弁別レベルＶＴＨ未満で出
力スイッチング素子Ｑ５をオンまたはオフの一方のスイ
ッチング状態とし、入力信号ＶＩＮのレベルが前記弁別
レベルＶＴＨ以上で出力スイッチング素子Ｑ５をオンま
たはオフの他方のスイッチング状態とするコンパレータ
１と、出力スイッチング素子Ｑ５と定電流源３との接続
点にアノードが接続されるダイオードＤ１と、ダイオー
ドＤ１のカソードに接続され、定電流源３からのダイオ
ードＤ１を介する電流によって急速に充電されるコンデ
ンサＣ１と、コンデンサＣ１が接続されるベースを有
し、コンデンサＣ１をゆっくり放電させる放電用トラン
ジスタＱ６とを含むことを特徴とする遅延回路である。
【０００８】また本発明は、前記放電用トランジスタＱ
６に直列に接続されるもう１つの定電流源４と、放電用
トランジスタＱ６と、前記もう１つの定電流源４との接
続点にアノードが接続されるもう１つのダイオードＤ２
と、前記もう１つのダイオードＤ２のカソードに接続さ
れ、前記もう１つの定電流源４からの前記もう１つのダ
イオードＤ２を介する電流によって急速に充電されるも
う１つのコンデンサＣ２と、前記もう１つのコンデンサ
Ｃ２が接続されるベースを有し、前記もう１つのコンデ
ンサＣ２をゆっくり放電させるもう１つの放電用トラン
ジスタＱ７とを含むことを特徴とする。
６に直列に接続されるもう１つの定電流源４と、放電用
トランジスタＱ６と、前記もう１つの定電流源４との接
続点にアノードが接続されるもう１つのダイオードＤ２
と、前記もう１つのダイオードＤ２のカソードに接続さ
れ、前記もう１つの定電流源４からの前記もう１つのダ
イオードＤ２を介する電流によって急速に充電されるも
う１つのコンデンサＣ２と、前記もう１つのコンデンサ
Ｃ２が接続されるベースを有し、前記もう１つのコンデ
ンサＣ２をゆっくり放電させるもう１つの放電用トラン
ジスタＱ７とを含むことを特徴とする。
【０００９】
【作用】本発明に従えば、入力信号ＶＩＮのレベルが、
弁別レベルＶＴＨ未満になることによって、定電流源３
に直列に接続されている出力スイッチング素子Ｑ５が遮
断し、したがってコンデンサＣ１は定電流源３からダイ
オードＤ１を介する電流Ｉによって急速に、したがって
きわめて短時間で充電される。
弁別レベルＶＴＨ未満になることによって、定電流源３
に直列に接続されている出力スイッチング素子Ｑ５が遮
断し、したがってコンデンサＣ１は定電流源３からダイ
オードＤ１を介する電流Ｉによって急速に、したがって
きわめて短時間で充電される。
【００１０】その後、入力信号ＶＩＮのレベルが前記弁
別レベルＶＴＨ以上になると、出力スイッチング素子Ｑ
５は導通し、そのためコンデンサＣ１の電荷は、トラン
ジスタＱ６のベースを介してゆっくり放電される。この
ときコンデンサＣ１から放電される放電電流Ｉｂ１は、
そのトランジスタＱ６のコレクタ・エミッタ間に流れる
電流をＩ１とし、トランジスタＱ６の電流増幅率をβ６
とするとき、Ｉ１／β６であってわずかな値である。こ
うしてコンデンサＣ１が小容量であっても、長い遅延時
間ＴＦ１を得ることができる。
別レベルＶＴＨ以上になると、出力スイッチング素子Ｑ
５は導通し、そのためコンデンサＣ１の電荷は、トラン
ジスタＱ６のベースを介してゆっくり放電される。この
ときコンデンサＣ１から放電される放電電流Ｉｂ１は、
そのトランジスタＱ６のコレクタ・エミッタ間に流れる
電流をＩ１とし、トランジスタＱ６の電流増幅率をβ６
とするとき、Ｉ１／β６であってわずかな値である。こ
うしてコンデンサＣ１が小容量であっても、長い遅延時
間ＴＦ１を得ることができる。
【００１１】前記トランジスタＱ６に関連してさらに、
定電流源４、ダイオードＤ２およびコンデンサＣ２をそ
れぞれもう１つずつ設けることによって、入力信号ＶＩ
Ｎのレベルが予め定める弁別レベルＶＴＨ未満になって
出力スイッチング素子Ｑ５が遮断し、トランジスタＱ６
が導通することによって、前記もう１つのコンデンサＣ
２の電荷は、前記もう１つのトランジスタＱ７のベース
を経てゆっくり放電され、これによってコンデンサＣ２
が小さくても、長い遅延時間ＴＲ１を得ることができ
る。
定電流源４、ダイオードＤ２およびコンデンサＣ２をそ
れぞれもう１つずつ設けることによって、入力信号ＶＩ
Ｎのレベルが予め定める弁別レベルＶＴＨ未満になって
出力スイッチング素子Ｑ５が遮断し、トランジスタＱ６
が導通することによって、前記もう１つのコンデンサＣ
２の電荷は、前記もう１つのトランジスタＱ７のベース
を経てゆっくり放電され、これによってコンデンサＣ２
が小さくても、長い遅延時間ＴＲ１を得ることができ
る。
【００１２】前記トランジスタＱ６および前記もう１つ
のトランジスタＱ７を同一の導電形式、たとえばＮＰＮ
導電形式とすることができ、このことによって、これら
のトランジスタＱ６，Ｑ７の特性を同一とし、またコン
デンサＣ１，Ｃ２の容量を同一とし、さらに放電時の電
流を同一とし、こうして２つの遅延時間ＴＲ１，ＴＦ１
を等しくして，入力される矩形波と同一のパルス幅を有
する遅延された矩形波を正確に導出することができる。
のトランジスタＱ７を同一の導電形式、たとえばＮＰＮ
導電形式とすることができ、このことによって、これら
のトランジスタＱ６，Ｑ７の特性を同一とし、またコン
デンサＣ１，Ｃ２の容量を同一とし、さらに放電時の電
流を同一とし、こうして２つの遅延時間ＴＲ１，ＴＦ１
を等しくして，入力される矩形波と同一のパルス幅を有
する遅延された矩形波を正確に導出することができる。
【００１３】
【実施例】図１は、本発明の一実施例の電気回路図であ
る。この図１に示される電気回路は、集積回路において
実現されるものであり、コンパレータ１では、トランジ
スタＱ１〜Ｑ４によって差動対が構成され、この差動対
に定電流源２が接続される。トランジスタＱ１のベース
は入力端子６に接続され、トランジスタＱ２のベースに
は基準電圧源７から予め定める弁別レベルＶＴＨを有す
る電圧が与えられる。トランジスタＱ２，Ｑ４の接続点
８はトランジスタＱ５のベースに接続される。このトラ
ンジスタＱ５は、出力スイッチング素子であり、このト
ランジスタＱ５には直列に定電流源３が接続され、電流
Ｉが供給される。トランジスタＱ５のコレクタと定電流
源３との接続点９には、ダイオードＤ１のアノードが接
続される。ダイオードＤ１のカソードは、コンデンサＣ
１に接続されるとともに、さらにトランジスタＱ６のベ
ースに接続される。
る。この図１に示される電気回路は、集積回路において
実現されるものであり、コンパレータ１では、トランジ
スタＱ１〜Ｑ４によって差動対が構成され、この差動対
に定電流源２が接続される。トランジスタＱ１のベース
は入力端子６に接続され、トランジスタＱ２のベースに
は基準電圧源７から予め定める弁別レベルＶＴＨを有す
る電圧が与えられる。トランジスタＱ２，Ｑ４の接続点
８はトランジスタＱ５のベースに接続される。このトラ
ンジスタＱ５は、出力スイッチング素子であり、このト
ランジスタＱ５には直列に定電流源３が接続され、電流
Ｉが供給される。トランジスタＱ５のコレクタと定電流
源３との接続点９には、ダイオードＤ１のアノードが接
続される。ダイオードＤ１のカソードは、コンデンサＣ
１に接続されるとともに、さらにトランジスタＱ６のベ
ースに接続される。
【００１４】トランジスタＱ６には直列にもう１つの定
電流源４が接続される。トランジスタＱ６と定電流源４
との接続点１０にはダイオードＤ２のアノードが接続さ
れる。ダイオードＤ２のカソードはコンデンサＣ２に接
続されるとともに、トランジスタＱ７のベースに接続さ
れる。トランジスタＱ７はさらに定電流源５に接続さ
れ、それらの接続点２１はトランジスタＱ８のベースに
接続される。トランジスタＱ８のコレクタは直列に抵抗
Ｒ１を介して電圧源に接続され、また前記コレクタは出
力端子２２となっている。トランジスタＱ１，Ｑ２はＰ
ＮＰ導電形式であり、残余のトランジスタＱ３〜Ｑ８は
ＮＰＮ導電形式である。コンデンサＣ１，Ｃ２は小容量
であり、たとえば１０ｐＦ程度であり、集積回路内に形
成される。
電流源４が接続される。トランジスタＱ６と定電流源４
との接続点１０にはダイオードＤ２のアノードが接続さ
れる。ダイオードＤ２のカソードはコンデンサＣ２に接
続されるとともに、トランジスタＱ７のベースに接続さ
れる。トランジスタＱ７はさらに定電流源５に接続さ
れ、それらの接続点２１はトランジスタＱ８のベースに
接続される。トランジスタＱ８のコレクタは直列に抵抗
Ｒ１を介して電圧源に接続され、また前記コレクタは出
力端子２２となっている。トランジスタＱ１，Ｑ２はＰ
ＮＰ導電形式であり、残余のトランジスタＱ３〜Ｑ８は
ＮＰＮ導電形式である。コンデンサＣ１，Ｃ２は小容量
であり、たとえば１０ｐＦ程度であり、集積回路内に形
成される。
【００１５】図２は、図１に示される実施例の動作を説
明するための波形図である。図２（１）は、入力端子６
から入力される入力信号ＶＩＮの波形図である。時刻ｔ
１において入力端子６の入力信号ＶＩＮがハイレベルか
らローレベルとなり、弁別レベルＶＴＨ未満になると、
トランジスタＱ１は図２（２）に示されるように導通
し、これによってトランジスタＱ５は、図２（３）に示
されるように遮断される。トランジスタＱ６は図２
（４）に示されるように時刻ｔ１で導通し、トランジス
タＱ７のコレクタ・エミッタ間のインピーダンスは図２
（５）に示されるように変化し、トランジスタＱ８は図
２（６）に示される動作をする。時刻ｔ１以前では、ト
ランジスタＱ７は導通しており、時刻ｔ１以降では、コ
ンデンサＣ２の電荷は、トランジスタＱ７のベースを経
て流れ、その放電電流Ｉｂ２は、定電流源５の定電流Ｉ
２に対応している。トランジスタＱ７が時刻ｔ２におい
て遮断すると、トランジスタＱ８は図２（６）に示され
るように立上って導通する。トランジスタＱ７の電流増
幅率をβ７とするとき、放電電流Ｉｂ２は、Ｉ２／β７
であって小さい値である。
明するための波形図である。図２（１）は、入力端子６
から入力される入力信号ＶＩＮの波形図である。時刻ｔ
１において入力端子６の入力信号ＶＩＮがハイレベルか
らローレベルとなり、弁別レベルＶＴＨ未満になると、
トランジスタＱ１は図２（２）に示されるように導通
し、これによってトランジスタＱ５は、図２（３）に示
されるように遮断される。トランジスタＱ６は図２
（４）に示されるように時刻ｔ１で導通し、トランジス
タＱ７のコレクタ・エミッタ間のインピーダンスは図２
（５）に示されるように変化し、トランジスタＱ８は図
２（６）に示される動作をする。時刻ｔ１以前では、ト
ランジスタＱ７は導通しており、時刻ｔ１以降では、コ
ンデンサＣ２の電荷は、トランジスタＱ７のベースを経
て流れ、その放電電流Ｉｂ２は、定電流源５の定電流Ｉ
２に対応している。トランジスタＱ７が時刻ｔ２におい
て遮断すると、トランジスタＱ８は図２（６）に示され
るように立上って導通する。トランジスタＱ７の電流増
幅率をβ７とするとき、放電電流Ｉｂ２は、Ｉ２／β７
であって小さい値である。
【００１６】その後、時刻ｔ３において入力信号ＶＩＮ
が立上って弁別レベルＶＴＨ以上になると、トランジス
タＱ１は図２（２）に示されるように遮断し、これに応
じてトランジスタＱ５は図２（３）に示されるように導
通する。これによってトランジスタＱ６のベースには、
コンデンサＣ１からの放電電流Ｉｂ１が流れる。定電流
源４の定電流をＩ１とし、トランジスタＱ６の電流増幅
率をβ６とするとき、放電電流Ｉｂ１は、Ｉ１／β６で
あって小さい値である。コンデンサＣ１が放電された結
果、トランジスタＱ６が時刻ｔ４で遮断すると、コンデ
ンサＣ２は定電流源４からダイオードＤ２を介する電流
Ｉ１によって急速に充電される。
が立上って弁別レベルＶＴＨ以上になると、トランジス
タＱ１は図２（２）に示されるように遮断し、これに応
じてトランジスタＱ５は図２（３）に示されるように導
通する。これによってトランジスタＱ６のベースには、
コンデンサＣ１からの放電電流Ｉｂ１が流れる。定電流
源４の定電流をＩ１とし、トランジスタＱ６の電流増幅
率をβ６とするとき、放電電流Ｉｂ１は、Ｉ１／β６で
あって小さい値である。コンデンサＣ１が放電された結
果、トランジスタＱ６が時刻ｔ４で遮断すると、コンデ
ンサＣ２は定電流源４からダイオードＤ２を介する電流
Ｉ１によって急速に充電される。
【００１７】前述の時刻ｔ１では、トランジスタＱ５の
遮断によって、コンデンサＣ１は定電流源３の電流Ｉ１
がダイオードＤ１を経て流れて急速に充電される。
遮断によって、コンデンサＣ１は定電流源３の電流Ｉ１
がダイオードＤ１を経て流れて急速に充電される。
【００１８】時刻ｔ３〜ｔ４間の遅延時間ＴＦ１は、こ
うしてコンデンサＣ１の放電によって達成される。ダイ
オードＤ１，Ｄ２は、コンデンサＣ１，Ｃ２の放電電流
が流れることを阻止し、その放電電流Ｉｂ１，Ｉｂ２は
トランジスタＱ６，Ｑ７のベースを経てのみ流れること
が可能になる。こうして長い遅延時間ＴＦ１を得ること
ができる。
うしてコンデンサＣ１の放電によって達成される。ダイ
オードＤ１，Ｄ２は、コンデンサＣ１，Ｃ２の放電電流
が流れることを阻止し、その放電電流Ｉｂ１，Ｉｂ２は
トランジスタＱ６，Ｑ７のベースを経てのみ流れること
が可能になる。こうして長い遅延時間ＴＦ１を得ること
ができる。
【００１９】コンデンサＣ１，Ｃ２の容量を等しくし、
定電流源４，５の電流Ｉ１，Ｉ２を等しくし、さらにト
ランジスタＱ６，Ｑ７の特性、特に電流増幅率β６，β
７を等しく設定することによって、遅延時間ＴＲ１，Ｔ
Ｆ１を等しくし、こうして入力される入力端子６からの
信号のパルス幅に正確に等しいパルス幅を有する信号を
出力端子２２から導出することができ、したがってその
入出力の各信号のデューティ比を等しくすることができ
る。
定電流源４，５の電流Ｉ１，Ｉ２を等しくし、さらにト
ランジスタＱ６，Ｑ７の特性、特に電流増幅率β６，β
７を等しく設定することによって、遅延時間ＴＲ１，Ｔ
Ｆ１を等しくし、こうして入力される入力端子６からの
信号のパルス幅に正確に等しいパルス幅を有する信号を
出力端子２２から導出することができ、したがってその
入出力の各信号のデューティ比を等しくすることができ
る。
【００２０】さらにまた本発明によると、入力端子６か
ら図３（１）に示される矩形波パルス２３の他に高周波
ノイズ２４が混入されて入力されたとき、出力端子２２
からは図３（２）に示される遅延された矩形波パルス２
５が導出され、このときノイズ２４に対応する波形は、
出力端子２２からは導出されない。このようにノイズ２
４が持続する時間よりも長い遅延時間を設定することに
よって、高周波ノイズに対応する不所望なパルスが導出
されることを防ぐことができる。
ら図３（１）に示される矩形波パルス２３の他に高周波
ノイズ２４が混入されて入力されたとき、出力端子２２
からは図３（２）に示される遅延された矩形波パルス２
５が導出され、このときノイズ２４に対応する波形は、
出力端子２２からは導出されない。このようにノイズ２
４が持続する時間よりも長い遅延時間を設定することに
よって、高周波ノイズに対応する不所望なパルスが導出
されることを防ぐことができる。
【００２１】
【発明の効果】以上のように本発明によれば、コンデン
サＣ１，Ｃ２の容量が小さくても、長い遅延時間を得る
ことができるようになる。
サＣ１，Ｃ２の容量が小さくても、長い遅延時間を得る
ことができるようになる。
【００２２】また、このように長い遅延時間を得ること
ができるので、入力される高周波ノイズに悪影響され
て、そのノイズの混入によって不所望な矩形波パルスが
導出されることを防ぐことができる。
ができるので、入力される高周波ノイズに悪影響され
て、そのノイズの混入によって不所望な矩形波パルスが
導出されることを防ぐことができる。
【００２３】また好ましくは、トランジスタＱ６および
もう１つのトランジスタＱ７の導電形式を同一として、
さらにコンデンサＣ１，Ｃ２の容量を同一とし、これに
よって入力される矩形波のパルス幅と同一のパルス幅を
有する矩形波を導出することが可能であり、したがって
本発明の遅延回路を用いて、パルス幅を演算する処理回
路に関連して本発明を実施することができる。
もう１つのトランジスタＱ７の導電形式を同一として、
さらにコンデンサＣ１，Ｃ２の容量を同一とし、これに
よって入力される矩形波のパルス幅と同一のパルス幅を
有する矩形波を導出することが可能であり、したがって
本発明の遅延回路を用いて、パルス幅を演算する処理回
路に関連して本発明を実施することができる。
【図１】本発明の一実施例の電気回路図である。
【図２】図１に示される実施例の動作を説明するための
波形図である。
波形図である。
【図３】図１に示される実施例の他の動作を説明するた
めの波形図である。
めの波形図である。
【図４】先行技術の電気回路図である。
【図５】図４に示される先行技術の動作を説明するため
の波形図である。
の波形図である。
【図６】図４に示される先行技術の他の動作を説明する
ための波形図である。
ための波形図である。
１ コンパレータ ２，３，４，５ 定電流源 ６ 入力端子 ７ 基準電圧源 ８，９，１０，２１ 接続点 ２２ 出力端子 Ｑ５ 出力スイッチング用トランジスタ Ｑ６，Ｑ７ 放電用トランジスタ Ｃ１，Ｃ２ コンデンサ Ｄ１，Ｄ２ ダイオード
Claims (2)
- 【請求項１】 出力スイッチング素子Ｑ５に直列に定電
流源３が接続され、入力信号ＶＩＮのレベルが予め定め
る弁別レベルＶＴＨ未満で出力スイッチング素子Ｑ５を
オンまたはオフの一方のスイッチング状態とし、入力信
号ＶＩＮのレベルが前記弁別レベルＶＴＨ以上で出力ス
イッチング素子Ｑ５をオンまたはオフの他方のスイッチ
ング状態とするコンパレータ１と、 出力スイッチング素子Ｑ５と定電流源３との接続点にア
ノードが接続されるダイオードＤ１と、 ダイオードＤ１のカソードに接続され、定電流源３から
のダイオードＤ１を介する電流によって急速に充電され
るコンデンサＣ１と、 コンデンサＣ１が接続されるベースを有し、コンデンサ
Ｃ１をゆっくり放電させる放電用トランジスタＱ６とを
含むことを特徴とする遅延回路。 - 【請求項２】 前記放電用トランジスタＱ６に直列に接
続されるもう１つの定電流源４と、 放電用トランジスタＱ６と、前記もう１つの定電流源４
との接続点にアノードが接続されるもう１つのダイオー
ドＤ２と、 前記もう１つのダイオードＤ２のカソードに接続され、
前記もう１つの定電流源４からの前記もう１つのダイオ
ードＤ２を介する電流によって急速に充電されるもう１
つのコンデンサＣ２と、 前記もう１つのコンデンサＣ２が接続されるベースを有
し、前記もう１つのコンデンサＣ２をゆっくり放電させ
るもう１つの放電用トランジスタＱ７とを含むことを特
徴とする請求項１記載の遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15747893A JPH0715301A (ja) | 1993-06-28 | 1993-06-28 | 遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15747893A JPH0715301A (ja) | 1993-06-28 | 1993-06-28 | 遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0715301A true JPH0715301A (ja) | 1995-01-17 |
Family
ID=15650561
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15747893A Withdrawn JPH0715301A (ja) | 1993-06-28 | 1993-06-28 | 遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0715301A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002343171A (ja) * | 2001-05-21 | 2002-11-29 | Fujitsu Ten Ltd | スイッチの接点腐食防止装置 |
| JP2005294199A (ja) * | 2004-04-05 | 2005-10-20 | Fujitsu Ten Ltd | 接点腐食防止方法および装置 |
| JP2005294198A (ja) * | 2004-04-05 | 2005-10-20 | Fujitsu Ten Ltd | 接点腐食防止装置 |
| JP2005294200A (ja) * | 2004-04-05 | 2005-10-20 | Fujitsu Ten Ltd | 接点腐食防止回路 |
-
1993
- 1993-06-28 JP JP15747893A patent/JPH0715301A/ja not_active Withdrawn
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002343171A (ja) * | 2001-05-21 | 2002-11-29 | Fujitsu Ten Ltd | スイッチの接点腐食防止装置 |
| JP2005294199A (ja) * | 2004-04-05 | 2005-10-20 | Fujitsu Ten Ltd | 接点腐食防止方法および装置 |
| JP2005294198A (ja) * | 2004-04-05 | 2005-10-20 | Fujitsu Ten Ltd | 接点腐食防止装置 |
| JP2005294200A (ja) * | 2004-04-05 | 2005-10-20 | Fujitsu Ten Ltd | 接点腐食防止回路 |
| US7362011B2 (en) | 2004-04-05 | 2008-04-22 | Fujitsu Ten Limited | Apparatus for preventing corrosion of contact |
| US7410563B2 (en) | 2004-04-05 | 2008-08-12 | Fujitsu Ten Limited | Method and apparatus for preventing corrosion of contact |
| US7550878B2 (en) | 2004-04-05 | 2009-06-23 | Fujitsu Ten Limited | Circuit for preventing corrosion of contact |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000905 |