JPH07152812A - Automatic arranging/wiring method and device therefor - Google Patents

Abstract

PURPOSE:To set a wiring among the standard cells so as to secure a delay time in a range capable of estimation when a logic circuit is designed. CONSTITUTION:An automatic arranging part 2 reads the standard cells out of a library file 11 to the area which is designated by an arrangement area designating part 3. Then the part 2 arranges the standard cells in a logic circuit that is defined by a net list file 12. Receiving the placing result of the standard cells, a rough wiring part 4 acquires the information on the standard cell input terminal, etc., from the file 11 and performs a rough wiring. Under such conditions, such a wiring that increases the delay time is deleted by a rule defined by an optimizing rule file 15. Then a wiring is performed again.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、ＬＳＩを設計する際に
自動的にスタンダードセルを配置、配線する自動配置配
線装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an automatic placement and routing apparatus for automatically placing and wiring standard cells when designing an LSI.

【０００２】[0002]

【従来の技術】ＬＳＩを設計する際には、論理回路を構
成する基本ゲート回路のレイアウトセル（「スタンダー
ドセル」と呼ばれる）を組み合わせ、これらのスタンダ
ードセルを与えられた矩形あるいは任意形状の領域内に
配置し、各スタンダードセルの入力と出力を接続する配
線レイアウトを発生し、所望の論理回路のレイアウトを
生成する。このような作業は自動配置配線装置によって
行われる。2. Description of the Related Art When designing an LSI, layout cells (called "standard cells") of basic gate circuits that constitute a logic circuit are combined and these standard cells are placed in a given rectangular or arbitrary shape area. , A wiring layout for connecting the input and output of each standard cell is generated, and a desired logic circuit layout is generated. Such work is performed by the automatic placement and routing device.

【０００３】図１６は、従来の自動配置配線装置２００
の構成を示すブロック図である。自動配置配線装置２０
０は自動配置部２、配置領域指定部３、概略配線部４、
及び詳細配線部５を備えており、自動配置配線装置２０
０はライブラリファイル１１、ネットリストファイル１
２、及びデザインルール定義ファイル１３を参照しつつ
上記の作業を行ってレイアウトデータ１４を出力する。FIG. 16 shows a conventional automatic placement and routing apparatus 200.
3 is a block diagram showing the configuration of FIG. Automatic placement and routing device 20
0 is the automatic placement unit 2, the placement area designation unit 3, the general wiring unit 4,
Further, the automatic placement and routing device 20 is provided with the detailed wiring section 5.
0 is a library file 11 and a netlist file 1
2, the layout data 14 is output by performing the above work while referring to the design rule definition file 13.

【０００４】ライブラリファイル１１においては複数の
スタンダードセルの内部構造のレイアウト情報、例えば
各スタンダードセルの形状、入力・出力ピンの位置、配
線層、配線禁止領域の情報等が定義されている。ネット
リストファイル１２においては所望の論理回路を構成す
るのに必要な論理ゲート及びその入力・出力の接続情報
（ネットリスト）が定義されている。また、デザインル
ール定義ファイル１３においては配線の最小幅や最小間
隔等のデザインルールが定義されている。The library file 11 defines the layout information of the internal structure of a plurality of standard cells, such as the shape of each standard cell, the position of input / output pins, the wiring layer, and the wiring prohibited area information. In the netlist file 12, logic gates necessary to configure a desired logic circuit and connection information (netlist) of their inputs and outputs are defined. The design rule definition file 13 defines design rules such as the minimum wiring width and minimum spacing.

【０００５】配置領域指定部３はスタンダードセルを配
置する領域の形状、寸法を指定する。そして自動配置部
２はこの指定された領域に対し、ライブラリファイル１
１及びネットリストファイル１２を参照しつつ、必要な
スタンダードセルを適宜配置する。つまり、ネットリス
トファイル１２から所望の論理回路を構成するのに必要
なスタンダードセルの種類とその個数、および各スタン
ダードセルの入力と出力の接続情報を得て、そしてネッ
トリストファイル１２によって要求されるスタンダード
セルの形状をライブラリファイル１１から得て、自動配
置部２は指定領域におけるスタンダードセルの配置を行
う。The placement area designation unit 3 designates the shape and size of the area where the standard cells are placed. Then, the automatic placement unit 2 writes the library file 1 to the designated area.
1 and the netlist file 12 are referred to, and necessary standard cells are appropriately arranged. That is, the type and the number of standard cells required to form a desired logic circuit and the connection information of the input and output of each standard cell are obtained from the netlist file 12, and are requested by the netlist file 12. The shape of the standard cell is obtained from the library file 11, and the automatic arrangement unit 2 arranges the standard cell in the designated area.

【０００６】概略配線部４は、自動配置部２によって上
記のように決定されたスタンダードセルの配置に対し、
ライブラリファイル１１を参照しつつ概略配線を行う。
つまり、既に配置されたスタンダードセルの入力、出力
ピンの位置に関する情報をライブラリファイル１１から
得て、各スタンダードセル間を配線する配線の配線経路
を決定する。[0006] The general wiring section 4 is arranged in relation to the standard cell layout determined by the automatic layout section 2 as described above.
The wiring is roughly performed with reference to the library file 11.
That is, the information about the positions of the input and output pins of the standard cells that have already been arranged is obtained from the library file 11, and the wiring route of the wiring for connecting the standard cells is determined.

【０００７】詳細配線部５は、概略配線部４によって上
記のように決定された配線経路に対し、ライブラリファ
イル１１、ネットリストファイル１２、デザインルール
定義ファイル１３を参照しつつ、詳細配線を行う。つま
り詳細配線部５は、既に配置されたスタンダードセルの
配線層、配線禁止領域に関する情報をライブラリファイ
ル１１から、デザインルールをデザインルール定義ファ
イル１３から、それぞれ得る。そして各スタンダードセ
ルの入力、出力を相互に接続する配線のレイアウトに関
するデータである、レイアウトデータ１４を生成する。The detailed wiring section 5 carries out detailed wiring for the wiring route determined by the general wiring section 4 as described above while referring to the library file 11, the netlist file 12 and the design rule definition file 13. That is, the detailed wiring unit 5 obtains the information about the wiring layer and the wiring prohibited area of the already arranged standard cell from the library file 11 and the design rule from the design rule definition file 13, respectively. Then, the layout data 14 which is the data regarding the layout of the wiring that connects the input and output of each standard cell to each other is generated.

【０００８】自動配置配線装置２００は上記の様に動作
するので、ネットリストファイル１２によって定義され
た論理回路と完全に等しい論理回路のレイアウトデータ
１４が生成される。Since the automatic placement and routing apparatus 200 operates as described above, layout data 14 of a logic circuit that is completely equal to the logic circuit defined by the netlist file 12 is generated.

【０００９】[0009]

【発明が解決しようとする課題】以上に例示された自動
配置配線装置２００の様に、従来はスタンダードセルを
配置する際にスタンダードセル間の論理的な接続関係を
考慮するのみであり、スタンダードセル間を物理的な接
続する配線に寄生する配線抵抗や、配線容量を考慮して
いなかった。考慮していたとしても、配線ノードに優先
順位を付けて、優先順位の高いノードをできるだけ短く
配線する等の極めて限られた方法によっていた。As in the automatic placement and routing apparatus 200 exemplified above, conventionally, when the standard cells are placed, only the logical connection relationship between the standard cells is taken into consideration. Wiring resistance and wiring capacitance parasitic on the wiring that physically connects the two are not taken into consideration. Even if it is taken into consideration, the wiring nodes are prioritized and the high priority nodes are wired as short as possible.

【００１０】このため、スタンダードセルを自動的に配
置した結果、相互に接続されているスタンダードセルが
互いに遠距離に配置される場合があった。この場合、論
理回路を設計する際に想定していた長さを超え、スタン
ダードセル間を接続する配線が長く引き延ばされること
すらある。Therefore, as a result of automatically arranging the standard cells, the standard cells connected to each other may be arranged at a long distance from each other. In this case, the wiring that connects the standard cells may be extended longer than the expected length when designing the logic circuit.

【００１１】図１７〜２０は、相互に接続されているス
タンダードセルが、互いに遠く離れて配置される場合を
具体的に示す回路図である。図１７は、数百乃至数千の
スタンダードセルを含む回路２０５の一部を成す論理回
路２００の構成を示す回路図である。入力ノードＩ₁ ，
Ｉ₂ ，Ｉ₃ 及び出力ノードＯ₁ ，Ｏ₂ ，Ｏ₃ を備えてお
り、論理回路２００の内部には中間ノード２０１，２０
２，２０３が存在する。17 to 20 are circuit diagrams specifically showing a case where mutually connected standard cells are arranged far apart from each other. FIG. 17 is a circuit diagram showing a configuration of a logic circuit 200 forming a part of the circuit 205 including hundreds to thousands of standard cells. Input node I ₁ ,
I ₂ and I ₃ and output nodes O ₁ , O ₂ and O ₃ are provided, and intermediate nodes 201 and 20 are provided inside the logic circuit 200.
There are 2,203.

【００１２】図１８は、回路２０５が他の回路２０４，
２０６と接続される配線の一部を示している回路図であ
る。回路２０４から回路２０５の有する論理回路２００
の入力ノードＩ₁ ，Ｉ₂ ，Ｉ₃ へと配線され、また回路
２０６へと回路２０５の有する論理回路２００の出力ノ
ードＯ₁ ，Ｏ₂ ，Ｏ₃ から回路２０６へと配線されてい
る。In FIG. 18, the circuit 205 includes another circuit 204,
FIG. 6 is a circuit diagram showing a part of wiring connected to 206. The logic circuits 200 included in the circuits 204 to 205
Are connected to the input nodes I ₁ , I ₂ and I _{3 of the} logic circuit 200 and to the circuit 206 from the output nodes O ₁ , O ₂ and O _{3 of the} logic circuit 200 of the circuit 205 to the circuit 206.

【００１３】回路２０５の配置配線を行う場合、その前
提として自動配置配線装置には入力ピン及び出力ピンの
物理的位置が与えられる。この物理的位置は、接続され
る他の回路との位置関係、あるいは回路２０５の内部に
おいて論理回路２００と、その他の論理回路との相互の
位置関係によって定まる。ここでは回路２０５の入力ピ
ンの物理的位置は回路２０４，２０５間の相互の位置関
係によって定められ、図示されるように入力ノード
Ｉ₁ ，Ｉ₂ は回路２０５の左側の下方において相互に近
接し、入力ノードＩ₃ はこれらと離れて回路２０５の左
側の上方に位置する。また回路２０６の出力ピンの物理
的位置は回路２０５，２０６間の相互の位置関係によっ
て定められ、図示されるように出力ノードＯ₁ ，Ｏ₂ ，
Ｏ₃ は回路２０５の右側の下方において相互に近接して
位置する。When placing and routing the circuit 205, the automatic placement and routing apparatus is provided with physical positions of input pins and output pins as a prerequisite. This physical position is determined by a positional relationship with another circuit to be connected or a mutual positional relationship between the logic circuit 200 and another logic circuit inside the circuit 205. Here, the physical position of the input pin of the circuit 205 is determined by the mutual positional relationship between the circuits 204 and 205, and as illustrated, the input nodes I ₁ and I ₂ are close to each other on the lower left side of the circuit 205. , The input node I ₃ is located above the left side of the circuit 205 apart from them. The physical position of the output pin of the circuit 206 is determined by the mutual positional relationship between the circuits 205 and 206, and as shown in the figure, the output nodes O ₁ , O ₂ ,
The O _3's are located close to each other below the right side of the circuit 205.

【００１４】図１９は論理回路２００のある接続態様を
含む回路２０５ａの内部を示す回路図であり、回路２０
５の内部の接続の一つの態様を示している。回路２０５
は数百乃至数千のスタンダードセルを含むので、その内
部において論理回路２００の配線は図示されるように他
のスタンダードセルを迂回したように配置される場合が
ある。図１９に示された態様では中間ノード２０１，２
０２，２０３のいずれにおいても配線が長く引き延ばさ
れている。このような場合に特に問題なのは、配線長さ
がどの程度になるかが配置配線が終了するまで分からな
いことである。FIG. 19 is a circuit diagram showing the inside of the circuit 205a including a certain connection mode of the logic circuit 200.
5 shows one aspect of the internal connections of FIG. Circuit 205
Since several hundreds to several thousands of standard cells are included therein, the wiring of the logic circuit 200 may be arranged in such a manner as to bypass other standard cells as illustrated. In the mode shown in FIG. 19, the intermediate nodes 201 and 201
In both 02 and 203, the wiring is elongated. In such a case, a particular problem is that the length of the wiring cannot be known until the placement and wiring are completed.

【００１５】回路設計者は論理回路２００を設計する際
に中間ノード２０１，２０２，２０３における配線が長
く引き延ばされることを予想していない。従って、中間
ノード２０１，２０３のファンアウトが１であることか
ら、これらを駆動し、これらに出力端が接続されるゲー
トの駆動能力は低いものとして回路設計が行われる。When designing the logic circuit 200, the circuit designer does not expect that the wirings in the intermediate nodes 201, 202 and 203 will be elongated. Therefore, since the fan-outs of the intermediate nodes 201 and 203 are 1, the circuit is designed such that the driving capability of the gates that drive them and whose output terminals are connected is low.

【００１６】一方、配置配線の結果中間ノード２０１，
２０３における配置配線は長く、これらに寄生する配線
抵抗及び配線容量のために設計通りの駆動が不可能な場
合も生じてくる。On the other hand, as a result of the placement and routing, the intermediate nodes 201,
The layout wiring in 203 is long, and it may be impossible to drive as designed due to wiring resistance and wiring capacitance parasitic on these wirings.

【００１７】これに対して既述のように中間ノードに優
先順位を付けて対処することも可能ではある。図２０は
回路２０５の内部の接続の他の態様を示した回路図であ
り、論理回路２００の他の接続態様を含む回路２０５ｂ
の内部を示している。ここでは中間ノード２０１，２０
３の優先順位を高くしてそこにおける配線長を短くして
いる。しかし、この場合には中間ノード２０２の配線長
が大きく伸びてしまし、これを駆動するゲートは中間ノ
ード２０２を所定の速度で駆動できなくなってしまう。
さらに中間ノード２０２の優先順位をも高くすると中間
ノード２０１，２０２，２０３の間で優先順位の差がな
くなり、結局図１９に示された回路２０５ａのような配
線がなされることになる。On the other hand, as described above, it is possible to deal with the intermediate nodes by prioritizing them. FIG. 20 is a circuit diagram showing another mode of connection inside the circuit 205, and a circuit 205b including another mode of connection of the logic circuit 200.
Shows the inside of. Here, the intermediate nodes 201, 20
3 has a higher priority and the wiring length there is shorter. However, in this case, the wiring length of the intermediate node 202 is greatly extended, and the gate driving the intermediate node 202 cannot drive the intermediate node 202 at a predetermined speed.
Further, if the priority of the intermediate node 202 is also raised, there is no difference in priority among the intermediate nodes 201, 202 and 203, and eventually wiring like the circuit 205a shown in FIG. 19 is made.

【００１８】このように配線が、論理回路を設計する際
に想定した長さを超えて長く引き延ばされると、配線が
持つ配線抵抗及び寄生容量が増大する。このため論理回
路中を伝搬する信号の遅延時間が増大し、論理回路の設
計時に想定していた速度性能が得られないという問題点
があった。As described above, when the wiring is extended longer than the length assumed when designing the logic circuit, the wiring resistance and parasitic capacitance of the wiring increase. Therefore, there is a problem that the delay time of the signal propagating in the logic circuit increases, and the speed performance expected at the time of designing the logic circuit cannot be obtained.

【００１９】この発明は上記の問題点を解決するため、
自動配置配線において配線長を低減する技術を提供する
ものである。更にこの発明は、スタンダードセルの駆動
能力不足を解消し、所望の速度性能を満たす論理回路の
自動配置配線を行う技術を提供することを目的とする。In order to solve the above problems, the present invention provides
A technique for reducing the wiring length in automatic placement and routing is provided. A further object of the present invention is to provide a technique for solving the lack of drive capacity of a standard cell and performing automatic placement and routing of a logic circuit satisfying a desired speed performance.

【００２０】[0020]

【課題を解決するための手段】この発明にかかる自動配
置配線方法の基本的態様は、（ａ）設計対象となる論理
回路を構成する機能素子であるセルの複数が指定領域に
配置され、前記セル間を結ぶ配線の経路を指定する第１
のレイアウトを求める工程と、（ｂ）前記第１のレイア
ウトに対して最適化を行って、前記セル間の論理的接続
関係を維持しつつ前記経路を再構築して第２のレイアウ
トを求める工程とを備える。The basic aspect of the automatic placement and routing method according to the present invention is as follows: (a) A plurality of cells, which are functional elements forming a logic circuit to be designed, are placed in a designated area, and First to specify the route of the wiring that connects the cells
And (b) optimizing the first layout to reconstruct the path while maintaining the logical connection relationship between the cells to obtain the second layout. With.

【００２１】望ましくはその第１の態様として、前記工
程（ｂ）が（ｂ−１）前記配線のうち、前記配線の長さ
が所定の長さを超えるものを冗長配線として検出する工
程と、（ｂ−２）前記冗長配線において信号が伝達する
方向の端に接続された前記セルを末端セルとして特定
し、前記末端セルの近傍において前記冗長配線における
信号と等価な信号が与えられている一の前記配線を検出
する工程と、（ｂ−３）前記冗長配線のうち、前記末端
セルのみを接続する部分を削除する工程と、（ｂ−４）
前記一の配線と前記末端セルを接続する配線を新たに追
加する工程とを有する。Preferably, as a first mode thereof, the step (b) includes (b-1) a step of detecting, out of the wirings, a wiring whose length exceeds a predetermined length as a redundant wiring. (B-2) The cell connected to the end of the redundant wiring in the signal transmission direction is specified as a terminal cell, and a signal equivalent to the signal on the redundant wiring is provided in the vicinity of the terminal cell. (B-3) deleting a portion of the redundant wiring connecting only the terminal cell, and (b-4)
And a step of newly adding a wiring connecting the one wiring and the terminal cell.

【００２２】望ましくはその第２の態様として、前記セ
ルは前記配線が接続される入力端及び出力端を含む駆動
セルと、前記駆動セルによって駆動され、前記配線が接
続される入力端を含む被駆動セルとに区分されている場
合において、前記工程（ｂ）が（ｂ−１）前記配線のう
ち、特定の配線を冗長配線として検出する工程と、（ｂ
−２）前記冗長配線において信号が伝達する方向におい
て接続された特定の前記配線を下流配線として検出し、
前記冗長配線及び前記下流配線を削除する工程と、（ｂ
−３）前記冗長配線及び前記下流配線の少なくともいず
れか一方に接続された前記セルを複数のグループに区分
する工程と、（ｂ−４）新たに駆動セルを追加して前記
グループのそれぞれに対応して前記駆動セルが備えられ
るようにする工程と、（ｂ−５）前記グループの各々に
おいて、前記被駆動セルの前記入力端を前記駆動セルの
前記出力端に接続する配線を追加する工程と、（ｂ−
６）前記各グループに対応する前記駆動セルの前記入力
端を結ぶ配線を追加する工程とを有する。Preferably, as a second aspect thereof, the cell includes a drive cell including an input end and an output end to which the wiring is connected, and an input end driven by the drive cell and connected to the wiring. In the case of being divided into drive cells, the step (b) includes (b-1) a step of detecting a specific wiring among the wirings as a redundant wiring;
-2) Detecting, as the downstream wiring, the specific wiring connected in the signal transmission direction in the redundant wiring,
Deleting the redundant wiring and the downstream wiring;
-3) dividing the cells connected to at least one of the redundant wiring and the downstream wiring into a plurality of groups, and (b-4) adding a new drive cell to each of the groups. And (b-5) adding wiring for connecting the input end of the driven cell to the output end of the drive cell in each of the groups. , (B-
6) A step of adding a wiring connecting the input ends of the drive cells corresponding to the respective groups.

【００２３】具体的には前記冗長配線は、前記配線のう
ち、前記駆動セルの前記出力に接続され、そのファンア
ウトが所定の値を超えるものである。Specifically, the redundant wiring is one of the wirings that is connected to the output of the drive cell and has a fan-out exceeding a predetermined value.

【００２４】あるいは前記冗長配線は、前記配線のう
ち、前記配線の寄生容量が所定の値を超えるものであ
る。Alternatively, the redundant wiring is one in which the parasitic capacitance of the wiring among the wirings exceeds a predetermined value.

【００２５】望ましくはその第３の態様として、前記セ
ルは前記配線が接続される入力端を含む被駆動セルを有
する場合において、前記工程（ｂ）が（ｂ−１）前記配
線のうち、特定の配線を冗長配線として検出する工程
と、（ｂ−２）前記冗長配線において信号が伝達する方
向において接続された特定の前記配線を下流配線として
検出し、前記冗長配線及び前記下流配線を削除する工程
と、（ｂ−３）前記冗長配線及び前記下流配線の少なく
ともいずれか一方に接続された前記セルを複数のグルー
プに区分する工程と、（ｂ−４）前記被駆動セルを駆動
し、入力端及び出力端を含む駆動セルを前記グループの
それぞれに対応して新たに追加する工程と、（ｂ−５）
前記グループの各々において、前記被駆動セルの前記入
力端を前記駆動セルの前記出力端に接続する配線を追加
する工程と、（ｂ−６）前記各グループに対応する前記
駆動セルの前記入力端を結ぶ配線を追加する工程とを有
する。Desirably, as a third aspect thereof, in the case where the cell has a driven cell including an input end to which the wiring is connected, the step (b) is (b-1) the wiring is specified. And (b-2) detecting the specific wiring connected in the signal transmission direction in the redundant wiring as a downstream wiring, and deleting the redundant wiring and the downstream wiring. A step of: (b-3) dividing the cell connected to at least one of the redundant wiring and the downstream wiring into a plurality of groups; and (b-4) driving the driven cell and inputting the same. Adding a drive cell including an end and an output end to each of the groups, and (b-5)
In each of the groups, a step of adding a wiring connecting the input end of the driven cell to the output end of the drive cell, and (b-6) the input end of the drive cell corresponding to each group. And a step of adding wiring connecting the two.

【００２６】具体的には前記工程（ｂ−３）において、
前記グループの各々に帰属する前記被駆動セルの個数に
上限を設ける。Specifically, in the step (b-3),
An upper limit is set for the number of driven cells belonging to each of the groups.

【００２７】また、この発明にかかる自動配置配線装置
の基本的な態様は、（ａ）設計対象となる論理回路を構
成する機能素子であるセルの複数を指定領域に配置し、
前記セル間を結ぶ配線の経路を指定する第１のレイアウ
ト生成手段と、（ｂ）前記第１のレイアウトに対して最
適化を行って、前記セル間の論理的接続関係を維持しつ
つ前記経路を再構築する第２のレイアウト生成手段と、
を備える。The basic aspect of the automatic placement and routing apparatus according to the present invention is as follows: (a) A plurality of cells, which are functional elements constituting a logic circuit to be designed, are placed in a designated area,
First layout generation means for designating a route of a wiring connecting the cells; and (b) optimization of the first layout to maintain the logical connection relationship between the cells and the route. Second layout generating means for reconstructing
Equipped with.

【００２８】望ましくは、第１の態様として、前記第１
のレイアウト生成手段が（ａ−１）前記セルの種類及び
前記セル間の接続関係をネットリストファイルから読み
出し、対応する前記セルの内部構成をライブラリファイ
ルから読み出し、前記セルを指定領域に配置する自動配
置部と、（ａ−２）前記自動配置部によって得られた結
果に基づいて、前記経路を指定し、前記第１のレイアウ
トを生成する配線部とを有する。Desirably, as the first aspect, the first
(A-1) automatically reads the type of the cell and the connection relationship between the cells from the netlist file, reads the internal configuration of the corresponding cell from the library file, and arranges the cell in the designated area. The layout unit includes (a-2) a wiring unit for designating the path and generating the first layout based on the result obtained by the automatic layout unit.

【００２９】更に望ましくは、前記第１のレイアウト生
成手段が（ａ−３）前記指定領域を指定する配置領域指
定部を更に有する。More preferably, the first layout generating means further comprises (a-3) an arrangement area designating section for designating the designated area.

【００３０】第２の態様として前記第２のレイアウト生
成手段が最適化ルールファイルから前記最適化の内容を
読み出す。As a second mode, the second layout generating means reads the contents of the optimization from the optimization rule file.

【００３１】[0031]

【作用】この発明にかかる自動配置配線方法において、
工程（ｂ）はセル間の論理的接続関係を維持しているの
で、設計対象となる論理回路の論理が異なることはな
い。その一方で経路の再構築を行い、配線の最適な経路
を得る。In the automatic placement and routing method according to the present invention,
Since the process (b) maintains the logical connection relationship between the cells, the logic of the logic circuit to be designed does not differ. On the other hand, the route is reconstructed to obtain the optimum route for wiring.

【００３２】特に第１の態様においては配線の長さに関
して冗長な配線を削除することで、配線の最適な経路を
得る。このとき削除された配線に接続されたセルと、削
除された配線と論理的に等価であり、且つ当該セルの近
傍に位置する配線とを接続する配線を追加するので、セ
ル間の論理的接続関係が維持される。Particularly in the first mode, by deleting redundant wiring with respect to the length of the wiring, an optimum wiring route is obtained. At this time, since the wiring that connects the cell connected to the deleted wiring and the wiring that is logically equivalent to the deleted wiring and is located near the cell is added, the logical connection between the cells is made. Relationship is maintained.

【００３３】特に第２及び第３の態様においては特定の
配線を冗長配線として検出し、その冗長配線に直接ある
いは配線を介して間接的に接続されたセルをグループ分
けし、それぞれのグループに対して駆動セルを備えるの
で、ファンアウトや寄生容量が低減される。In particular, in the second and third aspects, a specific wiring is detected as a redundant wiring, and cells directly or indirectly connected to the redundant wiring are divided into groups, and each group is divided into groups. Since a drive cell is provided as a result, fanout and parasitic capacitance are reduced.

【００３４】また、この発明にかかる自動配置配線装置
において、第２のレイアウト手段は前記工程（ｂ）を実
行することができる。Further, in the automatic placement and routing apparatus according to the present invention, the second layout means can execute the step (b).

【００３５】特に第１の態様においては、第１のレイア
ウトも自動的に行うことができる。また、特に第２の態
様においては最適化ルールファイルの変更により、最適
化の内容が変更される。Particularly in the first mode, the first layout can be automatically performed. Further, particularly in the second mode, the contents of optimization are changed by changing the optimization rule file.

【００３６】[0036]

【実施例】【Example】

第１実施例：図１は本発明の第１の実施例にかかる自動
配置配線装置１の構成を示すブロック図である。自動配
置配線装置１は、従来の自動配置配線装置２００の構成
に概略配線最適化部６を追加した構成を有しており、概
略配線部４の出力は直接に詳細配線部５に与えられるの
ではなく、一旦概略配線最適化部６を経由してから詳細
配線部５に与えられる。概略配線最適化部６は最適化ル
ールファイル１５を参照して動作する。First Embodiment: FIG. 1 is a block diagram showing the configuration of an automatic placement and routing apparatus 1 according to the first embodiment of the present invention. The automatic placement and routing apparatus 1 has a configuration in which a rough wiring optimization unit 6 is added to the configuration of the conventional automatic placement and routing apparatus 200, and the output of the rough wiring unit 4 is directly given to the detailed wiring unit 5. Instead, it is given to the detailed wiring section 5 after passing through the rough wiring optimization section 6 once. The general wiring optimization unit 6 operates by referring to the optimization rule file 15.

【００３７】以下、本発明の第１実施例の動作について
説明する。図２は自動配置配線装置１が参照するネット
リストファイル１２が定義する、ネットリストの一部に
対応する回路図である。ドライバ２１，２２は、非反転
バッファであり、これらの入力端にはクロック信号が供
給されている。ドライバ２１の出力端とフリップフロッ
プ４１〜４４のクロック入力端とが共通して接続され、
ドライバ２２の出力端とフリップフロップ４５〜４８の
クロック入力端とが共通して接続される。The operation of the first embodiment of the present invention will be described below. FIG. 2 is a circuit diagram corresponding to a part of the netlist defined by the netlist file 12 referenced by the automatic placement and routing apparatus 1. The drivers 21 and 22 are non-inverting buffers, and clock signals are supplied to their input ends. The output end of the driver 21 and the clock input ends of the flip-flops 41 to 44 are commonly connected,
The output end of the driver 22 and the clock input ends of the flip-flops 45 to 48 are commonly connected.

【００３８】自動配置部２は、図２に対応するネットリ
ストを基に、ライブラリファイル１１から必要なスタン
ダードセルを選択して、配置領域指定部３の指定する配
置領域に該スタンダードセルを配置する。概略配線部４
はその配置されたスタンダードセルの間を配線する配線
の配線経路を、ライブラリファイル１１から得られる各
スタンダードセルの入力・出力ピンの位置を参照して決
定する。The automatic placement unit 2 selects a required standard cell from the library file 11 based on the netlist corresponding to FIG. 2, and places the standard cell in the placement area designated by the placement area designation unit 3. . General wiring section 4
Determines the wiring route of the wiring for wiring the arranged standard cells by referring to the positions of the input / output pins of each standard cell obtained from the library file 11.

【００３９】図３はこのようにして得られた概略配線の
結果を示す概念的な平面図である。破線の矩形の集合は
スタンダードセルを配置することができる配置領域４０
を示しており、図２に示した回路を構成するスタンダー
ドセルもこの矩形において配置される。もちろん、図２
に示した回路を構成する以外のスタンダードセルも配置
領域４０において配置される。FIG. 3 is a conceptual plan view showing the result of the schematic wiring thus obtained. A set of dashed rectangles is an arrangement area 40 in which standard cells can be arranged.
The standard cells that form the circuit shown in FIG. 2 are also arranged in this rectangle. Of course, Figure 2
Standard cells other than those constituting the circuit shown in are also arranged in the arrangement region 40.

【００４０】スタンダードセル２１ｓ，２２ｓ，４１ｓ
〜４８ｓ，は、それぞれドライバ２１，２２，フリップ
フロップ４１〜４８に対応するスタンダードセルであ
る。配線３０はクロック信号をスタンダードセル２１
ｓ，２２ｓに与えるクロック配線である。配線３１は、
スタンダードセル２１ｓから分岐点３１ｘまでを結ぶ配
線要素３１ａ、分岐点３１ｘからスタンダードセル４２
ｓまでを結ぶ配線要素３１ｂ、分岐点３１ｘからスタン
ダードセル４３ｓまでを結ぶ配線要素３１ｃ、及びスタ
ンダードセル４３ｓからスタンダードセル４４ｓまでを
結ぶ配線要素３１ｄから構成されている。配線要素３１
ａにはスタンダードセル４１ｓが接続されている。同様
にして、配線３２は、スタンダードセル２２ｓから分岐
点３２ｘを経由してスタンダードセル４５ｓまでを結ぶ
配線要素３２ａ、分岐点３２ｘから分岐点３２ｙを経由
してスタンダードセル４６ｓまでを接続する配線要素３
２ｂ、及び分岐点３２ｙ〜スタンダードセル４７ｓまで
を接続する配線要素３２ｃから構成されている。スタン
ダードセル４８ｓは配線３２ｂに接続されている。Standard cells 21s, 22s, 41s
.About.48 s are standard cells corresponding to the drivers 21, 22 and flip-flops 41-48, respectively. The wiring 30 transmits the clock signal to the standard cell 21.
It is a clock wiring given to s and 22s. The wiring 31 is
Wiring element 31a connecting standard cell 21s to branch point 31x, and standard cell 42 from branch point 31x
It is composed of a wiring element 31b connecting from s, a wiring element 31c connecting from the branch point 31x to the standard cell 43s, and a wiring element 31d connecting from the standard cell 43s to the standard cell 44s. Wiring element 31
The standard cell 41s is connected to a. Similarly, the wiring 32 is a wiring element 32a connecting the standard cell 22s to the standard cell 45s via the branch point 32x, and a wiring element 3 connecting the branch point 32x to the standard cell 46s via the branch point 32y.
2b, and a wiring element 32c that connects the branch point 32y to the standard cell 47s. The standard cell 48s is connected to the wiring 32b.

【００４１】概略配線部４から出力され、図３に対応す
る結果を得て、概略配線最適化部６は、最適化ルールフ
ァイル１５を読み込む。最適化ルール定義ファイルは例
えば次の「」に示すような書式で、概略配線を最適化す
る方法を指定する。The rough wiring optimization unit 6 outputs the result corresponding to FIG. 3 output from the rough wiring unit 4, and the rough wiring optimization unit 6 reads the optimization rule file 15. The optimization rule definition file specifies a method for optimizing the rough wiring, for example, in the format shown in "" below.

【００４２】「foreach(net in netlist) ｛ｉｆ（ｗｉ
ｒｅ−ｌｅｎｇｔｈ（ｎｅｔ）＞２００ｕｍ） ｒｅｄ
ｕｃｅ−ｗｉｒｅ−ｌｅｎｇｔｈ（ｎｅｔ）；｝
」"Foreach (net in netlist) {if (wi
re-length (net)> 200um) red
use-wire-length (net);}
"

【００４３】“ｎｅｔｌｉｓｔ ”は自動配置配線装置
１に与えられた論理回路全体を、“net ”は“netlist
”の中の一つの配線をそれぞれ示す。第１行の実行に
より、自動配置配線装置１に与えられた“netlist ”に
含まれる全部の“net ”に対して、２行目の処理が実行
される。“wire-length(net)”は“net ”で示された配
線の配線長を与える関数である。また、“reduce-wire-
length(net) ”は“net ”で示された配線の近傍に論理
的に等価な信号を伝える配線の有無を探査する。そして
論理的に等価な配線が存在すれば、これに“net ”で示
される配線の一部をつなぎかえた場合に“net ”で示さ
れる配線の配線長が短くなるか否かを判断し、短くなる
のであればそのつなぎかえを実行する。ここでは配線長
が２００μｍを越える配線に関してつなぎかえを行う。"Netlist" is the entire logic circuit provided to the automatic placement and routing apparatus 1, and "net" is "netlist".
Each of the wirings in "." Is shown. By the execution of the first line, the processing of the second line is executed for all "nets" included in "netlist" given to the automatic placement and routing apparatus 1. "Wire-length (net)" is a function that gives the wire length of the wire indicated by "net".
"length (net)" searches for the presence of wiring that transmits a logically equivalent signal in the vicinity of the wiring indicated by "net." And if there is a logically equivalent wiring, "net" is added to this. It is judged whether or not the wiring length of the wiring indicated by "net" becomes shorter when part of the wiring shown is reconnected, and if it becomes shorter, the reconnection is executed. Perform reconnection for wiring that exceeds.

【００４４】図４は、このような最適化ルールファイル
１５を読み込んだ場合の概略配線最適化部６の動作を示
すフローチャートである。ステップＳ１において、所定
の長さ以上の配線長wire-length(net)を有する配線 net
が存在するか否かが判断される。そのような配線が存在
しない場合には、論理回路設計段階において想定したよ
りも長い配線は存在しないので、つなぎかえを行うこと
なく終了する。FIG. 4 is a flow chart showing the operation of the general wiring optimization section 6 when such an optimization rule file 15 is read. In step S1, a wiring net having a wiring length wire-length (net) of a predetermined length or more
Is determined. If such a wiring does not exist, there is no wiring longer than expected at the logic circuit designing stage, so that the process ends without reconnection.

【００４５】ステップＳ１において“ＹＥＳ”と判断さ
れた場合にはステップＳ２に進み、命令“reduce-wire-
length(net) ”に従って、当該配線の末端に接続された
セル（図面及び以下において「末端セル」という）の近
傍に、当該配線に与えられる信号と論理的に等価な信号
が与えられるノード（図面及び以下において「等価ノー
ド」という）があるか否かが判断される。ここで「配線
の末端」とは、配線において信号が伝達する方向に存在
する配線の端を意味し、図２の例ではクロック配線３０
から遠い方の端を指す。If "YES" is determined in step S1, the process proceeds to step S2 and the instruction "reduce-wire-
According to "length (net)", a node (drawing and the following "terminal cell") connected to the end of the wiring is supplied with a signal logically equivalent to the signal applied to the wiring And in the following, "equal node"). Here, the “terminal of the wiring” means the end of the wiring existing in the direction in which the signal is transmitted in the wiring, and in the example of FIG.
Refers to the end far away from.

【００４６】図３に示された例において配線３１が所定
の長さを超えていると仮定すると、ステップＳ１からス
テップＳ２へと進み、ステップＳ２において配線３１の
末端に接続されているスタンダードセル４４ｓが検出さ
れる。そしてスタンダードセル４４ｓから所定の範囲内
に、配線３１と論理的に等価なノードがあるか否かが探
査される。配線３１はドライバ２１によってクロック信
号を伝達しているが、配線３２もドライバ２２によって
クロック信号を伝達している。このため、配線３２のう
ち配線要素３２ａの末端即ちスタンダードセル４５ｓと
の接続点が等価ノードに対応する。Assuming that the wiring 31 exceeds the predetermined length in the example shown in FIG. 3, the process proceeds from step S1 to step S2, and the standard cell 44s connected to the end of the wiring 31 in step S2. Is detected. Then, it is searched whether or not there is a node logically equivalent to the wiring 31 within a predetermined range from the standard cell 44s. The wiring 31 transmits the clock signal by the driver 21, but the wiring 32 also transmits the clock signal by the driver 22. Therefore, the end of the wiring element 32a of the wiring 32, that is, the connection point with the standard cell 45s corresponds to the equivalent node.

【００４７】図４に戻り、等価ノードが存在しなければ
ステップＳ５へ進み、他の配線に関してつなぎかえが行
われることになる。一方、等価ノードが存在すれば、配
線のうち末端セルのみを接続している配線要素を削除す
る。図３に即していえば、末端セルであるスタンダード
セル４４ｓとスタンダードセル４３ｓとを結ぶ配線要素
３１ｄが削除される。Returning to FIG. 4, if there is no equivalent node, the process proceeds to step S5, and another wire is reconnected. On the other hand, if there is an equivalent node, the wiring element connecting only the terminal cell of the wiring is deleted. According to FIG. 3, the wiring element 31d that connects the standard cell 44s and the standard cell 43s, which are the end cells, is deleted.

【００４８】図５は概略配線最適化部６の出力を概念的
に示す平面図である。配線要素３１ｄの削除が太い破線
で示されている。FIG. 5 is a plan view conceptually showing the output of the general wiring optimization unit 6. Deletion of the wiring element 31d is indicated by a thick broken line.

【００４９】図４に戻り、ステップＳ４において、等価
ノードと末端セルとを接続する配線要素を追加する。図
５において白抜きの線で示された配線要素３３が、ステ
ップＳ４において追加されたものである。スタンダード
セル４４ｓの近傍において、削除された配線要素３１ｄ
と一部重複するが、配線要素３３はスタンダードセル４
５ｓをスタンダードセル４４ｓに接続する。Returning to FIG. 4, in step S4, a wiring element that connects the equivalent node and the end cell is added. The wiring element 33 indicated by a white line in FIG. 5 is added in step S4. The deleted wiring element 31d near the standard cell 44s
Wiring element 33 is standard cell 4
5s is connected to the standard cell 44s.

【００５０】上記のように、配線３１に関するつなぎか
えは完了するが、配線３３を介してスタンダードセル４
４ｓにはスタンダードセル２２が接続されるので、つな
ぎかえの前後において図２に示された回路図の論理が変
化するものではない。その一方で配線３１の配線長は低
減されている。As described above, the connection of the wiring 31 is completed, but the standard cell 4 is connected through the wiring 33.
Since the standard cell 22 is connected to 4s, the logic of the circuit diagram shown in FIG. 2 does not change before and after reconnection. On the other hand, the wiring length of the wiring 31 is reduced.

【００５１】図４に戻り、ステップＳ４が終了すれば、
ステップＳ５に進み、他の配線のつなぎかえの準備が行
われる。全ての配線に関して各ステップの処理が完了す
れば概略配線最適化部６の動作は終了する。Returning to FIG. 4, when step S4 ends,
Proceeding to step S5, preparations for reconnection of other wirings are made. When the processing of each step is completed for all the wirings, the operation of the rough wiring optimization unit 6 ends.

【００５２】詳細配線部５はこのようにして生成された
概略配線結果を受け、これを配線に関するレイアウトデ
ータ１４に変換する。The detailed wiring section 5 receives the rough wiring result generated in this way and converts it into layout data 14 regarding wiring.

【００５３】以上に示したように、第１実施例によって
は、配線要素のつなぎかえを行うことによって、論理設
計時に想定していなかった程度に長い配線長を有するＬ
ＳＩの自動配置配線を回避することができる。よって、
所期の速度性能を満たす任意の論理回路のレイアウトを
得ることができる。実際にこの発明を適用する場合に
は、所定の配線長として５００〜１０００μｍ以上の値
が選択される。As described above, according to the first embodiment, by changing over the wiring elements, L having a wiring length as long as not expected at the time of logic design is obtained.
The automatic placement and routing of SI can be avoided. Therefore,
It is possible to obtain the layout of any logic circuit that satisfies the desired speed performance. When the present invention is actually applied, a value of 500 to 1000 μm or more is selected as the predetermined wiring length.

【００５４】尚、本実施例では概略配線最適化部６を概
略配線部４の直後に行う列を示したが、詳細配線部５の
直後に詳細配線最適化部６１を設け、その結果に対して
同様の処理を施してもよい。図６はそのような構成を有
する自動配置配線装置１０１の構成を示すブロック図で
ある。In the present embodiment, the rough wiring optimization unit 6 is shown immediately after the rough wiring unit 4, but the detailed wiring optimization unit 61 is provided immediately after the detailed wiring unit 5 and the result is The same process may be performed. FIG. 6 is a block diagram showing the configuration of the automatic placement and routing apparatus 101 having such a configuration.

【００５５】第２実施例：次に本発明の第２実施例につ
いて説明する。第２実施例にも自動配置配線装置１を用
いる。但し第２実施例では最適化ルールファイルの内容
が異なる。つまり、自動配置配線装置１を用いれば、最
適化ルールファイルさえ変えれば、様々な最適化を行う
ことができる。Second Embodiment: Next, a second embodiment of the present invention will be described. The automatic placement and routing apparatus 1 is also used in the second embodiment. However, the contents of the optimization rule file are different in the second embodiment. That is, if the automatic placement and routing apparatus 1 is used, various optimizations can be performed by changing the optimization rule file.

【００５６】図７は自動配置配線の対象となるネットリ
ストの内容を示す回路図である。この回路はトライバ２
１、フリップフロップ４１〜４８を備えている。ドライ
バ２１の入力端にはクロック信号が与えられ、ドライバ
２１の出力端にはフリップフロップ４１〜４８の各々の
クロック入力端が接続される。FIG. 7 is a circuit diagram showing the contents of the netlist which is the object of automatic placement and routing. This circuit is a tribar 2
1, and includes flip-flops 41 to 48. A clock signal is applied to the input end of the driver 21, and the clock input ends of the flip-flops 41 to 48 are connected to the output end of the driver 21.

【００５７】概略配線迄の動作は、第１実施例と同様で
あり、図８は図７に示された回路に対応したスタンダー
ドセルの配置及び概略配線を示す概念的な平面図であ
る。配線３１がスタンダードセル４１ｓ〜４４ｓを相互
に接続し、配線３２がスタンダードセル４５ｓ〜４８ｓ
を相互に接続している。そして、配線３１，３２とスタ
ンダードセル２１ｓとは配線３４によって接続されてい
る。配線３０は第１実施例と同様にクロック配線であ
る。The operation up to the rough wiring is the same as that of the first embodiment, and FIG. 8 is a conceptual plan view showing the layout and the rough wiring of the standard cells corresponding to the circuit shown in FIG. The wiring 31 connects the standard cells 41s to 44s to each other, and the wiring 32 connects the standard cells 45s to 48s.
Are connected to each other. The wirings 31 and 32 and the standard cell 21s are connected by a wiring 34. The wiring 30 is a clock wiring as in the first embodiment.

【００５８】概略配線最適化部６は最適化ルール定義フ
ァイル１５を読み込む。最適化ルールファイル１５では
例えば次の「」に示すような書式で、概略配線を最適化
する方法を指定する。The general wiring optimization unit 6 reads the optimization rule definition file 15. In the optimization rule file 15, for example, a method for optimizing the rough wiring is specified in a format as shown in the following "".

【００５９】「foreach(net in netlist) ｛ if(fanout(net)>5) divide-net(net); ｝ 」"Foreach (net in netlist) {if (fanout (net)> 5) divide-net (net);}"

【００６０】“fanout(net) ”は“net ”で示された配
線のファンアウト（ゲートの数）を与える関数である。
また、“drive-net(net)”は“net ”で示された配線及
びこれに接続された下流の配線を一旦削除し、これらの
配線に接続されたスタンダードセルをグループ化して再
度配線を行う。ここで「下流の配線」とは信号の伝達す
る方向において接続された配線をいう。このときにグル
ープ化したそれぞれのグループに対してドライバが備え
られるように、ドライバが追加される。ここではファン
アウトが５を超える配線について上記再配線及びドライ
バの挿入が行われることになる。"Fanout (net)" is a function that gives the fanout (the number of gates) of the wiring indicated by "net".
Also, "drive-net (net)" temporarily deletes the wiring indicated by "net" and the downstream wiring connected to this, and standard cells connected to these wirings are grouped and wiring is performed again. . Here, “downstream wiring” refers to wiring connected in the signal transmission direction. At this time, a driver is added so that a driver is provided for each group grouped. Here, the rewiring and the insertion of the driver are performed for the wiring having the fan-out exceeding 5.

【００６１】図９は、このような最適化ルールファイル
１５を読み込んだ場合の概略配線最適化部６の動作を示
すフローチャートである。先ずステップＳ１１におい
て、所定のファンアウトを超えるファンアウトを有する
配線があるか否かを判断する。もしあれば、ステップＳ
１２の処理に進むが、なければ最適化の必要がないので
概略配線最適化部６の動作は終了する。FIG. 9 is a flow chart showing the operation of the general wiring optimization section 6 when such an optimization rule file 15 is read. First, in step S11, it is determined whether or not there is a wiring having a fan-out exceeding a predetermined fan-out. Step S, if any
The process proceeds to step 12, but if there is no optimization, the operation of the general wiring optimization unit 6 ends.

【００６２】図８に即してみれば、配線３４のファンア
ウトが８であり、所定のファンアウトである５を超えて
いるので、配線３４に対してステップＳ１２の処理が行
われることになる。Referring to FIG. 8, since the fanout of the wiring 34 is 8, which exceeds the predetermined fanout of 5, the processing of step S12 is performed on the wiring 34. .

【００６３】図９に戻りステップＳ１２において、ステ
ップＳ１１の判断“ＹＥＳ”を得た根拠である配線、即
ち所定のファンアウトを超えるファンアウトを有する配
線を削除する。またこれに接続される下流の配線をも削
除する。このような配線もファンアウトを決定するため
である。図８に即してみれば、配線３４に接続されてい
る配線３１，３２も配線３４とともに削除されることに
なる。Returning to FIG. 9, in step S12, the wiring which is the basis for obtaining the judgment "YES" in step S11, that is, the wiring having the fan-out exceeding the predetermined fan-out is deleted. Also, the downstream wiring connected to this is also deleted. This is because such wiring also determines fanout. According to FIG. 8, the wirings 31 and 32 connected to the wiring 34 are also deleted together with the wiring 34.

【００６４】この後、ステップＳ１３において、削除さ
れた配線に接続されていたスタンダードセルのグループ
分けが行われる。この場合、互いに比較的近くにおいて
位置するスタンダードセルが同一のグループとなるよう
にグループ分けが行われる。図８に即してみれば、スタ
ンダードセル４１〜４４と、スタンダードセル４５〜４
８の２つのグループに分割されることになる。Then, in step S13, the standard cells connected to the deleted wiring are grouped. In this case, the grouping is performed so that the standard cells located relatively close to each other belong to the same group. According to FIG. 8, the standard cells 41 to 44 and the standard cells 45 to 4
It will be divided into two groups of eight.

【００６５】ステップＳ１４において、各グループのセ
ルに対し、それぞれドライバが備えられるようにドライ
バを追加する。図１０は概略配線最適化部６の出力を概
念的に示す平面図であり、フリップフロップ４５〜４８
を含むグループに対応してドライバの機能を有するスタ
ンダードセル２３ｓが追加されていることが図示されて
いる。フリップフロップ４５〜４８を含むグループに対
しては、既にスタンダードセル２１ｓが設けられている
ので追加されない。このスタンダードセル２３ｓはスタ
ンダードセル２１ｓが対応するドライバと同一、若しく
は論理的には等価であり、駆動能力のみ異なるドライバ
に対応する。In step S14, a driver is added to each group of cells so that a driver can be provided. FIG. 10 is a plan view conceptually showing the output of the general wiring optimization unit 6, and flip-flops 45 to 48.
It is illustrated that the standard cell 23s having a driver function is added corresponding to the group including. Since the standard cell 21s is already provided to the group including the flip-flops 45 to 48, it is not added. The standard cell 23s is the same as or logically equivalent to the driver to which the standard cell 21s corresponds, and corresponds to the driver which is different only in the driving capability.

【００６６】次にステップＳ１５において再配線が行わ
れる。スタンダードセル４１〜４４を含むグループに対
しては除去前の配線３１と同一の配線が敷設され、スタ
ンダードセル４５〜４８を含むグループに対しては除去
前の配線３２と同一の配線が敷設される。このため、こ
の例では結果的には太い破線で示される配線３４のみが
除去されたことになる。Next, in step S15, rewiring is performed. The same wiring as the wiring 31 before the removal is laid for the group including the standard cells 41 to 44, and the same wiring as the wiring 32 before the removal is laid for the group including the standard cells 45 to 48. . Therefore, in this example, as a result, only the wiring 34 indicated by the thick broken line is removed.

【００６７】一方、スタンダードセル４５〜４８を含む
グループに対してクロック信号を伝達するため、クロッ
ク配線３０とスタンダードセル２３ｓの入力端とを結ぶ
配線３５、及びスタンダードセル２３ｓの出力端と配線
３２とを結ぶ配線３６が追加される。配線３５，３６は
図１０において白抜きの線で示されている。On the other hand, in order to transmit the clock signal to the group including the standard cells 45 to 48, the wiring 35 connecting the clock wiring 30 and the input end of the standard cell 23s, and the output end of the standard cell 23s and the wiring 32 are connected. A wiring 36 connecting the two is added. The wirings 35 and 36 are shown by white lines in FIG.

【００６８】ステップＳ１６によってずべての配線に関
して上記の処理が行われたか否かが判断され、“ＮＯ”
との判断が得られればステップＳ１１に戻り、“ＹＥ
Ｓ”との判断が得られれば概略配線最適化部６の動作は
終了する。In step S16, it is determined whether or not the above processing has been performed for all wirings, and "NO".
If it is determined that “YE
If the determination is "S", the operation of the rough wiring optimization unit 6 ends.

【００６９】このようにして得られた結果、ファンアウ
トの低減が行われたことになる。図１０で例示された場
合をみれば、図８におけるファンアウト８から、ファン
アウト４へ低減されている。しかも、スタンダードセル
４１〜４８の全てには図８と論理的に同一の信号（クロ
ック信号）が与えられているので、回路図の論理が変化
するものではない。従って、ファンアウトの増加による
スタンダードセルの駆動能力不足を回避することができ
る。As a result obtained in this way, the fanout is reduced. In the case illustrated in FIG. 10, the fanout 8 is reduced from the fanout 8 in FIG. Moreover, since all of the standard cells 41 to 48 are given the same logical signal (clock signal) as in FIG. 8, the logic of the circuit diagram does not change. Therefore, it is possible to avoid the shortage of the drive capacity of the standard cell due to the increase in fan-out.

【００７０】配線３４が長い場合、即ちスタンダードセ
ルが遠く離れて位置している場合には更に信号の遅延を
回避することもできる。以下これを説明する。When the wiring 34 is long, that is, when the standard cells are located far away, it is possible to further avoid the signal delay. This will be described below.

【００７１】図８を参照してスタンダードセル４５ｓ〜
４８ｓにおいて生じるディレイＴ₁を概算してみる。配
線３２，３４の寄生抵抗をそれぞれＲ₃₂，Ｒ₃₄とし、ま
たそれぞれの寄生容量をＣ₃₂，Ｃ₃₄とし、更に、スタン
ダードセル２１ｓ，２２ｓ，４５ｓ〜４８ｓの入力容量
をそれぞれＣ_inとすると、配線３４によって生じるディ
レイは概ねReferring to FIG. 8, standard cells 45s-
Estimate the delay T ₁ that occurs at 48 s. If the parasitic resistances of the wirings 32 and 34 are R ₃₂ and R ₃₄ , the respective parasitic capacitances are C ₃₂ and C _34, and the input capacitances of the standard cells 21s, 22s, 45s to 48s are C _in , respectively. The delay caused by the wiring 34 is almost

【００７２】[0072]

【数１】 [Equation 1]

【００７３】であると見積もられる。一方、配線３２に
よって生じるディレイは概ねIs estimated to be On the other hand, the delay caused by the wiring 32 is almost

【００７４】[0074]

【数２】 [Equation 2]

【００７５】であると見積もられる。スタンダードセル
２１ｓのイントリンシックディレイをＴ_BUFFとすると、
生じるディレイＴ₁ は次式のように表される。Is estimated to be If the intrinsic delay of the standard cell 21s is T _BUFF ,
The resulting delay T ₁ is expressed by the following equation.

【００７６】[0076]

【数３】 [Equation 3]

【００７７】一方、図１０のように再配線した場合を考
える。配線３５の長さは配線３４の長さとほぼ同じであ
り、その寄生抵抗、寄生容量はそれぞれＲ₃₄，Ｃ₃₄とみ
ることができる。このため、スタンダードセル２１ｓと
スタンダードセル２３ｓとの間におけるディレイＴ₂₁は
概ね次式のように表される。On the other hand, consider the case of rewiring as shown in FIG. The length of the wiring 35 is almost the same as the length of the wiring 34, and its parasitic resistance and parasitic capacitance can be regarded as R ₃₄ and C ₃₄ , respectively. Therefore, the delay T ₂₁ between the standard cell 21s and the standard cell 23s is generally expressed by the following equation.

【００７８】[0078]

【数４】 [Equation 4]

【００７９】通常、スタンダードセル２３ｓのイントリ
ンシックディレイもスタンダードセル２１ｓのそれと等
しくＴ_BUFFであり、一方配線３２におけるディレイＴ₂₂
はディレイＴ₁₂と等しいので、結局図１０の場合にはス
タンダードセル４５ｓ〜４８ｓにおいて生じるディレイ
Ｔ₂ は、Normally, the intrinsic delay of the standard cell 23s is also T _BUFF , which is equal to that of the standard cell 21s, and the delay T ₂₂ in the wiring 32 is one.
Is equal to the delay T ₁₂ , the delay T ₂ generated in the standard cells 45s to 48s in the case of FIG.

【００８０】[0080]

【数５】 [Equation 5]

【００８１】となり、Ｒ₃₄（Ｃ₃₂＋３Ｃ_in）だけディレ
イＴ₁ よりも低減されることがわかる。Therefore, it can be seen that the delay is reduced by R ₃₄ (C ₃₂ + 3C _in ) from the delay T ₁ .

【００８２】実際にこの発明を適用する場合には、所定
のファンアウトは１０〜２０に選択される。When actually applying the present invention, the predetermined fan-out is selected to 10 to 20.

【００８３】なお、第２実施例において配線の総負荷容
量を基準に判定して再配線を行うこともできる。その場
合には最適化ルールファイル１５では例えば次の「」に
示すような書式で、概略配線を最適化する方法を指定す
ればよい。In the second embodiment, the rewiring can be performed based on the total load capacitance of the wiring. In that case, in the optimization rule file 15, for example, the method for optimizing the rough wiring may be specified in a format as shown in the following "".

【００８４】「foreach(net in netlist) ｛ if(capasitive-load(net)>5pF) divide-net(net); ｝ 」"Foreach (net in netlist) {if (capasitive-load (net)> 5pF) divide-net (net);}"

【００８５】ここで“capasitive-load(net)”は、net
で示される配線の総負荷容量（配線容量を含む）を与え
る関数である。ここでは５ｐＦ以上の総負荷容量を有す
る配線について再配線を行うことにより、概略配線を最
適化する方法を指定している。このように指定すること
により、第１実施例と同様にして遅延時間の増大を回避
することができる。Here, "capasitive-load (net)" is net
Is a function that gives the total load capacity (including the wire capacity) of the wire shown by Here, the method for optimizing the rough wiring is specified by rewiring the wiring having the total load capacitance of 5 pF or more. By specifying in this way, it is possible to avoid an increase in delay time as in the first embodiment.

【００８６】第３実施例：次に本発明の第３実施例につ
いて説明する。第３実施例にも自動配置配線装置１を用
いる。但し第３実施例では最適化ルールファイルの内容
が第１実施例及び第２実施例のいずれの場合とも異なっ
ている。Third Embodiment: Next, a third embodiment of the present invention will be described. The automatic placement and routing apparatus 1 is also used in the third embodiment. However, in the third embodiment, the contents of the optimization rule file are different from those in the first embodiment and the second embodiment.

【００８７】図１１は自動配置配線の対象となるネット
リストの内容を示す回路図である。この回路はそのクロ
ック入力端が共通して接続され、これにクロック信号が
与えられるフリップフロップ４１〜４８を備えている。FIG. 11 is a circuit diagram showing the contents of the netlist which is the object of automatic placement and routing. This circuit is provided with flip-flops 41 to 48 whose clock input terminals are commonly connected and to which a clock signal is applied.

【００８８】概略配線迄の動作は第１実施例と同様であ
り、図１２は図１１に示された回路に対応したスタンダ
ードセルの配置及び概略配線を示す概念的な平面図であ
る。配線３１にはフリップフロップ４１〜４４の各々の
クロック入力端が接続されており、配線３２にはフリッ
プフロップ４５〜４８の各々のクロック入力端が接続さ
れている。配線３１，３２にはクロック信号が与えられ
る配線３７が接続されており、配線３７には名称“ＣＬ
Ｋ”が付されている。The operation up to the rough wiring is similar to that of the first embodiment, and FIG. 12 is a conceptual plan view showing the layout and the rough wiring of the standard cells corresponding to the circuit shown in FIG. The wiring 31 is connected to the respective clock input ends of the flip-flops 41 to 44, and the wiring 32 is connected to the respective clock input ends of the flip-flops 45 to 48. A wiring 37 to which a clock signal is given is connected to the wirings 31 and 32, and the wiring 37 has a name “CL”.
K ”is attached.

【００８９】概略配線最適化部６は最適化ルール定義フ
ァイル１５を読み込む。最適化ルールファイル１５では
例えば次の「」に示すような書式で、概略配線を最適化
する方法を指定する。The general wiring optimization unit 6 reads the optimization rule definition file 15. In the optimization rule file 15, for example, a method for optimizing the rough wiring is specified in a format as shown in the following "".

【００９０】「MAX-FANOUT=5; DRIVE-POWER=2; add-driver(“CLK”,MAX-FANOUT,DRIVE-POWER); 」“MAX-FANOUT = 5; DRIVE-POWER = 2; add-driver (“ CLK ”, MAX-FANOUT, DRIVE-POWER);”

【００９１】１及び２行目は定数の定義であり、３行目
のadd-driverはMAX-FANOUTによって指定された数以下の
スタンダードセルを同一のグループに纏めてグループ化
し、DRIVE-POWER で指定されたドライブ能力を有するド
ライバに相当するスタンダードセルを各グループに与え
て再配線を行う命令である。このような再配線は、名称
“ＣＬＫ”を有する配線に接続されたスタンダードセル
に対して行われる。The 1st and 2nd lines are definitions of constants, and the add-driver on the 3rd line group together standard cells of the number specified by MAX-FANOUT or less into the same group and specify by DRIVE-POWER. This is an instruction to give a standard cell corresponding to a driver having the specified drive capability to each group and perform rewiring. Such rewiring is performed on the standard cell connected to the wiring having the name "CLK".

【００９２】例えば、クロック信号が与えられるクロッ
ク配線は自動配置配線を実行するまでもなく、配線長が
長く、負荷容量が大きくなることが判っている。よって
回路設計の際に特定の名称を付けておき、あとでこの名
称を検索すれば、配線長が長く、負荷容量が大きくなる
配線を容易に検出することができる。特に、クロック配
線のような配線は、回路設計や論理合成の際における最
適化だけでは対処しきれない場合がある。よって、自動
配置配線によって実際にセルが配置された物理的な位置
に注目して、最適化を行うことが有効となる。For example, it has been known that the clock wiring to which the clock signal is applied has a long wiring length and a large load capacitance without the automatic placement and wiring. Therefore, if a specific name is given at the time of circuit design and this name is searched later, a wire having a long wire length and a large load capacitance can be easily detected. In particular, wiring such as clock wiring may not be able to be dealt with only by optimization during circuit design and logic synthesis. Therefore, it is effective to pay attention to the physical position where the cell is actually placed by the automatic placement and routing and perform the optimization.

【００９３】図１３は、このような最適化ルールファイ
ル１５を読み込んだ場合の概略配線最適化部６の動作を
示すフローチャートである。先ずステップＳ２１におい
て、名称“ＣＬＫ”を有する配線が探査される。該当す
る配線が存在しなければ概略配線最適化部６の動作は終
了し、存在すればステップＳ２２に進む。図１２に例示
された場合ではクロック信号が与えられる配線３７が名
称“ＣＬＫ”を有している。FIG. 13 is a flow chart showing the operation of the general wiring optimization section 6 when such an optimization rule file 15 is read. First, in step S21, the wiring having the name "CLK" is searched. If there is no corresponding wiring, the operation of the rough wiring optimization unit 6 ends, and if it exists, the process proceeds to step S22. In the case illustrated in FIG. 12, the wiring 37 to which the clock signal is applied has the name “CLK”.

【００９４】ステップＳ２２では名称“ＣＬＫ”を有す
る配線に直接、他の配線を介して間接的に接続されたス
タンダードセルをグループ分けする。この際、各グルー
プが有するスタンダードセルの数はMAX-FANOUT以下とな
るように分けられる。また、配置されている位置の比較
的近いものが同一グループとなるようにグループ分けさ
れる。図１２に示された例ではスタンダードセル４１ｓ
〜４４ｓ、スタンダードセル４５ｓ〜４８ｓの２つのグ
ループに分割される。In step S22, the standard cells directly connected to the wiring having the name "CLK" and indirectly connected via another wiring are divided into groups. At this time, the number of standard cells included in each group is divided so as to be equal to or less than MAX-FANOUT. In addition, groups that are located relatively close to each other are grouped so that they are in the same group. In the example shown in FIG. 12, the standard cell 41s
.About.44 s and standard cells 45 s to 48 s are divided into two groups.

【００９５】そしてステップＳ２３により、名称“ＣＬ
Ｋ”が付された配線のみならず、グループ分けされたス
タンダードセルを接続する配線も一旦全て除去される。Then, in step S23, the name "CL
Not only the wiring marked with K ″, but also all the wirings connecting the grouped standard cells are once removed.

【００９６】更にステップＳ２４に進み、各グループに
対し、ドライバに対応するスタンダードセルを追加す
る。このスタンダードセルに対応するドライバのドライ
ブ能力はDRIVE-POWER によって決定される。図１４は概
略配線最適化部６の出力を概念的に示す平面図であり、
フリップフロップ４１〜４４を含むグループに対応して
ドライバの機能を有するスタンダードセル２４ｓが、フ
リップフロップ４５〜４８を含むグループに対応してド
ライバの機能を有するスタンダードセル２５ｓが、それ
ぞれ追加されていることが図示されている。Further, in step S24, a standard cell corresponding to a driver is added to each group. The drive capacity of the driver corresponding to this standard cell is determined by DRIVE-POWER. FIG. 14 is a plan view conceptually showing the output of the general wiring optimization unit 6,
A standard cell 24s having a driver function corresponding to the group including the flip-flops 41 to 44 and a standard cell 25s having a driver function corresponding to the group including the flip-flops 45 to 48 are added. Is shown.

【００９７】この後、ステップＳ２５によって再配線が
行われる。図１４はその例を図１２に即して示したもの
であり、図１２と比較すると結果的には太い破線で示さ
れた配線が削除され、白抜きの線で示された配線が追加
されたことになる。Thereafter, rewiring is performed in step S25. FIG. 14 shows an example thereof in accordance with FIG. 12. As a result, as compared with FIG. 12, the wiring shown by the thick broken line is deleted, and the wiring shown by the white line is added. It will be.

【００９８】再配線が完了すればステップＳ２５の処理
が終わり、概略配線最適化部６の動作が終了する（図１
３）。When the rewiring is completed, the process of step S25 ends, and the operation of the general wiring optimization unit 6 ends (FIG. 1).
3).

【００９９】このようにして得られた結果、第２実施例
と同様にファンアウトの低減が行われたことになる。例
えば図１２と図１４とを比較すればファンアウト８か
ら、ファンアウト４へ低減されている。しかも、スタン
ダードセル４１〜４８の全てには図１２と論理的に同一
の信号（クロック信号）が与えられているので、回路図
の論理が変化するものではない。従って、第２実施例と
同様にファンアウトの増加によるスタンダードセルの駆
動能力不足を回避することができる。As a result obtained in this way, the fanout is reduced as in the second embodiment. For example, comparing FIG. 12 and FIG. 14, the fan-out 8 is reduced to the fan-out 4. Moreover, since all of the standard cells 41 to 48 are given the same signal (clock signal) as that of FIG. 12, the logic of the circuit diagram does not change. Therefore, similarly to the second embodiment, it is possible to avoid the shortage of the drive capacity of the standard cell due to the increase in fan-out.

【０１００】更にドライバに対応するスタンダードセル
を追加するので、駆動能力が増し、所望の速度性能を満
たすように論理回路の自動配置配線を行うことができ
る。Further, since the standard cell corresponding to the driver is added, the driving ability is increased and the automatic placement and wiring of the logic circuit can be performed so as to satisfy the desired speed performance.

【０１０１】なお、ドライバを追加する場合に上記の例
では特定の名称を有する配線に着目したが、配線長やフ
ァンアウトが所定の基準を超える配線に着目して行うこ
ともできる。その場合には、最適化ルールファイル１５
では例えば次の「」に示すような書式で、概略配線を最
適化する方法を指定すればよい。In the above example, when adding a driver, attention is paid to a wiring having a specific name, but it is also possible to pay attention to a wiring whose wiring length or fanout exceeds a predetermined standard. In that case, the optimization rule file 15
Then, for example, the method for optimizing the rough wiring may be specified in the format shown in the following "".

【０１０２】「foreach(net in netlist) ｛ if((wire-length(net)>200um) or (fanout(net)>5)) add-driver(net,MAX-FANOUT,DRIVE-POWER); ｝ 」"Foreach (net in netlist) {if ((wire-length (net)> 200um) or (fanout (net)> 5)) add-driver (net, MAX-FANOUT, DRIVE-POWER);}"

【０１０３】第４実施例：上記第１乃至第３実施例に示
された最適化はそれぞれ単独で行われるのみならず、組
み合わせて行うことができる。即ち、各最適化に対応す
る命令を組み合わせた内容を最適化ルールファイル１５
に与えておけばよい。Fourth Embodiment: The optimizations shown in the first to third embodiments can be performed not only individually but also in combination. That is, the contents of the combination of the instructions corresponding to each optimization are stored in the optimization rule file 15
You can give it to.

【０１０４】図１５は第１実施例において説明された配
線長に関する最適化、第２実施例において説明されたフ
ァンアウト数に関する最適化及び総負荷容量に関する最
適化、並びに第３実施例において説明されたドライバを
追加する最適化を組み合わせて処理するための命令群で
ある。このように最適化処理を重複して行うことで最適
化の程度は高くなる。FIG. 15 illustrates the optimization of the wiring length described in the first embodiment, the optimization of the number of fanouts and the optimization of the total load capacity described in the second embodiment, and the optimization of the third embodiment. It is an instruction group for processing by combining optimizations for adding a driver. In this way, the degree of optimization is increased by performing the optimization processing redundantly.

【０１０５】なお、ファンアウト数に関する最適化と総
負荷容量に関する最適化とは、殆ど同じ意味を持つので
どちらか一方のみを実行するようにしてもよい。Since the optimization regarding the number of fan-outs and the optimization regarding the total load capacity have almost the same meaning, only one of them may be executed.

【０１０６】[0106]

【発明の効果】以上のように、この発明によれば論理回
路の自動配置配線を行う際に最適化を行って、不必要に
配線を長く引き延ばすことを回避し、負荷に対するスタ
ンダードセルの駆動能力不足を解消し、所望の速度性能
を満たすようなレイアウトを得ることができる。As described above, according to the present invention, the automatic placement and routing of the logic circuit is optimized to avoid unnecessarily lengthening the wiring and to drive the standard cell with respect to the load. It is possible to solve the shortage and obtain a layout that satisfies the desired speed performance.

【０１０７】このような最適化は最適化部に与えられる
最適化ルールファイルの内容を変更することによって容
易に変更することができる。Such optimization can be easily changed by changing the contents of the optimization rule file given to the optimization unit.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の第１実施例の構成を示すブロック図で
ある。FIG. 1 is a block diagram showing a configuration of a first exemplary embodiment of the present invention.

【図２】本発明の第１実施例の動作を説明する回路図で
ある。FIG. 2 is a circuit diagram illustrating the operation of the first exemplary embodiment of the present invention.

【図３】本発明の第１実施例の動作を説明する平面図で
ある。FIG. 3 is a plan view explaining the operation of the first embodiment of the present invention.

【図４】本発明の第１実施例の動作を説明するフローチ
ャートである。FIG. 4 is a flowchart illustrating the operation of the first exemplary embodiment of the present invention.

【図５】本発明の第１実施例の動作を説明する平面図で
ある。FIG. 5 is a plan view illustrating the operation of the first embodiment of the present invention.

【図６】本発明の第１実施例の他の構成を示すブロック
図である。FIG. 6 is a block diagram showing another configuration of the first exemplary embodiment of the present invention.

【図７】本発明の第１実施例の動作を説明する回路図で
ある。FIG. 7 is a circuit diagram illustrating the operation of the first exemplary embodiment of the present invention.

【図８】本発明の第１実施例の動作を説明する平面図で
ある。FIG. 8 is a plan view illustrating the operation of the first exemplary embodiment of the present invention.

【図９】本発明の第１実施例の動作を説明するフローチ
ャートである。FIG. 9 is a flowchart illustrating the operation of the first exemplary embodiment of the present invention.

【図１０】本発明の第１実施例の動作を説明する平面図
である。FIG. 10 is a plan view for explaining the operation of the first embodiment of the present invention.

【図１１】本発明の第１実施例の動作を説明する回路図
である。FIG. 11 is a circuit diagram illustrating the operation of the first exemplary embodiment of the present invention.

【図１２】本発明の第１実施例の動作を説明する平面図
である。FIG. 12 is a plan view illustrating the operation of the first exemplary embodiment of the present invention.

【図１３】本発明の第１実施例の動作を説明するフロー
チャートである。FIG. 13 is a flowchart illustrating the operation of the first exemplary embodiment of the present invention.

【図１４】本発明の第１実施例の動作を説明する平面図
である。FIG. 14 is a plan view for explaining the operation of the first embodiment of the present invention.

【図１５】本発明の第４実施例の最適化ルールファイル
を示す説明図である。FIG. 15 is an explanatory diagram showing an optimization rule file according to a fourth embodiment of this invention.

【図１６】従来の技術の構成を示すブロック図である。FIG. 16 is a block diagram showing a configuration of a conventional technique.

【図１７】従来の技術の動作を説明する回路図である。FIG. 17 is a circuit diagram illustrating the operation of a conventional technique.

【図１８】従来の技術の動作を説明する回路図である。FIG. 18 is a circuit diagram illustrating the operation of a conventional technique.

【図１９】従来の技術の動作を説明する回路図である。FIG. 19 is a circuit diagram illustrating the operation of a conventional technique.

【図２０】従来の技術の動作を説明する回路図である。FIG. 20 is a circuit diagram illustrating the operation of a conventional technique.

フロントページの続き (72)発明者 市川 周一 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社システムエル・エス・アイ開発研 究所内Front page continuation (72) Inventor Shuichi Ichikawa 4-1-1 Mizuhara, Itami City, Hyogo Prefecture Mitsubishi Electric Corporation System LSI Development Laboratory

Claims (11)

【特許請求の範囲】[Claims] 【請求項１】 （ａ）設計対象となる論理回路を構成す
る機能素子であるセルの複数が指定領域に配置され、前
記セル間を結ぶ配線の経路を指定する第１のレイアウト
を求める工程と、 （ｂ）前記第１のレイアウトに対して最適化を行って、
前記セル間の論理的接続関係を維持しつつ前記経路を再
構築して第２のレイアウトを求める工程とを備える自動
配置配線方法。1. A step of: (a) determining a first layout in which a plurality of cells, which are functional elements forming a logic circuit to be designed, are arranged in a designated area, and a route of a wiring connecting the cells is designated; (B) By optimizing the first layout,
And a step of reconstructing the path to obtain a second layout while maintaining a logical connection relationship between the cells. 【請求項２】 前記最適化は前記配線の長さに関しての
ものであり、前記工程（ｂ）は、 （ｂ−１）前記配線のうち、前記配線の長さが所定の長
さを超えるものを冗長配線として検出する工程と、 （ｂ−２）前記冗長配線において信号が伝達する方向の
端に接続された前記セルを末端セルとして特定し、前記
末端セルの近傍において前記冗長配線における信号と等
価な信号が与えられている一の前記配線を検出する工程
と、 （ｂ−３）前記冗長配線のうち、前記末端セルのみを接
続する部分を削除する工程と、 （ｂ−４）前記一の配線と前記末端セルを接続する配線
を新たに追加する工程とを有する請求項１記載の自動配
置配線方法。2. The optimization relates to a length of the wiring, and in the step (b), (b-1) one of the wirings in which the length of the wiring exceeds a predetermined length. Is detected as a redundant wiring, and (b-2) the cell connected to the end of the redundant wiring in the signal transmission direction is specified as an end cell, and the signal in the redundant wiring is provided in the vicinity of the end cell. A step of detecting the one wiring to which an equivalent signal is given; (b-3) a step of deleting a part of the redundant wiring connecting only the terminal cell; (b-4) the one 2. The automatic placement and routing method according to claim 1, further comprising a step of newly adding a wiring for connecting the terminal cell and the wiring. 【請求項３】 前記セルは前記配線が接続される入力端
及び出力端を含む駆動セルと、前記駆動セルによって駆
動され、前記配線が接続される入力端を含む被駆動セル
とに区分され、 前記工程（ｂ）は、 （ｂ−１）前記配線のうち、特定の配線を冗長配線とし
て検出する工程と、 （ｂ−２）前記冗長配線において信号が伝達する方向に
おいて接続された特定の前記配線を下流配線として検出
し、前記冗長配線及び前記下流配線を削除する工程と、 （ｂ−３）前記冗長配線及び前記下流配線の少なくとも
いずれか一方に接続された前記セルを複数のグループに
区分する工程と、 （ｂ−４）新たに駆動セルを追加して前記グループのそ
れぞれに対応して前記駆動セルが備えられるようにする
工程と、 （ｂ−５）前記グループの各々において、前記被駆動セ
ルの前記入力端を前記駆動セルの前記出力端に接続する
配線を追加する工程と、 （ｂ−６）前記各グループに対応する前記駆動セルの前
記入力端を結ぶ配線を追加する工程とを有する請求項１
記載の自動配置配線方法。3. The cell is divided into a driving cell including an input end and an output end to which the wiring is connected, and a driven cell driven by the driving cell and including an input end to which the wiring is connected, The step (b) includes: (b-1) a step of detecting a specific wiring among the wirings as a redundant wiring; and (b-2) a specific wiring connected in a direction in which a signal is transmitted in the redundant wiring. Detecting a wiring as a downstream wiring and deleting the redundant wiring and the downstream wiring; and (b-3) dividing the cells connected to at least one of the redundant wiring and the downstream wiring into a plurality of groups. And (b-4) adding a new drive cell so that the drive cell is provided corresponding to each of the groups, and (b-5) in each of the groups, A step of adding a wire connecting the input end of the driven cell to the output end of the drive cell, and (b-6) adding a wire connecting the input ends of the drive cells corresponding to the groups. And a process.
Described automatic placement and routing method. 【請求項４】 前記冗長配線は、前記配線のうち、前記
駆動セルの前記出力に接続され、そのファンアウトが所
定の値を超えるものである請求項３記載の自動配置配線
方法。4. The automatic placement and routing method according to claim 3, wherein the redundant wiring is connected to the output of the drive cell among the wiring and has a fanout exceeding a predetermined value. 【請求項５】 前記冗長配線は、前記配線のうち、前記
配線の寄生容量が所定の値を超えるものである請求項３
記載の自動配置配線方法。5. The redundant wiring is one in which the parasitic capacitance of the wiring among the wirings exceeds a predetermined value.
Described automatic placement and routing method. 【請求項６】前記セルは前記配線が接続される入力端を
含む被駆動セルを有し、 前記工程（ｂ）は、 （ｂ−１）前記配線のうち、特定の配線を冗長配線とし
て検出する工程と、 （ｂ−２）前記冗長配線において信号が伝達する方向に
おいて接続された特定の前記配線を下流配線として検出
し、前記冗長配線及び前記下流配線を削除する工程と、 （ｂ−３）前記冗長配線及び前記下流配線の少なくとも
いずれか一方に接続された前記セルを複数のグループに
区分する工程と、 （ｂ−４）前記被駆動セルを駆動し、入力端及び出力端
を含む駆動セルを前記グループのそれぞれに対応して新
たに追加する工程と、 （ｂ−５）前記グループの各々において、前記被駆動セ
ルの前記入力端を前記駆動セルの前記出力端に接続する
配線を追加する工程と、 （ｂ−６）前記各グループに対応する前記駆動セルの前
記入力端を結ぶ配線を追加する工程とを有する請求項１
記載の自動配置配線方法。6. The cell has a driven cell including an input end to which the wiring is connected, and in the step (b), (b-1) a specific wiring is detected as a redundant wiring among the wirings. And (b-2) detecting the specific wiring connected in the signal transmission direction in the redundant wiring as a downstream wiring and deleting the redundant wiring and the downstream wiring, (b-3) ) Dividing the cell connected to at least one of the redundant wiring and the downstream wiring into a plurality of groups, and (b-4) driving the driven cell and driving including an input end and an output end. A step of newly adding a cell corresponding to each of the groups, and (b-5) adding wiring for connecting the input end of the driven cell to the output end of the drive cell in each of the groups Process , Claim 1, and a step of adding the wiring connecting the input terminal of the drive cells corresponding to (b-6) wherein each group
Described automatic placement and routing method. 【請求項７】 前記工程（ｂ−３）において、前記グル
ープの各々に帰属する前記被駆動セルの個数に上限を設
ける請求項６記載の自動配置配線方法。7. The automatic placement and routing method according to claim 6, wherein in the step (b-3), an upper limit is set for the number of driven cells belonging to each of the groups. 【請求項８】 （ａ）設計対象となる論理回路を構成す
る機能素子であるセルの複数を指定領域に配置し、前記
セル間を結ぶ配線の経路を指定する第１のレイアウト生
成手段と、 （ｂ）前記第１のレイアウトに対して最適化を行って、
前記セル間の論理的接続関係を維持しつつ前記経路を再
構築する第２のレイアウト生成手段と、を備える自動配
置配線装置。8. (a) A first layout generating means for arranging a plurality of cells, which are functional elements forming a logic circuit to be designed, in a designated area and designating a route of a wiring connecting the cells. (B) By optimizing the first layout,
Second layout generating means for reconstructing the path while maintaining the logical connection relationship between the cells. 【請求項９】 前記第１のレイアウト生成手段は、 （ａ−１）前記セルの種類及び前記セル間の接続関係を
ネットリストファイルから読み出し、対応する前記セル
の内部構成をライブラリファイルから読み出し、前記セ
ルを指定領域に配置する自動配置部と、 （ａ−２）前記自動配置部によって得られた結果に基づ
いて、前記経路を指定し、前記第１のレイアウトを生成
する配線部とを有する請求項８記載の自動配置配線装
置。9. The first layout generation means reads (a-1) the type of the cell and the connection relation between the cells from a netlist file, and reads the internal configuration of the corresponding cell from a library file, An automatic placement unit that places the cells in a designated area; and (a-2) a wiring unit that designates the route based on the result obtained by the automatic placement unit and generates the first layout. The automatic placement and routing apparatus according to claim 8. 【請求項１０】 前記第１のレイアウト生成手段は、 （ａ−３）前記指定領域を指定する配置領域指定部を更
に有する請求項８記載の自動配置配線装置。10. The automatic placement and routing apparatus according to claim 8, wherein the first layout generating means further includes (a-3) a placement area designating section that designates the designated area. 【請求項１１】 前記第２のレイアウト生成手段は最適
化ルールファイルから前記最適化の内容を読み出す請求
項８記載の自動配置配線装置。11. The automatic placement and routing apparatus according to claim 8, wherein the second layout generating means reads out the contents of the optimization from an optimization rule file.