JPH071479B2 - 中央処理装置の制御記憶装置及びマクロ命令用のマイクロ命令を実行装置に与える方法 - Google Patents

中央処理装置の制御記憶装置及びマクロ命令用のマイクロ命令を実行装置に与える方法

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JPH071479B2
JPH071479B2 JP59203896A JP20389684A JPH071479B2 JP H071479 B2 JPH071479 B2 JP H071479B2 JP 59203896 A JP59203896 A JP 59203896A JP 20389684 A JP20389684 A JP 20389684A JP H071479 B2 JPH071479 B2 JP H071479B2
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リー ハーリス リチヤード
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Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はデータプロセッサ及びデータプロセッサ中に存
在する中央処理装置に関する。特に本発明は、パイプラ
イン式のマイクロ命令実行方式で一連のマイクロ命令を
使ってマクロ命令を実行する際に使われる制御記憶装置
及びマクロ命令用のマイクロ命令を実行装置に与える方
法に関する。
（従来技術） 一連のマイクロ命令を用いパイプライン化した形でマク
ロ命令を実行する中央処理装置（CPU）は、当該分野で
周知である。パイプライン式マイクロ命令の実行では、
一般に第１命令の遅い位相又はランクが実行されている
間に、第２命令の早いランクの実行を開始できるため、
全体を通じた命令実行がより速められる。
従来のパイプライン式制御記憶装置は、通常マクロ命令
をデコードして第１のマイクロ命令へのポインタを発生
するエントリポイントテーブルをソースとしている。そ
のポインタはホールドレジスタ内に置かれ、そこから制
御記憶装置をアクセスするのに使われる。その後のマイ
クロ命令は、各クロックサイクル毎にホールドレジスタ
中に保持された値をインクレメントするか、あるいは次
の及びそれ以後のマイクロ命令をアドレスするための第
１のマイクロ命令のマイクロコード内におけるフィール
ドを用いてアドレスされる。
マイクロ命令をフェッチするのにマクロ命令が使われる
プロセスは、２ランクマイクロコード方式の場合、通常
３クロックサイクルである。第１のクロックサイクルが
エントリポイントテーブルの値をホールドレジスタ内に
セットし、第２のクロックサイクルがランク１のマイク
ロコードフィールドをレジスタ内にセットし、更に第３
のクロックサイクルがランク２のマイクロコードフィー
ルドをレジスタ内にセットする。次いで、レジスタ値が
マイクロコード機能を実行し、命令を実際に実行するの
に使われる。３又はそれより高いランク等、上記の連続
したクロックサイクル後に実行されるマイクロ命令も同
様に実行される。
パイプライン方式の性質上、シングルラインのマイクロ
命令実行のため複数のクロックサイクルが必要である。
命令実行において、この点がデータ処理システムでの命
令スループットを決めるファクタの１つである。データ
処理システムにおいて、スループットとスピードは重要
な考慮すべき点であるから、データ処理システムの命令
実行部分における改良はシステム性能の向上をもたら
す。
従って、現在マクロ命令を実行するのに必要な数より少
ないクロック数でマクロ命令を実行できる制御記憶装置
が求められている。
（発明の目的） 従って、本発明の目的は、現在周知のシステムで可能な
数より少ないクロックサイクルで、パイプライン化CPU
におけるマクロ命令の第１ラインのマイクロ命令を実行
できる制御記憶装置を提供することである。
本発明の他の目的は、現在のシステムを使って得られる
のより早く第１ラインのマイクロ命令へクロックサイク
ルを与えるための追加エントリ部を備えた制御記憶装置
を提供することである。
本発明の上記又はその他の目的は、詳細な説明、添付の
図面及び特許請求の範囲を参照すればより明解に理解さ
れるであろう。
（発明の構成） エントリポイントテーブルに次命令用レジスタ又は同様
の装置からマクロ命令が与えられ、同テーブルがマクロ
命令の第２ライン用のマイクロコード（マイクロ命令）
を含む制御記憶装置へポインタを供給するような制御記
憶装置が得られる。
また、エントリポイントテーブルへアドレスする情報
は、各マクロ命令について第１のマイクロコード用の情
報を含むエントリ制御記憶装置へもアドレスする。制御
記憶装置は、各マクロ命令についてその後のマイクロ命
令用のマイクロコードをすべて含む。
好ましくは各マクロ命令のマイクロコードの最終ライン
の隣に位置するビットフィールドは、通常の制御記憶装
置でなくエントリ制御記憶装置を、後者の内容が所定の
マクロ命令用マイクロコードの第１のラインを実行する
必要があるときにのみ共用バスへ接続するように作動さ
せる。このようにして、各マクロ命令の実行を従来の制
御装置の構成を用いた場合より、１クロックサイクルだ
け早く開始できる。
（実施例） まず、第１図を参照すると、代表的な従来の制御記憶装
置のブロック図が示されている。次命令レジスタ10が命
令のマイクロコードの第１のラインを指すアドレスを発
生するエントリポイントテーブル12でデコードされる命
令を保持する。
エントリポイントテープル12の出力は、次命令レジスタ
10の有効な内容が利用可能になった後に続くシステムク
ロック16からのクロックパルスで、制御記憶装置のアド
レスレジスタ14へ加えられる。そのクロックパルスの
後、エンコードされたマイクロコードの第１のライン
が、制御記憶装置18に含まれるマイクロコードへのポイ
ンタとして利用可能となる。第１のラインのマイクロコ
ードがビットフィールド20として模式的に示してある。
マクロ命令用マイクロコードのその後のラインをアクセ
スするため、レジスタ14はそれが保持する値を各クロッ
クサイクル毎にインクレメントするように構成してもよ
い。或いはその他の方法で制御記憶装置18にアドレスす
るための追加のソースを与えるようにしてもよい。例え
ば、制御記憶装置18は従来周知のように、制御記憶装置
のアドレスレジスタ14をソースとしたマルチプレクッ
サ、復帰スタック及び分岐を制御するマイクロコードか
らのビットフィールドによって駆動できる。
当該分野で周知のように、制御記憶装置18とビットフィ
ールド20の間に１つ又はそれより多くのレジスタ（図示
せず）を設け、特にパイプライン方式が使われる場合に
は、少なくとも２個のレジスタ、ランク１用のレジスタ
及びランク２用のレジスタが使われる。従って、ランク
２の情報がランク２レジスタの出力に得られるまでに、
最小３つのクロックサイクルを必要とする。ここで「ラ
ンク」とはマイクロ命令の実行タイミングを示してい
る。ランク１のマイクロ命令フィールドは第１のタイミ
ング、即ち第１のクロックサイクルにおいて実行される
マイクロ命令部分であり、マイクロ命令フィールドのラ
ンク２部分は第２のタイミング、即ち第２のクロックサ
イクルの間に実行されるマイクロ命令の部分である。
次に第２図を参照すると、本発明の制御記憶装置のブロ
ック図が示してある。
次命令レジスタ40が、エントリポイントテーブル42でデ
コードされる命令を含む。即ち、次命令レジスタ40の内
容がライン46を介してエントリポイントテーブル42をア
ドレスする。しかし、従来例と異なり、エントリポイン
トテーブル42は、実行されているマクロ命令用のマイク
ロコードの第１のラインを指すポインタを含んでいな
い。その代わりに、実行されているマクロ命令用のマイ
クロコードの第２のラインを指すポインタを含んでい
る。エントリポイントテーブル42は当該分野で周知のよ
うに、読出専用メモリ、ランダムアクセスメモリ又はプ
ログラマブルロジックアレイで構成できる。マクロ命令
は、第１のクロックサイクルで次命令レジスタにロード
される。
各マクロ命令用マイクロコードの第１のラインは各エン
トリ制御記憶装置48に含まれており、これがエントリポ
イントテーブル42と同様ライン46を介して次命令レジス
タ40の内容へアクセスする。エントリ制御記憶装置48の
出力は、第２のクロックサイクルで、R1レジスタ66へク
ロック入力される。
第２図の装置は、本願と同じ出願人に譲渡され、ここに
参考文献として含める1983年９月29日に申請された米国
特許出願537,429号に記載され、クレームされた制御記
憶装置によっても作動可能である。
マイクロコードの第２の及びその後続のラインの実行を
以下説明し、次いで従来の構成で可能な時点よりも早く
マイクロコードの第１のラインをパイプライン中へ入れ
る方法について説明する。
前述の第１のクロックサイクルに次いで、第２のクロッ
クサイクルで、エントリポイントテーブル42の出力がラ
イン52とシステムクロック56からのクロックライン54を
介して制御記憶装置アドレスレジスタ50へクロック入力
される。必要なアクセスタイムの経過後、垂直制御記憶
装置58内のアドレスへのポインタであるアドレスレジス
タの出力が、ライン60を介して垂直制御記憶装置58へ加
えられる。その後のマイクロ命令は、システムクロック
56からのクロックパルスを用いて制御記憶装置アドレス
レジスタ50内に格納された値をインクリメントするか、
あるいはその（マルチプレクサの）入力は、この分野に
おいて周知のように復帰スタックおよび分岐を制御する
マイクロコードからのビットフィールドと同様制御記憶
アドレスレジスタ50の出力を有しているマルチプレクサ
（図示せず）からのライン60を駆動することによって得
られる。次いで必要なアクセスタイムの後、垂直制御記
憶装置58の出力がライン64を介して制御記憶装置の出力
ライン62へ与えられ、そこでシステムクロック56からの
クロックパルスにより第３のクロックサイクルでランク
１レジスタへクロック入力される。
ランク１レジスタ66の出力におけるビットフィールドの
一部が部分的にまたは完全にデコードされたマイクロコ
ードで、マイクロコードビットフィールド70のランク１
マイクロコードビットフィールド部68を形成する。好ま
しい実施例では、ランク１レジスタ66の出力中の別の部
分がライン74を介して水平制御記憶装置72へアドレスす
るためのポインタとして使えるが、当業者であれば、こ
の点は本発明が正しく機能するのに特別必要でないこと
を理解し得よう。必要なアクセスタイムの後、水平制御
記憶装置72の出力がライン78を介してランク２レジスタ
76の入力へ印加可能となる。そしてライン54を介したシ
ステムクロック56からの第４のクロックサイクルで、水
平制御記憶装置72の出力がランク２レジスタ76へ加えら
れ、マイクロコードビットフィールド70のランク２部分
78として利用可能となる。しかし、当業者であれば、そ
れは上記第４のクロックサイクルで、第１のラインのラ
ンク２情報以外のランク２レジスタにより実行されてい
るマイクロコードの第２のラインである、ことを理解し
得よう。
マイクロコードフィールド70におけるランク１ビットフ
ィールド68中の１個又はそれより多いビットから成る選
定ビットフィールドの状態が、シテムクロック56からの
各クロックサイクル毎に、ライン82を介してエントリ制
御記憶装置エネイブル（ECS）レジスタ84へ加えられ
る。エントリ制御記憶装置エネイブルレジスタ84の出力
はライン86を介して、エントリ制御記憶装置48と垂直制
御記憶装置58の各エネイブル入力へ与えられる。エント
リ制御記憶装置48の入力▲▼88はロジック低で動作
し、垂直制御記憶装置58の入力EN90はロジック高で動作
する。エントリ制御記憶装置48と垂直制御記憶装置58は
共に制御記憶装置の出力バス62と共用しているので、そ
れぞれの入力▲▼とENは、任意の所定時に一方だけ
がバスの制御を支配するこを保証する。この点は当該分
野で周知のように、両者をバス62上で多重化させるか、
あるいは垂直制御記憶装置58及びエントリ制御記憶装置
48の一方又は他方の出力ドライバを選択的に動作不能と
することによって行われる。大部分の時間、垂直制御記
憶装置58がバスの制御を支配し、これはフィールド80に
よってESCレジスタ84がロジック高レベル（つまり
“1"）を含むことを意味する。しかし、次のマクロ命令
が次命令レジスタ40内に格納されると、一般に現在実行
されているマクロ命令の第２から最後までのマイクロ命
令の実行中に、エントリ制御記憶装置48が制御記憶装置
出力バス62の制御を支配し、次のマクロ命令用マイクロ
コードの第１ラインを制御記憶装置出力バス62へ与え
る。このプロセスは、エントリポイントテーブル42の出
力からパイプラインへ入る場合に第１のラインが出力バ
スへ入るよりも早いクロックサイクルで生じる。このよ
うな場合、命令はエントリポイントテーブル42でデコー
ドされる必要があり、ポインタは制御記憶装置アドレス
レジスタ50へ加えられるのに次のクロックサイクルを待
たねばならない。その後のポインタが垂直制御記憶装置
58からマイクロコードをアクセスし、次いでランク１レ
ジスタ66内へクロック入力が可能となる前に、制御記憶
装置出力ライン62に与えられる。
別の選定ビットフィールド91がライン93を介して、次の
命令が格納されるべきサイクルの間を除き、クロックパ
ルスが次命令レジスタ40へ入るのを禁止すべく作用す
る。これは、ビットフィールド80がエントリ制御記憶装
置48をエネーブルする前に、１つ又はそれより多いクロ
ックパルスを発生させる。タイミングは命令に依存して
いるため、当業者であれば、上記エネーブルが所定の命
令シーケンスに関して何時生じねばならないかを認識し
得よう。
マイクロ分岐を容易化するために、エントリ制御記憶装
置レジスタ84の動作を垂直制御記憶装置58からのマイク
ロ命令の実行を続行するために禁止できる。好ましい実
施例では、模式的に92で示したマイクロ分岐の決定を行
うのに使われるテストの結果を、エントリ制御記憶装置
レジスタ84がエントリ制御記憶装置48を選択するのを禁
止するのに使うことがきる。
この特徴は、３ラインより少ないマイクロ命令を含むマ
クロ命令を実行する上で最も重要である。マイクロ命令
のライン数が３以上の場合、次のマクロ命令をフェッチ
し、次いでそれを次命令レジスタ内で１つのマイクロ命
令ラインに加える指令を与えることによって、システム
のマイクロコーダがパイプライン化を改善できる。しか
しこれは勿論、３より少ないラインを有する命令につい
ては成し得ない。
本発明によれば、２ラインのマイクロコードを有するマ
クロ命令でも、垂直制御記憶装置58内で命令の解読を行
うためマイクロコードの第１のラインに対する第１のポ
インタが制御記憶装置アドレスレジスタ50を通って進行
している間に、NOP（No Operation:非動作）スペースフ
ィラーを挿入して実質上システムを停止する必要なく実
行できる。
当業者であれば、マクロ命令の実行時間を減少できる本
装置は、マクロ命令の分岐を実行するのに必要な時間も
減少できることを認識し得よう。
マクロ分岐を実施する場合、分岐ターゲットが次命令レ
ジスタ40へ格納されるが、ターゲットマクロ命令は、そ
の第１のラインのマイクロモードのランク１部分が制御
記憶装置出力ライン62上に現れるまで、ターゲットマク
ロ命令の実行は始まり得ない。本発明によれば、上記の
場合エントリ制御記憶装置48のアクセスに１クロックサ
イクルしか必要としない。本発明以外ではまずエントリ
ポイントテーブル42へアクセスし、その後次のサイクル
で垂直制御記憶装置58へアクセスするのに２クロックサ
イクルが必要である。
【図面の簡単な説明】
第１図は、代表的な従来の制御記憶装置の交際を示すブ
ロック図である。 第２図は、本発明に従って構成された制御記憶装置のブ
ロック図である。 42……エントリポイントテーブル、 48……エントリ制御記憶装置、 58……制御記憶装置、 62……制御記憶出力バス、 80……マイクロコード表示（選定ビットフィールド）、 84……エントリ制御記憶装置レジスタ、
フロントページの続き (72)発明者 ロバート ウイツテイング ホースト アメリカ合衆国 カリフオルニア州 95014 クーパーテイノ プリムローズ ウエイ 1538 (56)参考文献 特開 昭57−209542（ＪＰ，Ａ) 特開 昭49−127540（ＪＰ，Ａ) 特開 昭58−146943（ＪＰ，Ａ) 萩原 宏「マイクロプログラミング」 （昭52−４−19）産業図書Ｐ．56−59

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】一連のマイクロ命令によってエミュレート
    されたマクロ命令を実行する装置を備えた中央処理装置
    において、 前記一連のマイクロ命令の内の第２のマイクロ命令に対
    するポインタを与えるための、前記マクロ命令によって
    アドレスされるエントリポイントテーブル、 前記ポインタに応答して、各マクロ命令の各々に対する
    前記一連のマイクロ命令の内の第２の、及びその後続の
    マイクロ命令を制御記憶手段に接続された出力ラインに
    与えるための出力ラインを有する制御記憶手段、 各マクロ命令用の前記一連のマイクロ命令の内の第１の
    マイクロ命令を有し、前記マクロ命令によってアドレス
    され、出力ラインを有するエントリ制御記憶手段、 前記マクロ命令の次の実行が開始されるべきことを表示
    する前記一連のマイクロ命令の内の少なくとも一つのマ
    イクロ命令のマイクロコード表示に応答して、前記制御
    記憶手段の出力ラインまたは前記エントリ制御記憶手段
    の出力ラインを出力バスへ選択的に接続するための選択
    手段、及び マイクロ分岐のテスト結果信号に応答して、制御記憶手
    段からの前記一連のマイクロ命令の実行を続けるため
    に、前記エントリ制御記憶手段の出力ラインと前記出力
    バスとの接続を禁止するための前記選択手段にある禁止
    手段、 を有する制御記憶装置。
  2. 【請求項２】マクロ命令用の一連のマイクロ命令を実行
    装置に与える方法において、 第１のクロックサイクルの間に、前記マクロ命令を命令
    レジスタにロードするステップ、 前記マクロ命令を、前記一連のマイクロ命令の内の第１
    のマイクロ命令を有する第１の記憶装置に与えるステッ
    プ、 前記マクロ命令を、前記一連のマイクロ命令の内の第２
    のマイクロ命令に対するポインタを有する第２の記憶装
    置に与えるステップ、 第２のクロックサイクルの間に、前記第１の記憶装置を
    前記実行装置へ接続するステップ、 前記第２のクロックサイクルの間に、前記ポインタを前
    記一連のマイクロ命令の内の第２の、及びその後続のマ
    イクロ命令を有する第３の記憶装置に与えるステップ、 第３のクロックサイクルの間に、前記第３の記憶装置を
    前記実行装置へ接続するステップ、及び マイクロ分岐のテスト結果信号に応答して、前記第１の
    記憶装置と前記実行装置との接続を禁止するステップ、 を有する方法。
  3. 【請求項３】（ａ）前記第３のクロックサイクルの間
    に、及びその後続のクロックサイクルの間に、前記第３
    の記憶装置に与えるアドレスをインクリメントするステ
    ップ、 （ｂ）前記第３のクロックサイクルに続くクロックサイ
    クルの間に、第３の記憶装置を前記実行装置へ接続する
    ステップ、及び 前記マクロ命令のマイクロコードフィールドが第１のク
    ロックサイクルの発生を指示するまで、（ａ）と（ｂ）
    のステップを繰り返すステップ、 を有する特許請求の範囲第２項に記載の方法。
JP59203896A 1983-09-29 1984-09-28 中央処理装置の制御記憶装置及びマクロ命令用のマイクロ命令を実行装置に与える方法 Expired - Lifetime JPH071479B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/537,038 US4574344A (en) 1983-09-29 1983-09-29 Entry control store for enhanced CPU pipeline performance
US537038 1990-06-12

Publications (2)

Publication Number Publication Date
JPS60167034A JPS60167034A (ja) 1985-08-30
JPH071479B2 true JPH071479B2 (ja) 1995-01-11

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ID=24140919

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JP59203896A Expired - Lifetime JPH071479B2 (ja) 1983-09-29 1984-09-28 中央処理装置の制御記憶装置及びマクロ命令用のマイクロ命令を実行装置に与える方法

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US (1) US4574344A (ja)
EP (1) EP0136183B1 (ja)
JP (1) JPH071479B2 (ja)
AT (1) ATE54212T1 (ja)
AU (1) AU571010B2 (ja)
CA (1) CA1227578A (ja)
DE (1) DE3482607D1 (ja)
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