JPH0714398A - Semiconductor storage device - Google Patents

Abstract

PURPOSE:To provide a semiconductor storage device capable of relieving a defective bit even when the defective bit is detected after the completion of the mounting process of a LSI chip. CONSTITUTION:In the memory cell array of a RAM, a storage unit of one block is constituted of a perscribed number of bits (16 bits) and the bits are assigned to a using situation flag bit, an address storage part, a main data storage part, a parity bit and a usable or not flag bit. In the block, a parity generating circuit 4 deciding whether the block itself functions normally or not and setting the usable or not flag to '1' when the unit is defective, a use block deciding circuit 5 selecting a nonuse block for a relief and a latch circuit 1 storing the address data of a defective block in the address storage part of a selected block are provided. Consequently, the relief of the defective block is possible by only alloting the address of the defective block to other nonuse blocks since the setting of the address is possible with a software regardless of the position on the chip of the memory cell.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、半導体記憶装置、更に
は半導体記憶装置の不良ビットの救済に適用して特に有
効な技術に関し、例えばＲＡＭ（ランダム・アクセス・
メモリ）に利用して有用な技術に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly to a technique which is particularly effective when applied to the repair of a defective bit of the semiconductor memory device.
Memory) related to useful technology.

【０００２】[0002]

【従来の技術】ＲＯＭ（リード・オンリ・メモリ）やＲ
ＡＭ等の半導体メモリにおいては、チップ内に、不良ビ
ットが発生したときに具えて冗長回路が設けられてい
る。そして、ＬＳＩの実装前の検査工程で不良ビットが
検知されると、不良ビットのアドレスを冗長回路内の不
良アドレス記憶用セルに記憶しておき、更に、該アドレ
ス記憶用セルに対応して設けられている冗長データ記憶
用セルに、該不良ビットに記憶されているデータを記憶
させて、不良ビット救済が行われるようになっている。
しかして、製品化後、外部からアクセスされたアドレス
信号は、冗長回路内で不良ビットの不良アドレスと照合
され、これらが一致すると、該アドレス信号に基いて冗
長回路の冗長データ記憶セルから救済用データの読出し
が行われるようになっている。ところで、上記冗長回路
を、検出された不良ビットに対応するように、当該半導
体記憶装置に組み込むには、チップ上に設けられた所定
の救済用ヒューズを、実装工程前にレーザ等によって切
断する方法等が一般に行われている。2. Description of the Related Art ROM (Read Only Memory) and R
In a semiconductor memory such as AM, a redundant circuit is provided in a chip when a defective bit occurs. Then, when a defective bit is detected in the inspection step before mounting the LSI, the address of the defective bit is stored in the defective address storage cell in the redundant circuit, and further provided corresponding to the address storage cell. The data stored in the defective bit is stored in the redundant data storage cell, and the defective bit is relieved.
After the product is commercialized, the address signal accessed from the outside is collated with the defective address of the defective bit in the redundant circuit, and if they match, the redundant data storage cell of the redundant circuit is used for relief based on the address signal. Data is read out. By the way, in order to incorporate the redundant circuit into the semiconductor memory device so as to correspond to the detected defective bit, a method for cutting a predetermined relief fuse provided on the chip by a laser or the like before the mounting process is performed. Etc. are generally performed.

【０００３】[0003]

【発明が解決しようとする課題】しかしながら、上述し
た技術には、次のような問題のあることが本発明者らに
よってあきらかにされた。即ち、上記従来の不良ビット
救済は、ＬＳＩチップの実装工程前に行わなければなら
ないため、実装後、特に製品がユーザに渡された後に不
良ビットが検知されたときには、これを救済することが
できなかった。本発明は、かかる事情に鑑みてなされた
もので、ＬＳＩチップの実装工程終了後に、その記憶部
に不良ビットが検知されたときであっても、その救済が
可能な不良ビット救済機能を具えた半導体記憶装置を提
供することをその主たる目的とする。However, the present inventors have clarified that the above-mentioned technique has the following problems. That is, since the conventional defective bit repair must be performed before the LSI chip mounting process, it is possible to repair the defective bit after mounting, especially when the defective bit is detected after the product is delivered to the user. There wasn't. The present invention has been made in view of the above circumstances, and has a defective bit relieving function capable of relieving a defective bit even when a defective bit is detected in its storage unit after the LSI chip mounting process is completed. It is a main object to provide a semiconductor memory device.

【０００４】[0004]

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。即ち、本発明の半導体記憶装置では、主記
憶領域において所定数のビットで１ブロックの記憶単位
を構成するようにし、当該ブロックの１又は２以上のビ
ットを、アドレスデータを記憶するためのアドレス用ビ
ットとして割り当てるようにした。The typical ones of the inventions disclosed in the present application will be outlined below. That is, in the semiconductor memory device of the present invention, a predetermined number of bits in the main memory area constitute a memory unit of one block, and one or more bits of the block are used as an address for storing address data. I tried to allocate it as a bit.

【０００５】[0005]

【作用】１ブロックの記憶単位の中にアドレス用ビット
が設けられているため、当該ブロックを構成するメモリ
セルのＬＳＩチップ上の位置とは無関係に、そのアドレ
スを適宜決定することができる。このため何れかのブロ
ックが不良となっても、当該ブロックに割り当てられて
いたアドレスを、未使用のブロックのアドレス用ビット
に割り振って記憶させるだけで不良ブロックの救済が可
能になる。Since the address bit is provided in the memory unit of one block, the address can be appropriately determined regardless of the position of the memory cell forming the block on the LSI chip. Therefore, even if any of the blocks becomes defective, the defective block can be relieved only by allocating the address assigned to the block to the address bit of the unused block and storing it.

【０００６】[0006]

【実施例】以下、本発明の一実施例を添付図面を参照し
て説明する。図１は、本発明に係る救済方式が適用され
たランダム・アクセス・メモリ（ＲＡＭ）の基本構造を
模式的に示すブロック図、図２は該ＲＡＭの所望のアド
レスにデータを書き込むときの手順を示すフローチャー
ト、図３は図１に示す使用ブロック決定回路の一例を示
す回路図である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the accompanying drawings. FIG. 1 is a block diagram schematically showing the basic structure of a random access memory (RAM) to which the rescue method according to the present invention is applied, and FIG. 2 shows a procedure for writing data to a desired address of the RAM. FIG. 3 is a circuit diagram showing an example of the used block determination circuit shown in FIG.

【０００７】本実施例のＲＡＭでは、図１に示すように
複数のメモリビット（例えば１６ビット）にて１つのブ
ロックが構成され、これが１つの記憶単位を構成してい
る。そしてこのブロックが複数個（ｎ個）集まってメモ
リセルアレイを構成している（このメモリ容量は
「ｎ」）。上記１つの記憶単位をなすブロック（ブロッ
ク１，２，…）は、５つの記憶部に分割され、各々が、
使用状況フラグ用ビット、アドレス記憶部、主データ記
憶部、パリティビット、使用可否フラグ用ビットに割り
当てられている。このうち主データ記憶部は、マイクロ
コンピュータの各種制御に必要な所望のデータが記憶さ
れる領域である。又、アドレス記憶部（アドレス用ビッ
ト）は、従来、当該メモリセルのチップ上の位置に対応
して物理的に決定されていたアドレスを、ソフトウェア
にて設定するために設けられたものであり、これにより
当該ブロックの番地（アドレス）を、チップ上の実際の
位置とは無関係に、適宜割り振ることができる。又、使
用状況フラグ用ビットは、その主データ記憶部にデータ
が既に記憶されているか否かを判別するための使用状況
フラグを記憶するためのビットである。この使用状況フ
ラグは、初期値が“０”であり、ＬＳＩが製品化された
後一度でもデータ書込みが行われるとその値が“１”に
設定されその値が保持される。又、パリティビットは、
公知のパリティチェックに用いられるもので、例えば、
後述するように、書込み用データがラッチされたとき
に、該データに基いて演算されたパリティの値（“０”
又は“１”）を記憶する領域である。更に、使用可否フ
ラグ用ビットは、上記パリティビットの記憶値に基いて
当該ブロックの良否が決定されたときにその結果を表す
使用可否フラグが記憶される領域である。因に、上記パ
リティにより当該ブロックが使用可能であるとされたと
きには使用可否フラグは“０”に、使用不可とされたと
きには“１”が記憶される。In the RAM of this embodiment, as shown in FIG. 1, a plurality of memory bits (for example, 16 bits) constitute one block, which constitutes one storage unit. A plurality of (n) blocks are assembled to form a memory cell array (the memory capacity is "n"). The blocks (blocks 1, 2, ...) That form one storage unit are divided into five storage units, each of which is
It is assigned to a usage status flag bit, an address storage unit, a main data storage unit, a parity bit, and a usability flag bit. Of these, the main data storage unit is an area in which desired data necessary for various control of the microcomputer is stored. Further, the address storage unit (address bit) is provided to set an address, which has been conventionally determined physically by the software corresponding to the position of the memory cell on the chip, by software. As a result, the address (address) of the block can be appropriately allocated regardless of the actual position on the chip. The usage status flag bit is a bit for storing a usage status flag for determining whether or not data is already stored in the main data storage unit. The initial value of this usage status flag is "0", and if data is written even once after the LSI is commercialized, its value is set to "1" and the value is held. Also, the parity bit is
It is used for known parity check, for example,
As will be described later, when the write data is latched, the parity value calculated based on the data (“0”)
Alternatively, it is an area for storing "1"). Further, the usability flag bit is an area in which a usability flag indicating the result when the pass / fail of the block is determined based on the storage value of the parity bit is stored. Incidentally, the availability flag is stored as "0" when the block is determined to be usable by the parity, and "1" is stored when the block is disabled.

【０００８】斯かる構成のＲＡＭにあっては、各ブロッ
ク１，２…毎にラッチ回路１、比較器２、ラッチ回路
３、パリティ発生回路４が具えられている。このうちラ
ッチ回路（入替回路）１は、外部（例えばＣＰＵ）から
送られてきたアドレスデータをラッチしておいて、当該
データを一時に比較器２に送るものである。このラッチ
回路１からは当該ブロック内のアドレス記憶部にアドレ
スデータを表す信号が入力される。比較器２は、ラッチ
回路１から入力されるアドレスデータと、このときアド
レス記憶部から読み出されるアドレス（当該ブロックの
アドレス）とを比較して、これらが一致するか否かを判
定し、一致したときにラッチ回路１，３に一致信号を出
力する。ラッチ回路（入替回路）３は、アドレス設定手
段として機能するもので、上記比較器２からの一致信号
が入力されたときに、この時点で入力されている書込み
用データを、当該ブロックの主データ記憶部に記憶させ
たり（書込み処理時）、当該ブロックの主データ記憶部
に記憶されているデータを読み出したりする（読出し処
理）。又、パリティ発生回路（使用可否記憶手段）４
は、当該ブロックに記憶されているデータ（読出し／書
込みデータ、アドレスデータ）に基いて演算されたパリ
ティをパリティビットに記憶させたり、パリティチェッ
ク時に、既に記憶されているパリティと、新たに演算さ
れたパリティとを比較してその比較結果（当該ブロック
の使用可否の判断結果）を、上記使用可否フラグを用い
て記憶するものである。尚、当該ブロックの使用の可否
を表すデータは、データバスを介してＣＰＵにも送られ
るようになっている。In the RAM having such a structure, each block 1, 2, ... Has a latch circuit 1, a comparator 2, a latch circuit 3, and a parity generation circuit 4. Of these, the latch circuit (replacement circuit) 1 latches address data sent from the outside (for example, a CPU) and sends the data to the comparator 2 at one time. A signal representing address data is input from the latch circuit 1 to the address storage section in the block. The comparator 2 compares the address data input from the latch circuit 1 with the address (address of the block) read from the address storage unit at this time, determines whether or not they match, and determines that they match. At the same time, the coincidence signal is output to the latch circuits 1 and 3. The latch circuit (replacement circuit) 3 functions as an address setting means, and when the coincidence signal from the comparator 2 is input, the write data input at this time is used as the main data of the block. The data is stored in the storage unit (during the writing process) or the data stored in the main data storage unit of the block is read out (the reading process). Also, a parity generating circuit (usability storage means) 4
Stores the parity calculated based on the data (read / write data, address data) stored in the block in the parity bit, or newly calculates the parity with the already stored parity at the time of the parity check. The parity is compared and the comparison result (the determination result of the availability of the block) is stored using the availability flag. The data indicating whether or not the block can be used is also sent to the CPU via the data bus.

【０００９】上記のように、これらの回路１〜４は、各
ブロック１，２，…毎に設けられており、外部（ＣＰ
Ｕ）からアドレスデータが入力されたときには、ＲＡＭ
の全てのブロックで、比較器２を用いたアドレスの照合
が行われ、アドレスが一致したブロックでのみ、その後
の処理が行われるようになっている。更に、このＲＡＭ
には、使用ブロック決定回路（未使用ブロック選択手
段）５が設けられている。この使用ブロック決定回路５
は、ＣＰＵからの指令信号に基いて、後述する不良ブロ
ック救済処理時に、各ブロック１，２…から送られてく
る使用状況データ（フラグ）に応じて、何れの未使用ブ
ロックにて当該不良ブロックの救済を行なうかを決定す
るものである。As described above, these circuits 1 to 4 are provided for each of the blocks 1, 2, ...
When address data is input from U), RAM
The addresses are compared using the comparator 2 in all the blocks, and the subsequent processing is performed only in the blocks having the matched addresses. Furthermore, this RAM
Is provided with a used block determination circuit (unused block selection means) 5. This used block determination circuit 5
Is based on a command signal from the CPU, and in any unused block according to the usage status data (flag) sent from each block 1, 2, ... It decides whether or not to remedy.

【００１０】次に、上記構成のＲＡＭに、所望のデータ
を書き込む場合の手順、並びに各回路１〜４の具体的な
作用について説明する。尚、この書込み処理では、後述
のように、書込み毎にパリティを用いたブロックの使用
可否（パリティチェック）が行われるようになってい
る。Next, a procedure for writing desired data in the RAM having the above-described structure and a specific operation of each of the circuits 1 to 4 will be described. In this writing process, as will be described later, the availability of a block using parity (parity check) is performed for each writing.

【００１１】図２のフローチャートに示すように、特定
のブロックを指定するアドレス信号が入力されると、そ
のアドレスデータが、各ブロックに設けられたラッチ回
路１にラッチされる（ステップ１）。このときラッチさ
れたアドレスデータは、当該アドレス記憶部に記憶され
ているアドレスデータと比較器２で比較され、これらの
データが一致したブロックでのみこれに続くステップが
実行される。尚、上記アドレスの比較は、後述の不良信
号により、使用不可とされたブロックでは行われないよ
うになっている。As shown in the flow chart of FIG. 2, when an address signal designating a specific block is input, the address data is latched by the latch circuit 1 provided in each block (step 1). The address data latched at this time is compared with the address data stored in the address storage unit by the comparator 2, and the subsequent step is executed only in the block where these data match. It should be noted that the above-mentioned address comparison is not performed in a block that is disabled due to a defective signal described later.

【００１２】いまかりに、今回のデータ書込処理におい
て、入力されたアドレスデータとブロック１に記憶され
ていたアドレスデータとが一致した場合を考える。この
ようにアドレスが一致したときには、ブロック１の比較
器１から一致信号がラッチ回路３に送られる。ラッチ回
路３はこの時点で送られてきている書込みデータをラッ
チし、そのデータをデータバスを介してパリティ発生回
路４に送る。パリティ発生回路４は、送られてきた書込
みデータに基いてパリティを計算し、その値（“１”又
は“０”）を、ブロック１のパリティビットに記憶する
（ステップ２）。一方で、上記ラッチされた書込みデー
タは、ブロック１の主データ記憶部に記憶される（ステ
ップ３）。その後、この記憶されたデータは読出され
（ステップ４）、当該読出したデータに基いてパリティ
の計算が再び行なわれる（ステップ５）。そして、上記
得られた２つのパリティの値が比較され（ステップ
６）、これらの値が一致したときに（ステップ７）、今
回書き込まれたデータが、ブロック１に正しく記憶され
たと判断して（ブロックが正常に機能している）、その
まま処理を終了させる。Now, consider a case where the input address data and the address data stored in the block 1 match in the present data writing process. When the addresses match as described above, the match signal is sent from the comparator 1 of the block 1 to the latch circuit 3. The latch circuit 3 latches the write data sent at this point and sends the data to the parity generation circuit 4 via the data bus. The parity generation circuit 4 calculates the parity based on the write data that has been sent and stores the value (“1” or “0”) in the parity bit of the block 1 (step 2). On the other hand, the latched write data is stored in the main data storage unit of block 1 (step 3). Then, the stored data is read (step 4), and the parity is calculated again based on the read data (step 5). Then, the two parity values obtained above are compared (step 6), and when these values match (step 7), it is determined that the data written this time is correctly stored in the block 1 ( The block is functioning normally), and the process is terminated.

【００１３】一方、上記比較の結果、これら２つのパリ
ティが一致していないと判断されたときには（ステップ
８）、ブロック１の使用可否フラグを“１”に設定し
て、このブロックが不良ブロックである旨を記憶し（ス
テップ９）、次いで、この不良ブロックに代えて用いる
べき未使用ブロックを指定し（ステップ１０）、この指
定された未使用ブロック（救済用ブロック）のアドレス
記憶部に当該アドレスデータを記憶し、一方、その主デ
ータ記憶部に今回の書込みデータを記憶させ、その後、
上記と同様の手順でパリティチェックを行った後、当該
書込み処理を終了する。（このパリティチェックで不一
致であると判断されたときには、ステップ９から処理を
繰り返す。）On the other hand, as a result of the comparison, when it is determined that these two parities do not match (step 8), the usability flag of the block 1 is set to "1", and this block is a defective block. The fact that there is is stored (step 9), then an unused block to be used instead of this defective block is specified (step 10), and the address is stored in the address storage section of the specified unused block (relief block). The data is stored, while the main data storage section stores the write data of this time, and thereafter,
After performing the parity check in the same procedure as described above, the writing process is ended. (When it is determined by this parity check that they do not match, the process is repeated from step 9.)

【００１４】ところで、上記のようにブロック１が不良
ブロックであると判断されたときの未使用ブロックの選
択、並びに、該未使用ブロックへのデータの書込み処理
（ステップ１０）は、概ね、以下のように行われる。即
ち、書込み処理において、パリティの不一致が発生する
と、図１に示すように、その旨を表す信号（不良信号）
がデータバスを介して一旦ＣＰＵに出力される。この信
号を受けたＣＰＵ（図示省略）は、ＲＡＭの使用ブロッ
ク決定回路５に指令信号を出力して、ブロック１，２…
の使用状況フラグの値を、該使用ブロック決定回路５に
認識させ、そのうちの上位側（ブロック番号が小さい
側）の未使用ブロック（フラグが“０”）を選択させ
る。By the way, the selection of an unused block when it is determined that the block 1 is a defective block as described above, and the process of writing data to the unused block (step 10) are generally performed as follows. Is done like. That is, when a parity mismatch occurs in the writing process, as shown in FIG. 1, a signal indicating this (defective signal).
Is once output to the CPU via the data bus. Upon receiving this signal, the CPU (not shown) outputs a command signal to the used block determining circuit 5 of the RAM, and the blocks 1, 2, ...
The used block determination circuit 5 is made to recognize the value of the use status flag of No. 1, and the unused block (flag is “0”) on the upper side (the side having the smaller block number) is selected.

【００１５】このように使用ブロック決定回路５にて、
複数の未使用ブロックから特定の未使用ブロック（救済
用ブロック）が選択されると、該未使用ブロックのアド
レス記憶部に上記不良ブロックのアドレスデータが記憶
され、更に、ここに書き込むべきであった書込みデータ
が当該データ記憶部に書き込まれる。このとき、当該未
使用ブロックの使用状況フラグはその値が“１”に設定
され、データ書込済みであることが記憶される。In this way, in the used block decision circuit 5,
When a specific unused block (relief block) is selected from a plurality of unused blocks, the address data of the defective block is stored in the address storage section of the unused block and should be further written in here. The write data is written in the data storage unit. At this time, the value of the usage flag of the unused block is set to "1", and it is stored that the data has been written.

【００１６】次に、上記ＣＰＵからの指令信号に基いて
複数の未使用ブロックから特定の未使用ブロックを選択
する使用ブロック決定回路５について説明する。図３は
使用ブロック決定回路５の一例を示す回路図である。こ
こでは説明を簡単にするために、４つのブロック（１，
２，３，４）のうち、ブロック２，４を未使用ブロック
として、不良ブロック救済用の未使用ブロックを選択す
る例を考える。このとき、ブロック２，４の、使用状況
フラグは共に“０”であり、ブロック１，３の、使用状
況フラグは“１”である。ところで、図３に示すよう
に、使用ブロック決定回路５には各ブロック（１〜４）
に対応して入力端子ＩＮ1〜ＩＮ4、出力端子ＯＵＴ1〜
ＯＵＴ4が設けられている。又、上記４つの入力端子Ｉ
Ｎ1〜ＩＮ4と出力端子ＯＵＴ1〜ＯＵＴ4との間には、ア
ンド回路、ナンド回路、及びインバータ等の論理回路が
設けられている。Next, the used block determining circuit 5 for selecting a specific unused block from a plurality of unused blocks based on the command signal from the CPU will be described. FIG. 3 is a circuit diagram showing an example of the used block determination circuit 5. Here, in order to simplify the explanation, four blocks (1,
2, 3, 4), consider an example in which the blocks 2 and 4 are set as unused blocks and unused blocks for defective block repair are selected. At this time, the usage status flags of blocks 2 and 4 are both "0", and the usage status flags of blocks 1 and 3 are "1". By the way, as shown in FIG. 3, each block (1 to 4) is included in the used block determining circuit 5.
Corresponding to the input terminals IN1 to IN4, output terminals OUT1 to
OUT4 is provided. Also, the above four input terminals I
Logical circuits such as an AND circuit, a NAND circuit, and an inverter are provided between N1 to IN4 and the output terminals OUT1 to OUT4.

【００１７】そして上記４つの入力端子ＩＮ1〜ＩＮ4に
は、４つのブロック１〜４から夫々の使用状況フラグの
値を示す信号ａ〜ｄが入力される。例えば、使用ブロッ
ク決定回路５の各論理構成を図３のようにすると、
“０”が入力される入力端子のうち、最上位（入力端子
ＩＮ1に一番近い側）の入力端子に対応した出力端子の
み“０”となる。上記の例のように、入力端子ＩＮ1〜
ＩＮ4に入力される信号ａ〜ｄが“１”，“０”，
“１”，“０”であるならば、出力端子ＯＵＴ1〜ＯＵ
Ｔ4からの出力信号ａ’〜ｄ’は“１”，“０”，
“１”，“１”となる。即ち、ブロック２に対応した出
力端子ＯＵＴ2の信号ｂのみを“０”とすることができ
る。従って、使用ブロック決定回路５から“０”レベル
の信号を受けた唯一のブロック（ブロック２）を救済用
ブロックとして選択することができる。The four input terminals IN1 to IN4 are supplied with the signals a to d indicating the values of the respective usage status flags from the four blocks 1 to 4. For example, if each logical configuration of the used block determination circuit 5 is as shown in FIG.
Among the input terminals to which “0” is input, only the output terminal corresponding to the uppermost (closest to the input terminal IN1) input terminal becomes “0”. As in the above example, input terminals IN1 ~
The signals a to d input to IN4 are "1", "0",
If it is "1" or "0", the output terminals OUT1 to OU
The output signals a'to d'from T4 are "1", "0",
It becomes "1" and "1". That is, only the signal b of the output terminal OUT2 corresponding to the block 2 can be set to "0". Therefore, the only block (block 2) that has received the signal of "0" level from the used block determination circuit 5 can be selected as a relief block.

【００１８】この使用ブロック決定回路５からの信号
は、図１に示す比較器２に入力され、この信号が“０”
となっている未使用ブロックにデータの書込み処理時が
行われる。即ち、未使用ブロックへの救済用データ書込
み時にも、外部（ＣＰＵ）からのアドレスデータは各ブ
ロックのラッチ回路１に入力され、その後、各ブロック
の各々の比較器２にて、当該アドレス記憶部に記憶され
ているデータと比較される。上記選択された未使用ブロ
ックに関しても、２つのアドレス信号は不一致となるが
（当該アドレス記憶部には未だアドレスデータ記憶され
ていない）、このとき使用ブロック決定回路５から入力
される信号（“０”）によって、該比較器２から強制的
に一致信号が出力されるようにしておけば、この一致信
号を受けたラッチ回路３により該未使用ブロックの主デ
ータ記憶部に対してデータの書込みが行われることとな
る。一方で、比較器２からの一致信号はラッチ回路１に
も送られ、当該アドレス記憶部に、今回アクセスされた
アドレスデータをそのまま記憶して、以後、当該未使用
ブロックを、不良ブロックに代えて用いることができ
る。その後の処理においては、当該不良ブロックをアク
セスするアドレス信号が入力すると比較器２から一致信
号が出力されるので、上記選択された未使用ブロック
（救済用ブロック）そのまま用いられることとなる。
尚、当該ＲＡＭの初期状態では、全てのブロックの使用
状況フラグが“０”に設定されており、このときも使用
ブロック決定回路５の働きによって、当該ブロックのア
ドレス指定が行われ、指定されたブロックに所望のデー
タの書込みが行われる。The signal from the used block determining circuit 5 is input to the comparator 2 shown in FIG. 1, and this signal is "0".
The data writing process is performed on the unused blocks. That is, even when the relief data is written to the unused block, the address data from the outside (CPU) is input to the latch circuit 1 of each block, and then the comparator 2 of each block stores the address storage unit. Compared to the data stored in. Regarding the selected unused block as well, the two address signals do not match (address data is not yet stored in the address storage section), but at this time, the signal input from the used block determination circuit 5 (“0 )), The comparator 2 is forced to output the coincidence signal, so that the latch circuit 3 which has received the coincidence signal can write data into the main data storage unit of the unused block. Will be done. On the other hand, the coincidence signal from the comparator 2 is also sent to the latch circuit 1, and the address data accessed this time is stored as it is in the address storage section, and thereafter, the unused block is replaced with a defective block. Can be used. In the subsequent processing, the comparator 2 outputs a coincidence signal when an address signal for accessing the defective block is input, so that the selected unused block (relief block) is used as it is.
In the initial state of the RAM, the use status flags of all the blocks are set to "0", and at this time, the used block determining circuit 5 also performs the addressing of the block and specifies the address. The desired data is written to the block.

【００１９】以上、詳述したように、本実施例のＲＡＭ
では、所定数のビットで１ブロックの記憶単位を構成
し、当該ブロックの１又は２以上のビットを、アドレス
データを記憶するためのアドレス用ビットとして割り当
てるようにしているので、ブロックを構成するメモリセ
ルのチップ上の位置とは無関係に、そのアドレスをソフ
トウェアにて適宜決定することができる。このため、Ｌ
ＳＩチップの実装後に不良ビットが発生しても、当該不
良ブロックに割り当てられていたアドレスを、未使用ブ
ロックのアドレス用ビットに記憶させるだけで、その救
済が可能になる。As described above in detail, the RAM of this embodiment
In this case, since a storage unit of one block is configured by a predetermined number of bits and one or more bits of the block are assigned as address bits for storing address data, the memory that configures the block The address can be appropriately determined by software regardless of the position of the cell on the chip. Therefore, L
Even if a defective bit occurs after the SI chip is mounted, it can be relieved by simply storing the address assigned to the defective block in the address bit of the unused block.

【００２０】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記実施例のＲＡＭは、各ブロック毎にラッチ回路１，
３、比較器２，パリティ発生回路４等を具えるようにし
たが、これらの回路を、全てのブロックで共用するよう
にしてもよい。又、上記実施例では、パリティを用いた
異常ブロックの検出をデータ書込み処理実行毎に行なう
ようにしたが、例えば処置状態に係わらず、所定時間経
過毎に強制的に行うようにしてもよい。この場合、パリ
ティチェックによって何れかのブロックの異常が検出さ
れたならば、その時点で割込み処理を行って、当該マイ
クロコンピュータシステムのＣＲＴ等の表示器（図示省
略）にてその旨を報知させ、一方で、上記未使用ブロッ
クを用いた不良ブロック救済を、強制的な割込み処理等
で行うようにすればよい。Although the invention made by the present inventor has been specifically described based on the embodiments, the present invention is not limited to the above embodiments, and various modifications can be made without departing from the scope of the invention. Needless to say. For example, in the RAM of the above embodiment, the latch circuit 1 is provided for each block.
3, the comparator 2, the parity generation circuit 4, etc. are provided, but these circuits may be shared by all blocks. Further, in the above embodiment, the abnormal block is detected by using the parity each time the data writing process is executed, but it may be forcibly performed every a predetermined time regardless of the treatment state. In this case, if any of the blocks is detected to be abnormal by the parity check, interrupt processing is performed at that point, and a display (not shown) such as a CRT of the microcomputer system is used to notify that effect. On the other hand, the defective block relief using the unused block may be performed by forced interrupt processing or the like.

【００２１】又、データの読込み時に、当該アドレスの
記憶内容が破壊されていることが検知されたならば、当
該ブロックに設けられたパリティ発生回路から出力され
る不良信号を用いて、データが存在しない旨をＣＲＴで
表示させたり、その旨をエンプティフラグ（図示省略）
等によって記憶させてもよい。尚、この場合には、不良
ブロックのアドレスを記憶しておき、選択された未使用
ブロックに、当該アドレスを割り振れば、この選択され
た未使用ブロックを、その後の処理で用いることがで
き、当該不良ブロック救済ができる。Further, if it is detected that the storage content of the address is destroyed at the time of reading the data, the data exists by using the defective signal output from the parity generation circuit provided in the block. It is displayed on the CRT to the effect that it is not, or an empty flag (not shown) to that effect.
You may make it memorize | store by etc. In this case, by storing the address of the defective block and allocating the address to the selected unused block, the selected unused block can be used in the subsequent processing, The defective block can be relieved.

【００２２】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＲＡＭ
の不良セルの救済技術に適用した場合について説明した
が、この発明はそれに限定されるものでなく、半導体記
憶装置の不良セル救済技術一般に利用することができ
る。In the above description, the RAM, which is the field of application of the invention mainly made by the present inventor, is the background of the invention.
However, the present invention is not limited to this, and can be applied to general defective cell repair techniques for semiconductor memory devices.

【００２３】[0023]

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、ＬＳＩチップの実装工程終
了後に、その記憶部に不良ビットが検知されたときであ
っても、その救済が可能となる。The effects obtained by the representative one of the inventions disclosed in the present application will be briefly described as follows. That is, even after a defective bit is detected in the storage section of the LSI chip after the mounting process, the relief can be provided.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明に係る救済方式が適用されたランダム・
アクセス・メモリ（ＲＡＭ）の基本構造を模式的に示す
ブロック図である。FIG. 1 is a random diagram to which a rescue method according to the present invention is applied.
It is a block diagram which shows the basic structure of an access memory (RAM) typically.

【図２】本実施例のＲＡＭの所望のアドレスにデータを
書き込むときの手順を示すフローチャートである。FIG. 2 is a flowchart showing a procedure for writing data to a desired address in the RAM of this embodiment.

【図３】使用ブロック決定回路の一例を示す回路図であ
る。FIG. 3 is a circuit diagram showing an example of a used block determination circuit.

【符号の説明】[Explanation of symbols]

１ ラッチ回路（アドレス設定手段） ２ 比較器 ４ パリティ発生回路（使用可否記憶手段） ５ 使用ブロック決定回路（未使用ブロック選択手段） 1 Latch circuit (address setting means) 2 Comparator 4 Parity generating circuit (usability storage means) 5 Used block determination circuit (unused block selection means)

───────────────────────────────────────────────────── フロントページの続き (72)発明者 菊池 隆 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 齋江 靖彦 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 佐藤 昌彦 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 野尻 辰夫 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 岩田 昌己 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 渡辺 明夫 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 真喜屋 恵 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Takashi Kikuchi 5-20-1 Kamimizuhoncho, Kodaira-shi, Tokyo Inside Hiritsu Cho-LS Engineering Co., Ltd. (72) Inventor Yasuhiko Saie Kodaira, Tokyo 5-20-1 Jitsumizu Honcho, Ichi, Japan, within Hitate Super L.S.I Engineering Co., Ltd. (72) Inventor Masahiko Sato 5-20-1, Kamimizuhoncho, Kodaira, Tokyo Metropolitan Government I Engineering Co., Ltd. (72) Inventor Tatsuo Nojiri 5-20-1 Kamimizuhoncho, Kodaira-shi, Tokyo Inside Hitachi Semiconductor Division, Ltd. (72) Inventor Masami Iwata 5-chome, Komizura-cho, Kodaira-shi, Tokyo No. 20 No. 1 within Hiritsu Super S.I. Engineering Co., Ltd. (72) Inventor Akio Watanabe Komizu, Tokyo 5-20-1 Machi Hidori Super L.S.I. Engineering Co., Ltd. (72) Inventor Megumi Makiya 5-20-1 Kamimizuhoncho, Kodaira-shi, Tokyo Within the corporation

Claims (3)

【特許請求の範囲】[Claims] 【請求項１】 主記憶領域の所定数のビットで１ブロッ
クの記憶単位が構成され、当該ブロックの１又は２以上
のビットが、アドレスデータを記憶するためのアドレス
用ビットとして割り当てられていることを特徴とする半
導体記憶装置。1. A predetermined number of bits of a main storage area constitute a storage unit of one block, and one or more bits of the block are assigned as address bits for storing address data. A semiconductor memory device characterized by: 【請求項２】 主記憶領域の所定のブロックが正常に機
能するか否かを判定し、不良であるとされたブロック内
の所定ビットに使用不可であることを記憶させる使用可
否記憶手段と、データの書込が未だ行われていない複数
の未使用ブロックから１つの救済用ブロックを選択する
未使用ブロック選択手段と、該手段によって選択された
救済用ブロックのアドレス用ビットに、上記不良とされ
たブロックのアドレスデータを記憶させるアドレス設定
手段とを具えてなることを特徴とする請求項１に記載の
半導体記憶装置。2. A usability storage means for determining whether or not a predetermined block in the main storage area functions normally, and for storing that a predetermined bit in the block determined to be defective is unusable. The unused block selection means for selecting one relief block from a plurality of unused blocks for which data has not yet been written, and the address bits of the relief block selected by the means are determined to be defective. 2. The semiconductor memory device according to claim 1, further comprising address setting means for storing address data of the block. 【請求項３】 上記使用可否記憶手段は、当該ブロック
のアドレス用ビットの記憶内容若くはデータが記憶され
る他のビットの記憶内容に基いてパリティを算出し、斯
く算出したパリティの値により当該ブロックの良否を判
定することを特徴とする請求項１又は２に記載の半導体
記憶装置。3. The availability storage means calculates a parity based on the storage content of an address bit of the block or the storage content of another bit in which data is stored, and the parity is calculated based on the calculated parity value. The semiconductor memory device according to claim 1, wherein the quality of the block is determined.