JPH07142610A - Semiconductor memory and manufacture thereof - Google Patents
Semiconductor memory and manufacture thereofInfo
- Publication number
- JPH07142610A JPH07142610A JP5283258A JP28325893A JPH07142610A JP H07142610 A JPH07142610 A JP H07142610A JP 5283258 A JP5283258 A JP 5283258A JP 28325893 A JP28325893 A JP 28325893A JP H07142610 A JPH07142610 A JP H07142610A
- Authority
- JP
- Japan
- Prior art keywords
- groove
- semiconductor substrate
- region
- forming
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Semiconductor Memories (AREA)
Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、例えばマスクROM(R
ead Only Memory)等の、読出専用の半導体メモリに関す
るものである。BACKGROUND OF THE INVENTION The present invention relates to a mask ROM (R
read only semiconductor memory such as ead only memory).
【0002】[0002]
【従来の技術】近年、半導体メモリの大容量化の要求が
強くなっていることに伴い、マスクROMを構成するメ
モリセルの小面積化の検討がなされている。2. Description of the Related Art In recent years, with the increasing demand for larger capacity of semiconductor memories, studies have been made to reduce the area of memory cells constituting a mask ROM.
【0003】メモリセルの面積を小さくしたマスクRO
Mとしては、例えば、特願平3−332071号におい
て技術開示されたものがある。また、同出願に技術開示
されたマスクROMのメモリセルを構成するためのトラ
ンジスタとしては、例えば、USP5,117,389
(Fig1、Fig2AおよびFig2B参照)に技術
開示されたものが使用できる。Mask RO with a small memory cell area
Examples of M include those technically disclosed in Japanese Patent Application No. 3-332071. In addition, as a transistor for forming the memory cell of the mask ROM, which is technically disclosed in the same application, for example, USP 5,117,389 is used.
(See FIG. 1, FIG. 2A, and FIG. 2B), which are technically disclosed, can be used.
【0004】図5は、従来のマスクROMを構成するト
ランジスタの一構成例を示すものであり、(a)は平面
図、(b)は(a)のA−A断面図、(c)は(a)の
B−B断面図である。FIG. 5 shows an example of the structure of a transistor that constitutes a conventional mask ROM. (A) is a plan view, (b) is a sectional view taken along line AA of (a), and (c) is. It is a BB sectional view of (a).
【0005】同図に示したように、半導体基板51に
は、帯状のN+領域52が複数本、埋め込み形成されて
いる。また、この半導体基板51上には、例えばSiO
2 等の絶縁膜53が形成されている。そして、この絶縁
膜53上には、各N+領域52と直交するように、例え
ばWSi等により形成されたワード線54が複数本設け
られている。As shown in the figure, a plurality of strip-shaped N + regions 52 are embedded and formed in the semiconductor substrate 51. In addition, for example, SiO is formed on the semiconductor substrate 51.
An insulating film 53 such as 2 is formed. A plurality of word lines 54 made of, for example, WSi are provided on the insulating film 53 so as to be orthogonal to the N + regions 52.
【0006】このような構成によれば、N+領域52を
ソース領域或いはドレイン領域とし、これらの各N+領
域52の間の領域をチャネル領域55とし、さらに絶縁
膜53をゲート絶縁膜として、トランジスタを構成する
ことができる。According to this structure, the N + region 52 serves as a source region or a drain region, the region between these N + regions 52 serves as a channel region 55, and the insulating film 53 serves as a gate insulating film. A transistor can be constructed.
【0007】また、このようなトランジスタに対するR
OMデータの書き込みは、チャネル領域55のうち、一
方の論理値に対応するチャネル領域に対してのみボロン
(B)イオンを注入することによって行われる。すなわ
ち、チャネル領域にボロンイオンが注入されたトランジ
スタとボロンイオンが注入されなかったトランジスタと
は動作電圧が異なるので、この動作電圧の高低を論理値
「0」,「1」に対応させてROMデータとすることが
可能となる。Further, R for such a transistor
The writing of OM data is performed by implanting boron (B) ions only in the channel region 55 corresponding to one of the logic values. That is, since the operating voltage of the transistor in which the boron ions are implanted in the channel region is different from that of the transistor in which the boron ions are not implanted, the high and low of the operating voltage are associated with the logical values “0” and “1” to read the ROM data. It becomes possible to
【0008】このようなトランジスタを用いて特願平3
−332071号に示したようなマスクROMを構成す
ることにより、かかるマスクROMの小面積化を図るこ
とができる。Using such a transistor, Japanese Patent Application No.
By constructing the mask ROM as shown in Japanese Patent No. 332071, the area of the mask ROM can be reduced.
【0009】[0009]
【発明が解決しようとする課題】しかしながら、上述し
たような従来のマスクROMには、メモリセルを構成す
るトランジスタの小形化に限界があるため、マスクRO
M全体としての小形化にも限界があり、十分な小面積化
を図ることができないという欠点があった。However, in the conventional mask ROM as described above, there is a limit to the miniaturization of the transistors constituting the memory cell, so that the mask RO
There is a limit to miniaturization of the entire M, and there is a drawback that the area cannot be sufficiently reduced.
【0010】図5に示したようなトランジスタでは、x
方向(図5(a)参照)の大きさはN+領域52の幅と
間隔とに制約され、y方向(同図参照)の大きさはワー
ド線(ゲートを兼ねる)54の幅と間隔とに制約され
る。このため、かかるトランジスタの大きさは、微細加
工技術の進歩によってある程度は微細化できるものの、
限界があった。In a transistor such as that shown in FIG. 5, x
The size in the direction (see FIG. 5A) is restricted by the width and the interval of the N + region 52, and the size in the y direction (see FIG. 5) is the width and the interval of the word line (also serving as the gate) 54. Be constrained to. Therefore, although the size of such a transistor can be miniaturized to some extent by the progress of microfabrication technology,
There was a limit.
【0011】従来のマスクROMでは、図5(a)に示
したように、N+領域52の間隔およびワード線54の
間隔は、それぞれ1000nm程度であった。In the conventional mask ROM, as shown in FIG. 5A, the distance between the N + regions 52 and the distance between the word lines 54 are each about 1000 nm.
【0012】本発明は、このような従来技術の欠点に鑑
みてなされたものであり、メモリセルを構成するトラン
ジスタを小形化を図ることにより小面積化を実現した半
導体メモリを提供することを目的とする。The present invention has been made in view of the above-mentioned drawbacks of the prior art, and an object of the present invention is to provide a semiconductor memory in which a transistor constituting a memory cell is miniaturized to realize a small area. And
【0013】[0013]
【課題を解決するための手段】(1) 第1の発明に係わる
半導体メモリは、半導体基板に形成された溝と、この溝
と直交するように前記半導体基板に形成された帯状のN
+領域と、前記半導体基板の表面および前記溝の表面に
形成された酸化膜と、前記溝の側面の前記酸化膜上に形
成されたワード線と、を備えたことを特徴とする。 (2) 第2の発明に係わる半導体メモリの製造方法は、上
記第1の発明に係わる半導体メモリを製造するためのも
のであって、半導体基板に溝を形成する工程と、前記半
導体基板の表面および前記溝の表面にN+領域を埋め込
み形成する工程と、前記半導体基板の表面および前記溝
の表面に酸化膜を形成する工程と、前記半導体基板の全
面に導電性材料を堆積させた後でエッチバックを施すこ
とによりワード線を形成する工程と、を備えたことを特
徴とする。 (3) 第3の発明に係わる半導体メモリは、半導体基板に
形成された溝と、前記半導体基板の表面に形成された帯
状の第1のN+領域と、前記溝の底面に埋め込み形成さ
れた帯状の第2のN+領域と、前記半導体基板の表面お
よび前記溝の表面に形成された酸化膜と、前記溝の側面
の前記酸化膜上に形成されたゲート電極と、前記溝と直
交し、この溝との交差部において前記ゲート電極と導通
するように、前記半導体基板上に形成されたワード線
と、を備えたことを特徴とする。 (4) 第4の発明に係わる半導体メモリの製造方法は、上
記第3の発明に係わる半導体メモリを製造するためのも
のであって、半導体基板の表面に第1のN+領域および
溝を形成する工程と、前記半導体基板の表面および前記
溝の表面に酸化膜を形成する工程と、前記半導体基板の
全面にゲート材料を堆積させた後でエッチバックを施す
ことによりゲート電極を形成する工程と、前記ゲート電
極をマスクとしてイオン注入を行うことにより、前記溝
の底面に第2のN+領域を形成する工程と、前記半導体
基板の全面に導電性材料を堆積させた後でエッチングを
施すことによりワード線を形成する工程と、を備えたこ
とを特徴とする。[Means for Solving the Problems] (1) A semiconductor memory according to a first aspect of the present invention includes a groove formed in a semiconductor substrate and a strip-shaped N formed in the semiconductor substrate so as to be orthogonal to the groove.
A + region, an oxide film formed on the surface of the semiconductor substrate and the surface of the groove, and a word line formed on the oxide film on the side surface of the groove. (2) A method of manufacturing a semiconductor memory according to a second aspect of the present invention is for manufacturing the semiconductor memory according to the first aspect of the present invention, which includes a step of forming a groove in a semiconductor substrate and a surface of the semiconductor substrate. And a step of burying an N + region on the surface of the groove, a step of forming an oxide film on the surface of the semiconductor substrate and the surface of the groove, and after depositing a conductive material on the entire surface of the semiconductor substrate. And a step of forming a word line by performing etch back. (3) In the semiconductor memory according to the third invention, a groove formed in a semiconductor substrate, a strip-shaped first N + region formed on the surface of the semiconductor substrate, and a bottom surface of the groove are embedded and formed. A strip-shaped second N + region, an oxide film formed on the surface of the semiconductor substrate and the surface of the groove, a gate electrode formed on the oxide film on the side surface of the groove, and orthogonal to the groove. A word line formed on the semiconductor substrate so as to be electrically connected to the gate electrode at an intersection with the groove. (4) A method of manufacturing a semiconductor memory according to a fourth aspect of the present invention is for manufacturing the semiconductor memory according to the third aspect of the present invention, in which a first N + region and a groove are formed on the surface of a semiconductor substrate. A step of forming an oxide film on the surface of the semiconductor substrate and the surface of the groove, and a step of forming a gate electrode by etching back after depositing a gate material on the entire surface of the semiconductor substrate. A step of forming a second N + region on the bottom surface of the groove by performing ion implantation using the gate electrode as a mask, and performing etching after depositing a conductive material on the entire surface of the semiconductor substrate. And a step of forming a word line by.
【0014】[0014]
【作用】(1) 第1の発明によれば、半導体基板に形成さ
れた溝の側面に酸化膜を介してワード線を設け、且つ、
この溝と直交するように帯状のN+領域を設けることに
よって半導体メモリを構成したので、ワード線の幅およ
び間隔を低減させることができ、これにより、半導体メ
モリを構成するトランジスタの小形化を図ることができ
る。 (2) また、第2の発明によれば、半導体基板内に形成さ
れた溝の側面に酸化膜を介して形成されたワード線とこ
の溝と直交するように形成された帯状のN+領域とを備
えた半導体メモリを実現することができる。 (3) 第3の発明によれば、半導体基板に形成された溝の
側面に酸化膜を介してゲート電極を設け、半導体基板の
表面に第1のN+領域を設けるとともに溝の底面に第2
のN+領域を設け、さらに溝と直交し且つこの溝との交
点においてゲート電極と導通するようにワード線を設け
ることによって半導体メモリを構成したので、N+領域
の幅および間隔を低減させることができ、これにより、
半導体メモリを構成するトランジスタの小形化を図るこ
とができる。 (4) また、第4の発明によれば、半導体基板内に形成さ
れた溝の側面に酸化膜を介して設けられたゲート電極
と、半導体基板の表面に設けられた第1のN+領域と、
溝の底面に設けられた第2のN+領域と、溝と直交し且
つこの溝との交点においてゲート電極と導通するように
設けられたワード線とを備えた半導体メモリを実現する
ことができる。(1) According to the first invention, the word line is provided on the side surface of the groove formed in the semiconductor substrate through the oxide film, and
Since the semiconductor memory is configured by providing the strip-shaped N + region so as to be orthogonal to the groove, it is possible to reduce the width and the interval of the word lines, and thereby miniaturize the transistor that configures the semiconductor memory. be able to. (2) According to the second invention, the word line formed on the side surface of the groove formed in the semiconductor substrate through the oxide film and the strip-shaped N + region formed so as to intersect the groove at right angles. It is possible to realize a semiconductor memory provided with. (3) According to the third invention, the gate electrode is provided on the side surface of the groove formed in the semiconductor substrate via the oxide film, the first N + region is provided on the surface of the semiconductor substrate, and the bottom surface of the groove is provided with the first N + region. Two
Since the semiconductor memory is configured by providing the N + region of the above and further providing the word line so as to be electrically connected to the gate electrode at the intersection point with the groove at a point orthogonal to the groove, it is possible to reduce the width and the interval of the N + region. And with this,
It is possible to reduce the size of the transistor included in the semiconductor memory. (4) According to the fourth invention, the gate electrode provided on the side surface of the groove formed in the semiconductor substrate via the oxide film and the first N + region provided on the surface of the semiconductor substrate. When,
It is possible to realize a semiconductor memory including a second N + region provided on the bottom surface of a groove and a word line provided so as to be orthogonal to the groove and electrically connected to a gate electrode at an intersection with the groove. .
【0015】[0015]
【実施例】以下、本発明の実施例について、マスクRO
Mに適用した場合を例にとって説明する。Embodiments of the mask RO according to the embodiments of the present invention will be described below.
The case of application to M will be described as an example.
【0016】(実施例1)まず、第1の発明(請求項
1)および第2の発明(請求項2)の一実施例について
説明する。(Embodiment 1) First, an embodiment of the first invention (claim 1) and the second invention (claim 2) will be described.
【0017】図1は本実施例に係わるマスクROMの概
略構成を示すものであり、(a)は平面図、(b)は
(a)のA−A断面図である。1A and 1B show a schematic structure of a mask ROM according to this embodiment. FIG. 1A is a plan view and FIG. 1B is a sectional view taken along line AA of FIG.
【0018】同図において、p型半導体基板11には、
複数の溝12が互いに平行に形成されている。また、半
導体基板11内には、これらの溝12と直交するよう
に、深さが例えば200〜300nmの、帯状のN+領
域13が埋め込み形成されている。ここで、溝12とN
+領域13の交差部においては、N+領域13は溝12
の側面および底面に沿って形成されている。半導体基板
11の表面および溝12の表面には、例えば膜厚が16
nmのSiO2 等により形成された絶縁膜14が設けら
れている。そして、各溝12の側面には、この絶縁膜1
4を介して、例えば膜厚が400nmのWSi等により
形成されたワード線15が設けられている。さらに、半
導体基板11の全表面(溝12が形成されている領域を
含む)には、膜厚が例えば1000nmの層間絶縁膜1
6、膜厚が例えば800nmのアルミニウム膜等からな
る配線層17およびパッシベーション膜18が、順次形
成されている。In FIG. 1, the p-type semiconductor substrate 11 is
A plurality of grooves 12 are formed in parallel with each other. Further, in the semiconductor substrate 11, a band-shaped N + region 13 having a depth of, for example, 200 to 300 nm is embedded and formed so as to be orthogonal to the grooves 12. Where groove 12 and N
At the intersection of the + regions 13, the N + regions 13 have the grooves 12
Are formed along the side surface and the bottom surface. The surface of the semiconductor substrate 11 and the surface of the groove 12 have, for example, a film thickness of 16
An insulating film 14 made of SiO 2 or the like having a thickness of 1 nm is provided. The insulating film 1 is formed on the side surface of each groove 12.
A word line 15 formed of WSi or the like having a film thickness of 400 nm is provided via the line 4. Furthermore, the interlayer insulating film 1 having a film thickness of, for example, 1000 nm is formed on the entire surface of the semiconductor substrate 11 (including the region where the groove 12 is formed).
6. The wiring layer 17 and the passivation film 18 made of an aluminum film or the like having a thickness of 800 nm, for example, are sequentially formed.
【0019】このような構成によれば、従来のマスクR
OM(図5参照)と同様、各N+領域13をソース領域
或いはドレイン領域とし、これらの各N+領域13の間
の領域をチャネル領域19とし、ワード線15をゲート
電極とし、さらに絶縁膜14をゲート絶縁膜として、ト
ランジスタを構成することができる。According to this structure, the conventional mask R
Similar to the OM (see FIG. 5), each N + region 13 is a source region or a drain region, a region between each N + region 13 is a channel region 19, a word line 15 is a gate electrode, and an insulating film is further formed. A transistor can be formed by using 14 as a gate insulating film.
【0020】次に、図1に示したマスクROMの製造方
法について、図2(a)〜(d)を参照して説明する。 まず、p型半導体基板11に、反応性イオンエッチン
グ等を用いて溝12を形成する(図1(a)参照)。 次に、通常のフォトエッチングプロセスでパターンを
形成した後イオン注入を行うことにより、半導体基板1
1内に深さが例えば200〜300nmの帯状のN+領
域13を埋め込み形成する。 その後、半導体基板11の表面および溝12の表面
に、熱酸化等の方法によって、膜厚が16nmのSiO
2 等からなる絶縁膜14を形成する(同図(b)参
照)。 続いて、スパッタリング法等により、厚さが400n
mの導電性材料(ここではWSi)15′を全面に堆積
させる(同図(c)参照)。 そして、例えば反応性イオンエッチング等を用いて導
電性材料15′のエッチバックを行うことにより、溝1
2の側面にワード線15を形成する(同図(d)参
照)。 続いて、従来のマスクROMの場合と同様にして、チ
ャネル領域19のうち、一方の論理値に対応するチャネ
ル領域に対してのみボロン(B)イオンを注入すること
により、ROMデータの書き込みを行う。 最後に、層間絶縁膜16、アルミニウム配線層17お
よびパッシベーション膜18を公知の方法で順次形成
し、図1に示したようなマスクROMを得る。Next, a method of manufacturing the mask ROM shown in FIG. 1 will be described with reference to FIGS. First, the groove 12 is formed in the p-type semiconductor substrate 11 by using reactive ion etching or the like (see FIG. 1A). Next, a semiconductor substrate 1 is formed by performing ion implantation after forming a pattern by a normal photoetching process.
A band-shaped N + region 13 having a depth of, for example, 200 to 300 nm is embedded and formed in 1. Then, on the surface of the semiconductor substrate 11 and the surface of the groove 12, a SiO 2 film having a thickness of 16 nm is formed by a method such as thermal oxidation.
An insulating film 14 made of 2 or the like is formed (see FIG. 11B). Then, the thickness is 400 n by the sputtering method or the like.
A conductive material (WSi) 15 'of m is deposited on the entire surface (see FIG. 3C). Then, the conductive material 15 ′ is etched back by using, for example, reactive ion etching, so that the groove 1 is formed.
The word line 15 is formed on the side surface of No. 2 (see FIG. 3D). Then, as in the case of the conventional mask ROM, ROM data is written by implanting boron (B) ions only into the channel region corresponding to one of the logic values in the channel region 19. . Finally, the interlayer insulating film 16, the aluminum wiring layer 17, and the passivation film 18 are sequentially formed by a known method to obtain a mask ROM as shown in FIG.
【0021】この結果、図1(a)に示したように、ワ
ード線15の間隔が600〜700nm(従来は約10
00nm;図5参照)のマスクROMを得た。As a result, as shown in FIG. 1A, the distance between the word lines 15 is 600 to 700 nm (about 10 in the prior art).
00 nm; see FIG. 5).
【0022】このように、本実施例のマスクROMによ
れば、溝12の側面にワード線15を形成することとし
たので、ワード線の幅および間隔を低減させることがで
き、したがって、かかるマスクROMを構成するトラン
ジスタのy方向(図1(a)参照)のサイズを小さくす
ることができる。これにより、各トランジスタを小形化
を図ることができるので、マスクROMの面積を小さく
することができる。As described above, according to the mask ROM of the present embodiment, since the word lines 15 are formed on the side surfaces of the groove 12, the width and interval of the word lines can be reduced. The size of the transistor included in the ROM in the y direction (see FIG. 1A) can be reduced. As a result, each transistor can be downsized, and the area of the mask ROM can be reduced.
【0023】(実施例2)次に、第3の発明(請求項
3)および第4の発明(請求項4)の一実施例について
説明する。(Embodiment 2) Next, an embodiment of the third invention (claim 3) and the fourth invention (claim 4) will be described.
【0024】図3は本実施例に係わるマスクROMの概
略構成を示すものであり、(a)は平面図、(b)は
(a)のA−A断面図である。3A and 3B show a schematic structure of a mask ROM according to this embodiment. FIG. 3A is a plan view and FIG. 3B is a sectional view taken along line AA of FIG.
【0025】同図において、p型半導体基板21には、
複数の溝22が互いに平行に形成されている。また、半
導体基板21内には、これらの溝22の両側面に沿っ
て、深さが例えば200〜300nmの、帯状の第1の
N+領域23が埋め込み形成されている。さらに、溝2
2の底面には、深さが例えば200〜300nmの、帯
状の第2のN+領域24が埋め込み形成されている。半
導体基板21の表面および溝22の表面には、例えば膜
厚が16nmのSiO2 等により形成された絶縁膜25
が設けられている。そして、各溝22の側面には、この
絶縁膜25を介して、例えば膜厚が400nmのWSi
等により形成されたゲート電極26が設けられている。
さらに、半導体基板21の表面には、溝22と直交し、
この溝22との交差部においてゲート電極26と導通す
るワード線27が設けられている。そして、半導体基板
21の全表面(溝22が形成されている領域を含む)に
は、溝22やワード線27等を覆うように、膜厚が例え
ば1000nmの層間絶縁膜28、膜厚が例えば800
nmのアルミニウム膜等からなる配線層29およびパッ
シベーション膜30が、順次形成されている。In the figure, the p-type semiconductor substrate 21 is
A plurality of grooves 22 are formed in parallel with each other. Further, in the semiconductor substrate 21, along the both side surfaces of the grooves 22, a band-shaped first N + region 23 having a depth of, for example, 200 to 300 nm is embedded and formed. Furthermore, groove 2
A second strip-shaped N + region 24 having a depth of, for example, 200 to 300 nm is embedded and formed on the bottom surface of 2. On the surface of the semiconductor substrate 21 and the surface of the groove 22, an insulating film 25 made of, for example, 16 nm thick SiO 2 or the like is formed.
Is provided. Then, on the side surface of each groove 22, through the insulating film 25, for example, WSi having a film thickness of 400 nm is formed.
There is provided a gate electrode 26 formed by, for example.
Further, on the surface of the semiconductor substrate 21, orthogonal to the groove 22,
A word line 27 that is electrically connected to the gate electrode 26 is provided at the intersection with the groove 22. Then, on the entire surface of the semiconductor substrate 21 (including the region where the groove 22 is formed), the interlayer insulating film 28 having a film thickness of, for example, 1000 nm and the film thickness of, for example, 1000 nm are formed so as to cover the groove 22, the word line 27, and the like. 800
A wiring layer 29 and a passivation film 30 made of an aluminum film having a thickness of 1 nm are sequentially formed.
【0026】このような構成によれば、従来のマスクR
OM(図5参照)と同様、第1および第2のN+領域2
3,24をソース領域或いはドレイン領域とし、これら
の各N+領域23,24の間の領域をチャネル領域31
とし、さらに絶縁膜25をゲート絶縁膜として、トラン
ジスタを構成することができる。According to this structure, the conventional mask R
Similar to the OM (see FIG. 5), the first and second N + regions 2
3, 24 are source regions or drain regions, and the region between these N + regions 23, 24 is the channel region 31.
Further, a transistor can be formed by using the insulating film 25 as a gate insulating film.
【0027】次に、図3に示したマスクROMの製造方
法について、図4(a)〜(e)を参照して説明する。Next, a method for manufacturing the mask ROM shown in FIG. 3 will be described with reference to FIGS.
【0028】まず、p型半導体基板21上に、例えば
マスクパターンを形成した後でイオン注入を行うことに
より、第1のN+領域23となるべきN+層23′を形
成する(図4(a)参照)。 次に、半導体基板21に、反応性イオンエッチング等
を用いて溝22を形成する。これにより、溝22と同時
に第1のN+領域23も形成される(図1(b)参
照)。 そして、半導体基板21の表面および溝22の表面
に、熱酸化等の方法によって、膜厚が16nmのSiO
2 等からなる絶縁膜25を形成する。 続いて、スパッタリング法等により、厚さが400n
mの導電性材料(ここではWSi)26′を全面に堆積
させる(同図(c)参照)。 そして、例えば反応性イオンエッチング等を用いて導
電性材料26′のエッチバックを行うことにより、溝2
2の側面にゲート電極26を形成する。 さらに、ゲート電極26をマスクとしてイオン注入を
行うことにより、溝22の底面に沿って第2のN+領域
24を埋め込み形成する。すなわち、第2のN+領域2
4は、ゲート電極26をマスクとして用いたセルフアラ
インによって形成される。(同図(d)参照) 続いて、従来のマスクROMの場合と同様にして、チ
ャネル領域29のうち、一方の論理値に対応するチャネ
ル領域に対してのみボロン(B)イオンを注入すること
により、ROMデータの書き込みを行う。 次に、半導体基板21の全面に導電性材料(ここでは
WSi)を堆積させた後、この導電性材料層27′の表
面に通常のフォトエッチングプロセスでパターンを形成
し、さらに、例えば反応性イオンエッチングを施すこと
により、ワード線27を形成する(同図(e)参照)。 最後に、層間絶縁膜28、アルミニウム配線層29お
よびパッシベーション膜30を公知の方法で順次形成
し、図3に示したようなマスクROMを得る。First, an N + layer 23 'to be the first N + region 23 is formed on the p-type semiconductor substrate 21 by, for example, forming a mask pattern and then performing ion implantation (FIG. 4 ( See a)). Next, the groove 22 is formed in the semiconductor substrate 21 by using reactive ion etching or the like. As a result, the first N + region 23 is also formed at the same time as the groove 22 (see FIG. 1B). Then, on the surface of the semiconductor substrate 21 and the surface of the groove 22, a SiO 2 film having a thickness of 16 nm is formed by a method such as thermal oxidation.
An insulating film 25 made of 2 or the like is formed. Then, the thickness is 400 n by the sputtering method or the like.
A conductive material (here, WSi) 26 'of m is deposited on the entire surface (see FIG. 3C). Then, the conductive material 26 'is etched back by using, for example, reactive ion etching, so that the groove 2 is formed.
The gate electrode 26 is formed on the side surface of 2. Further, ion implantation is performed using the gate electrode 26 as a mask to fill and form the second N + region 24 along the bottom surface of the groove 22. That is, the second N + region 2
4 is formed by self-alignment using the gate electrode 26 as a mask. (See (d) of the same figure) Then, as in the case of the conventional mask ROM, boron (B) ions are implanted only into the channel region 29 corresponding to one of the logic values. Thus, the ROM data is written. Next, a conductive material (WSi in this case) is deposited on the entire surface of the semiconductor substrate 21, and then a pattern is formed on the surface of the conductive material layer 27 'by a normal photoetching process. By performing etching, the word line 27 is formed (see FIG. 7E). Finally, the interlayer insulating film 28, the aluminum wiring layer 29, and the passivation film 30 are sequentially formed by a known method to obtain a mask ROM as shown in FIG.
【0029】この結果、図3(a)に示したように、N
+領域23,24の間隔が700〜800nm(従来は
約1000nm;図5参照)のマスクROMを得た。As a result, as shown in FIG.
A mask ROM in which the distance between the + regions 23 and 24 is 700 to 800 nm (conventionally about 1000 nm; see FIG. 5) was obtained.
【0030】このように、本実施例のマスクROMによ
れば、溝22の側面にゲート電極26を形成し、半導体
基板21の表面に溝22に沿って形成された第1のN+
領域23と溝22の底面に形成された第2のN+領域2
4とをソース領域或いはドレイン領域とすることとした
ので、N+領域23,24の幅および間隔を低減させる
ことができる。したがって、本実施例によれば、マスク
ROMを構成するトランジスタのx方向(図3(a)参
照)のサイズを小さくすることができ、これにより各ト
ランジスタを小形化を図ることができるので、マスクR
OMの面積を小さくすることができる。As described above, according to the mask ROM of the present embodiment, the gate electrode 26 is formed on the side surface of the groove 22, and the first N + formed on the surface of the semiconductor substrate 21 along the groove 22.
The second N + region 2 formed on the bottom surface of the region 23 and the groove 22
Since 4 and 4 are used as the source region or the drain region, the width and interval of the N + regions 23 and 24 can be reduced. Therefore, according to the present embodiment, it is possible to reduce the size of the transistors forming the mask ROM in the x direction (see FIG. 3A), and thus each transistor can be miniaturized. R
The area of the OM can be reduced.
【0031】[0031]
【発明の効果】以上詳細に説明したように、本発明によ
れば、メモリセルを構成するトランジスタを小形化を図
ることにより小面積化を実現した半導体メモリを提供す
ることができる。As described in detail above, according to the present invention, it is possible to provide a semiconductor memory in which a transistor constituting a memory cell is miniaturized to realize a small area.
【図1】本発明の一実施例に係わる半導体メモリの概略
構成を示すものであり、(a)は平面図、(b)は
(a)のA−A断面図である。1A and 1B show a schematic configuration of a semiconductor memory according to an embodiment of the present invention, in which FIG. 1A is a plan view and FIG. 1B is a sectional view taken along line AA of FIG.
【図2】(a)〜(d)ともに、図1に示した半導体メ
モリの製造方法を示す断面工程図である。2A to 2D are cross-sectional process diagrams showing a method of manufacturing the semiconductor memory shown in FIG.
【図3】本発明の他の実施例に係わる半導体メモリの概
略構成を示すものであり、(a)は平面図、(b)は
(a)のA−A断面図である。3A and 3B show a schematic configuration of a semiconductor memory according to another embodiment of the present invention, FIG. 3A is a plan view, and FIG. 3B is a sectional view taken along line AA of FIG.
【図4】(a)〜(e)ともに、図3に示した半導体メ
モリの製造方法を示す断面工程図である。4A to 4E are cross-sectional process diagrams showing a method of manufacturing the semiconductor memory shown in FIG.
【図5】従来の半導体メモリの一構成例を示すものであ
り、(a)は平面図、(b)は(a)のA−A断面図で
ある。5A and 5B show one configuration example of a conventional semiconductor memory, FIG. 5A is a plan view, and FIG. 5B is a sectional view taken along line AA of FIG.
11,21 p型半導体基板 12,22 溝 13,23,24 N+領域 14,25 絶縁膜 15,27 ワード線 16,28 層間絶縁膜 17,29 配線層 18,30 パッシベーション膜 19,31 チャネル領域 26 ゲート電極11, 21 p-type semiconductor substrate 12, 22 groove 13, 23, 24 N + region 14, 25 insulating film 15, 27 word line 16, 28 interlayer insulating film 17, 29 wiring layer 18, 30 passivation film 19, 31 channel region 26 Gate electrode
Claims (4)
状のN+領域と、 前記半導体基板の表面および前記溝の表面に形成された
酸化膜と、 前記溝の側面の前記酸化膜上に形成されたワード線と、 を備えたことを特徴とする半導体メモリ。1. A groove formed in a semiconductor substrate, a strip-shaped N + region formed in the semiconductor substrate so as to be orthogonal to the groove, and an oxide formed in the surface of the semiconductor substrate and the surface of the groove. A semiconductor memory comprising: a film; and a word line formed on the oxide film on a side surface of the groove.
埋め込み形成する工程と、 前記半導体基板の表面および前記溝の表面に酸化膜を形
成する工程と、 前記半導体基板の全面に導電性材料を堆積させた後でエ
ッチバックを施すことによりワード線を形成する工程
と、 を備えたことを特徴とする請求項1記載の半導体メモリ
の製造方法。2. A step of forming a groove in a semiconductor substrate, a step of burying an N + region on the surface of the semiconductor substrate and the surface of the groove, and an oxide film on the surface of the semiconductor substrate and the surface of the groove. 2. The semiconductor memory according to claim 1, further comprising: a forming step; and a step of forming a word line by depositing a conductive material on the entire surface of the semiconductor substrate and then performing etch back. Production method.
域と、 前記溝の底面に埋め込み形成された帯状の第2のN+領
域と、 前記半導体基板の表面および前記溝の表面に形成された
酸化膜と、 前記溝の側面の前記酸化膜上に形成されたゲート電極
と、 前記溝と直交し、この溝との交差部において前記ゲート
電極と導通するように、前記半導体基板上に形成された
ワード線と、 を備えたことを特徴とする半導体メモリ。3. A groove formed in the semiconductor substrate, wherein a first N + portion of the web which is formed on the surface of the semiconductor substrate, a second N + portion of the web which is buried in the bottom surface of the groove An oxide film formed on the surface of the semiconductor substrate and the surface of the groove, a gate electrode formed on the oxide film on the side surface of the groove, and orthogonal to the groove at an intersection with the groove. A word line formed on the semiconductor substrate so as to be electrically connected to the gate electrode.
溝を形成する工程と、 前記半導体基板の表面および前記溝の表面に酸化膜を形
成する工程と、 前記半導体基板の全面にゲート材料を堆積させた後でエ
ッチバックを施すことによりゲート電極を形成する工程
と、 前記ゲート電極をマスクとしてイオン注入を行うことに
より、前記溝の底面に第2のN+領域を形成する工程
と、 前記半導体基板の全面に導電性材料を堆積させた後でエ
ッチングを施すことによりワード線を形成する工程と、 を備えたことを特徴とする請求項3記載の半導体メモリ
の製造方法。4. A step of forming a first N + region and a groove on the surface of a semiconductor substrate, a step of forming an oxide film on the surface of the semiconductor substrate and a surface of the groove, and a gate on the entire surface of the semiconductor substrate. A step of forming a gate electrode by performing etch back after depositing a material, and a step of forming a second N + region on the bottom surface of the groove by performing ion implantation using the gate electrode as a mask 4. The method of manufacturing a semiconductor memory according to claim 3, further comprising: a step of forming a word line by depositing a conductive material on the entire surface of the semiconductor substrate and then performing etching.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28325893A JP3400044B2 (en) | 1993-11-12 | 1993-11-12 | Semiconductor memory and manufacturing method thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28325893A JP3400044B2 (en) | 1993-11-12 | 1993-11-12 | Semiconductor memory and manufacturing method thereof |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07142610A true JPH07142610A (en) | 1995-06-02 |
JP3400044B2 JP3400044B2 (en) | 2003-04-28 |
Family
ID=17663130
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP28325893A Expired - Fee Related JP3400044B2 (en) | 1993-11-12 | 1993-11-12 | Semiconductor memory and manufacturing method thereof |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3400044B2 (en) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19603810C1 (en) * | 1996-02-02 | 1997-08-28 | Siemens Ag | Memory cell arrangement and method for its production |
DE19609678A1 (en) * | 1996-03-12 | 1997-09-18 | Siemens Ag | Memory cell arrangement and method for its production |
DE19653107A1 (en) * | 1996-12-19 | 1998-07-02 | Siemens Ag | Method for producing a memory cell arrangement |
KR19980033888A (en) * | 1996-11-02 | 1998-08-05 | 김영환 | MOS transistor and manufacturing method thereof |
-
1993
- 1993-11-12 JP JP28325893A patent/JP3400044B2/en not_active Expired - Fee Related
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19603810C1 (en) * | 1996-02-02 | 1997-08-28 | Siemens Ag | Memory cell arrangement and method for its production |
EP0788165A3 (en) * | 1996-02-02 | 1997-12-10 | Siemens Aktiengesellschaft | Storage cell arrangement and method for making the same |
US5821591A (en) * | 1996-02-02 | 1998-10-13 | Siemens Aktiengesellschaft | High density read only memory cell configuration and method for its production |
US6180458B1 (en) | 1996-02-02 | 2001-01-30 | Infineon Technologies Ag | Method of producing a memory cell configuration |
DE19609678A1 (en) * | 1996-03-12 | 1997-09-18 | Siemens Ag | Memory cell arrangement and method for its production |
US6180979B1 (en) | 1996-03-12 | 2001-01-30 | Siemens Aktiengesellschaft | Memory cell arrangement with vertical MOS transistors and the production process thereof |
DE19609678C2 (en) * | 1996-03-12 | 2003-04-17 | Infineon Technologies Ag | Memory cell arrangement with stripe-shaped, parallel trenches and vertical MOS transistors and method for their production |
KR19980033888A (en) * | 1996-11-02 | 1998-08-05 | 김영환 | MOS transistor and manufacturing method thereof |
DE19653107A1 (en) * | 1996-12-19 | 1998-07-02 | Siemens Ag | Method for producing a memory cell arrangement |
DE19653107C2 (en) * | 1996-12-19 | 1998-10-08 | Siemens Ag | Method for producing a memory cell arrangement |
US6153475A (en) * | 1996-12-19 | 2000-11-28 | Siemens Aktiengesellschaft | Method for the manufacturing a memory cell configuration |
Also Published As
Publication number | Publication date |
---|---|
JP3400044B2 (en) | 2003-04-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2921653B2 (en) | Trench memory structure and method of manufacturing the same | |
KR100423907B1 (en) | Semiconductor device and method of fabricating the same | |
JP2001102467A (en) | Semiconductor memory array of floating gate memory cells, self alignment method forming the same, semiconductor device having array of nonvolatile memory cells, and a plurality of rows connected with a plurality of semiconductor devices | |
JPH01125858A (en) | Semiconductor device and manufacture thereof | |
US7951670B2 (en) | Flash memory cell with split gate structure and method for forming the same | |
JPH07297297A (en) | Semiconductor memory device and method of manufacturing | |
JP2005322912A (en) | Split-gate flash memory device and manufacturing method therefor | |
KR100391984B1 (en) | Semiconductor memory device having multiple tunnel junction layer pattern and method of fabricating the same | |
JPH0629546A (en) | Nonvolatile groove-shaped memory device and its manufacture | |
KR100348834B1 (en) | Method for manufacturing a semiconductor memory device | |
JPH0497568A (en) | Non-volatile memory and its production | |
US6475866B2 (en) | Method for production of a memory cell arrangement | |
JP3400044B2 (en) | Semiconductor memory and manufacturing method thereof | |
US20090001454A1 (en) | Semiconductor device and transistor | |
US6787843B2 (en) | Nonvolatile semiconductor memory cell and associated semiconductor circuit configuration and method for the fabrication of the circuit configuration | |
KR20070099962A (en) | Flash memory device and method for fabricating the same | |
JPH08162547A (en) | Semiconductor memory | |
JP2006032489A (en) | Nonvolatile semiconductor storage device and its manufacturing method | |
JPH0334578A (en) | Nonvolatile semiconductor storage device and manufacture thereof | |
US6090665A (en) | Method of producing the source regions of a flash EEPROM memory cell array | |
JP2001094076A (en) | Semiconductor integrated-circuit device and manufacturing method thereof | |
JP2848211B2 (en) | Nonvolatile semiconductor memory device | |
US20040212007A1 (en) | Method of forming different oxide thickness for high voltage transistor and memory cell tunnel dieletric | |
JP2003124358A (en) | Non-volatile semiconductor memory | |
CN114335185A (en) | Split-gate dual bit non-volatile memory cell with erase gate disposed over word line gate and method of making the same |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20030128 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080221 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090221 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100221 Year of fee payment: 7 |
|
LAPS | Cancellation because of no payment of annual fees |