JPH07142579A - Multilayer wiring structure and manufacture thereof - Google Patents

Abstract

PURPOSE:To provide a multilayer wiring structure which has electro-migration resistance and stress-migration resistance and in which yield, reliability and surface flatness are improved. CONSTITUTION:First of all, a lower layer wiring 2 is formed on a substrate 1, and a contact wiring 3 for electrically connecting an upper and a lower wiring 2, 6 is formed, and after that, an insulating layer 4 is laminated on the whole surface of a substrate, and the surface of the insulating layer 4 is etched back until the surface of the contact wiring is exposed, and the upper wiring 6 is formed and connected with the exposed contact wiring 3.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、半導体素子等精密電子
部品などにおいて、絶縁層を挟んで上下に位置する配線
間をコンタクト配線により電気的に接続する多層配線構
造、及び該構造の製造方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a multi-layer wiring structure for electrically connecting, by using a contact wiring, wirings located above and below an insulating layer in a precision electronic component such as a semiconductor element, and a method for manufacturing the structure. It is about.

【０００２】[0002]

【従来の技術】近年、半導体素子に代表される様に素子
の大容量化、機能の高性能化が急速に進み、それに伴
い、回路パターンがより微細化し、また回路構造もより
複雑化してきている。一方、表示装置はますます大型化
し、素子機能も複雑化しつつある。2. Description of the Related Art In recent years, as represented by semiconductor elements, the capacity of elements has been rapidly increased and the performance of functions has been rapidly advanced. As a result, circuit patterns have become finer and circuit structures have become more complicated. There is. On the other hand, display devices are becoming larger and larger, and device functions are becoming more complicated.

【０００３】ところで、半導体記憶素子や表示装置に用
いられる多層配線技術には微細化や高信頼性が要求され
ている。Incidentally, miniaturization and high reliability are required for the multi-layer wiring technology used for semiconductor memory devices and display devices.

【０００４】一般的な半導体素子及び表示装置などに用
いられる多層（上下２層）配線の製造工程について図２
を用いて説明する。FIG. 2 shows a manufacturing process of multi-layer (upper and lower two layers) wiring used for general semiconductor elements and display devices.
Will be explained.

【０００５】先ず基板１上にフォトリソグラフィ、エッ
チングにより下層配線２を形成し、基板全面にＳｉＯ₂
等の絶縁層４を積層する（ａ）。次に、絶縁層４にコン
タクトホールを形成するためのマスクパターン８をフォ
トリソグラフィによりマスク露光して形成する（ｂ）。
（ｂ）で形成したマスクパターン８をエッチングマスク
として絶縁層４のエッチングを行ない、コンタクトホー
ル７を形成する（ｃ）。続いてエッチングマスクを除去
し（ｄ）、例えばスパッタ法等により、コンタクトホー
ル７内に配線素材を埋め込みながら上層配線６を形成
し、下層配線との電気的接続を行なう（ｅ）。First, the lower wiring 2 is formed on the substrate 1 by photolithography and etching, and SiO ₂ is formed on the entire surface of the substrate.
Insulating layer 4 is laminated (a). Next, a mask pattern 8 for forming a contact hole in the insulating layer 4 is formed by mask exposure by photolithography (b).
The insulating layer 4 is etched using the mask pattern 8 formed in (b) as an etching mask to form a contact hole 7 (c). Then, the etching mask is removed (d), the upper layer wiring 6 is formed while burying the wiring material in the contact hole 7 by, for example, a sputtering method or the like, and the lower layer wiring is electrically connected (e).

【０００６】図３に上層配線の形成方法による上下層配
線の接続状態の違いを示す。図３にはコンタクトホール
断面を示した。FIG. 3 shows the difference in the connection state of the upper and lower wirings depending on the method of forming the upper wiring. FIG. 3 shows a cross section of the contact hole.

【０００７】図３（ａ）はスパッタ法によるものであ
る。スパッタ法では、コンタクトホール７内壁及び下層
配線表面への均一な成膜が困難なため、コンタクトホー
ル７内での膜厚制御がほとんどできない。また、形状も
スパッタ特有の形状を示し、均一にならない。さらに、
荷電粒子によるコンタクトホール７の損傷を生じる場合
もある。FIG. 3 (a) is based on the sputtering method. In the sputtering method, it is difficult to form a uniform film on the inner wall of the contact hole 7 and the surface of the lower layer wiring, and therefore it is almost impossible to control the film thickness in the contact hole 7. Further, the shape also shows a shape peculiar to spatter and is not uniform. further,
The contact hole 7 may be damaged by the charged particles.

【０００８】図３（ｂ）は電子ビームや抵抗加熱により
上層配線材料をコンタクトホール７内に埋め込む蒸着法
である。蒸着法では、コンタクトホール７内壁と下層配
線表面では蒸着膜の膜厚に差が生じ、コンタクトホール
７内での膜厚制御が難しい。さらにコンタクトホール７
内の配線形状を均一にすることが困難で、段切れなどが
起こり易い。FIG. 3B shows a vapor deposition method in which the upper wiring material is embedded in the contact hole 7 by electron beam or resistance heating. In the vapor deposition method, there is a difference in the film thickness of the vapor deposited film between the inner wall of the contact hole 7 and the surface of the lower layer wiring, and it is difficult to control the film thickness in the contact hole 7. Contact hole 7
It is difficult to make the inner wiring shape uniform, and it is easy for breaks to occur.

【０００９】図３（ｃ）はバイアススパッタ法によるも
のである。この方法では膜厚の制御、コンタクトホール
７内の配線形状は（ａ）、（ｂ）と比べて優れているも
のの、荷電粒子によるコンタクトホールの損傷やホール
内の寸法が狭くなるに連れて増加する空隙の発生、段切
れ等の問題を生じることがある。FIG. 3C is based on the bias sputtering method. In this method, the film thickness is controlled and the wiring shape in the contact hole 7 is excellent as compared with (a) and (b), but it increases as the contact hole is damaged by charged particles and the size inside the hole is narrowed. This may cause problems such as generation of voids and disconnection.

【００１０】さらに上述した多層配線構造及び製造方法
では、下層配線、絶縁層、上層配線等の多層構成により
下地の凹凸による段差がさらに上層に素子を作り込む場
合に、素子設計自由度を小さくしてしまうこともあり、
また、製造工程においてもフォトレジストパターン形成
時に段差による不要な露光、光の乱反射によるフォトレ
ジストパターンの細りが生じ、均一なパターンの形成が
困難になる。特にこの問題は層構成が複雑になるに連
れ、且つ寸法が微細であるほど顕著となる。Further, in the above-described multilayer wiring structure and manufacturing method, the degree of freedom in element design is reduced when a step due to the unevenness of the base is formed in the upper layer due to the multilayer structure of the lower layer wiring, the insulating layer and the upper layer wiring. Sometimes,
Further, in the manufacturing process as well, unnecessary exposure due to steps when forming the photoresist pattern and thinning of the photoresist pattern due to irregular reflection of light occur, making it difficult to form a uniform pattern. In particular, this problem becomes more remarkable as the layer structure becomes more complicated and the dimensions become finer.

【００１１】[0011]

【発明が解決しようとする課題】以上のように、上記し
た多層配線構造の製造方法では、コンタクトホール内で
の段差被覆性が低下し、断線を引き起こす場合がある。
特に段差被覆性は多層配線構造で問題となるエレクトロ
マイグレーションやストレスマイグレーション耐性を劣
化させ、半導体素子や表示装置としての歩留及び信頼性
を低下させる。さらに、工程数が多いという問題があ
る。As described above, in the above-described method of manufacturing a multilayer wiring structure, the step coverage in the contact hole may be deteriorated, which may cause disconnection.
In particular, the step coverage deteriorates electromigration and stress migration resistance, which are problems in the multilayer wiring structure, and lowers yield and reliability as a semiconductor element or a display device. Further, there is a problem that the number of steps is large.

【００１２】本発明は上述の従来の多層配線構造の製造
方法の有する問題点を解決し、断線不良を防止してエレ
クトロマイグレーション、ストレスマイグレーション耐
性、歩留、信頼性、及び表面平坦性の向上した多層配線
構造及びその製造方法の提供を目的とするものである。The present invention solves the problems of the conventional method for manufacturing a multilayer wiring structure described above, prevents disconnection defects, and improves electromigration, stress migration resistance, yield, reliability, and surface flatness. It is an object of the present invention to provide a multilayer wiring structure and a manufacturing method thereof.

【００１３】[0013]

【課題を解決するための手段】本発明の第１は、絶縁層
と、該絶縁層を挟んで上下に位置する配線、及び該絶縁
層を貫いて上下配線を電気的に接続するコンタクト配線
とからなる多層配線構造において、上記絶縁層上面がエ
ッチング面であることを特徴とする多層配線構造を提供
するものである。本発明において、コンタクト配線と上
層配線及び下層配線の素材はそれぞれ異なるものであっ
ても、同一であっても良い。A first aspect of the present invention is to provide an insulating layer, wirings located vertically above and below the insulating layer, and contact wirings that electrically connect the upper and lower wirings through the insulating layer. In a multilayer wiring structure consisting of, the upper surface of the insulating layer is an etching surface. In the present invention, the materials of the contact wiring, the upper wiring and the lower wiring may be different or the same.

【００１４】また本発明の第２は上記第１の製造方法で
あって、基板上に下層配線を形成する工程、該下層配線
上にコンタクト配線を形成する工程、コンタクト配線を
含む基板全面に絶縁層を積層する工程、エッチバックに
より上記コンタクト配線表面を露出させる工程、及び上
層配線を形成して露出したコンタクト配線に接続する工
程とを有することを特徴とする多層配線構造の製造方法
である。A second aspect of the present invention is the above-mentioned first manufacturing method, which comprises a step of forming a lower layer wiring on the substrate, a step of forming a contact wiring on the lower layer wiring, and insulating the entire surface of the substrate including the contact wiring. A method of manufacturing a multi-layer wiring structure, comprising: a step of stacking layers, a step of exposing the surface of the contact wiring by etch back, and a step of forming an upper layer wiring and connecting to the exposed contact wiring.

【００１５】[0015]

【実施例及び作用】以下、図面に示す実施例に基づいて
本発明を詳細に説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described in detail below based on the embodiments shown in the drawings.

【００１６】（実施例１）図１に本発明の一実施例の製
造方法を示す。先ず初めに、絶縁性基板１を界面活性剤
で洗浄し、次に有機溶剤による超音波洗浄を２〜３回繰
り返した後、Ｎ₂ブローで乾燥して２００℃、３０分の
熱処理を行なう。(Embodiment 1) FIG. 1 shows a manufacturing method of an embodiment of the present invention. First, the insulating substrate 1 is washed with a surfactant, and then ultrasonic cleaning with an organic solvent is repeated 2 to 3 times, followed by drying with N ₂ blow and heat treatment at 200 ° C. for 30 minutes.

【００１７】次にフォトレジスト（商品名：ＲＤ−２０
００Ｎ；日立化成社製）を基板全面に塗布し、８０℃の
乾燥を行なう。フォトレジストの厚さは２．０μｍ〜
３．０μｍ程度が適当である。Next, a photoresist (trade name: RD-20
00N; manufactured by Hitachi Chemical Co., Ltd.) is applied to the entire surface of the substrate and dried at 80 ° C. The thickness of the photoresist is 2.0 μm ~
About 3.0 μm is suitable.

【００１８】次に、通常のフォトリソグラフィ技術を用
いて、露光、現像を行ない、レジストパターンを形成す
る。続いて全面に、例えばＣｒ，Ａｕ，Ｃｒの３層構成
である下層配線２を、例えば電子ビーム蒸着法によって
膜厚がそれぞれＣｒ＝５０Å、Ａｕ＝６０００Å、Ｃｒ
＝３００Åとなるように連続蒸着する。次に蒸着された
不要なＣｒ，Ａｕ，Ｃｒをリフトオフによって全面除去
する。これで基板１上に下層配線２が形成される。Next, using a normal photolithography technique, exposure and development are performed to form a resist pattern. Then, the lower wiring 2 having a three-layer structure of Cr, Au, and Cr, for example, is formed by, for example, an electron beam evaporation method to have a film thickness of Cr = 50Å, Au = 6000Å, Cr.
= 300Å Continuous vapor deposition. Then, the unnecessary Cr, Au, and Cr that have been vapor-deposited are removed entirely by lift-off. As a result, the lower layer wiring 2 is formed on the substrate 1.

【００１９】次に、フォトレジスト（商品名：ＡＺ４６
２０；ヘキスト社製）を基板全面に塗布し、９０℃の乾
燥を行なう。フォトレジストの厚さは５．０〜７．０μ
ｍ程度が適当である。続いてフォトリソグラフィ技術を
用いて露光、現像を行ない、上下配線の電気的接続を行
なうコンタクト配線用レジストパターンを形成する。こ
のレジストパターン上に全面に、例えばＣｒ，Ａｕを例
えば電子ビーム蒸着法によりＣｒ＝５０Å、Ａｕ＝２０
０００Åの厚さに連続蒸着し、不要なＣｒ，Ａｕをリフ
トオフにより全面除去することによって、下層配線２上
にコンタクト配線３を形成する（ａ）。Next, a photoresist (trade name: AZ46)
20; manufactured by Hoechst Co., Ltd.) is applied to the entire surface of the substrate and dried at 90 ° C. The thickness of the photoresist is 5.0-7.0μ
m is suitable. Subsequently, exposure and development are performed using a photolithography technique to form a contact wiring resist pattern for electrically connecting the upper and lower wirings. Cr, Au, for example, is Cr = 50Å, Au = 20 on the entire surface of this resist pattern by, for example, an electron beam evaporation method.
A contact wiring 3 is formed on the lower wiring 2 by continuously vapor-depositing to a thickness of 000Å and removing unnecessary Cr and Au by lift-off over the entire surface (a).

【００２０】次に基板１全面に、例えばスパッタ法によ
りシリコン酸化膜等の絶縁層４を形成する。この時、絶
縁層４の厚さはコンタクト配線３の高さより厚い方が良
い（ｂ）。Next, an insulating layer 4 such as a silicon oxide film is formed on the entire surface of the substrate 1 by sputtering, for example. At this time, the thickness of the insulating layer 4 is preferably thicker than the height of the contact wiring 3 (b).

【００２１】さらに、フォトレジスト（商品名：ＡＺ１
３７０−ＳＦ；ヘキスト社製）５を基板全面に塗布形成
し、１２０℃の乾燥を行なう。フォトレジスト５の厚さ
は１．０μｍ〜１．５μｍ程度が適当である（ｃ）。Further, a photoresist (trade name: AZ1
370-SF; Hoechst Co., Ltd.) 5 is applied and formed on the entire surface of the substrate and dried at 120 ° C. A suitable thickness of the photoresist 5 is about 1.0 μm to 1.5 μm (c).

【００２２】次にエッチバック法により全面をエッチン
グし、平坦化しながらコンタクト配線３の表面を露出さ
せる（ｄ）。Next, the entire surface is etched by the etch back method to expose the surface of the contact wiring 3 while planarizing it (d).

【００２３】最後にフォトリソグラフィ技術を用いて、
例えばＴｉ，Ａｕの２層構成で上層配線６をパターニン
グ形成し、本発明の多層配線構造を形成する（ｅ）。Finally, using photolithography technology,
For example, the upper layer wiring 6 is formed by patterning with a two-layer structure of Ti and Au to form the multilayer wiring structure of the present invention (e).

【００２４】本発明の多層配線構造は、上下層の電気的
接続をとるためのコンタクト配線３を、下層配線２上に
形成してから絶縁層４を形成し、エッチバックによりそ
の表面を露出させて上層配線を接続するため、コンタク
トホール内の上下層配線状態は完全な埋め込み状態とな
り、極めて良好な相互接続を得ることができる。さら
に、上層配線６形成前に絶縁層４表面がエッチバックに
より平坦化され段差がないため、上層配線６は平坦な状
態で形成され、連続且つ平坦な膜を形成し得るため、エ
レクトロマイグレーション及びストレスマイグレーショ
ンによる断線を防止することができる。In the multilayer wiring structure of the present invention, the contact wiring 3 for electrically connecting the upper and lower layers is formed on the lower layer wiring 2 and then the insulating layer 4 is formed, and the surface thereof is exposed by etching back. Since the upper layer wiring is connected by means of the upper layer wiring, the upper and lower layer wirings in the contact hole are completely buried, and extremely good interconnection can be obtained. Furthermore, since the surface of the insulating layer 4 is flattened by etching back before forming the upper layer wiring 6 and there is no step, the upper layer wiring 6 is formed in a flat state, and a continuous and flat film can be formed. It is possible to prevent disconnection due to migration.

【００２５】また、本実施例ではコンタクトホール内の
寸法及び形状が、コンタクト配線３の加工寸法、形状で
決定されるため、微細化や集積化も同時に達成される。Further, in this embodiment, the size and shape of the inside of the contact hole are determined by the processing size and shape of the contact wiring 3, so that miniaturization and integration can be achieved at the same time.

【００２６】さらにまた、本実施例によれば、コンタク
トホールの形成工程が不要であり、工程短縮が実現さ
れ、歩留が向上する。同時に、従来のコンタクトホール
に配線材料を埋め込むための高価で且つ高度な成膜技術
を必要としないという利点も有している。Furthermore, according to the present embodiment, the step of forming the contact hole is not required, the step is shortened, and the yield is improved. At the same time, there is an advantage that an expensive and sophisticated film forming technique for embedding a wiring material in a conventional contact hole is not required.

【００２７】本発明においては、多層配線構造及び製造
方法は本実施例に限定されるものではなく、例えば、本
実施例においては基板１として絶縁性基板を用いたが、
シリコン等半導体基板や圧電性基板でも実施することが
できる。In the present invention, the multilayer wiring structure and the manufacturing method are not limited to this embodiment. For example, an insulating substrate was used as the substrate 1 in this embodiment,
A semiconductor substrate such as silicon or a piezoelectric substrate can also be used.

【００２８】さらに本実施例では下層配線材料としてＣ
ｒ−Ａｕ−Ｃｒの積層配線を用いたが、他の組み合わ
せ、例えばＣｒ−Ｃｕ−Ｃｒや、Ｃｒ−Ａｌ−Ｃｒでも
良く、また合金も用いることができる。また本実施例で
は３層の積層配線を用いたが２層、単層配線或いは４層
以上の積層配線でも良い。コンタクト配線、上層配線に
ついても同じことが言える。Further, in this embodiment, C is used as the lower wiring material.
Although the laminated wiring of r-Au-Cr was used, other combinations such as Cr-Cu-Cr and Cr-Al-Cr may be used, or alloys may be used. In this embodiment, three layers of laminated wiring are used, but two layers, single layer wiring or four or more layers of laminated wiring may be used. The same applies to the contact wiring and the upper layer wiring.

【００２９】また、絶縁層４としては本実施例で用いた
シリコン酸化膜の他に、他の酸化膜やＳｉ₃ Ｎ₄ 膜等窒
化膜でも良い。さらに、ＳＯＧ、ポリイミドなどの塗布
形成可能な絶縁膜を用いることもできる。Further, as the insulating layer 4, other than the silicon oxide film used in this embodiment, another oxide film or a nitride film such as a Si ₃ N ₄ film may be used. Further, an insulating film such as SOG or polyimide which can be formed by coating can be used.

【００３０】本実施例では上下層配線及びコンタクト配
線の形成にリフトオフ法を用いたが、ドライエッチン
グ、ウエットエッチングでも良く、配線材料の種類や目
的とする素子の仕様やエッチングレート等に応じて選択
すれば良い。In this embodiment, the lift-off method is used to form the upper and lower wirings and the contact wirings, but dry etching or wet etching may be used, and the lift-off method may be selected according to the type of wiring material, the intended element specifications, the etching rate, and the like. Just do it.

【００３１】（実施例２）本発明第２の実施例として、
図４に本発明の多層配線構造を利用した表面伝導型電子
放出素子（ＳＣＥ）を構成要素とする画像表示装置を示
す。また、図７に本実施例を構成するＳＣＥを複数個配
置してなる単純マトリクス型電子源を示す。さらに、図
８に図７のＡ−Ａ’断面の多層配線構造の製造工程を示
す。(Embodiment 2) As a second embodiment of the present invention,
FIG. 4 shows an image display device having a surface conduction electron-emitting device (SCE) using the multilayer wiring structure of the present invention as a constituent element. Further, FIG. 7 shows a simple matrix type electron source in which a plurality of SCEs constituting this embodiment are arranged. Further, FIG. 8 shows a manufacturing process of the multilayer wiring structure of the AA ′ cross section of FIG. 7.

【００３２】ＳＣＥは基板上に形成された小面積の薄膜
に、膜面に平行に電流を流すことにより、電子放出が生
ずる現象を利用するもので、その典型的な構成として
は、絶縁性基板上に１対の素子電極を設け、該電極を連
絡するように金属酸化物薄膜を成膜し、該薄膜を予めフ
ォーミングと呼ばれる通電処理により局所的に破壊した
ものである。The SCE utilizes a phenomenon that electron emission occurs when a current is passed through a thin film having a small area formed on a substrate in parallel with the film surface. A typical structure thereof is an insulating substrate. A pair of element electrodes are provided on the top, a metal oxide thin film is formed so as to connect the electrodes, and the thin film is locally destroyed in advance by an energization process called forming.

【００３３】工程Ａ はじめに基板１上に図１（ａ）〜（ｄ）の工程に従い所
望のｘ配線（下層配線）４２、コンタクト配線３、絶縁
層４、を順次形成する。Step A First, desired x wiring (lower wiring) 42, contact wiring 3, and insulating layer 4 are sequentially formed on the substrate 1 according to the steps of FIGS.

【００３４】工程Ｂ その後、素子電極４５と素子電極間ギャップＧとなるべ
きパターンをフォトレジスト（ＲＤ−２０００Ｎ−４１
日立化成社製）で形成し、真空蒸着法により厚さ５０Å
のＴｉ，厚さ１０００ÅのＮｉを順次堆積した。フォト
レジストパターンを有機溶剤で溶解し、Ｎｉ／Ｔｉ堆積
膜をリフトオフし、素子電極間ギャップＧを有する素子
電極４５を形成した。即ち本実施例においては素子電極
４５が本発明にかかる上層配線に相当する。ここでは素
子電極間ギャップは２μｍとした。Step B After that, a pattern to be the device electrode 45 and the gap G between the device electrodes is formed with a photoresist (RD-2000N-41).
Made by Hitachi Chemical Co., Ltd., and the thickness is 50Å by vacuum deposition method.
And Ti having a thickness of 1000 Å were sequentially deposited. The photoresist pattern was dissolved in an organic solvent, the Ni / Ti deposition film was lifted off, and the element electrode 45 having the element electrode gap G was formed. That is, in this embodiment, the device electrode 45 corresponds to the upper layer wiring according to the present invention. Here, the gap between the device electrodes was 2 μm.

【００３５】工程Ｃ 素子電極４５の上にｙ配線のフォトレジストパターンを
形成した後、厚さ５０ÅのＴｉ，厚さ５０００ÅのＡｕ
を順次真空蒸着により堆積し、リフトオフにより不要な
部分を除去してｙ配線４３を形成した。Step C After forming a photoresist pattern for y wiring on the device electrode 45, Ti with a thickness of 50 Å and Au with a thickness of 5000 Å are formed.
Were sequentially deposited by vacuum evaporation, and unnecessary portions were removed by lift-off to form y wirings 43.

【００３６】工程Ｄ 図９に本工程に関わるＳＣＥの平面図の一部を示す。素
子電極間ギャップＧ上に薄膜形成部９２となる開口部を
有するように膜厚１０００ÅのＣｒ膜９１を真空蒸着に
より堆積・パターニングし、その上に有機Ｐｄ（ｃｃｐ
４２３０；奥野製薬株式会社製）をスピンナーにより回
転塗布、焼成してＰｄ微粒子からなる電子放出部形成用
薄膜４４を形成する。さらに、Ｃｒ膜及び焼成後の薄膜
４４を酸エッチャントによりウエットエッチングして所
望のパターンを形成した。Process D FIG. 9 shows a part of a plan view of the SCE relating to this process. A Cr film 91 having a film thickness of 1000 Å is deposited and patterned by vacuum vapor deposition so as to have an opening to be the thin film formation portion 92 on the gap G between the device electrodes, and an organic Pd (ccp
4230; manufactured by Okuno Chemical Industries Co., Ltd.) is spin-coated with a spinner and baked to form an electron emission portion forming thin film 44 made of Pd fine particles. Further, the Cr film and the baked thin film 44 were wet-etched with an acid etchant to form a desired pattern.

【００３７】以上の工程で複数個の平面型ＳＣＥを形成
した基板１をリアプレート４１に固定した後、基板１の
５ｍｍ上方に、フェースプレート４９（ガラス基板４６
の内面に蛍光膜４７とメタルバック４８が形成されて構
成されている）を支持枠５２を介して配置し、フェース
プレート４９、支持枠５２、リアプレート４１の接合部
にフリットガラスを塗布し、大気中或いは窒素雰囲気中
で４００℃ないし５００℃で１０分以上焼成することで
封着した（図４）。図４において、４２、４３はそれぞ
れｘ方向及びｙ方向の配線である。After the substrate 1 on which a plurality of flat type SCEs are formed is fixed to the rear plate 41 by the above steps, the face plate 49 (glass substrate 46) is placed 5 mm above the substrate 1.
(A fluorescent film 47 and a metal back 48 are formed on the inner surface of the) is disposed via a support frame 52, and frit glass is applied to the joint portion of the face plate 49, the support frame 52, and the rear plate 41. Sealing was performed by baking at 400 ° C. to 500 ° C. for 10 minutes or more in the air or a nitrogen atmosphere (FIG. 4). In FIG. 4, reference numerals 42 and 43 denote wirings in the x direction and the y direction, respectively.

【００３８】図４に示した蛍光膜４７は、モノクローム
の場合は蛍光体のみからなるが、本実施例では蛍光体は
ストライプ形状［図６（ａ）］を採用し、先にブラック
ストライプを形成し、その間隙部に各色蛍光体を塗布
し、蛍光膜４７とした。ブラックストライプの材料は通
常良く用いられる黒鉛を主成分とするもので、ガラス基
板４６に蛍光体を塗布する方法はスラリー法を用いた。
蛍光体としては上記ストライプ形状の他に、図６（ｂ）
に示したものも好適に用いられる。また、蛍光膜４７の
内面側には通常メタルバック４８が設けられるが、これ
は蛍光膜作製後、該蛍光膜の内面側表面の平滑化処理
（通常フィルミングと呼ばれる）を行ない、その後Ａｌ
を真空蒸着することで作製した。In the case of monochrome, the fluorescent film 47 shown in FIG. 4 is made of only a fluorescent material, but in this embodiment, the fluorescent material has a stripe shape [FIG. 6 (a)] and a black stripe is formed first. Then, the respective color phosphors were applied to the gaps to form the phosphor film 47. The material of the black stripe is mainly composed of graphite, which is usually used, and the slurry method was used to apply the phosphor to the glass substrate 46.
As the phosphor, in addition to the above stripe shape, FIG.
Those shown in are also preferably used. Further, a metal back 48 is usually provided on the inner surface side of the fluorescent film 47. This is done by performing a smoothing process (usually called filming) on the inner surface side of the fluorescent film after manufacturing the fluorescent film.
Was manufactured by vacuum vapor deposition.

【００３９】フェースプレート４９には、さらに蛍光膜
４７の導電性を高めるため、蛍光膜４７の外面側に透明
電極（不図示）が設けられる場合もあるが、本実施例で
はメタルバック４８のみで充分な導電性が得られたので
省略した。The face plate 49 may be provided with a transparent electrode (not shown) on the outer surface side of the fluorescent film 47 in order to further increase the conductivity of the fluorescent film 47, but in this embodiment, only the metal back 48 is used. It was omitted because sufficient conductivity was obtained.

【００４０】前述の封着を行なう際、カラーの場合は各
色蛍光体とＳＣＥとを対応させなくてはいけないため、
充分な位置合わせを行なった。When the above-mentioned sealing is performed, in the case of color, it is necessary to associate each color phosphor with SCE.
Sufficient alignment was performed.

【００４１】以上のようにして完成した外囲器５３内の
雰囲気を排気管（不図示）を通じ真空ポンプにて排気
し、充分な真空度に達した後、容器外端子Ｄ_x1〜Ｄ_xmと
Ｄ_y1〜Ｄ_ynを通じで素子電極４５に電圧を印加し、薄膜
４４を通電処理（フォーミング処理）することにより電
子放出部を形成した。フォーミング処理の電圧波形を図
５に示す。The atmosphere in the envelope 53 completed as described above is exhausted by a vacuum pump through an exhaust pipe (not shown), and after reaching a sufficient degree of vacuum, the external terminals D _{x1 to} D _{xm of the} container are set. A voltage was applied to the device electrode 45 through D _{y1 to} D _yn , and the thin film 44 was energized (forming) to form an electron emitting portion. FIG. 5 shows the voltage waveform of the forming process.

【００４２】図５中、Ｔ₁ 及びＴ₂ は電圧波形のパルス
幅とパルス間隔であり、本実施例ではＴ₁ を１ミリ秒、
Ｔ₂ を１０ミリ秒とし、三角波の波高値（フォーミング
時のピーク電圧）を５Ｖとし、約１×１０^-6ｔｏｒｒの
真空雰囲気下で６０秒間行なった。In FIG. 5, T ₁ and T ₂ are the pulse width and pulse interval of the voltage waveform. In this embodiment, T ₁ is 1 millisecond,
T ₂ was set to 10 milliseconds, the peak value of the triangular wave (peak voltage during forming) was set to 5 V, and the operation was performed for 60 seconds in a vacuum atmosphere of about 1 × 10 ⁻⁶ torr.

【００４３】このようにして作製された電子放出部は、
パラジウム元素を主成分とする微粒子が分散配置された
状態となり、その微粒子の平均粒径は３０Åであった。The electron emitting portion manufactured in this manner is
The fine particles containing palladium element as the main component were dispersed and arranged, and the average particle size of the fine particles was 30Å.

【００４４】フォーミング処理後、１×１０^-6ｔｏｒｒ
の真空度で不図示の排気管をガスバーナーで熱して融着
し、外囲器５３を封止した。また封止に際しては、封止
後の真空度を維持するためにゲッター処理を行なった。
これは、封止を行なう直前に、高周波加熱等の加熱法に
より、画像形成装置内の所定の位置（不図示）に配置さ
れたゲッターを加熱し、蒸着膜を形成処理するもので、
ゲッターはＢａ等を主成分とするものである。After the forming process, 1 × 10 ^-6 torr
The exhaust pipe (not shown) was heated and fused by a gas burner at a vacuum degree of, and the envelope 53 was sealed. Further, at the time of sealing, a getter process was performed to maintain the degree of vacuum after sealing.
This is a method in which a getter arranged at a predetermined position (not shown) in the image forming apparatus is heated by a heating method such as high-frequency heating immediately before sealing to form a vapor deposition film.
The getter is mainly composed of Ba or the like.

【００４５】以上のようにして完成した本発明の画像表
示装置において、各ＳＣＥには容器外端子Ｄ_x1〜Ｄ_xm、
Ｄ_y1〜Ｄ_ynを通じ、走査信号及び変調信号を不図示の信
号発生手段よりそれぞれ印加することにより、電子を放
出させ、高圧端子Ｈ_V を通じ、メタルバック４８に数ｋ
Ｖ以上の高圧電圧を印加し、電子ビームを加速し、蛍光
膜４７に衝突させ、励起・発光させることで画像を表示
した。In the image display device of the present invention completed as described above, each SCE has terminals outside the container D _{x1 to} D _xm ,
Electrons are emitted by applying a scanning signal and a modulation signal respectively from D _{y1 to} D _yn from a signal generating means (not shown), and several k are applied to the metal back 48 through the high voltage terminal H _V.
An image was displayed by applying a high voltage of V or higher, accelerating the electron beam, colliding it with the fluorescent film 47, and exciting and emitting light.

【００４６】以上説明したように本実施例による多層配
線構造で構成された電子源によれば従来問題となってい
たＸＹマトリクス配線構造において、上層配線と下層配
線との電気的な接続が大きく改善され、信頼性の高いＸ
Ｙマトリクス構造が得られる。また、上層配線は平坦な
状態で形成されるため、連続且つ平坦な膜となり段切れ
が大幅に改善された。As described above, according to the electron source having the multilayer wiring structure according to this embodiment, the electrical connection between the upper layer wiring and the lower layer wiring is greatly improved in the XY matrix wiring structure which has been a problem in the past. And reliable X
A Y matrix structure is obtained. Further, since the upper layer wiring is formed in a flat state, it becomes a continuous and flat film, and the disconnection is greatly improved.

【００４７】さらに、ＸＹマトリクス配線と素子の電気
的接続が容易になる等製法が簡略化され、安価で且つ簡
易な構成の高歩留且つ高信頼性の電子源及び画像形成装
置が提供できる。Further, the manufacturing method is simplified such that the electrical connection between the XY matrix wiring and the element is facilitated, and an electron source and an image forming apparatus having a high yield and a high reliability which are inexpensive and have a simple structure can be provided.

【００４８】また、本実施例の電子源及び画像形成装置
では電子源基板の表面形状が簡素化され、平坦性に優れ
ているため、飛翔電子が配線に衝突する可能性が低減さ
れる。さらに、微細化、レンズ等の集積化が可能とな
り、電子光学系の設計自由度が拡大する。また容易にラ
イン状に多数のＳＣＥを配置することができ、大面積化
の作製にも適している。Further, in the electron source and the image forming apparatus of this embodiment, the surface shape of the electron source substrate is simplified and the flatness is excellent, so that the possibility that flying electrons collide with the wiring is reduced. Furthermore, miniaturization and integration of lenses and the like are possible, and the degree of freedom in designing the electron optical system is expanded. In addition, a large number of SCEs can be easily arranged in a line, which is suitable for manufacturing a large area.

【００４９】また、上記実施例の画像表示装置を用いて
長さ４０ｃｍのアレイ状発光素子を作製し、感光性ドラ
ム上に配置することにより、電子写真記録装置を構成す
ることができた。An electrophotographic recording apparatus could be constructed by producing an array-like light emitting element having a length of 40 cm using the image display apparatus of the above-mentioned embodiment and disposing it on a photosensitive drum.

【００５０】さらには、電子写真記録装置にアレイ状発
光素子を作製した場合においても同様の効果を得ること
ができた。Further, similar effects could be obtained when the array-shaped light emitting element was manufactured in the electrophotographic recording device.

【００５１】図１０は、前記説明のＳＣＥを電子源とし
て用いたディスプレイパネルに、例えばテレビジョン放
送をはじめとする種々の画像情報源より提供される画像
情報を表示できるように構成した表示装置の一例を示す
ための図である。図中１００はディスプレイパネル、１
０１はディスプレイパネルの駆動回路、１０２はディス
プレイコントローラ、１０３はマルチプレクサ、１０４
はデコーダ、１０５は入出力インターフェース回路、１
０６はＣＰＵ、１０７は画像生成回路、１０８、１０９
及び１１０は画像メモリインターフェース回路、１１１
は画像入力インターフェース回路、１１２及び１１３は
ＴＶ信号受信回路、１１４は入力部である。（尚、本表
示装置は、例えばテレビジョン信号のように映像情報と
音声情報の両方を含む信号を受信する場合には、当然映
像の表示と同時に音声を再生するものであるが、本発明
の特徴と直接関係しない音声情報の受信、分離、再生、
処理、記憶などに関する回路やスピーカーなどについて
は説明を省略する。）以下、画像信号の流れに沿って各
部を説明してゆく。FIG. 10 shows a display device configured to display image information provided from various image information sources such as television broadcasting on a display panel using the SCE described above as an electron source. It is a figure for showing an example. In the figure, 100 is a display panel, 1
Reference numeral 01 is a display panel drive circuit, 102 is a display controller, 103 is a multiplexer, and 104.
Is a decoder, 105 is an input / output interface circuit, 1
Reference numeral 06 is a CPU, 107 is an image generation circuit, and 108 and 109.
And 110 are image memory interface circuits, 111
Is an image input interface circuit, 112 and 113 are TV signal receiving circuits, and 114 is an input unit. (Note that the present display device, when receiving a signal including both video information and audio information, such as a television signal, naturally reproduces audio at the same time as displaying video. Receipt, separation, and reproduction of audio information that is not directly related to features
Descriptions of circuits and speakers related to processing and storage will be omitted. ) Hereinafter, each part will be described along the flow of the image signal.

【００５２】先ず、ＴＶ信号受信回路１１３は、例えば
電波や空間光通信などのような無線伝送系を用いて伝送
されるＴＶ画像信号を受信するための回路である。受信
するＴＶ信号の方式は特に限られるものではなく、例え
ば、ＮＴＳＣ方式、ＰＡＬ方式、ＳＥＣＡＭ方式などの
諸方式でも良い。また、これらよりさらに多数の走査線
よりなるＴＶ信号（例えばＭＵＳＥ方式をはじめとする
いわゆる高品位ＴＶ）は、大面積化や大画素数化に適し
た前記ディスプレイパネルの利点を生かすのに好適な信
号源である。ＴＶ信号受信回路１１３で受信されたＴＶ
信号は、デコーダ１０４に出力される。First, the TV signal receiving circuit 113 is a circuit for receiving a TV image signal transmitted using a wireless transmission system such as radio waves or spatial optical communication. The system of the TV signal to be received is not particularly limited, and various systems such as NTSC system, PAL system and SECAM system may be used. Further, a TV signal (for example, a so-called high-definition TV such as the MUSE method) including a larger number of scanning lines than these is suitable for taking advantage of the display panel suitable for a large area and a large number of pixels. It is a signal source. TV received by the TV signal receiving circuit 113
The signal is output to the decoder 104.

【００５３】また、画像ＴＶ信号受信回路１１２は、例
えば同軸ケーブルや光ファイバーなどのような有線伝送
系を用いて伝送されるＴＶ画像信号を受信するための回
路である。前記ＴＶ信号受信回路１１３と同様に、受信
するＴＶ信号の方式は特に限られるものではなく、また
本回路で受信されたＴＶ信号もデコーダ１０４に出力さ
れる。The image TV signal receiving circuit 112 is a circuit for receiving a TV image signal transmitted using a wire transmission system such as a coaxial cable or an optical fiber. Similar to the TV signal receiving circuit 113, the system of the TV signal to be received is not particularly limited, and the TV signal received by this circuit is also output to the decoder 104.

【００５４】また、画像入力インターフェース回路１１
１は、例えばＴＶカメラや画像読取スキャナーなどの画
像入力装置から供給される画像信号を取り込むための回
路で、取り込まれた画像信号はデコーダ１０４に出力さ
れる。Further, the image input interface circuit 11
Reference numeral 1 denotes a circuit for capturing an image signal supplied from an image input device such as a TV camera or an image reading scanner, and the captured image signal is output to the decoder 104.

【００５５】また、画像メモリインターフェース回路１
１０は、ビデオテープレコーダー（以下ＶＴＲと略す）
に記憶されている画像信号を取り込むための回路で、取
り込まれた画像信号はデコーダ１０４に出力される。Further, the image memory interface circuit 1
10 is a video tape recorder (hereinafter abbreviated as VTR)
The circuit for fetching the image signal stored in is output to the decoder 104.

【００５６】また、画像メモリインターフェース回路１
０９は、ビデオディスクに記憶されている画像信号を取
り込むための回路で、取り込まれた画像信号はデコーダ
１０４に出力される。Further, the image memory interface circuit 1
Reference numeral 09 denotes a circuit for capturing the image signal stored in the video disc, and the captured image signal is output to the decoder 104.

【００５７】また、画像メモリ−インターフェース回路
１０８は、いわゆる静止画ディスクのように、静止画像
データを記憶している装置から画像信号を取り込むため
の回路で、取り込まれた静止画像データはデコーダ１０
４に出力される。The image memory-interface circuit 108 is a circuit for capturing an image signal from a device that stores still image data, such as a so-called still image disc. The captured still image data is stored in the decoder 10.
4 is output.

【００５８】また、入出力インターフェース回路１０５
は、本表示装置と、外部のコンピュータ、コンピュータ
ネットワークもしくはプリンタなどの出力装置とを接続
するための回路である。画像データや文字・図形情報の
入出力を行なうのはもちろんのこと、場合によっては本
表示装置の備えるＣＰＵ１０６と外部との間で制御信号
や数値データの入出力などを行なうことも可能である。Further, the input / output interface circuit 105
Is a circuit for connecting the display device to an external computer, a computer network, or an output device such as a printer. It is of course possible to input / output image data and character / graphic information, and in some cases, input / output control signals and numerical data between the CPU 106 of the display device and the outside.

【００５９】また、画像生成回路１０７は、前記入出力
インターフェース回路１０５を介して外部から入力され
る画像データや文字・図形情報や、或いはＣＰＵ１０６
より出力される画像データや文字・図形情報に基づき表
示用画像データを生成するための回路である。本回路の
内部には、例えば画像データや文字・図形情報を蓄積す
るための書き換え可能メモリや、文字コードに対応する
画像パターンが記憶されている読み出し専用メモリや、
画像処理を行なうためのプロセッサなどをはじめとして
画像の生成に必要な回路が組み込まれている。The image generation circuit 107 also receives image data, character / graphic information, or the CPU 106, which is externally input via the input / output interface circuit 105.
It is a circuit for generating display image data based on image data and character / graphic information output from the output. Inside this circuit, for example, a rewritable memory for accumulating image data and character / graphic information, a read-only memory that stores image patterns corresponding to character codes,
The circuits necessary for image generation, such as a processor for image processing, are incorporated.

【００６０】本回路により生成された表示用画像データ
は、デコーダ１０４に出力されるが、場合によっては前
記入出力インターフェース回路１０５を介して外部のコ
ンピュータネットワークやプリンターに出力することも
可能である。The display image data generated by this circuit is output to the decoder 104, but in some cases, it can be output to an external computer network or printer via the input / output interface circuit 105.

【００６１】また、ＣＰＵ１０６は、主として本表示装
置の動作制御や、表示画像の生成、選択、編集に関わる
作業を行なう。Further, the CPU 106 mainly performs operations related to operation control of the display device and generation, selection and editing of a display image.

【００６２】例えば、マルチプレクサ１０３に制御信号
を出力し、ディスプレイパネルに表示する画像信号を適
宜選択したり組み合わせたりする。また、その際には表
示する画像信号に応じてディスプレイパネルコントロー
ラ１０２に対して制御信号を発生し、画面表示周波数や
走査方法（例えばインターレースかノンインターレース
か）や一画面の走査線の数など表示装置の動作を適宜制
御する。For example, a control signal is output to the multiplexer 103 to appropriately select or combine image signals to be displayed on the display panel. At that time, a control signal is generated to the display panel controller 102 according to the image signal to be displayed, and the screen display frequency, the scanning method (for example, interlaced or non-interlaced), the number of scanning lines in one screen, etc. are displayed. The operation of the device is controlled appropriately.

【００６３】また、前記画像生成回路１０７に対して画
像データや文字・図形情報を直接出力したり、或いは前
記入出力インターフェース回路１０５を介して外部のコ
ンピュータやメモリをアクセスして画像データや文字・
図形情報を入力する。Image data or character / graphic information is directly output to the image generation circuit 107, or an external computer or memory is accessed via the input / output interface circuit 105 to generate image data or character / figure information.
Enter graphic information.

【００６４】尚、ＣＰＵ１０６は、むろんこれ以外の目
的の作業にも関わるものであっても良い。例えば、パー
ソナルコンピュータやワードプロセッサなどのように、
情報を生成したり処理する機能に直接関わっても良い。It should be noted that the CPU 106 may of course be involved in work for other purposes. For example, like a personal computer or word processor,
It may be directly related to the function of generating and processing information.

【００６５】或いは、前述したように入出力インターフ
ェース回路１０５を介して外部のコンピューターネット
ワークと接続し、例えば数値計算などの作業を外部機器
と協同して行なっても良い。Alternatively, as described above, the computer may be connected to an external computer network through the input / output interface circuit 105 and work such as numerical calculation may be performed in cooperation with an external device.

【００６６】また、入力部１１４は、前記ＣＰＵ１０６
に使用者が命令やプログラム、或いはデータなどを入力
するためのものであり、例えばキーボードやマウスの
他、ジョイスティック、バーコードリーダー、音声認識
装置など多様な入力機器を用いることが可能である。The input unit 114 is the CPU 106.
The user inputs commands, programs, data, and the like, and various input devices such as a joystick, a bar code reader, and a voice recognition device can be used in addition to a keyboard and a mouse.

【００６７】また、デコーダ１０４は、前記１０７ない
し１１３より入力される種々の画像信号を３原色信号、
または輝度信号とＩ信号、Ｑ信号に逆変換するための回
路である。尚、同図中に点線で示すように、デコーダ１
０４は内部に画像メモリを備えるのが望ましい。これ
は、例えばＭＵＳＥ方式をはじめとして、逆変換するに
際して画像メモリを必要とするようなテレビ信号を扱う
ためである。また、画像メモリを備えることにより、静
止画の表示が容易になる、或いは前記画像生成回路１０
７及びＣＰＵ１０６と協同して画像の間引き、補間、拡
大、縮小、合成をはじめとする画像処理や編集が容易に
行なえるようになるという利点が生まれるからである。The decoder 104 converts various image signals input from the above 107 to 113 into three primary color signals,
Alternatively, it is a circuit for inverse conversion into a luminance signal, an I signal, and a Q signal. In addition, as shown by a dotted line in FIG.
04 is preferably equipped with an image memory inside. This is to handle a television signal that requires an image memory for reverse conversion, such as the MUSE method. Further, the provision of the image memory facilitates the display of a still image, or the image generation circuit 10
This is because, in cooperation with the CPU 7 and the CPU 106, it is possible to easily perform image processing and editing such as image thinning, interpolation, enlargement, reduction, and composition.

【００６８】また、マルチプレクサ１０３は前記ＣＰＵ
１０６より入力される制御信号に基づき表示画像を適宜
選択するものである。即ち、マルチプレクサ１０３はデ
コーダ１０４から入力される逆変換された画像信号のう
ちから所望の画像信号を選択して駆動回路１０１に出力
する。その場合には、一画面表示時間内で画像信号を切
り換えて選択することにより、いわゆる多画面テレビの
ように、一画面を複数の領域に分けて領域によって異な
る画像を表示することも可能である。The multiplexer 103 is the CPU
A display image is appropriately selected based on a control signal input from 106. That is, the multiplexer 103 selects a desired image signal from the inversely converted image signals input from the decoder 104 and outputs it to the drive circuit 101. In that case, by switching and selecting image signals within one screen display time, it is possible to divide one screen into a plurality of areas and display different images depending on the areas, as in a so-called multi-screen television. .

【００６９】また、ディスプレイパネルコントローラ１
０２は、前記ＣＰＵ１０６より入力される制御信号に基
づき駆動回路１０１の動作を制御するための回路であ
る。Further, the display panel controller 1
Reference numeral 02 is a circuit for controlling the operation of the drive circuit 101 based on a control signal input from the CPU 106.

【００７０】先ず、ディスプレイパネルの基本的な動作
に関わるものとして、例えばディスプレイパネルの駆動
用電源（不図示）の動作シーケンスを制御するための信
号を駆動回路１０１に対して出力する。First, regarding the basic operation of the display panel, for example, a signal for controlling the operation sequence of a drive power source (not shown) for the display panel is output to the drive circuit 101.

【００７１】また、ディスプレイパネルの駆動方法に関
わるものとして、例えば画面表示周波数や走査方法（例
えばインターレースかノンインターレースか）を制御す
るための信号を駆動回路１０１に対して出力する。Further, as a signal relating to the display panel driving method, for example, a signal for controlling a screen display frequency and a scanning method (for example, interlace or non-interlace) is output to the drive circuit 101.

【００７２】また、場合によっては表示画像の輝度、コ
ントラスト、色調、シャープネスといった画質の調整に
関わる制御信号を駆動回路１０１に対して出力する場合
もある。In some cases, control signals relating to image quality adjustment such as brightness, contrast, color tone and sharpness of a display image may be output to the drive circuit 101.

【００７３】また、駆動回路１０１は、ディスプレイパ
ネル１００に印加する駆動信号を発生するための回路で
あり、前記マルチプレクサ１０３から入力される画像信
号と、前記ディスプレイパネルコントローラ１０２より
入力される制御信号に基づいて動作するものである。The drive circuit 101 is a circuit for generating a drive signal to be applied to the display panel 100. The drive circuit 101 receives an image signal input from the multiplexer 103 and a control signal input from the display panel controller 102. It operates based on.

【００７４】以上、各部の機能を説明したが、図１０に
例示した構成により、本表示装置においては多様な画像
情報源より入力される画像情報をディスプレイパネル１
００に表示することが可能である。即ち、テレビジョン
放送をはじめとする各種の画像信号はデコーダ１０４に
おいて逆変換された後、マルチプレクサ１０３において
適宜選択され、駆動回路１０１に入力される。一方、デ
ィスプレイコントローラ１０２は、表示する画像信号に
応じて駆動回路１０１の動作を制御するための制御信号
を発生する。駆動回路１０１は、上記画像信号と制御信
号に基づいてディスプレイパネル１００に駆動信号を印
加する。これにより、ディスプレイパネル１００におい
て画像が表示される。これらの一連の動作は、ＣＰＵ１
０６により統括的に制御される。また、本表示装置にお
いては、前記デコーダ１０４に内蔵する画像メモリや、
画像生成回路１０７及びＣＰＵ１０６が関与することに
より、単に複数の画像情報の中から選択したものを表示
するだけでなく、表示する画像情報に対して、例えば拡
大、縮小、回転、移動、エッジ強調、間引き、補間、色
変換、画像の縦横比変換などをはじめとする画像処理
や、合成、消去、接続、入れ替え、はめ込みなどをはじ
めとする画像編集を行なうことも可能である。また、本
実施例の説明では、特に触れなかったが、上記画像処理
や画像編集と同様に、音声情報に関しても処理や編集を
行なうための専用回路を設けても良い。The function of each unit has been described above. With the configuration illustrated in FIG. 10, the display panel 1 displays image information input from various image information sources in the present display device.
00 can be displayed. That is, various image signals such as television broadcast are inversely converted by the decoder 104, appropriately selected by the multiplexer 103, and input to the drive circuit 101. On the other hand, the display controller 102 generates a control signal for controlling the operation of the drive circuit 101 according to the image signal to be displayed. The drive circuit 101 applies a drive signal to the display panel 100 based on the image signal and the control signal. As a result, the image is displayed on the display panel 100. These series of operations are performed by the CPU 1
It is totally controlled by 06. In the display device, an image memory built in the decoder 104,
Due to the involvement of the image generation circuit 107 and the CPU 106, not only is one selected from a plurality of image information displayed, but also image information to be displayed is enlarged, reduced, rotated, moved, edge emphasized, or the like. It is also possible to perform image processing such as thinning, interpolation, color conversion, and aspect ratio conversion of images, and image editing such as combining, erasing, connecting, replacing, and fitting. Although not particularly mentioned in the description of the present embodiment, a dedicated circuit for performing processing and editing on audio information may be provided as in the above-mentioned image processing and image editing.

【００７５】従って、本表示装置は、テレビジョン放送
の表示機器、テレビ会議の端末機器、静止画像及び動画
像を扱う画像編集機器、コンピューターの端末機器、ワ
ードプロセッサをはじめとする事務用端末機器、ゲーム
機などの機能を一台で兼ね備えることが可能で、産業用
或いは民生用として極めて応用範囲が広い。Therefore, the display device is a display device for television broadcasting, a terminal device for video conference, an image editing device for handling still images and moving images, a computer terminal device, an office terminal device such as a word processor, and a game. It is possible to combine the functions of a machine, etc., and has a very wide range of applications for industrial or consumer use.

【００７６】尚、上記図１０は、ＳＣＥを電子源とする
ディスプレイパネルを用いた表示装置の構成の一例を示
したに過ぎず、これのみに限定されるものでないことは
言うまでもない。例えば図１０の構成要素のうち使用目
的上必要のない機能に関わる回路は省いても差し支えな
い。またこれとは逆に、使用目的によってはさらに構成
要素を追加しても良い。例えば、本表示装置をテレビ電
話機として応用する場合には、テレビカメラ、音声マイ
ク、照明機、モデムを含む送受信回路などを構成要素に
追加するのが好適である。It is needless to say that FIG. 10 shows only an example of the structure of a display device using a display panel having an SCE as an electron source, and the present invention is not limited to this. For example, of the components shown in FIG. 10, circuits relating to functions that are unnecessary for the purpose of use may be omitted. On the contrary, the constituent elements may be added depending on the purpose of use. For example, when the display device is applied as a videophone, it is preferable to add a television camera, a voice microphone, an illuminator, a transmission / reception circuit including a modem, and the like to the constituent elements.

【００７７】本表示装置においては、とりわけＳＣＥを
電子源とするディスプレイパネルの薄型化が容易なた
め、表示装置の奥行きを小さくすることができる。それ
に加えて、ＳＣＥを電子源とするディスプレイパネルは
大画面化が容易で輝度が高く視野角特性にも優れるた
め、本表示装置は臨場感あふれ迫力に富んだ画像を視認
性良く表示することが可能である。In this display device, in particular, since the display panel using the SCE as an electron source can be easily thinned, the depth of the display device can be reduced. In addition, since a display panel using an SCE as an electron source can easily have a large screen, has high brightness, and has excellent viewing angle characteristics, this display device can display a highly realistic and powerful image with good visibility. It is possible.

【００７８】[0078]

【発明の効果】以上説明したように、本発明の多層配線
構造は、As described above, the multilayer wiring structure of the present invention is

【００７９】（１）耐エレクトロマイグレーション、耐
ストレスマイグレーション性が向上し、信頼性が高い。(1) Electromigration resistance and stress migration resistance are improved and reliability is high.

【００８０】（２）多層配線による段差がなく、表面平
坦性に優れているため、微細化、他の素子との集積化が
容易となる。(2) Since there is no step due to the multilayer wiring and the surface flatness is excellent, miniaturization and integration with other elements are easy.

【００８１】（３）上層配線、下層配線との電気的接続
に独立で形成するコンタクト配線を設けるので極めて良
好な上下層配線の相互接続が得られる。(3) Since contact wirings formed independently for electrical connection with the upper layer wiring and the lower layer wiring are provided, extremely good interconnection of the upper and lower layer wirings can be obtained.

【００８２】（４）多層配線構造の作製工程が短縮で
き、且つ寸法精度が向上する。という効果を奏し、また
ＸＹマトリクス表示装置に適用した場合に、ＸＹマトリ
クス配線において信頼性の高い相互接続が得られ、ＸＹ
マトリクス配線と素子の電気的接続が容易になる等、製
法が簡略化され、安価で且つ簡易な構成の電子源及び画
像形成装置が提供できる。また、高歩留且つ高信頼性を
有する画像表示装置が提供できる。(4) The manufacturing process of the multilayer wiring structure can be shortened and the dimensional accuracy is improved. In addition, when applied to an XY matrix display device, a highly reliable interconnection can be obtained in the XY matrix wiring.
It is possible to provide an electron source and an image forming apparatus that have a simple and inexpensive manufacturing method, such as easy electrical connection between the matrix wiring and the element. Further, an image display device having high yield and high reliability can be provided.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の第１の実施例の製造工程を示す断面図
である。FIG. 1 is a cross-sectional view showing a manufacturing process of a first embodiment of the present invention.

【図２】従来の多層配線構造の製造工程を示す断面図で
ある。FIG. 2 is a cross-sectional view showing a manufacturing process of a conventional multilayer wiring structure.

【図３】従来の多層配線構造の断面図である。FIG. 3 is a cross-sectional view of a conventional multilayer wiring structure.

【図４】本発明第２の実施例の画像表示装置を示す図で
ある。FIG. 4 is a diagram showing an image display device according to a second embodiment of the present invention.

【図５】本発明第２の実施例にかかるＳＣＥのフォーミ
ング波形を示す図である。FIG. 5 is a diagram showing SCE forming waveforms according to a second embodiment of the present invention.

【図６】本発明第２の実施例にかかる蛍光体を示す図で
ある。FIG. 6 is a diagram showing a phosphor according to a second embodiment of the present invention.

【図７】本発明第２の実施例にかかる電子源を示す図で
ある。FIG. 7 is a diagram showing an electron source according to a second embodiment of the present invention.

【図８】本発明第２の実施例における多層配線構造の１
製造工程を示す断面図である。FIG. 8 is a multilayer wiring structure 1 according to a second embodiment of the present invention.
It is sectional drawing which shows a manufacturing process.

【図９】本発明第２の実施例におけるＳＣＥの１製造工
程を示す図である。FIG. 9 is a diagram showing one SCE manufacturing process in the second embodiment of the present invention.

【図１０】本発明第３の実施例のブロック図である。FIG. 10 is a block diagram of a third embodiment of the present invention.

【符号の説明】[Explanation of symbols]

１ 基板 ２ 下層配線 ３ コンタクト配線 ４ 絶縁層 ５ フォトレジスト ６ 上層配線 ７ コンタクトホール ８ マスクパターン ４１ リアプレート ４２ ｘ配線 ４３ ｙ配線 ４４ 薄膜 ４５ 素子電極 ４６ ガラス基板 ４７ 蛍光膜 ４８ メタルバック ４９ フェースプレート ５２ 支持材 ５３ 外囲器 ６１ 黒色導電体 ６２ 蛍光体 ９１ Ｃｒ膜 ９２ 薄膜形成部 １００ ディスプレイパネル １０１ 駆動回路 １０２ ディスプレイパネルコントローラ １０３ マルチプレクサ １０４ デコーダ １０５ 入出力インターフェース回路 １０６ ＣＰＵ １０７ 画像生成回路 １０８ 画像メモリインターフェース回路 １０９ 画像メモリインターフェース回路 １１０ 画像メモリインターフェース回路 １１１ 画像入力インターフェース回路 １１２ ＴＶ信号受信回路 １１３ ＴＶ信号受信回路 １１４ 入力部 1 Substrate 2 Lower Layer Wiring 3 Contact Wiring 4 Insulating Layer 5 Photoresist 6 Upper Layer Wiring 7 Contact Hole 8 Mask Pattern 41 Rear Plate 42 x Wiring 43 y Wiring 44 Thin Film 45 Element Electrode 46 Glass Substrate 47 Fluorescent Film 48 Metal Back 49 Face Plate 52 Support material 53 Envelope 61 Black conductor 62 Phosphor 91 Cr film 92 Thin film forming part 100 Display panel 101 Drive circuit 102 Display panel controller 103 Multiplexer 104 Decoder 105 Input / output interface circuit 106 CPU 107 Image generation circuit 108 Image memory interface circuit 109 image memory interface circuit 110 image memory interface circuit 111 image input interface circuit 112 TV signal receiving circuit 13 TV signal reception circuit 114 input unit

Claims (2)

【特許請求の範囲】[Claims] 【請求項１】 絶縁層と、該絶縁層を挟んで上下に位置
する配線、及び該絶縁層を貫いて上下配線を電気的に接
続するコンタクト配線とからなる多層配線構造におい
て、上記絶縁層上面がエッチング面であることを特徴と
する多層配線構造。1. A multilayer wiring structure comprising an insulating layer, wirings located above and below with the insulating layer sandwiched therebetween, and contact wirings electrically connecting the upper and lower wirings through the insulating layer, wherein the upper surface of the insulating layer. Is a etched surface, a multilayer wiring structure. 【請求項２】 請求項１記載の多層配線構造の製造方法
であって、基板上に下層配線を形成する工程、該下層配
線上にコンタクト配線を形成する工程、コンタクト配線
を含む基板全面に絶縁層を積層する工程、エッチバック
により上記コンタクト配線表面を露出させる工程、及び
上層配線を形成して露出したコンタクト配線に接続する
工程とを有することを特徴とする多層配線構造の製造方
法。2. The method of manufacturing a multilayer wiring structure according to claim 1, wherein a step of forming a lower layer wiring on the substrate, a step of forming a contact wiring on the lower layer wiring, and an insulation on the entire surface of the substrate including the contact wiring. A method of manufacturing a multilayer wiring structure, comprising: a step of stacking layers, a step of exposing the surface of the contact wiring by etching back, and a step of forming an upper layer wiring and connecting to the exposed contact wiring.