JPH07141500A - Picture processor - Google Patents
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- JPH07141500A JPH07141500A JP29083193A JP29083193A JPH07141500A JP H07141500 A JPH07141500 A JP H07141500A JP 29083193 A JP29083193 A JP 29083193A JP 29083193 A JP29083193 A JP 29083193A JP H07141500 A JPH07141500 A JP H07141500A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、パイプラインアーキテ
クチャによるビデオレート画像処理装置において、画像
処理モジュールと画像処理モジュールの間に画像データ
を蓄えるＦＩＦＯメモリを設け、モジュール間の画像デ
ータ転送に際しＦＩＦＯを介することで、ライン同期信
号を考慮することなく画像処理部の設計が行え、画像処
理と、画像処理された画像データの転送を分離すること
で効率的な画像処理を可能にし、しかも帰線期間も処理
が行える画像処理装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a video rate image processing apparatus having a pipeline architecture, in which a FIFO memory for storing image data is provided between image processing modules and the FIFO memory is used for transferring image data between the modules. By doing so, the image processing unit can be designed without considering the line synchronization signal, and efficient image processing is possible by separating the image processing and the transfer of the image processed image data, and the blanking period The present invention also relates to an image processing device capable of performing a process.
【０００２】画像処理技術の応用分野とし、ファクトリ
ーオートメーション（ＦＡ）や各種の監視業務がある。
これらの処理の多くは、カメラを入力手段とし、目的に
適った対象を抽出し、面積や投影値等の特徴を基に、正
常・異常などの判断を行い、その情報を次のステップへ
送る。The field of application of image processing technology is factory automation (FA) and various monitoring operations.
In most of these processes, the camera is used as an input means, a target suitable for the purpose is extracted, normality / abnormality is judged based on the characteristics such as area and projection value, and the information is sent to the next step. .
【０００３】このような目的のアプリケーションでは、
情報収集手段として画像処理が重要な役割を果たしてお
り、近年ではビデオレートで処理することが求められる
傾向にある。In applications for such purposes,
Image processing plays an important role as an information collecting means, and in recent years, there is a tendency to process at a video rate.
【０００４】この場合、最近の画像処理の多様化に伴っ
て、複雑な処理が要求されるようになり、画像処理時間
が増加する動向にあるが、ビデオ信号には、帰線消去期
間とか、無効画素の存在する無効期間があることから、
これらの無効期間を有効に使用して画像処理を行うこと
ができれば、より複雑な画像処理をビデオレートで行う
ことが期待できる。In this case, with the recent diversification of image processing, complicated processing is required and the image processing time tends to increase. However, the video signal has a blanking period, Since there is an invalid period with invalid pixels,
If image processing can be performed by effectively using these invalid periods, more complex image processing can be expected to be performed at the video rate.
【０００５】[0005]
【従来の技術】図３〜図６は、従来のパイプラインアー
キテクチャの画像処理装置を説明する図である。2. Description of the Related Art FIGS. 3 to 6 are diagrams for explaining an image processing apparatus having a conventional pipeline architecture.
【０００６】ビデオレートで画像処理を行うためには、
１枚の画像（１フィールド）を約３３ミリ秒で処理を完
了しなければならない。これは、１画面のサンプリング
数を５１２×５１２とした場合、１画素の処理速度は、
約１２０ナノ秒以下でなければならず、高速で処理を行
うための様々な手法が考案されている。その一つの手法
として、パイプラインアーキテクチャがある。In order to perform image processing at the video rate,
Processing of one image (one field) must be completed in about 33 milliseconds. This means that if the number of samplings on one screen is 512 × 512, the processing speed for one pixel is
It should be about 120 nanoseconds or less, and various methods have been devised for high-speed processing. Pipeline architecture is one of the methods.
【０００７】パイプラインアーキテクチャとは、処理モ
ジュールをリニアアレイ状に接続し、処理の負荷分散を
行うことで、高速な画像処理を実現するものである。パ
イプラインアーキテクチャの特徴は、画像処理の内容が
複雑になった場合、処理モジュールを増加させ、負荷を
それぞれのモジュールに分散させる事で、ビデオレート
で画像処理が実現できることにある。The pipeline architecture realizes high-speed image processing by connecting processing modules in a linear array and distributing the processing load. A feature of the pipeline architecture is that when the contents of image processing become complicated, the number of processing modules is increased and the load is distributed to each module so that image processing can be realized at the video rate.
【０００８】上記の図３は、従来の画像処理装置のシス
テム構成例であり、図４(a) は映像信号入力部の構成例
を示し、図４(b) は画像処理モジュール部の構成例を示
し、図４(c) は映像信号出力部の構成例を示しており、
図５は、水平同期信号(HD),垂直同期信号(VD)と画像処
理期間との関係を示しており、図６は、水平同期信号(H
D)と有効画素との関係を示している。FIG. 3 is a system configuration example of a conventional image processing apparatus. FIG. 4 (a) shows a configuration example of a video signal input section, and FIG. 4 (b) shows a configuration example of an image processing module section. FIG. 4 (c) shows a configuration example of the video signal output section,
FIG. 5 shows the relationship between the horizontal synchronizing signal (HD), the vertical synchronizing signal (VD) and the image processing period, and FIG. 6 shows the horizontal synchronizing signal (HD).
The relationship between D) and effective pixels is shown.
【０００９】図３，図４において、映像信号入力部 1
は、ＴＶカメラや, ＶＴＲ等の映像機器を入力信号と
し、水平同期信号(HD)及び垂直同期信号(VD)と映像信号
を映像信号分離部 10 で分離し、映像信号をＡ／Ｄ変換
部 12 でＡ／Ｄ変換後、画像処理モジュール 2に送る一
方、画像処理のタイミングとなる水平同期信号(HD)，垂
直同期信号(VD)を同期信号分離部 11 で分離した後、該
分離した水平同期信号(HD)，垂直同期信号(VD), およ
び、クロック信号を、各画像処理モジュール 2で利用し
やすい形式、例えば、立ち上がり信号, 或いは、立ち下
がり信号に変換し、各画像処理モジュール 2に送る。3 and 4, the video signal input section 1
Uses a video device such as a TV camera or VTR as an input signal, separates the horizontal sync signal (HD) and vertical sync signal (VD) from the video signal with a video signal separation unit 10, and the video signal is A / D conversion unit. After A / D conversion at 12, while sending to the image processing module 2, the horizontal sync signal (HD) and the vertical sync signal (VD), which are the timing of the image processing, are separated by the sync signal separation unit 11 and then the separated horizontal The sync signal (HD), vertical sync signal (VD), and clock signal are converted into a format that can be easily used by each image processing module 2, for example, a rising signal or a falling signal, and each image processing module 2 is converted. send.
【００１０】各画像処理モジュール 2は、上記同期信号
(HD,VD) を画像処理のタイミングとし、画像データの入
力・処理・出力を行う。このとき、各フレーム毎の画像
処理を、連続して行う為、図４(b) に示されているよう
に、画像メモリＡ 21a, 画像メモリＢ 21bからなるダブ
ルバッファメモリ構成のフレームメモリ 21 を備えて、
一方の画像メモリＡ 21aに入力されているフレームデー
タを画像処理しているとき、他の画像メモリＢ 21bに次
のフレームデータを格納し、垂直同期信号で、該２つの
画像メモリＡ 21a，画像メモリＢ 21bを切り換えなが
ら、フレーム単位の画像処理を行う。Each image processing module 2 has the above-mentioned synchronization signal.
(HD, VD) is the timing of image processing, and image data is input, processed, and output. At this time, since the image processing for each frame is continuously performed, as shown in FIG. 4 (b), the frame memory 21 of the double buffer memory configuration including the image memory A 21a and the image memory B 21b is used. prepare for,
While the frame data input to one of the image memories A 21a is being image-processed, the next frame data is stored in the other image memory B 21b, and the vertical synchronization signal is used to store the two image memories A 21a and Image processing is performed in frame units while switching the memory B 21b.
【００１１】次の映像信号出力部 4では、処理した画像
データをＴＶモニタやＶＴＲ 5等の映像機器へ送り出す
ためのものであり、図５(c) に図示されているように、
画像処理された画像データを入力して、ＮＴＳＣ信号に
変換して、ＴＶモニタやＶＴＲ 5等に送出する。The next video signal output unit 4 is for sending the processed image data to a video device such as a TV monitor or a VTR 5, and as shown in FIG. 5 (c),
The image-processed image data is input, converted into an NTSC signal, and sent out to a TV monitor, VTR 5, or the like.
【００１２】上記のように、ビデオレートで画像処理を
行うためには、画像処理をＮＴＳＣ信号に含まれる垂直
同期信号（ＶＤ），水平同期信号（ＨＤ）およびクロッ
ク信号に同期させて、画像データの入力・処理・出力を
行う必要がある。As described above, in order to perform the image processing at the video rate, the image processing is performed by synchronizing the image processing with the vertical synchronizing signal (VD), the horizontal synchronizing signal (HD) and the clock signal included in the NTSC signal. It is necessary to input, process and output.
【００１３】そのためには、全ての画像処理モジュール
2に、垂直同期信号(VD)，水平同期信号(VD), 及び、ク
ロック信号を供給し、その同期信号に同期して処理画像
データを受け渡す様にに画像処理モジュール 2を設計し
なければならない。To this end, all image processing modules
The image processing module 2 must be designed to supply the vertical synchronizing signal (VD), the horizontal synchronizing signal (VD), and the clock signal to 2, and to transfer the processed image data in synchronization with the synchronizing signal. I won't.
【００１４】一方、一般的なＮＴＳＣ信号には、帰線消
去の時間は、映像信号が含まれない走査線や, Ａ／Ｄ変
換しない無効画素などがあり、従来のパイプライン処理
では、それらの時間は画像処理が停止している。On the other hand, a general NTSC signal includes a scan line that does not include a video signal and an invalid pixel that does not undergo A / D conversion during the blanking time. At time, image processing is stopped.
【００１５】[0015]
【発明が解決しようとする課題】上記従来技術で説明し
たように、画像処理モジュール 2間の画像データの受渡
しを行うためには、画像処理モジュール 2内で、同期信
号を考慮した画像処理部20 を設計しなければならな
い。As described in the above-mentioned prior art, in order to transfer the image data between the image processing modules 2, the image processing section 20 in the image processing module 2 in consideration of the sync signal is used. Must be designed.
【００１６】そのためには、１画素の処理に費やされる
時間が、データの内容に依存せず一定でなければならな
い。また、同期信号(HD,VD) と同期信号(HD,VD) の間に
は、帰線消去期間が含まれており、その期間は画像処理
に必要な同期信号が含まれていないため、無駄な時間を
費やすことになる。For that purpose, the time spent for processing one pixel must be constant regardless of the content of the data. In addition, a blanking period is included between the sync signal (HD, VD) and the sync signal (HD, VD), and the sync signal required for image processing is not included in that period. Will spend a lot of time.
【００１７】例えば、図５は、ＮＴＳＣ信号に含まれる
垂直同期信号(VD)と水平同期信号(HD)と映像開始タイミ
ング迄の所謂ブランキング期間との関係，及び、帰線消
去期間との関係を模式的にに示したものであり、図６
は、水平同期信号(HD)と画像処理の最小単位となるクロ
ック信号との関係を模式的に示したものである。For example, FIG. 5 shows the relationship between the vertical synchronizing signal (VD) and the horizontal synchronizing signal (HD) included in the NTSC signal, the so-called blanking period until the video start timing, and the relationship with the blanking period. 6 is a schematic diagram of FIG.
FIG. 3 schematically shows the relationship between the horizontal synchronizing signal (HD) and the clock signal which is the minimum unit of image processing.
【００１８】図示されている如くに、垂直同期信号(VD)
及び水平同期信号(HD)には、帰線期間があり、その期間
は処理が停止している。また、処理データの受け渡しを
確実に行うために、クロック信号にタイミングを合わせ
て受け渡しを行っている。As shown, the vertical sync signal (VD)
The horizontal synchronizing signal (HD) has a blanking period, and the processing is stopped during that period. Further, in order to reliably deliver the processed data, the data is delivered in time with the clock signal.
【００１９】[0019]
【発明が解決しようとする課題】この為、上記ブランキ
ング期間, 及び、帰線消去期間は、水平同期信号(HD)が
存在しないため、従来のように、該水平同期信号(HD)に
同期して画像処理を行う方法では、画像処理ができない
という問題があった。又、水平同期信号(HD)間も、クロ
ック信号のない無画素期間があり、この期間は、画像処
理ができないという問題があった。Therefore, during the blanking period and the blanking period, the horizontal synchronizing signal (HD) does not exist, so that it is synchronized with the horizontal synchronizing signal (HD) as in the conventional case. However, the method of performing the image processing has a problem that the image processing cannot be performed. In addition, there is a pixel-free period in which there is no clock signal between the horizontal synchronizing signals (HD), and there is a problem that image processing cannot be performed during this period.
【００２０】本発明は上記従来の欠点に鑑み、パイプラ
インアーキテクチャによるビデオレートの画像処理装置
において、水平同期の帰線消去期間及び垂直同期の帰線
消去期間を考慮することなく、１フレーム分の時間全て
を画像処理に費やして、効率的な画像処理を行うことが
できる画像処理装置を提供することを目的とするもので
ある。In view of the above-mentioned conventional drawbacks, the present invention relates to a video rate image processing apparatus having a pipeline architecture, which does not consider a horizontal synchronization blanking period and a vertical synchronization blanking period, and is equivalent to one frame. An object of the present invention is to provide an image processing device that can spend efficient time on image processing and perform efficient image processing.
【００２１】[0021]
【課題を解決するための手段】図１は、本発明の原理構
成図を示した図であって、画像処理部の構成例を示して
いる。上記の問題点は下記の如くに構成した画像処理装
置によって解決される。FIG. 1 is a diagram showing the principle configuration of the present invention, showing an example of the configuration of an image processing section. The above problems can be solved by the image processing apparatus configured as follows.
【００２２】複数個の画像処理モジュール 2からなる画
像処理装置において、画像処理モジュール 2と画像処理
モジュール 2との間に、１ライン分の容量を持つ先入れ
先出し(FIFO)メモリ 3を設けて、１ライン中の各画素の
画像処理を終了する毎に、上記先入れ先出し(FIFO)メモ
リ 3に、処理された画像データを書き込み、１ラインの
画像処理が終了した時、該先入れ先出し(FIFO)メモリ 3
に終了信号を送出して、該先入れ先出し(FIFO)メモリ
3に、次の画像処理モジュール 2への出力を依頼するこ
とを繰り返し、１フレームの画像処理が終了した時点
で、垂直同期信号により、次のフレームの画像処理を
行うように構成する。In an image processing apparatus including a plurality of image processing modules 2, a first-in first-out (FIFO) memory 3 having a capacity of one line is provided between the image processing modules 2 and 1 and one line is processed. Each time the image processing of each pixel in the inside is completed, the processed image data is written in the first-in first-out (FIFO) memory 3, and when the image processing for one line is completed, the first-in first-out (FIFO) memory 3
Send an end signal to the first-in first-out (FIFO) memory
In step 3, the output request to the next image processing module 2 is repeated, and when the image processing for one frame is completed, the image processing for the next frame is performed by the vertical synchronization signal.
【００２３】[0023]
【作用】即ち、本発明の画像処理装置では、ダブルバッ
ファ構成のフレームメモリ 21を構成している画像メモ
リＡ 21a, 又は、画像メモリＢ 21bから画像データを読
み込み、画像処理部 20 において、画素単位に、所定の
画像処理を行った後、結果をＦＩＦＯメモリ 3に蓄積す
る。That is, in the image processing apparatus of the present invention, the image data is read from the image memory A 21a or the image memory B 21b forming the double buffer frame memory 21, and the image processing unit 20 reads the image data in pixel units. Then, after performing a predetermined image processing, the result is stored in the FIFO memory 3.
【００２４】画像メモリＡ 21aから読み込むか、画像メ
モリＢ 21bから読み込むかは、垂直同期信号(VD)によ
って切り替え、前段からの処理データが書き込まれてい
ない方のフレームメモリから画像を読み込み処理を行
う。Whether to read from the image memory A 21a or the image memory B 21b is switched by a vertical synchronization signal (VD), and an image is read from a frame memory in which processing data from the previous stage is not written. .
【００２５】画像処理部 20 は、画像メモリＡ 21a, 又
は、画像メモリＢ 21bから画像データを読み込み、画素
単位の処理結果をＦＩＦＯメモリ 3へ書き込む。１ライ
ン分の画像処理が終了したら、画像処理部 20 は、ＦＩ
ＦＯメモリ 3へ終了信号を送り、次のラインの処理を
開始しする。ＦＩＦＯメモリ 3は、上記終了信号を受
信すると、格納されている画像データを、次段の画像処
理モジュール 2へ転送する。The image processing section 20 reads the image data from the image memory A 21a or the image memory B 21b, and writes the processing result in pixel units into the FIFO memory 3. When the image processing for one line is completed, the image processing unit 20
An end signal is sent to the FO memory 3 to start processing the next line. Upon receiving the end signal, the FIFO memory 3 transfers the stored image data to the image processing module 2 in the next stage.
【００２６】従って、画像処理部 20 での画像処理が、
従来のように、水平同期信号(HD),垂直同期信号(VD),
クロックに依存していないので、水平同期信号(HD)の帰
線消去期間, 及び、垂直同期信号(VD)の帰線消去期間を
考慮することなく、１フレーム分の時間の全てを画像処
理に費やすことができ、効率的な画像処理ができる効果
がある。Therefore, the image processing in the image processing unit 20 is
As before, horizontal sync signal (HD), vertical sync signal (VD),
Since it does not depend on the clock, the entire 1-frame time is used for image processing without considering the blanking period of the horizontal synchronizing signal (HD) and the blanking period of the vertical synchronizing signal (VD). There is an effect that it can be spent and efficient image processing can be performed.
【００２７】[0027]
【実施例】以下本発明の実施例を図面によって詳述す
る。前述の図１は、本発明の原理構成図であり、図２
は、本発明の一実施例を示した図である。Embodiments of the present invention will be described in detail below with reference to the drawings. The above-mentioned FIG. 1 is a block diagram of the principle of the present invention.
FIG. 4 is a diagram showing an example of the present invention.
【００２８】本発明においては、複数個の画像処理モジ
ュール 2を備えたパイプラインアーキテクチャによるビ
デオレートの画像処理装置において、画像処理モジュー
ル 2と画像処理モジュール 2との間に、１ライン分の画
像データが蓄積できる先入れ先出し(FIFO)メモリ 3を設
けて、１ライン中の各画素に対して画像処理を施した結
果を順次、該先入れ先出し(FIFO)メモリ 3に格納し、１
ライン分の画像データに対する画像処理が終了した時点
で終了信号を、該先入れ先出し(FIFO)メモリ3に送出
し、該終了信号を受信した先入れ先出し(FIFO)メモリ
3では、格納されている画像データを、次の画像処理モ
ジュール 2に送出する手段が、本発明を実施するのに必
要な手段である。尚、全図を通して同じ符号は同じ対象
物を示している。According to the present invention, in a video rate image processing apparatus having a pipeline architecture including a plurality of image processing modules 2, one line of image data is provided between the image processing modules 2 and 2. A first-in first-out (FIFO) memory 3 that can store the data is provided, and the results of image processing on each pixel in one line are sequentially stored in the first-in first-out (FIFO) memory 3.
An end signal is sent to the first-in first-out (FIFO) memory 3 when the image processing for the image data of the line is completed, and the first-in first-out (FIFO) memory which has received the end signal.
In 3, the means for sending the stored image data to the next image processing module 2 is the means necessary for carrying out the present invention. The same reference numerals indicate the same objects throughout the drawings.
【００２９】以下、図１，図４を参照しながら、図２に
よって、本発明の画像処理装置の動作を説明する。先
ず、図４で説明した映像信号入力部 1でＡ／Ｄ変換され
た画像データは、図１に示した画像処理モジュール 2へ
ビデオレートで転送されると共に、ＮＴＳＣ信号に重畳
されている垂直同期信号(VD)を、画像処理モジュール 2
で利用できる形式、例えば、前述のように、立ち上がり
信号, 或いは、立ち下がり信号（ＶＤ）に変換し、各画
像処理モジュール 2へ転送する。The operation of the image processing apparatus of the present invention will be described below with reference to FIG. 2 while referring to FIGS. First, the image data A / D converted by the video signal input unit 1 described in FIG. 4 is transferred to the image processing module 2 shown in FIG. 1 at the video rate, and the vertical synchronization superimposed on the NTSC signal is performed. Signal (VD), image processing module 2
A format that can be used in, for example, as described above, is converted into a rising signal or a falling signal (VD) and transferred to each image processing module 2.
【００３０】図１は、本発明の画像処理モジュールのブ
ロック図であり、入力された画像データは、ダブルバッ
ファ構造のフレームメモリ (画像メモリＡ 21aと、画像
メモリＢ 21bとから構成されている) 21に蓄積される。
画像メモリＡ 21aと、画像メモリＢ 21bの切替えは、上
記ＶＤ信号により行う。又、１ラインの画素数は、予
め、例えば、ディップスイッチ, 或いは、操作卓からの
指示で、画像処理モジュール 2内に記憶されており、該
記憶されている画素数に応じて処理回数が決定される。FIG. 1 is a block diagram of an image processing module of the present invention, in which input image data is a frame memory having a double buffer structure (composed of an image memory A 21a and an image memory B 21b). Accumulated in 21.
Switching between the image memory A 21a and the image memory B 21b is performed by the VD signal. The number of pixels in one line is stored in the image processing module 2 in advance by, for example, a DIP switch or an instruction from the console, and the number of processing times is determined according to the stored number of pixels. To be done.
【００３１】画像処理モジュール 2は、映像信号入力部
1からの画像データを、例えば、画像メモリＡ 21aへ書
き込むとすると、画像処理部 20 が処理を行うのは、画
像メモリＢ 21bの内容である。The image processing module 2 includes a video signal input section.
If the image data from 1 is written to the image memory A 21a, for example, what the image processing unit 20 performs is the content of the image memory B 21b.
【００３２】該画像処理部 20 は、画像メモリＡ 21a,
又は、画像メモリＢ 21bから画像データを読み込み、画
素単位で、ある種の演算、例えば、２値化処理、フィル
タ処理，強調処理，オプティカルフロー抽出処理等を行
った後、ＦＩＦＯメモリ 3に、該画像処理結果を書き込
む。The image processing unit 20 includes an image memory A 21a,
Alternatively, after the image data is read from the image memory B 21b and a certain kind of calculation is performed on a pixel-by-pixel basis, for example, binarization processing, filter processing, enhancement processing, optical flow extraction processing, etc. Write the image processing result.
【００３３】この時、画像処理のタイミングとなる信号
は、処理部内で発生すれば良く、外部からのクロック信
号に依存しない。具体的なクロック信号の速さは、実際
に処理を行う内容に依存している。At this time, the signal which becomes the timing of the image processing may be generated in the processing section and does not depend on the clock signal from the outside. The specific speed of the clock signal depends on what is actually processed.
【００３４】このようにして、１ラインの画像処理が終
了した段階で、画像処理部 20 はＦＩＦＯメモリ 3へ終
了信号を送り、次のラインの処理を開始する。該終了
信号を受けたＦＩＦＯメモリ 3は、蓄積されている画
像データが全て出力されるまで、次段の画像処理モジュ
ール 2へデータを転送する。In this way, when the image processing for one line is completed, the image processing section 20 sends an end signal to the FIFO memory 3 to start the processing for the next line. The FIFO memory 3 receiving the end signal transfers the data to the image processing module 2 in the next stage until all the stored image data is output.
【００３５】上記の構造の画像処理装置では、画像処理
モジュール 2は、ＶＤ信号によりフレームメモリ 21 が
切り替わる時間以内に１フレームの処理が完了すれば良
く、帰線消去の時間も処理に費やすことができ、時間を
有効に利用することが可能である。また、１画素の処理
を一定時間内に完結させる必要もない。In the image processing apparatus having the above structure, the image processing module 2 has only to complete the processing of one frame within the time when the frame memory 21 is switched by the VD signal, and can also spend the time of blanking for the processing. It is possible to use the time effectively. Further, it is not necessary to complete the processing for one pixel within a fixed time.
【００３６】このように、本発明による画像処理装置
は、複数個の画像処理モジュールからなる画像処理装置
において、画像処理モジュールと画像処理モジュールと
の間に、先入れ先出し(FIFO)メモリを設けて、1 ライン
中の各画素の画像処理を終了する毎に、上記先入れ先出
し(FIFO)メモリに、処理された画像データを書き込み、
１ラインの画像処理が終了した時、該先入れ先出し(FIF
O)メモリに終了信号を送出して、該先入れ先出し(FIF
O)メモリに、次の画像処理モジュールへの出力を依頼す
ることを繰り返し、１フレームの画像処理が終了した時
点で、垂直同期信号(VD)により、次のフレームの画像
処理を行うように構成したところに特徴がある。As described above, the image processing apparatus according to the present invention is an image processing apparatus including a plurality of image processing modules, in which a first-in first-out (FIFO) memory is provided between the image processing modules. Each time the image processing of each pixel in the line is completed, the processed image data is written to the first-in first-out (FIFO) memory,
When the image processing for one line is completed, the first-in first-out (FIF
O) Sends an end signal to the memory, and the first-in first-out (FIF
O) The memory is repeatedly requested to output to the next image processing module, and when the image processing for one frame is completed, the image processing for the next frame is performed by the vertical synchronization signal (VD). There is a feature in doing it.
【００３７】[0037]
【発明の効果】以上、詳細に説明したように、本発明の
画像処理装置によれば、画像処理モジュールと画像処理
モジュールの間に、１行分のＦＩＦＯメモリを設け、画
像処理部が１ラインの処理を終了したことを示す終了信
号を受けて、ＦＩＦＯメモリが出力を開始する構造に
より、画像処理と処理結果の転送処理を分離すること
で、水平同期の帰線消去期間及び垂直同期の帰線消去期
間を考慮することなく、１フレーム分の時間全てを画像
処理に費やすことで、効率的な画像処理を実現すること
ができる効果がある。As described above in detail, according to the image processing apparatus of the present invention, the FIFO memory for one line is provided between the image processing modules, and the image processing unit has one line. The structure in which the FIFO memory starts output upon receiving the end signal indicating that the processing of step 1 has been completed, the image processing and the transfer processing of the processing result are separated, so that the blanking period of the horizontal synchronization and the return of the vertical synchronization are returned. There is an effect that efficient image processing can be realized by spending the entire time for one frame on the image processing without considering the line erasing period.
【図１】本発明の原理構成図FIG. 1 is a block diagram of the principle of the present invention.
【図２】本発明の一実施例を示した図FIG. 2 is a diagram showing an embodiment of the present invention.
【図３】従来のパイプラインアーキテクチャの画像処理
装置を説明する図（その１）FIG. 3 is a diagram (part 1) illustrating an image processing device having a conventional pipeline architecture.
【図４】従来のパイプラインアーキテクチャの画像処理
装置を説明する図（その２）FIG. 4 is a diagram (part 2) for explaining an image processing device having a conventional pipeline architecture.
【図５】従来のパイプラインアーキテクチャの画像処理
装置を説明する図（その３）FIG. 5 is a diagram (part 3) illustrating an image processing device having a conventional pipeline architecture.
【図６】従来のパイプラインアーキテクチャの画像処理
装置を説明する図（その４）FIG. 6 is a diagram (part 4) illustrating an image processing device having a conventional pipeline architecture.
1 映像信号入力部 10 映像信号分
離部 11 同期信号分離部 12 Ａ／Ｄ変換
部 2 画像処理モジュール 20 画像処理部 21 フレームメ
モリ 21a 画像メモリＡ 21b 画像メモリＢ 3 先入れ先出し(FIFO)メモリ 4 映像信号出力部 5 モニタ,VTR 終了信号 (FIFOスタート信号) 垂直同期信号(VD) HD 水平同期信号 VD 垂直同期信号1 Video signal input unit 10 Video signal separation unit 11 Sync signal separation unit 12 A / D conversion unit 2 Image processing module 20 Image processing unit 21 Frame memory 21a Image memory A 21b Image memory B 3 First-in first-out (FIFO) memory 4 Video signal output Part 5 Monitor, VTR end signal (FIFO start signal) Vertical sync signal (VD) HD horizontal sync signal VD Vertical sync signal
Claims (1)
画像処理装置において、画像処理モジュール(2) と画像
処理モジュール(2) との間に、１ライン分の容量を持つ
先入れ先出し(FIFO)メモリ(3) を設けて、 １ライン中の各画素の画像処理を終了する毎に、上記先
入れ先出し(FIFO)メモリ(3) に、処理された画像データ
を書き込み、１ラインの画像処理が終了した時、該先入
れ先出し(FIFO)メモリ(3) に終了信号 () を送出し
て、該先入れ先出し(FIFO)メモリ(3) に、次の画像処理
モジュール(2) への出力を依頼することを繰り返し、１
フレームの画像処理が終了した時点で、垂直同期信号
() により、次のフレームの画像処理を行うことを特
徴とする画像処理装置。1. An image processing apparatus comprising a plurality of image processing modules (2), a first-in first-out (FIFO) having a capacity of one line between the image processing modules (2) and (2). When the memory (3) is provided and the image processing of each pixel in one line is completed, the processed image data is written in the first-in first-out (FIFO) memory (3), and the image processing for one line is completed. At this time, the end signal () is sent to the first-in first-out (FIFO) memory (3), and the first-in first-out (FIFO) memory (3) is repeatedly requested to output to the next image processing module (2). 1
When the frame image processing is completed, the vertical sync signal
An image processing apparatus that performs image processing of the next frame by ().
Priority Applications (1)
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|---|---|---|---|
| JP05290831A JP3092419B2 (en) | 1993-11-19 | 1993-11-19 | Image processing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05290831A JP3092419B2 (en) | 1993-11-19 | 1993-11-19 | Image processing device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07141500A true JPH07141500A (en) | 1995-06-02 |
| JP3092419B2 JP3092419B2 (en) | 2000-09-25 |
Family
ID=17761054
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05290831A Expired - Fee Related JP3092419B2 (en) | 1993-11-19 | 1993-11-19 | Image processing device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3092419B2 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5959639A (en) * | 1996-03-08 | 1999-09-28 | Mitsubishi Denki Kabushiki Kaisha | Computer graphics apparatus utilizing cache memory |
| KR100779636B1 (en) * | 2005-08-17 | 2007-11-26 | 윈본드 일렉트로닉스 코포레이션 | Buffer memory system and method |
| KR100801317B1 (en) * | 2006-08-16 | 2008-02-05 | 엠텍비젼 주식회사 | Variable buffer system for processing 3d graphics and method thereof |
-
1993
- 1993-11-19 JP JP05290831A patent/JP3092419B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5959639A (en) * | 1996-03-08 | 1999-09-28 | Mitsubishi Denki Kabushiki Kaisha | Computer graphics apparatus utilizing cache memory |
| KR100779636B1 (en) * | 2005-08-17 | 2007-11-26 | 윈본드 일렉트로닉스 코포레이션 | Buffer memory system and method |
| KR100801317B1 (en) * | 2006-08-16 | 2008-02-05 | 엠텍비젼 주식회사 | Variable buffer system for processing 3d graphics and method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3092419B2 (en) | 2000-09-25 |
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