JPH07141478A - 受動ユニット計数集積回路 - Google Patents
受動ユニット計数集積回路Info
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Abstract
タ計数メモリのpレベル(10,11,12)を含む。
このレベルは対応の数のケースn1 …np を含み、書込
動作は下位ランクレベルのすべてのケースが能動化され
るごとに、上位ランクレベルのケースにおいて行われ、
下位レベルのケースはそれから消去される。回路はp計
数レベルのp−1上位ランクレベルと同じp−1ゴース
トレベル(21,22)を含む。ゴーストレベルのアド
レス指定論理は、ゴーストレベルのケースが対応の計数
レベルのケースと同時に書込フェーズにおいてアドレス
指定され、書込フェーズの後は、能動化されたばかりの
ものより低いランクのレベルのケースと同時に消去フェ
ーズにおいてアドレス指定されるものである。
Description
動”集積回路に関する。ここでは、“受動”集積回路は
内部マイクロプロセッサを有しないが、メモリと、限ら
れた数の制御信号に応答して、メモリの連続ケースを順
次アクセスし、メモリ読出し,書込みまたは消去動作に
おいて成果をあげるためのデコード手段のみを含む回路
を示している。
われている支持物であるメモリカードのみについて言及
するがその他の携帯用支持物も使用可能であることは明
らかである。このように、下の“メモリカード”は集積
回路のアッセンブリ、その接続端子、およびリーダーに
結びつけられるあらゆる携帯用支持物を示す。
テレフォンカードである。このようなカードにおいて
は、メモリケースは初めに所定の状態にセットされ、こ
の状態は、例えばカードがそこに挿入されるリーダーに
よって与えられるサービスのためのテレフォンユニット
またはペイユニットに対応する外部パルスに応答して修
正される。
リが、電気的に消去可能な、たとえばEEPROM型メ
モリのようなメモリ,すなわち電気的に消去および書込
み可能な読出し専用メモリであるカードに関する。
使用可能な半導体メモリの主なコンポーネントを概略的
に示す。従来,このカードは6つの接続パッド,すなわ
ち2つの電源パッドVSS、VCC,出力パッドOUTおよ
び3つのプログラム用パッドA,STおよびBを介して
カードと連絡するリーダーに結びついている。プログラ
ム用パッドは論理回路のアレイまたはプログラマブル論
理アレイ1に信号を与え、どちらもEEPROM4に結
びついた列レコーダ2(Y DEC)および行レコーダ
3(X DEC)を制御する。論理回路1もまた、制御
信号の関数として能動化され、メモリーを読出し状態
(R),書込み状態(W)または消去状態(E)にセッ
トする。読出し状態においては、アドレス指定されたメ
モリケースが読出され,すなわちその状態がOUTパッ
ドに与えられる。書込み状態において、アドレス指定さ
れたメモリケースの状態は1にセットされる。消去状態
においては、同時にアドレス指定された1組のケースが
リセットされる。すなわち制御パッドA,STおよびB
は一般に3つの制御命令,すなわち第1メモリビットの
アドレス上の位置決めを達成するリセット命令,メモリ
アドレスの増分およびアドレス指定された計数の値の出
力を能動化する読出し命令、およびアドレス指定された
ケースあるいは複数のケースの状態を反転し書込みまた
は消去動作を達成するプログラム命令のいずれか一つを
受けるように設けられる。このタイプのメモリの特徴に
従うと、読出し,書込みまたは消去モードにおいて、メ
モリの別個の位置を同時にアドレス指定することは不可
能である。
バクス型システムにおいて配置可能であるということで
ある。これは、メモリは各々が所定数のケースからなる
いくつかのレベルにおいて配置されることを意味してい
る。各低ランクレベルがフルになるたびに、そのすぐ上
位ランクレベルのケースが能動化され、各低ランクレベ
ルのケースが消去される。このように、たとえば3つの
8−ケースレベルでは、メモリが消去不可能なら、わず
か8+8+8データのかわりに少なくとも8×8×8の
データが計算できる。現在の技術水準とこの発明を、各
々が8つのケースからなる3つのレベルの場合について
以下に述べるが、より多くのレベルが用いられ、かつそ
のレベルはかならずしも同じ数のケースを有する必要は
ないことは当業者には明らかであろう。一般に、各々が
ni (i=1…b)ケースからなるpレベルをあたえる
ことが可能であり、それゆえn1 ×n2 ×…×np デー
タをメモリに記憶することが可能であろう。例として、
書込みが上位ランクレジスタにおいてなされた後、下位
ランクレベルが順次消去される論理形状のみを考察す
る。
2に示され、それは列レコーダ(YDEC)と行レコー
ダ(X DEC)を介してアドレス指定可能な3つの8
−ケースレベル10,11および12を示す。
ウンタとして配置されたレベルまたはレジスタの第1の
典型的な中味を示す。図3Aにおいて、下位ランクレベ
ル10は一杯で、レベル11および12は空である。図
3Bに示されるステップにおいて、一旦レベル10が満
たされ、デコーダXおよびYがレベル11の下位ケース
にアドレス指定をセットし、“1”がこのレベルにおい
て書込まれる。図3Cのステップにおいて、レベル10
の中味全部が消去される。それから、レベル10の下位
ランクケースにおいて書込みが再開される(図示せ
ず)。
はこれらの動作を達成するように適合された論理回路か
らなるカードに結びついたリーダーによって確保され
る。特に、カードがそこに挿入されるとき、リーダーは
まずすべてのメモリの中味を読出し始めカードの状態を
決定し、達成すべきアドレス指定の設定を始める。この
ように、リーダーは様々なレベルの中味がどの状態にあ
るかを“知っている”、そして適切なアドレス指定制御
を確実にしうる。しかしながら、上で示したように、読
出し,書込みまたは消去動作は決められた期間のみにお
いて達成可能であり、これが図3Aに示される状態から
図3Cに示される状態への変化が図3Bに示される中間
状態を通過することによって達成されなければならない
理由である。
典型的な連続状態を示す。図4Aにおいて、レベル10
および11はフルでありかつレベル12の3つのケース
が満たされている。図4Bに示されるステップにおい
て、追加ビットがレベル12に書込まれる。図4Cに示
されるステップにおいて、レベル11の中味が消去され
る。図4Dに示されるステップにおいて、追加ビットが
レベル11に書込まれる。図4Eに示されるステップの
間、レベル10の内容が消去される。図4Dのステップ
において1を書込むことによって9のかわりに8の繰返
しによって記憶動作が可能になり、さらにリーダーの論
理回路は、データがレジスタ12に書込まれるとすぐ
に、少くとも一つの1はレジスタ11内に存在しなけれ
ばならないことを“知っている”。これは可能なエラー
を検出するために用いられうる。
ために技術水準に対応している。
の理由で、図3B,図4Bまたは図4Dに示される状態
の間に、すなわち、データが書込まれたばかりのものよ
り下位のランクを有するレベルがまだ消去されていない
とき、カード処理が突然に中断されるなら、カードはリ
ーダーに再び挿入されるとき、この状態に止まるであろ
う。それ故、メモリは効果的に与えられたサービスより
も高位のユニットで充電されているであろう(図3Bま
たは図4Dの場合8の余剰ユニット,図4Bに示される
場合8×8=64ユニット)。この欠点は特にカードが
リーダーによって吸収されないが識別状態にある、すな
わち使用者が図3Bまたは図4Bないし図4Dに対応す
る中間状態において彼のカードを突然取り出しうる現代
のカードリーダーにおいてより起りやすい。使用者はそ
のとき不当に負担を負うであろう。
ードが順次使用されるとき、前の操作の最後で消去され
ていないであろう下位ランクレベルの消去を確実にする
ことである。
帯支持物上に受動”計数ユニットのための集積回路を与
えることである。計数ユニットは対応の数のケースn1
…n p を含むデータを計数するためのpデータ計数メモ
リレベルを含み、書込み動作は、下位ランクレベルのあ
らゆるケースが能動化されるごとに上位ランクレベルの
ケースにおいて行われ、下位レベルのケースがそれから
消去される。回路はさらにp計数レベルのp−1上位ラ
ンクレベルと同一の(p−1)ゴーストレベルを含み、
ゴーストレベルのアドレス指定論理はこれらのゴースト
レベルのケースが、対応の計数レベルのケースと同時に
書込みフェーズにおいてアドレス指定され、書込みのの
ち、能動化されたばかりのものより低いレベルのケース
と同時に消去フェーズにおいてアドレス指定されるよう
になっている。
ルに関連した読出しデコーダは書込みフェーズの間、同
時に対応のゴーストレベルのアドレス指定を能動化しか
つ消去フェーズの間、上位ランクゴーストレベルのアド
レス指定を能動化する。
ダーはゴーストレベルのあらゆるケースのための初期読
出し手段と、ゴーストレベルのケースにおける書込み動
作に応答して、ゴーストレベルのこのケースと、下位ラ
ンクを有するデータ計数レベルのケースとを同時に消去
する手段とを含む。
び利点は添付の図面において例示された好ましい実施例
の以下に述べる詳細な説明から明らかになるであろう。
4Aないし図4Eに関連して上で述べたものと同じ例の
一部分として3つのデータ計数レベルを示す。
10,11および12に加えて、計数レベルの上位レベ
ルに対応するゴーストレベルが図1のEEPROM内に
設けられる。このように、上で述べた特定的な例におい
ては、3つの8−ビット計数レベル10,11および1
2が設けられ、2つの8−ビットゴーストレベル21お
よび22が設けられる。より一般的には、もしn1 …n
p ケースを各々含むp計数レベルがあるなら、各々n2
…np ケースからなるp−1ゴーストレベルがあるであ
ろう。
間、1は対応のゴーストレベル21または22の対応の
ケースに同時に書込まれ、かつ上位ランク計数レベルへ
1の書込みに続く、下位ランクレベルの各消去フェーズ
の間、ゴーストレベルに書込まれた1は同時に消去され
るであろう。
0,11および12の連続状態は図4Aないし図4Eに
おけるこれらのレベルの連続状態と同様である。図5A
の状態において、ゴーストレベル21および22のあら
ゆるビットは0に設定される。図5Bの状態において、
1がレベル12の第4ケースに書込まれる時、1はレベ
ル22の第4ケースに同時に書込まれる。図5Cの状態
において、レベル11が消去される時、レベル22は同
時に消去される。図5Eの状態において1がレベル11
の最終ケースに書込まれる時、1はレベル21の最終ケ
ースに同時に書込まれる。図5Eの状態において、レベ
ル10が消去される間、レベル21はゴーストレベルが
再びカラになるよう同時に消去される。
カード内でなし遂げられた動作が、図5Bと図5Cまた
は図5Dと図5Eの間におこる中間ステップの間に突然
中断されるなら、カードがリーダーに順次挿入されると
き、リーダーはゴーストレベル22または21に書き込
まれた1を検出し、カード内で新たなデータ計数動作を
行なう前に、図5Eに示された状態を得るのに必要な動
作を初期化することができるであろう。述べた方法では
図5Cと図5Dの状態の間での偶発的な中断を検出する
ことができず、基準レジスタはそのとき空であるが、こ
のようなエラー状態は上に示したように既存の回路によ
って検出されるということに気づくであろう。
動作を所与のものとすれば、当業者には適切な機能を満
たすよう適合されたデコーディング動作を達成すること
が可能であろう。これ以降、例としてのみ示されるの
は、上位ランクレベルおよび対応の基準レジスタに1を
同時に書込み、それから基準レジスタの消去と、データ
が書込まれたばかりのものより下位のランクを有するレ
ジスタの計数を同時にするための好ましい回路実施例で
ある。
および二つの対応ゴーストレベル21および22と関連
するデコーディング回路を概略的に示す。この図面にお
いて、Yデコーダ2(DEC Y)は書込み,読出しま
たは消去(W,R,E)モードを決定するための回路6
に関連するものとして依然概略的に示されている。回路
2および6は図1のブロックの形で示された従来の論理
回路によって制御される。レベル10,11および12
は図1および2においてブロックの形で示された行デコ
ーダDEC X3によって与えられるアドレスラインA
10,A11およびA12によってX−アドレス指定可
能である。アドレスラインA21,A22もまたレベル
21および22に対応する行を指定するために設けられ
ている。
12と各レベル10,11および12との間には論理ブ
ロック30,31および32が各々挿入されておりかつ
各アドレスラインA21およびA22と、各レベル21
および22との間には論理ブロック41および42がそ
れぞれ挿入されている。論理ブロック31および41の
みについて説明し、論理ブロック41および42同様、
論理ブロック30,31および32は同じである。
R/E命令の関数として、行11における書込み,読出
しまたは消去動作を達成すべき2−入力ANDゲート3
3および34と、ORゲート35およびバッファ36と
を含む。さらに、ブロック6内の状態に対応する、書込
制御ラインWおよび消去制御ラインEが設けられる。A
NDゲート33はラインEに接続される第1偽入力を有
する。ANDゲート33の第2入力はアドレスラインA
11に接続される(このラインA11もまた下位ランク
ブロック30のANDゲート34の第2入力に接続され
る)。ANDゲート34の第1入力はラインEに接続さ
れる。ANDゲート34の第2入力は上位ランクレベル
のアドレスラインA12に接続される。ANDゲート3
3および34の出力はORゲート35およびバッファ3
6を介して行11に与えられる。
3,44および45を含み、それらの出力はORゲート
46および増幅回路47を介して行21に与えられる。
ANDゲート43の第一入力はラインEに接続される。
ANDゲート43の第二入力はアドレス入力A11に接
続される。ANDゲート44の第一入力は書込ラインW
に接続され、その第二入力はアドレスラインA11に接
続される。ANDゲート45の第一入力はアドレスライ
ンA21に接続され、ANDゲート45の第二および第
三入力は各々、書込ラインWおよび消去ラインEに接続
された偽入力である。
る。ゴーストレベル21および22はアドレス信号を各
々アドレスラインA21およびA22に与えることによ
り、またもちろん列デコーダ2を適切に増分することに
よって、その中身を決定するよう選択的にアドレス指定
可能である。レベル21および22のこの特定的なアド
レス指定は、書込または消去フェーズが、ANDゲート
45の書込および消去ラインに接続された2つの偽入力
のために達成されないときのみ可能である。
11がアドレスA11によって指定されたときは,一
方,行11はANDゲート33によってアドレスA11
によって指定され、一方行21はアドレスA11および
書込ラインWによって能動化されるANDゲート44に
よってアドレス指定される。このように、1は行11お
よび21における同じY位置に同時に書込まれる。
られる。もし中断が起こるなら、アドレスラインA21
の動作のために、レベル21の読出中にリーダーに再び
カードが挿入される時この状態が検出されるであろう。
スA11は選択されたままであり、書込ラインWはロー
に設定されかつ消去ラインEはハイに設定され、一方全
列はYデコーダ2および論理回路6によって消去される
ように選択される。それから、レベル31のANDゲー
ト33は消去信号の発生によって不能化され、一方レベ
ル30のANDゲート34はアドレス信号A11および
消去信号Eによって能動化される。このように、行10
のあらゆる列は同時に消去される。同時に、ラインA1
1およびE上の高レベル信号は論理回路41のANDゲ
ート43を能動化し、かつ行21の全ケースもまた消去
されるために選択される。
この発明の実施例、特に様々なレベルのケースの数およ
びレベルの数に関して、様々な修正が加えられ得る。一
方、上記実施例においては、有効性は状態1または状態
0によって示されている。ハイ状態およびロー状態が反
転する首尾一貫したシステムを得ることが可能であるの
は当業者には明らかである。さらに、この発明を理解す
るのに役立つ、メモリカードおよびリーダーの部分につ
いてのみ述べた。カードは他の従来の特徴を含むことは
明白である。たとえばメモリは、たとえば重ね書きを避
けるために消去不能な識別領域および様々な保護回路を
含み、これらの保護回路はこの発明を実現するために変
更可能である。
である。
である。
したがう装置によって実現されるプロセスを示す図であ
る。
である。
Claims (4)
- 【請求項1】 携帯用支持物のための受動ユニット計数
集積回路であって、 対応の数のメモリケースn1 …np を含むデータ(1
0,11,12)を計数するためのpメモリレベルを含
み、書込動作は、下位ランクレベルのすべてのケースが
能動化されるごとに上位ランクレベルのケースにおいて
行なわれ、前記下位レベルケースはそれから不能化さ
れ、 p計数レベルのp−1上位ランクレベルと同一な(p−
1)ゴーストレベル(21,22)とを含み、ゴースト
レベルのアドレス指定論理は、前記ゴーストレベルのケ
ースが、対応の計数レベルのケースと同時に書込フェー
ズにおいてアドレス指定され、書込フェーズの後は、能
動化されたばかりのものより低いランクのレベルのケー
スと同時に消去フェーズにおいてアドレス指定される、
受動ユニット計数集積回路。 - 【請求項2】 各メモリレベルに関連し、書込フェーズ
の間、同じランクのゴーストレベルを同時にアドレス指
定するための読出デコーダを含む、請求項1に記載の回
路。 - 【請求項3】 各メモリレベルに関連し、消去フェーズ
の間、上位ランクゴーストレベルを同時にアドレス指定
するための読出デコーダを含む、請求項1に記載の回
路。 - 【請求項4】 請求項1に記載の集積回路を含む携帯用
支持物に関連するリーダーであって、 ゴーストレベルのメモリケースのすべてを初めに読出す
ための手段と、 ゴーストレベルのケースの書込動作に応答して、ゴース
トレベルの前記ケースとデータ計数レベルの下位ランク
レベルのケースとを同時に消去するための手段とを含む
リーダー。
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