JPH0714022B2 - 半導体集積回路用パッケ−ジ - Google Patents
半導体集積回路用パッケ−ジInfo
- Publication number
- JPH0714022B2 JPH0714022B2 JP62204702A JP20470287A JPH0714022B2 JP H0714022 B2 JPH0714022 B2 JP H0714022B2 JP 62204702 A JP62204702 A JP 62204702A JP 20470287 A JP20470287 A JP 20470287A JP H0714022 B2 JPH0714022 B2 JP H0714022B2
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- JP
- Japan
- Prior art keywords
- substrate
- integrated circuit
- semiconductor integrated
- check pattern
- pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/1615—Shape
- H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路用パッケージに関する。
従来の半導体集積回路用パッケージは、第３図に示すよ
うに、半導体集積回路６を中央部に搭載する搭載面を有
する基板１と、基板１の搭載面の外周の基板１上の各辺
の縁部にそれぞれがほぼ平行して外周方向に形成される
複数のメタライズパターン９と、それぞれのメタライズ
パターン９に接続され基板１の縁部から基板外に突出し
て形成される複数の外部接続用リード４とを有してお
り、半導体集積回路６を基板１の搭載面にマウント後、
半導体集積回路６のパッドとそれに対応したメタライズ
パターン９とをAlワイヤ５で接続した後、外部接続用リ
ードを除く基板１の上部をキャップ２で封止する構成に
なっていた。
うに、半導体集積回路６を中央部に搭載する搭載面を有
する基板１と、基板１の搭載面の外周の基板１上の各辺
の縁部にそれぞれがほぼ平行して外周方向に形成される
複数のメタライズパターン９と、それぞれのメタライズ
パターン９に接続され基板１の縁部から基板外に突出し
て形成される複数の外部接続用リード４とを有してお
り、半導体集積回路６を基板１の搭載面にマウント後、
半導体集積回路６のパッドとそれに対応したメタライズ
パターン９とをAlワイヤ５で接続した後、外部接続用リ
ードを除く基板１の上部をキャップ２で封止する構成に
なっていた。
ところで、半導体集積回路をパッケージに封止した後
に、半導体集積回路の不良障害解析等のために、半導体
集積回路の内部で使用しているトランジスタ及び抵抗等
の基本素子と類似のものを具備しているチェックパター
ンを測定する方法が行われている。
に、半導体集積回路の不良障害解析等のために、半導体
集積回路の内部で使用しているトランジスタ及び抵抗等
の基本素子と類似のものを具備しているチェックパター
ンを測定する方法が行われている。
上述した従来の半導体集積回路用パッケージは、チェッ
クパターンを測定するための端子が半導体集積回路用パ
ッケージの外側に存在しないので、解析のために、半導
体集積回路用パッケージを分解するなどしてチェックパ
ターンを露出させなければならないという欠点がある。
クパターンを測定するための端子が半導体集積回路用パ
ッケージの外側に存在しないので、解析のために、半導
体集積回路用パッケージを分解するなどしてチェックパ
ターンを露出させなければならないという欠点がある。
本発明の半導体集積回路用パッケージは、一方の面の中
央部に半導体集積回路チップを搭載するための搭載部を
備える矩形の基板と、前記基板の一方の面の周縁部に、
それぞれどうしが互いにほぼ平行となるように前記基板
の各辺に沿って配列された複数のメタライズパターン
と、前記基板の周縁部から外部方向に向って突出するよ
うに設けられたリードであって、前記メタライズパター
ンに電気的に固着接続された複数の外部接続用リード
と、前記基板の一方の面上の前記メタライズパターンが
形成された領域以外の部分に設けられた複数のチェック
パターン用メタライズパターンと、前記チェックパター
ン用メタライズパターンに電気的に接続する端子であっ
て、前記基板の他方の面に形成された厚さ方向の凹み内
に設けられた複数のチェックパターン測定用端子とを含
んで構成される。
央部に半導体集積回路チップを搭載するための搭載部を
備える矩形の基板と、前記基板の一方の面の周縁部に、
それぞれどうしが互いにほぼ平行となるように前記基板
の各辺に沿って配列された複数のメタライズパターン
と、前記基板の周縁部から外部方向に向って突出するよ
うに設けられたリードであって、前記メタライズパター
ンに電気的に固着接続された複数の外部接続用リード
と、前記基板の一方の面上の前記メタライズパターンが
形成された領域以外の部分に設けられた複数のチェック
パターン用メタライズパターンと、前記チェックパター
ン用メタライズパターンに電気的に接続する端子であっ
て、前記基板の他方の面に形成された厚さ方向の凹み内
に設けられた複数のチェックパターン測定用端子とを含
んで構成される。
次に、本発明について図面を参照して説明する。
第１図（ａ）及び（ｂ）はそれぞれ本発明の第１の実施
例の一部切欠き平面図及びＡ−Ａ′線断面図である。
例の一部切欠き平面図及びＡ−Ａ′線断面図である。
第１図（ａ）及び（ｂ）に示すように、第１の実施例は
前述した第３図の従来の半導体集積回路用パッケージ
に、基板1a上のメタライズパターン９の形成領域を除く
基板1aの半導体集積回路の搭載面を外周の４辺の縁部に
複数のチェックパターン用メタライズパターン７を形成
し、基板1aの底面の外周縁部に設けた凹部に露出した複
数のチェックパターン測定用端子８を形成し、それぞれ
のチェックパターン用メタライズパターン７と対応する
それぞれのチェックパターン測定用端子８とをスルーホ
ール10を介し接続している。
前述した第３図の従来の半導体集積回路用パッケージ
に、基板1a上のメタライズパターン９の形成領域を除く
基板1aの半導体集積回路の搭載面を外周の４辺の縁部に
複数のチェックパターン用メタライズパターン７を形成
し、基板1aの底面の外周縁部に設けた凹部に露出した複
数のチェックパターン測定用端子８を形成し、それぞれ
のチェックパターン用メタライズパターン７と対応する
それぞれのチェックパターン測定用端子８とをスルーホ
ール10を介し接続している。
基板1aの搭載面に半導体集積回路６を搭載し、Alワイヤ
５及び5aで半導体集積回路６の入出力パッドとメタライ
ズパターン９及びチェックパターンのパッドとチェック
パターン用メタライズパターン７の間を接続し、外部接
続用リード４を除く基板1aの上部をキャップ２で封止し
ている。
５及び5aで半導体集積回路６の入出力パッドとメタライ
ズパターン９及びチェックパターンのパッドとチェック
パターン用メタライズパターン７の間を接続し、外部接
続用リード４を除く基板1aの上部をキャップ２で封止し
ている。
このように構成することにより、露出したチェックパタ
ーン測定用端子８を用いて半導体集積回路６に形成した
トランジスタ及び抵抗等の基本素子と類似のものをパタ
ーン化したチェックパターンを外部から測定できる。
ーン測定用端子８を用いて半導体集積回路６に形成した
トランジスタ及び抵抗等の基本素子と類似のものをパタ
ーン化したチェックパターンを外部から測定できる。
第２図（ａ）及び（ｂ）はそれぞれ本発明の第２の実施
例の一部切欠き平面図及びＢ−Ｂ′線断面図である。
例の一部切欠き平面図及びＢ−Ｂ′線断面図である。
第２図（ａ）及び（ｂ）に示すように、第２の実施例
は、上述した第１図の第１の実施例がチェックパターン
測定用端子を基板の底面の外周縁部に形成しているのに
対し、基板1aの底面の半導体集積回路６の下部に設けた
凹部にチェックパターン測定用端子８を形成し、対応す
るチェックパターン用メタライズパターン７も基板1bに
搭載する半導体集積回路６に近い外周に形成している。
は、上述した第１図の第１の実施例がチェックパターン
測定用端子を基板の底面の外周縁部に形成しているのに
対し、基板1aの底面の半導体集積回路６の下部に設けた
凹部にチェックパターン測定用端子８を形成し、対応す
るチェックパターン用メタライズパターン７も基板1bに
搭載する半導体集積回路６に近い外周に形成している。
第２の実施例では、第１の実施例と比べて、チェックパ
ターン測定用端子８との間の伝達径路を短くすることが
できるので、チェックパターン測定時の測定精度を向上
できる利点がある。
ターン測定用端子８との間の伝達径路を短くすることが
できるので、チェックパターン測定時の測定精度を向上
できる利点がある。
以上説明したように本発明は、半導体集積回路内に具備
するチェックパターンを測定するための露出したチェッ
クパターン測定用端子を半導体集積回路用パッケージの
外部接続用リードの形成領域外に設けることにより、キ
ャップ封止後の半導体集積回路の不良障害解析を外部か
ら容易に行うことができる効果がある。しかも上述のチ
ェックパターン測定用端子を基板に設ける場合、チップ
搭載面が形成された面とは反対側の面内に設けた凹みの
内部に形成するようにし、本発明のパッケージを適用し
た半導体集積回路をプリント配線基板に実装したとき、
チェックパターン測定用端子とプリント配線基板とが非
接触となるようにしている。従って、本発明を実施する
に当って、プリント配線基板の構造や或いは他の搭載部
品のレイアウトなどには何ら変更の必要がなく、従来の
実装技術に対する本発明の適応性は高い。
するチェックパターンを測定するための露出したチェッ
クパターン測定用端子を半導体集積回路用パッケージの
外部接続用リードの形成領域外に設けることにより、キ
ャップ封止後の半導体集積回路の不良障害解析を外部か
ら容易に行うことができる効果がある。しかも上述のチ
ェックパターン測定用端子を基板に設ける場合、チップ
搭載面が形成された面とは反対側の面内に設けた凹みの
内部に形成するようにし、本発明のパッケージを適用し
た半導体集積回路をプリント配線基板に実装したとき、
チェックパターン測定用端子とプリント配線基板とが非
接触となるようにしている。従って、本発明を実施する
に当って、プリント配線基板の構造や或いは他の搭載部
品のレイアウトなどには何ら変更の必要がなく、従来の
実装技術に対する本発明の適応性は高い。
第１図（ａ）及び（ｂ）はそれぞれ本発明の第１の実施
例の一部切欠き平面図及びＡ−Ａ′線断面図、第２図
（ａ）及び（ｂ）はそれぞれ本発明の第２の実施例の一
部切欠き平面図及びＢ−Ｂ′線断面図、第３図（ａ）及
び（ｂ）はそれぞれ従来の半導体集積回路用パッケージ
の一部切欠き平面図及びＣ−Ｃ′線断面図である。 1,1a,1b…基板、２…キャップ、３…外部接続用メタラ
イズパターン、４…外部接続用リード、5,5a…Alワイ
ヤ、６…半導体集積回路、７…チェックパターン用メタ
ライズパターン、８…チェックパターン測定用端子、９
…メタライズパターン、10…スルーホール。
例の一部切欠き平面図及びＡ−Ａ′線断面図、第２図
（ａ）及び（ｂ）はそれぞれ本発明の第２の実施例の一
部切欠き平面図及びＢ−Ｂ′線断面図、第３図（ａ）及
び（ｂ）はそれぞれ従来の半導体集積回路用パッケージ
の一部切欠き平面図及びＣ−Ｃ′線断面図である。 1,1a,1b…基板、２…キャップ、３…外部接続用メタラ
イズパターン、４…外部接続用リード、5,5a…Alワイ
ヤ、６…半導体集積回路、７…チェックパターン用メタ
ライズパターン、８…チェックパターン測定用端子、９
…メタライズパターン、10…スルーホール。
Claims (1)
- 【請求項１】一方の面の中央部に半導体集積回路チップ
を搭載するための搭載部を備える矩形の基板と、 前記基板の一方の面の周縁部に、それぞれどうしが互い
にほぼ平行となるように前記基板の各辺に沿って配列さ
れた複数のメタライズパターンと、 前記基板の周縁部から外部方向に向って突出するように
設けられたリードであって、前記メタライズパターンに
電気的に固着接続された複数の外部接続用リードと、 前記基板の一方の面上の前記メタライズパターンが形成
された領域以外の部分に設けられた複数のチェックパタ
ーン用メタライズパターンと、 前記チェックパターン用メタライズパターンに電気的に
接続する端子であって、前記基板の他方の面に形成され
た厚さ方向の凹み内に設けられた複数のチェックパター
ン測定用端子とを含むことを特徴とする半導体集積回路
用パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62204702A JPH0714022B2 (ja) | 1987-08-17 | 1987-08-17 | 半導体集積回路用パッケ−ジ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62204702A JPH0714022B2 (ja) | 1987-08-17 | 1987-08-17 | 半導体集積回路用パッケ−ジ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6446963A JPS6446963A (en) | 1989-02-21 |
| JPH0714022B2 true JPH0714022B2 (ja) | 1995-02-15 |
Family
ID=16494897
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62204702A Expired - Lifetime JPH0714022B2 (ja) | 1987-08-17 | 1987-08-17 | 半導体集積回路用パッケ−ジ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0714022B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5949136A (en) * | 1995-10-31 | 1999-09-07 | Hewlett-Packard Company | High performance debug I/O |
| JP4889401B2 (ja) * | 2006-07-27 | 2012-03-07 | 京セラ株式会社 | 電子部品収納用パッケージおよび複数個取り電子部品収納用パッケージ、ならびに電子装置 |
-
1987
- 1987-08-17 JP JP62204702A patent/JPH0714022B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6446963A (en) | 1989-02-21 |
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